CN113805793A - 存储装置及其操作方法 - Google Patents

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Abstract

本公开涉及一种存储装置，该存储装置包括：非易失性存储器，包括多个存储器区域；以及控制器，被配置为：当从主机接收到正常读取命令和逻辑地址时，基于与多个存储器区域之中对应于逻辑地址的第一存储器区域有关的映射高速缓存计数，将用于上传与该第一存储器区域有关的映射数据的上传请求传输到主机。

Description

存储装置及其操作方法
相关申请的交叉引用
本申请要求于2020年6月17日向韩国知识产权局提交的、申请号为10-2020-0073737的韩国申请的优先权，该韩国申请通过引用整体并入本文。
技术领域
各个实施例总体上涉及一种电子装置，并且更特别地，涉及一种存储装置及其操作方法。
背景技术
近来，计算机环境的范例已经转变到使得可以随时随地使用计算机系统的普适计算。因此，诸如蜂窝电话、数码相机和笔记本电脑的便携式电子装置的使用迅速增加。这样的便携式电子装置通常使用包括存储器组件的数据存储装置。该数据存储装置用于存储便携式电子装置中使用的数据。
这样的数据存储装置的优点在于，由于没有机械驱动单元而使得稳定性和耐久性优异、信息访问速度非常快并且功耗低。具有这种优点的数据存储装置的示例包括通用串行总线(USB)存储器设备、具有各种接口的存储卡、通用闪存(UFS)装置和固态驱动器。
发明内容
各个实施例旨在提供一种能够通过基本上防止不必要地上传映射数据来提高读取性能的存储装置及其操作方法。
在实施例中，一种存储装置包括：非易失性存储器，包括多个存储器区域；以及控制器，被配置为：当从主机接收到正常读取命令和逻辑地址时，基于与多个存储器区域之中对应于该逻辑地址的第一存储器区域有关的映射高速缓存计数，将用于上传与该第一存储器区域有关的映射数据的上传请求传输到主机。
在实施例中，一种存储装置的操作方法包括：从主机接收正常读取命令和逻辑地址；并且基于与多个存储器区域之中对应于该逻辑地址的第一存储器区域有关的映射高速缓存计数，将用于上传与该第一存储器区域有关的映射数据的上传请求传输到主机。
在实施例中，一种控制器包括：第一内核，被配置为用作与主机之间的接口；存储器，被配置为存储映射高速缓存计数表，该映射高速缓存计数表包括对非易失性存储器中包括的多个存储器区域中的每一个的映射高速缓存计数；以及第二内核，被配置为：当从主机接收到正常读取命令和逻辑地址时，基于与多个存储器区域之中对应于该逻辑地址的第一存储器区域有关的映射高速缓存计数，确定是否上传与该第一存储器区域有关的映射数据。
在实施例中，一种数据处理装置包括：主机，被配置为提供读取请求以及逻辑地址；装置，包括多个区域，每个区域被配置为存储数据，该区域中的至少一个被配置为存储多个映射数据条，多个映射数据条中的每一个包括一个或多个映射条目；以及控制器，被配置为：响应于读取请求，通过高速缓存多个映射数据条中的一个或多个来控制装置以从区域读取数据；对针对多个映射数据条中的每一个执行高速缓存操作的次数进行计数；并且响应于读取请求，请求主机接收多个映射数据条之中执行高速缓存操作的次数大于阈值的映射数据条，其中主机进一步被配置为：接收所请求的映射数据条；并且向控制器提供后续请求以及所接收的映射数据条中包括的逻辑地址和物理地址。
根据实施例，主要将被频繁存储在映射高速缓存缓冲器中并且也被频繁逐出的映射数据上传到主机，从而可以覆盖被高速缓存在映射高速缓存缓冲器中的映射数据所未覆盖的范围内的逻辑地址。因此，减少了地址转换操作，从而可以提高读取性能。
此外，根据实施例，不上传不必要的映射数据，从而可以基本上防止由于频繁上传映射数据而导致的读取命令的处理延迟。
附图说明
图1是示出根据实施例的存储装置的示图。
图2是示出诸如图1的非易失性存储器的示图。
图3是示出地址映射表的示图。
图4是示出诸如图1的存储器的示图。
图5是示出诸如图4的映射高速缓存计数表的示图。
图6是示出根据实施例的基于每个子区域的映射高速缓存计数来将映射数据上传请求传输到主机的进程的示图。
图7是示出根据实施例的存储装置的操作方法的流程图。
图8是示出根据实施例的包括固态驱动器(SSD)的数据处理系统的示图。
图9是示出诸如图8所示的控制器的示图。
图10是示出根据实施例的包括数据存储设备的数据处理系统的示图。
图11是示出根据实施例的包括数据存储设备的数据处理系统的示图。
图12是示出根据实施例的包括数据存储设备的网络系统的示图。
图13是示出根据实施例的数据存储设备中包括的非易失性存储器装置的示图。
具体实施方式
在下文中，参照附图描述各个实施例。在整个说明书中，对“实施例”、“另一实施例”等的引用不一定仅针对一个实施例，并且对任何这种短语的不同引用不一定针对相同的实施例。
图1是示出根据实施例的存储装置10的配置的示图。
参照图1，存储装置10可以存储由诸如以下的主机(未示出)所访问的数据：蜂窝电话、MP3播放器、膝上型计算机、台式计算机、游戏机、电视和/或车载信息娱乐系统。存储装置10也可以被称为存储器系统。
根据连接到主机的接口协议，存储装置10可以利用各种类型的存储装置中的任意一种来实施。例如，存储装置10可以被配置为固态驱动器(SSD)，MMC、eMMC、RS-MMC或微型MMC形式的多媒体卡，SD、迷你SD或微型SD形式的安全数字卡，通用串行总线(USB)存储装置，通用闪存(UFS)装置，个人计算机存储卡国际协会(PCMCIA)卡形式的存储装置，外围组件互连(PCI)卡形式的存储装置，高速PCI(PCI-E)卡形式的存储装置，紧凑型闪存(CF)卡，智能媒体卡和/或记忆棒。
存储装置10可以被制造为各种类型的封装中的任意一种。例如，存储装置10可以被制造为堆叠封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和/或晶圆级堆叠封装(WSP)。
存储装置10可以包括非易失性存储器100和控制器200。
非易失性存储器100可以作为存储装置10的数据存储介质进行操作。根据非易失性存储器100中的存储器单元的类型，非易失性存储器100可以被配置为诸如以下的各种类型的非易失性存储器中的任意一种：NAND闪速存储器设备、NOR闪速存储器设备、使用铁电电容器的铁电随机存取存储器(FRAM)、使用隧穿磁阻(TMR)膜的磁性随机存取存储器(MRAM)、使用硫族化物合金的相变随机存取存储器(PRAM)和/或使用过渡金属氧化物的电阻式随机存取存储器(ReRAM)。
为了清楚起见，图1将非易失性存储器100图示为一个块；然而，非易失性存储器100可以包括多个存储器芯片(或管芯)。本发明可以等同地应用于包括具有多个存储器芯片的非易失性存储器100的存储装置10。
非易失性存储器100可以包括具有多个存储器单元的存储器单元阵列(未示出)，该多个存储器单元布置在多个位线(未示出)和多个字线(未示出)的相应交叉区域处。存储器单元阵列可以包括多个存储块，并且多个存储块中的每一个可以包括多个页面。
例如，存储器单元阵列的每个存储器单元可以是存储一位数据的单层单元(SLC)、能够存储两位数据的多层单元(MLC)、能够存储三位数据的三层单元(TLC)或者能够存储四位数据的四层单元(QLC)。存储器单元阵列可以包括单层单元、多层单元、三层单元和四层单元中的至少一个。而且，存储器单元阵列可以包括具有二维水平结构的存储器单元或具有三维垂直结构的存储器单元。
图2是示出图1的非易失性存储器100的示图。
参照图2，非易失性存储器100可以包括多个子区域，即子区域0至子区域k-1，其中k是大于或等于2的自然数。多个子区域中的每一个的大小可以相同。在另一实施例中，子区域中的至少两个可以具有不同的大小。多个子区域中的每一个可以包括多个存储块，多个存储块中的每一个可以包括多个页面；然而，本发明不限于该特定布置。每个子区域可以是子存储器区域。
图3是示出地址映射表的示图。尽管在图1中未示出，但是非易失性存储器100可以包括图3所示的地址映射表。
参照图3，地址映射表可以包括多个映射段。多个映射段中的每一个可以分别包括i个逻辑地址以及映射到该i个逻辑地址的i个物理地址，其中i是大于或等于2的自然数。也就是说，多个映射段中的每一个可以包括i个逻辑地址到物理地址(L2P)条目。每个L2P条目可以包括一个逻辑地址以及映射到该逻辑地址的一个物理地址。
多个映射段中的每一个中包括的逻辑地址可以以升序或降序进行排序和布置；然而，本发明不限于该特定布置。映射到相应逻辑地址的物理地址可以被更新为新的(不同的)物理地址，该新的(不同的)物理地址指示与相应逻辑地址有关的数据被新存储的位置。此外，可以根据来自主机的取消映射请求来对一个或多个被映射的逻辑和物理地址对进行取消映射。
如图3所示，多个映射段，即0至k-1，可以分别对应于图2所示的多个子区域，即子区域0至子区域k-1，其中k是大于或等于2的自然数。例如，映射段“0”可以对应于子区域0。因此，映射段的数量和子区域的数量可以相同。
此外，可以基于映射段执行映射更新操作。映射更新操作可以包括映射信息改变操作。映射信息改变可以包括将映射到逻辑地址的物理地址改变为另一物理地址，该另一物理地址指示与该逻辑地址有关的数据被新存储的另一位置。
例如，当将更新(或改变)与逻辑地址“LBA0”相关联的映射信息时，在映射更新操作期间读取映射段“0”中包括的所有逻辑地址LBA0至LBAi-1，并且将其存储在存储器220的映射更新缓冲器(未示出)中，然后可以改变“LBA0”的映射信息，即物理地址PBA。
返回参照图1，控制器200可以控制存储装置10的全部操作。控制器200可以处理从主机接收的请求。控制器200可以响应于从主机接收的请求而生成用于控制非易失性存储器100的操作的控制信号，并且将所生成的控制信号提供到非易失性存储器100。控制器200可以包括第一内核210、存储器220、第二内核230和数据传输电路240。
根据主机的协议，第一内核210可以用作主机与存储装置10之间的接口。因此，第一内核210可以被称为协议内核。例如，第一内核210可以通过以下协议中的任意一种与主机通信：通用串行总线(USB)协议、通用闪存(UFS)协议、多媒体卡(MMC)协议、并行高级技术附件(PATA)协议、串行高级技术附件(SATA)协议、小型计算机系统接口(SCSI)协议、串列SCSI(SAS)协议、外围组件互连(PCI)协议和高速PCI(PCI-e)协议。
第一内核210可以包括微控制单元(MCU)和中央处理单元(CPU)。
第一内核210可以接收从主机传输的命令，并且将接收到的命令提供到第二内核230。例如，第一内核210可以将从主机接收的命令在存储器220的命令队列(未示出)中排队，并且向第二内核230提供指示命令被排队的信息；然而，本发明不限于该特定布置。
第一内核210可以将从主机接收的数据(例如，写入数据)存储在存储器220的写入缓冲器(未示出)中。此外，第一内核210可以将存储器220的读取缓冲器(未示出)中存储的数据(例如，读取数据)传输到主机。
存储器220可以被配置为诸如静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)的随机存取存储器；然而，本发明不特别限于此。尽管图1示出了存储器220被包括在控制器200中，但是存储器220可以被设置在控制器200的外部。
存储器220可以电连接到第一内核210和第二内核230，并且也可以在物理上这样进行连接。存储器220可以存储由第二内核230运行的固件。此外，存储器220可以存储用于运行固件的数据，例如，元数据。也就是说，存储器220可以作为第二内核230的工作存储器进行操作。
此外，存储器220可以被配置为包括用于临时存储待从主机传输到非易失性存储器100的写入数据的写入缓冲器，以及用于存储待从非易失性存储器100传输到主机的读取数据的读取缓冲器。也就是说，存储器220可以作为缓冲存储器进行操作。下面参照图4详细描述存储器220的内部配置。
第二内核230可以通过运行存储器220中加载的固件或软件来控制存储装置10的全部操作。第二内核230可以解密和运行诸如固件或软件的代码类型指令或算法。因此，第二内核230也可以被称为闪存转换层(FTL)内核。第二内核230可以包括微控制单元(MCU)和中央处理单元(CPU)。
第二内核230可以基于从第一内核210提供的命令来生成用于控制非易失性存储器100的操作的控制信号，并且将所生成的控制信号提供到非易失性存储器100。控制信号可以包括用于控制非易失性存储器100的命令、地址、操作控制信号等。第二内核230可以向非易失性存储器100提供临时存储在存储器220中的写入数据，或者将从非易失性存储器100接收的读取数据存储在存储器220中。
数据传输电路240可以根据从第一内核210提供的控制信号来操作。例如，数据传输电路240可以根据从第一内核210接收的控制信号，将从主机接收的写入数据存储在存储器220的写入缓冲器中。此外，数据传输电路240可以根据从第一内核210接收的控制信号，读取存储器220的读取缓冲器中存储的读取数据并将读取数据传输到主机。此外，数据传输电路240可以根据从第一内核210接收的控制信号，将存储器220中存储的映射数据传输到主机。
图4是示出图1的存储器220的示图。
参照图4，根据实施例，存储器220可以被划分为第一区域和第二区域；然而，本发明不限于该特定布置。例如，存储器220的第一区域可以存储由第二内核230解释和运行的软件(或固件)以及在第二内核230执行计算和处理操作时使用的元数据等。此外，存储器220的第一区域可以存储从主机接收的命令。
例如，存储器220的第一区域中存储的软件可以是闪存转换层(FTL)。闪存转换层(FTL)可以由第二内核230运行，并且第二内核230可以运行闪存转换层(FTL)以控制非易失性存储器100的操作，并且向主机提供装置兼容性。通过运行闪存转换层(FTL)，主机可以识别和使用存储装置10作为诸如硬盘的通用存储装置。
闪存转换层(FTL)可以被存储在非易失性存储器100的系统区域(未示出)中，并且当存储装置10通电时，可以从非易失性存储器100的系统区域读取闪存转换层(FTL)并将其加载到存储器220的第一区域中。此外，加载到存储器220的第一区域中的闪存转换层(FTL)也可以被加载到设置在第二内核230中或设置在第二内核230外部的专用存储器(未示出)中。
闪存转换层(FTL)可以包括用于执行各种功能的模块。例如，闪存转换层(FTL)可以包括读取模块、写入模块、垃圾收集模块、损耗均衡模块、坏块管理模块、映射模块等；然而，本发明不限于那些特定模块。例如，闪存转换层(FTL)中包括的模块中的每一个可以包括用于执行特定操作(或功能)的一组源代码。
映射模块可以控制非易失性存储器100和存储器220以执行与映射数据有关的操作。与映射数据有关的操作通常可以包括映射更新操作、映射高速缓存操作和映射上传操作；然而，本发明不限于那些特定操作。
映射更新操作可以包括：将地址映射表(见图3)中存储的L2P条目的物理地址改变为另一物理地址，该另一物理地址指示与该L2P条目的逻辑地址有关的数据被新存储的位置；并且将具有改变后的物理地址的更新后的L2P条目存储在非易失性存储器100中。
映射高速缓存操作可以包括：从非易失性存储器100读取映射段，该映射段包括与从主机与读取命令一起接收的逻辑地址相对应的L2P条目；并且将该映射段存储在存储器220的映射高速缓存缓冲器221中。可以对频繁请求读取的逻辑地址和/或最近请求读取的逻辑地址执行映射高速缓存操作。
映射上传操作可以包括将非易失性存储器100中存储的映射数据上传到主机。可以基于映射段执行映射上传操作。映射上传操作可以包括对映射数据进行编码的操作以及将编码后的映射数据传输到主机的操作。例如，第二内核230可以响应于从主机接收的映射读取命令而从非易失性存储器100读取相应的映射数据，对所读取的映射数据进行编码，并且将编码后的映射数据存储在存储器220的映射上传缓冲器223中。根据实施例，可以通过从控制器200提供的映射数据上传请求来触发映射读取命令，这在下面进行描述。在将编码后的映射数据存储在存储器220的映射上传缓冲器223中之后，第二内核230可以将指示编码后的映射数据被存储在存储器220中的信息以及关于其存储位置的信息传输到第一内核210。第一内核210可以基于从第二内核230接收的信息，向数据传输电路240提供用于将编码后的映射数据传输到主机的控制信号，并且数据传输电路240可以根据接收到的控制信号，将映射上传缓冲器223中存储的编码后的映射数据传输到主机。
存储器220的第一区域可以包括元区域，该元区域中存储用于驱动闪存转换层(FTL)中包括的各种模块的元数据。该元区域可以包括映射高速缓存计数表(MCCT)225，该MCCT包括非易失性存储器100的每个映射段(及其相应的子区域)的高速缓存计数。映射高速缓存计数可以由第二内核230所运行的映射模块来管理。
图5是示出映射高速缓存计数表225的示图。
参照图5，映射高速缓存计数表225可以包括：子区域字段，标识多个子区域(即，子区域0至子区域k-1)中的每一个；以及映射高速缓存计数字段，包含子区域0至子区域k-1中的每一个的映射高速缓存计数。给定子区域的映射高速缓存计数可以指示从非易失性存储器100读取与该子区域相对应的映射段并将该映射段存储在存储器220的映射高速缓存缓冲器221中的次数。也就是说，映射高速缓存计数可以分别指示针对映射段执行映射高速缓存操作的次数。
如上所述，对频繁请求读取的逻辑地址和/或最近请求读取的逻辑地址执行映射高速缓存操作。然后，将经过映射高速缓存操作的映射段存储在存储装置10的存储器220中。
例如，当映射高速缓存缓冲器221中存在包括从主机与读取命令一起接收的逻辑地址的映射段时，可以快速地执行将接收到的逻辑地址转换为物理地址的地址转换操作。然而，当映射高速缓存缓冲器221中不存在包括从主机与读取命令一起接收的逻辑地址的映射段时，首先需要执行以下映射高速缓存操作：从非易失性存储器100读取包括接收到的逻辑地址的映射段，并且将该映射段存储在映射高速缓存缓冲器221中。因此，执行地址转换操作所花费的时间可能增加。
具有较高映射高速缓存计数的映射段可能被频繁地存储在映射高速缓存缓冲器221中并且也被频繁地逐出。另一方面，具有较低映射高速缓存计数的映射段可以在映射高速缓存缓冲器221中保留相对较长的时间。
当映射数据从存储装置10上传到主机时，主机可以将从存储装置10上传的映射数据与命令一起传输到存储装置10。当从主机接收到命令和映射数据时，因为映射数据包括逻辑地址以及被映射到该逻辑地址的物理地址，所以存储装置10可以直接处理该命令而无需执行地址转换。
如上所述，因为具有较高映射高速缓存计数的映射段被频繁地存储在映射高速缓存缓冲器221中并且也被频繁地逐出，所以当存储装置10将这样的映射段上传到主机时，可以覆盖未被高速缓存在映射高速缓存缓冲器221中的映射数据覆盖的范围内的逻辑地址。因此，减少了执行地址转换操作所花费的时间，从而可以提高读取性能。
此外，如上所述，映射上传操作包括对映射数据进行编码的操作以及将编码后的映射数据传输到主机的操作，因此需要很多时间。当存储装置10将大量映射数据不必要地上传到主机时，对从主机接收并在存储器220中排队的读取命令的处理可能会延迟。因此，应在适当的时间将所选择的映射数据更新到主机。
可以基于从主机接收的映射读取命令来执行映射上传操作。当从存储装置10接收映射数据上传请求时，主机可以将映射读取命令传输到存储装置10。根据实施例，可以通过从控制器200提供的映射数据上传请求来触发映射读取命令。也就是说，当存储装置10未将映射数据上传请求传输到主机时，主机可以不向存储装置10提供映射读取命令，因此存储装置10可以不执行映射上传操作。
因此，存储装置10的控制器200可以确定是否上传映射数据，以及在确定上传映射数据的情况下何时上传映射数据。
根据本实施例的存储装置10的控制器200可以检查与请求从主机读取的逻辑地址相对应的子区域的映射高速缓存计数，确定与请求读取的逻辑地址相对应的子区域的映射高速缓存计数是否大于或等于阈值计数，并且当该子区域的映射高速缓存计数大于或等于阈值计数时，将对与请求读取的逻辑地址相对应的映射段(或相应的子区域)的映射数据上传请求传输到主机。映射数据上传请求可以通过被包括在对从主机接收的读取命令的响应中来传输。
图6是示出根据实施例的基于每个子区域的映射高速缓存计数将映射数据上传请求传输到主机的进程的示图。
参照图6，当主机20传输正常读取命令CMD_NR和逻辑地址LBAa时，控制器200的第一内核210可以接收正常读取命令CMD_NR和逻辑地址LBAa并向第二内核230提供正常读取命令CMD_NR和逻辑地址LBAa。例如，正常读取命令CMD_NR可以用于读取非易失性存储器100中存储的用户数据。第二内核230可以参考存储器220中存储的映射高速缓存计数表(MCCT)225来检查与接收到的逻辑地址LBAa相对应的子区域的映射高速缓存计数，并且确定该映射高速缓存计数是否大于或等于阈值计数。
当该映射高速缓存计数大于或等于阈值计数时，第二内核230可以确定有必要上传与该子区域相对应的映射段，并且将确定的结果(即，指示有必要上传映射数据的信息INF_MU)传输到第一内核210。基于从第二内核230接收的信息INF_MU，第一内核210可以将添加了映射数据上传请求的对正常读取命令CMD_NR的响应RES_NR_MU传输到主机。主机20可以基于接收到的响应RES_NR_MU将映射读取命令传输到存储装置10。
可以响应于映射读取命令而执行映射上传操作。如上所述，第二内核230可以响应于映射读取命令而从非易失性存储器100读取相应的映射数据，对所读取的映射数据进行编码，并且将编码后的映射数据存储在存储器220的映射上传缓冲器223中。根据实施例，第二内核230可以响应于映射读取命令而从映射高速缓存缓冲器221读取相应的映射数据，对所读取的映射数据进行编码，并且将编码后的映射数据存储在存储器220的映射上传缓冲器223中。
尽管在图6中未示出，但是当映射高速缓存计数小于阈值计数时，第二内核230可以确定没有必要上传与该子区域相对应的映射段，并且将指示没有必要上传映射数据的信息传输到第一内核210。基于从第二内核230接收的信息，第一内核210可以将对正常读取命令CMD_NR的正常响应传输到主机。例如，该正常响应可以是不包括映射数据上传请求的响应。
图7是示出根据实施例的存储装置10的操作方法的示图。在参照图7描述根据本实施例的存储装置的操作方法时，可以参照图1至图6中的至少一个。
在操作S11中，可以从主机接收正常读取命令和逻辑地址。例如，正常读取命令可以用于读取非易失性存储器100中存储的用户数据。
在操作S13中，存储装置10的控制器200可以检查与从主机接收的逻辑地址相对应的子区域的映射高速缓存计数。例如，控制器200可以参考存储器220中存储的映射高速缓存计数表(MCCT)225来检查该子区域的映射高速缓存计数。
在操作S15中，控制器200可以确定在操作S13中检查的映射高速缓存计数是否大于或等于阈值计数。当映射高速缓存计数大于或等于阈值计数时，进程可以进行到操作S17。当映射高速缓存计数小于阈值计数时，进程可以进行到操作S19。
在操作S17中，控制器200可以将包括针对该子区域(即，与从主机接收的逻辑地址相对应的子区域)的映射数据上传请求的响应，作为对在操作S11中接收的正常读取命令的响应传输到主机。
在操作S19中，控制器200可以将对在操作S11中接收的正常读取命令的正常响应传输到主机。例如，该正常响应可以是不包括映射数据上传请求的响应。
图8示出根据实施例的包括固态驱动器(SSD)的数据处理系统。参照图8，数据处理系统2000可以包括主机设备2100和SSD 2200。
SSD 2200可以包括控制器2210、缓冲存储器装置2220、非易失性存储器装置2231至223n、电源2240、信号连接器2250和电源连接器2260。
控制器2210可以控制SSD 2200的全部操作。
缓冲存储器装置2220可以临时存储待存储在非易失性存储器装置2231至223n中的数据。缓冲存储器装置2220可以临时存储从非易失性存储器装置2231至223n读取的数据。根据控制器2210的控制，可以将临时存储在缓冲存储器装置2220中的数据传输到主机设备2100或非易失性存储器装置2231至223n。
非易失性存储器装置2231至223n可以用作SSD 2200的存储介质。非易失性存储器装置2231至223n可以分别通过多个通道CH1至CHn联接到控制器2210。在另一实施例中，可以将多于一个的非易失性存储器装置联接到相同通道，在这种情况下，可以具有少于存储器装置的通道数量。联接到相同通道的非易失性存储器装置可以联接到相同的信号总线和相同的数据总线。
电源2240可以将通过电源连接器2260输入的电力PWR提供到SSD 2200的内部。电源2240可以包括辅助电源2241。辅助电源2241可以供应电力，使得即使在发生突然断电时也会使SSD 2200正确终止。辅助电源2241可以包括能够充电电力PWR的大容量电容器。
控制器2210可以通过信号连接器2250，与主机设备2100交换信号SGL。该信号SGL可以包括命令、地址、数据等。根据主机设备2100和SSD 2200之间的接口方法，信号连接器2250可以被配置为各种类型的连接器中的任意一种。
图9示出图8的控制器2210。参照图9，控制器2210可以包括主机接口2211、控制组件2212、随机存取存储器(RAM)2213、错误校正码(ECC)组件2214和存储器接口2215。
主机接口2211可以根据主机设备2100的协议来执行主机设备2100和SSD 2200之间的接口连接。例如，主机接口2211可以通过以下协议之中的任意一种与主机设备2100通信：安全数字协议、通用串行总线(USB)协议、多媒体卡(MMC)协议、嵌入式MMC(eMMC)协议、个人计算机存储卡国际协会(PCMCIA)协议、并行高级技术附件(PATA)协议、串行高级技术附件(SATA)协议、小型计算机系统接口(SCSI)协议、串列SCSI(SAS)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议和/或通用闪存(UFS)协议。主机接口2211可以执行磁盘仿真功能，使得主机设备2100将SSD 2200识别为通用数据存储设备，例如，硬盘驱动器HDD。
控制组件2212可以分析和处理从主机设备2100输入的信号SGL。控制组件2212可以根据用于驱动SSD 2200的固件和/或软件来控制内部功能块的操作。RAM 2213可以作为用于驱动固件或软件的工作存储器进行操作。
ECC组件2214可以针对待传送到非易失性存储器装置2231至223n的数据生成奇偶校验数据。所生成的奇偶校验数据可以与该数据一起被存储在非易失性存储器装置2231至223n中。ECC组件2214可以基于奇偶校验数据来检测从非易失性存储器装置2231至223n读取的数据的错误。当检测到的错误的数量在可校正范围内时，ECC组件2214可以校正检测到的错误。
存储器接口2215可以根据控制组件2212的控制将诸如命令和地址的控制信号提供到非易失性存储器装置2231至223n。存储器接口2215可以根据控制组件2212的控制与非易失性存储器装置2231至223n交换数据。例如，存储器接口2215可以将缓冲存储器装置2220中存储的数据提供到非易失性存储器装置2231至223n，或者将从非易失性存储器装置2231至223n读取的数据提供到缓冲存储器装置2220。
图10示出根据实施例的包括数据存储设备的数据处理系统。参照图10，数据处理系统3000可以包括主机设备3100和数据存储设备3200。
主机设备3100可以以诸如印刷电路板(PCB)的板形式配置。尽管在图10中未示出，但是主机设备3100可以包括被配置为执行主机设备3100的功能的内部功能块。
主机设备3100可以包括诸如插座、插槽或连接器的连接端子3110。数据存储设备3200可以安装在连接端子3110上。
数据存储设备3200可以以诸如PCB的板形式配置。数据存储设备3200可以指存储器模块或存储卡。数据存储设备3200可以包括控制器3210、缓冲存储器装置3220、非易失性存储器装置3231至3232、电源管理集成电路(PMIC)3240和连接端子3250。
控制器3210可以控制数据存储设备3200的全部操作。控制器3210可以具有与图9所示的控制器2210相同的配置。
缓冲存储器装置3220可以临时存储待存储在非易失性存储器装置3231和3232中的数据。缓冲存储器装置3220可以临时存储从非易失性存储器装置3231和3232读取的数据。根据控制器3210的控制，可以将临时存储在缓冲存储器装置3220中的数据传送到主机设备3100或非易失性存储器装置3231和3232。
非易失性存储器装置3231和3232可以用作数据存储设备3200的存储介质。
PMIC 3240可以将通过连接端子3250输入的电力提供到数据存储设备3200的内部。PMIC 3240可以根据控制器3210的控制来管理数据存储设备3200的电力。
连接端子3250可以联接到主机设备3100的连接端子3110。可以通过连接端子3250在主机设备3100和数据存储设备3200之间传输诸如命令、地址和数据的信号以及电力。可以根据主机设备3100和数据存储设备3200之间的接口连接方法，以各种形式中的任意一种配置连接端子3250。连接端子3250可以布置在数据存储设备3200中或其任意一侧之上。
图11示出根据实施例的包括数据存储设备的数据处理系统。参照图11，数据处理系统4000可以包括主机设备4100和数据存储设备4200。
主机设备4100可以以诸如PCB的板形式配置。尽管在图11中未示出，但是主机设备4100可以包括被配置为执行主机设备4100的功能的内部功能块。
数据存储设备4200可以以表面安装封装的形式配置。数据存储设备4200可以通过焊球4250安装在主机设备4100上。数据存储设备4200可以包括控制器4210、缓冲存储器装置4220和非易失性存储器装置4230。
控制器4210可以控制数据存储设备4200的全部操作。控制器4210可以具有与图9所示的控制器2210相同的配置。
缓冲存储器装置4220可以临时存储待存储在非易失性存储器装置4230中的数据。缓冲存储器装置4220可以临时存储从非易失性存储器装置4230读取的数据。通过控制器4210的控制，可以将临时存储在缓冲存储器装置4220中的数据传输到主机设备4100或非易失性存储器装置4230。
非易失性存储器装置4230可以用作数据存储设备4200的存储介质。
图12示出根据实施例的包括数据存储设备的网络系统5000。参照图12，网络系统5000可以包括通过网络5500联接的服务器系统5300和多个客户端系统5410至5430。
服务器系统5300可以响应于多个客户端系统5410至5430的请求而服务数据。例如，服务器系统5300可以存储从多个客户端系统5410至5430提供的数据。在另一示例中，服务器系统5300可以将数据提供到多个客户端系统5410至5430。
服务器系统5300可以包括主机设备5100和数据存储设备5200。数据存储设备5200可以由图1的存储装置10、图8的SSD 2200、图10的数据存储设备3200或图11的数据存储设备4200配置。
图13示出根据实施例的数据存储设备中包括的非易失性存储器装置。参照图13，非易失性存储器装置300可以包括存储器单元阵列310、行解码器320、列解码器340、数据读取/写入块330、电压生成器350和控制逻辑360。
存储器单元阵列310可以包括布置在字线WL1至WLm和位线BL1至BLn彼此交叉的区域中的存储器单元MC。
行解码器320可以通过字线WL1至WLm联接到存储器单元阵列310。行解码器310可以通过控制逻辑360的控制而操作。行解码器320可以对从外部设备(未示出)提供的地址进行解码。行解码器320可以基于解码结果选择和驱动字线WL1至WLm。例如，行解码器320可以将从电压生成器350提供的字线电压提供到字线WL1至WLm。
数据读取/写入块330可以通过位线BL1至BLn联接到存储器单元阵列310。数据读取/写入块330可以包括与位线BL1至BLn相对应的读取/写入电路RW1至RWn。数据读取/写入块330可以根据控制逻辑360的控制而操作。数据读取/写入块330可以根据操作模式而作为写入驱动器或读出放大器进行操作。例如，数据读取/写入块330可以在写入操作中作为被配置为将从外部设备提供的数据存储在存储器单元阵列310中的写入驱动器进行操作。在另一示例中，数据读取/写入块330可以在读取操作中作为被配置为从存储器单元阵列310读取数据的读出放大器进行操作。
列解码器340可以通过控制逻辑360的控制而操作。列解码器340可以对从外部设备(未示出)提供的地址进行解码。列解码器340可以基于解码结果，将数据读取/写入块330的与位线BL1至BLn相对应的读取/写入电路RW1至RWn与数据输入/输出(I/O)线(或数据I/O缓冲器)联接。
电压生成器350可以生成用于非易失性存储器装置300的内部操作的电压。可以将通过电压生成器350生成的电压施加到存储器单元阵列310的存储器单元。例如，可以将在编程操作中生成的编程电压施加到待执行编程操作的存储器单元的字线。在另一示例中，可以将在擦除操作中生成的擦除电压施加到待执行擦除操作的存储器单元的阱区。在另一示例中，可以将在读取操作中生成的读取电压施加到待执行读取操作的存储器单元的字线。
控制逻辑360可以基于从外部设备(即，主机)提供的控制信号来控制非易失性存储器装置300的全部操作。例如，控制逻辑360可以控制非易失性存储器装置300的各种操作，诸如非易失性存储器装置300的读取操作、写入操作、擦除操作。
虽然已经示出和描述了各个实施例，但是本领域技术人员将理解，所公开的实施例仅是示例。因此，本发明不受任何公开实施例的限制，并且不限于任何公开实施例。相反，本发明涵盖落入权利要求书范围内的所有变化和修改。

Claims (18)

1.一种存储装置，包括：
非易失性存储器，包括多个存储器区域；以及
控制器，当从主机接收到正常读取命令和逻辑地址时，基于与所述多个存储器区域之中对应于所述逻辑地址的第一存储器区域有关的映射高速缓存计数，将用于上传与所述第一存储器区域有关的映射数据的上传请求传输到所述主机。
2.根据权利要求1所述的存储装置，
其中所述控制器将与所述第一存储器区域有关的所述映射高速缓存计数与阈值计数进行比较，并且
其中当所述映射高速缓存计数大于或等于所述阈值计数时，所述控制器将所述上传请求传输到所述主机。
3.根据权利要求1所述的存储装置，进一步包括：存储器，存储与所述多个存储器区域中的每一个有关的一些映射数据。
4.根据权利要求3所述的存储装置，其中所述映射高速缓存计数指示已经执行映射高速缓存操作的次数。
5.根据权利要求3所述的存储装置，其中所述存储器存储映射高速缓存计数表，所述映射高速缓存计数表包括所述多个存储器区域中的每一个的映射高速缓存计数。
6.根据权利要求5所述的存储装置，其中所述控制器参考所述映射高速缓存计数表来检查所述第一存储器区域的映射高速缓存计数。
7.根据权利要求1所述的存储装置，其中所述控制器将所述上传请求添加到对所述正常读取命令的响应中，并且将所述响应传输到所述主机。
8.一种存储装置的操作方法，所述存储装置包括非易失性存储器和控制器，所述非易失性存储器包括多个存储器区域，所述操作方法包括：
从主机接收正常读取命令和逻辑地址；并且
基于与所述多个存储器区域之中对应于所述逻辑地址的第一存储器区域有关的映射高速缓存计数，将用于上传与所述第一存储器区域有关的映射数据的上传请求传输到所述主机。
9.根据权利要求8所述的操作方法，其中将所述上传请求传输到所述主机包括将与所述第一存储器区域有关的所述映射高速缓存计数与阈值计数进行比较的步骤。
10.根据权利要求9所述的操作方法，其中当与所述第一存储器区域有关的所述映射高速缓存计数大于或等于所述阈值计数时，将所述上传请求传输到所述主机。
11.根据权利要求8所述的操作方法，进一步包括：
每当从所述非易失性存储器读取所述映射数据并将所述映射数据存储在所述控制器中的存储器中时，增加所述映射高速缓存计数。
12.根据权利要求8所述的操作方法，其中将所述上传请求传输到所述主机包括：将所述上传请求添加到对所述正常读取命令的响应中。
13.一种控制器，包括：
第一内核，用作与主机之间的接口；
存储器，存储映射高速缓存计数表，所述映射高速缓存计数表包括非易失性存储器中包括的多个存储器区域中的每一个的映射高速缓存计数；以及
第二内核，当从主机接收到正常读取命令和逻辑地址时，基于与所述多个存储器区域之中对应于所述逻辑地址的第一存储器区域有关的映射高速缓存计数，确定是否上传与所述第一存储器区域有关的映射数据。
14.根据权利要求13所述的控制器，
其中所述第二内核参考所述存储器中存储的所述映射高速缓存计数表来检查所述第一存储器区域的映射高速缓存计数，并且将所述第一存储器区域的映射高速缓存计数与阈值计数进行比较，并且
其中所述第二内核基于所述比较的结果来确定是否上传与所述第一存储器区域有关的所述映射数据。
15.根据权利要求14所述的控制器，其中，当与所述第一存储器区域有关的映射高速缓存计数大于或等于所述阈值计数时，所述第二内核将指示将上传与所述第一存储器区域有关的所述映射数据的信息传输到所述第一内核。
16.根据权利要求15所述的控制器，其中所述第一内核基于从所述第二内核接收的所述信息，将对所述正常读取命令的响应传输到所述主机，所述响应包括对与所述第一存储器区域有关的所述映射数据的上传请求。
17.根据权利要求14所述的控制器，其中当与所述第一存储器区域有关的所述映射高速缓存计数小于所述阈值计数时，所述第二内核将指示与所述第一存储器区域有关的所述映射数据不是待上传的映射数据的信息传输到所述第一内核。
18.根据权利要求17所述的控制器，其中所述第一内核基于从所述第二内核接收的所述信息，将对所述正常读取命令的响应传输到所述主机，所述响应不包括对与所述第一存储器区域有关的所述映射数据的上传请求。
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