JP2019056972A - メモリシステムおよびメモリシステムの制御方法 - Google Patents

メモリシステムおよびメモリシステムの制御方法 Download PDF

Info

Publication number
JP2019056972A
JP2019056972A JP2017179505A JP2017179505A JP2019056972A JP 2019056972 A JP2019056972 A JP 2019056972A JP 2017179505 A JP2017179505 A JP 2017179505A JP 2017179505 A JP2017179505 A JP 2017179505A JP 2019056972 A JP2019056972 A JP 2019056972A
Authority
JP
Japan
Prior art keywords
unit
data
reads
count
memory system
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2017179505A
Other languages
English (en)
Inventor
真梨子 松本
Mariko Matsumoto
真梨子 松本
匡章 田村
Tadaaki Tamura
匡章 田村
崇将 平田
Takamasa Hirata
崇将 平田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2017179505A priority Critical patent/JP2019056972A/ja
Priority to US15/908,832 priority patent/US20190087125A1/en
Publication of JP2019056972A publication Critical patent/JP2019056972A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
    • G06F12/0868—Data transfer between cache memory and other subsystems, e.g. storage devices or host systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653—Monitoring storage devices or systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3431—Circuits or methods to detect disturbed nonvolatile memory cells, e.g. which still read as programmed but with threshold less than the program verify threshold or read as erased but with threshold greater than the erase verify threshold, and to reverse the disturbance via a refreshing programming or erasing step
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/20—Employing a main memory using a specific memory technology
    • G06F2212/202—Non-volatile memory
    • G06F2212/2022—Flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7204—Capacity control, e.g. partitioning, end-of-life degradation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5644—Multilevel memory comprising counting devices

Abstract

【課題】キャッシュするデータ量の増大を抑制すると共に、ＮＡＮＤ型フラッシュメモリチップの疲弊を遅らせることができるメモリシステムおよびメモリシステムの制御方法を提供する。【解決手段】メモリシステムは、不揮発性の記憶部と、記憶部を制御するメモリコントローラとを備える。メモリコントローラは、第１の計数回路と、第２の計数回路と、キャッシュ制御回路とを備える。第１の計数回路は、ホストからのリード回数を、第１のカウント単位のデータごとに計数する。第２の計数回路は、第１のカウント単位の第１データに対するリード回数が第１の閾値を超えた場合に、当該第１データに含まれるデータ領域を示す物理的または論理的な単位である第２のカウント単位のデータごとのリード回数を計数する。キャッシュ制御回路は、第２のカウント単位の第２データに対するリード回数が第２の閾値を超えた場合に当該第２データをキャッシュする。【選択図】図１

Description

本実施形態は、メモリシステムおよびメモリシステムの制御方法に関する。
従来、ＮＡＮＤ型フラッシュメモリチップを記憶媒体に用いたＳＳＤ（Solid State Drive）などのメモリシステムが知られている。一般に、ＮＡＮＤ型フラッシュメモリチップは、アクセス回数が多いほど疲弊が進行する。このため、従来技術では、例えば、ホストからのリード回数が多いデータをＲＡＭ等のキャッシュ領域に格納することにより、ＮＡＮＤ型フラッシュメモリチップへのアクセス回数を削減していた。
しかしながら、メモリシステムが保有するキャッシュ領域は有限である。このため、ＮＡＮＤ型フラッシュメモリチップへのアクセス回数を削減するためにデータをキャッシュするにあたり、限られたキャッシュ領域をより有効に活用することが求められていた。
特許第５４８３３７８号公報
一つの実施形態は、キャッシュするデータ量の増大を抑制すると共に、ＮＡＮＤ型フラッシュメモリチップの疲弊を遅らせることができるメモリシステムおよびメモリシステムの制御方法を提供することを目的とする。
一つの実施形態によれば、メモリシステムは、不揮発性の記憶部と、記憶部を制御するメモリコントローラと、を備える。メモリコントローラは、第１の計数回路と、第２の計数回路と、キャッシュ制御回路とを備える。第１の計数回路は、ホストからのリード回数を、記憶部のデータ領域を示す単位であって第記憶部に記憶されたデータを消去可能な単位である第１のカウント単位のデータごとに計数する。第２の計数回路は、第１のカウント単位の第１データに対するリード回数が第１の閾値を超えた場合に、当該第１データに含まれるデータ領域を示す物理的または論理的な単位である第２のカウント単位のデータごとのリード回数を計数する。キャッシュ制御回路は、第２のカウント単位の第２データに対するリード回数が第２の閾値を超えた場合に、当該第２データをキャッシュする。
図１は、第１の実施形態にかかるメモリシステムの全体構成の一例を模式的に示す図である。 図２は、第１の実施形態にかかるメモリシステムにおけるデータの管理単位の一例を模式的に示す図である。 図３は、第１の実施形態にかかるメモリコントローラの機能の一例を模式的に示す図である。 図４は、第１の実施形態にかかる統計開始閾値とリフレッシュ閾値の一例を示すグラフである。 図５は、第１の実施形態にかかる論理ブロックのグループごとのリード回数の計数結果の一例を示すグラフである。 図６は、第１の実施形態にかかる第１の計数処理の手順の一例を示すフローチャートである。 図７は、第１の実施形態にかかる第２の計数処理の手順の一例を示すフローチャートである。 図８は、第２の実施形態にかかるメモリシステムの全体構成の一例を模式的に示す図である。 図９は、第２の実施形態にかかるメモリコントローラの機能の一例を模式的に示す図である。 図１０は、第２の実施形態にかかる第１の計数処理の手順の一例を示すフローチャートである。 図１１は、第２の実施形態にかかる第２の計数処理の手順の一例を示すフローチャートである。
以下に添付図面を参照して、実施形態にかかるメモリシステムおよびメモリシステムの制御方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
図１は、本実施形態にかかるメモリシステム１０の全体構成の一例を模式的に示す図である。図１に示すように、メモリシステム１０は、ＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリという）１１と、メモリコントローラ１２と、を備える。メモリシステム１０の一例として、ＮＡＮＤメモリ１１を記憶媒体に用いたＳＳＤ（Solid State Drive）がある。
ＮＡＮＤメモリ１１は、不揮発に情報を記憶することができる記憶媒体である。ＮＡＮＤメモリ１１は、例えば、ホスト５０から送信されるユーザデータ、メモリシステム１０の管理情報、システムデータ等を記憶する。また、ＮＡＮＤメモリ１１は、例えば、複数のメモリチップによって構成され、各メモリチップは、物理ブロックを複数含んで構成される。ＮＡＮＤメモリ１１の詳細については、図２で後述する。ＮＡＮＤメモリ１１は、本実施形態における記憶部の一例である。
メモリコントローラ１２は、ホスト５０からのコマンドにしたがって、ＮＡＮＤメモリ１１へのデータの書き込み、またはＮＡＮＤメモリ１１からのデータの読み出しなどを行う。メモリコントローラ１２は、フロントエンド部２０と、バックエンド部３０と、を有する。
フロントエンド部２０は、ホスト５０から受けたコマンドをバックエンド部３０に渡し、バックエンド部３０からのコマンドに対するレスポンスをホスト５０に返す機能を有する。フロントエンド部２０は、本実施形態における第１回路部の一例である。
フロントエンド部２０は、ＰＨＹ（PHYsical Layer チップ）２１と、ホストインタフェース２２と、第１のＣＰＵ２４と、を有する。
第１のＣＰＵ２４は、ファームウェアに基づいてフロントエンド部２０を制御する。また、第１のＣＰＵ２４は、図示しないＲＯＭ等の記憶装置から読み出したプログラムを実行することで様々な制御を行うことができる。
ＰＨＹ２１は、ホスト５０に対する入出力部に対応し、ホスト５０の入出力部に対応するＰＨＹ５１との間で電気的な信号をやり取りする。
ホストインタフェース２２は、バックエンド部３０とホスト５０との間でプロトコル変換を行い、データ、コマンド、アドレスの転送（送受信）を制御する。
バックエンド部３０は、フロントエンド部２０からのコマンドに基づいて、ＮＡＮＤメモリ１１に対するデータの書き込み及び読み出しを行う機能を有する。バックエンド部３０は、本実施形態における第２回路部の一例である。
バックエンド部３０は、コマンドコントローラ３１と、ＮＡＮＤコマンドディスパッチャ３３（以下、ディスパッチャ３３という）と、ＮＡＮＤコントローラ３６と、ＲＡＭ３７と、第２のＣＰＵ４０と、を有する。
ＲＡＭ３７は、アドレス変換テーブル３２と、ライトバッファ３４と、リードバッファ３５と、キャッシュ５２と、計数情報５３と、を記憶する。ＲＡＭ３７は、例えば、ＳＲＡＭ（Static Random Access Memory）、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）等である。
アドレス変換テーブル３２は、コマンドで指定される論理アドレスとＮＡＮＤメモリ１１の物理アドレスとの間の対応関係を示す情報である。より詳細には、アドレス変換テーブル３２は、ＮＡＮＤメモリ１１に記憶されたデータを消去可能な単位である物理ブロック内のある物理的な位置情報と、物理ブロックよりも小さいデータ領域を示すデータの管理単位（物理ページＰ、クラスタ７０、論理ブロック７１、グループＧ）と、のマッピングを記憶する情報である。データの管理単位については、図２で後述する。
アドレス変換テーブル３２は、メモリシステム１０の起動時に、ＮＡＮＤメモリ１１から読み出され、ＲＡＭ３７に格納される。またアドレス変換テーブル３２は、論理アドレスと物理アドレスの対応関係が変更されたことに応じて更新される。アドレス変換テーブル３２は、所定のタイミング（たとえば電源断時や所定時間毎など）にＮＡＮＤメモリ１１に格納される。
ライトバッファ３４は、ＮＡＮＤメモリ１１へ書き込むデータを一時的に格納する。ライトコマンドがフロントエンド部２０からバックエンド部３０に渡されたことに応じてライトバッファ３４へデータが転送される。このデータは、ホストインタフェース２２を介して転送される。
リードバッファ３５は、ＮＡＮＤメモリ１１から読みだされたデータを一時的に格納する。このデータは、ＮＡＮＤコントローラ３６を介してリードバッファ３５に書き込まれる。
キャッシュ５２は、ＮＡＮＤメモリ１１に記憶されたデータの一部がキャッシュされるデータ領域である。キャッシュ５２はリードキャッシュであり、ホスト５０がリードする対象のデータがキャッシュ５２に格納されている場合は、ＮＡＮＤメモリ１１からではなく、キャッシュ５２から対象のデータが読み出される。キャッシュ５２は、メモリコントローラ１２の外部のＤＲＡＭ等に設けられても良い。
計数情報５３は、ＮＡＮＤメモリ１１に記憶されたデータがリードされた回数の計数結果である。より詳細には、図２で後述するデータの管理単位ごとに、計数されたリード回数がＲＡＭ３７に格納される。
第２のＣＰＵ４０は、ファームウェアに基づいてバックエンド部３０を制御する。また、第２のＣＰＵ４０は、図示しないＲＯＭ等の記憶装置から読み出したプログラムを実行することで様々な制御を行うことができる。
コマンドコントローラ３１は、フロントエンド部２０からコマンドを受信すると、そのコマンドの種類（ライト要求のコマンドか、リード要求のコマンドかなど）を識別（判断）して、ディスパッチャ３３にコマンドを渡す。
ディスパッチャ３３は、フロントエンド部２０からのコマンドを、ＮＡＮＤコントローラ３６に渡すためのコマンドに変換して、ＮＡＮＤコントローラ３６へ送出する。
ＮＡＮＤコントローラ３６は、ＮＡＮＤメモリ１１に対して、アドレスに基づいてデータの読み出しまたは書き込みの制御を行う。たとえば、ディスパッチャ３３からライトコマンドを受けると、そのライトコマンドに基づいて、書き込みデータをライトバッファ３４から取得し、ＮＡＮＤメモリ１１へと書き込む。また、ディスパッチャ３３からリードコマンドを受けると、そのリードコマンドに基づいてＮＡＮＤメモリ１１からリードデータを読み出し、リードバッファ３５に格納する。
図２は、本実施形態にかかるメモリシステム１０におけるデータの管理単位の一例を模式的に示す図である。図２に示すように、ＮＡＮＤメモリ１１には、複数の物理ブロック６０が含まれる。
物理ブロック６０は、ＮＡＮＤメモリ１１において一括してデータの消去（Erase）が可能な単位である。また、ＮＡＮＤメモリ１１に対するデータの書き込み（ライト）および読み出し（リード）が可能な単位が物理ページＰである。１つの物理ブロック６０は、複数の物理ページＰを含む。ＮＡＮＤメモリ１１に対するデータのリードとライトを総称して、ＮＡＮＤメモリ１１に対するアクセスという。
論理ブロック７１は、ホスト５０からの最小アクセス単位である。図２において破線で示すように、論理ブロック７１は、１つの物理ブロック６０内に複数含まれる。論理ブロック７１は、例えばＬＢＡ（Logical Block Addressing）によって特定される。また、論理ブロック７１は、セクタともいう。
物理ページＰは、１つの物理ブロック６０に複数含まれ、かつ、複数のクラスタを含む。また、物理ページＰは、ＮＡＮＤメモリ１１に対するデータの書き込みおよび読み出しが可能な単位である。
クラスタ７０は、物理ページＰよりも小さい単位であり、かつ、論理ブロック７１よりも大きいデータ領域を示す単位である。より詳細には、クラスタ７０は、物理ページＰを、予め定められたデータサイズごとに分割した単位であり、かつ、論理ブロック７１を複数含む。
図２において２重線で示すように、１つのクラスタ７０は論理ブロック７１を３つ含む。また、１つの物理ページＰには、３つのクラスタ７０が含まれる。図２におけるクラスタ７０に含まれる論理ブロック７１、および物理ページＰに含まれるクラスタ７０の数はそれぞれ一例であり、これらに限定されるものではない。
また、図２に示すように、論理ブロック７１に対応付けられたデータに応じて、複数の論理ブロック７１を含む論理ブロックのグループＧ（以下、グループＧという）が生成される。物理ブロック６０にデータが書き込みされた場合に、当該データが書き込まれたデータ領域に対応付けられる複数の論理ブロック７１が、１つのグループＧとして生成される。また、グループＧは、ホスト５０からリード要求がされる単位でもある。グループＧが示すデータ領域の範囲（つまり、グループＧに含まれる論理ブロック７１）は、ＮＡＮＤメモリ１１にデータが書き込まれた際に決定される。例えば、図２に示すグループＧは、６つの論理ブロック７１を含む。図２におけるグループＧに含まれる論理ブロック７１の数は一例であり、これに限定されるものではない。また、グループＧに含まれる論理ブロック７１の数は、グループＧごとに、異なっても良い。
また一般に、論理ブロック７１のグループＧは、クラスタ７０よりも大きい単位である。図２では、太線で囲まれた範囲として示されるように、グループＧの範囲は、一例として、２つのクラスタ７０を含む。あるいは、論理ブロック７１のグループＧは、クラスタ７０と同じ大きさであっても良い。
データのアクセスまたは管理の各単位（物理ブロック６０、物理ページＰ、クラスタ７０、論理ブロック７１、グループＧ）の対応付け（マッピング）は、アドレス変換テーブル３２に記憶される。また、図２に示すデータの各管理単位の大きさは一例であり、これに限定されるものではない。
図３は、本実施形態にかかるメモリコントローラ１２の機能の一例を模式的に示す図である。図３に示すように、メモリコントローラ１２のフロントエンド部２０は、第１のコマンド制御部２０１と、第１のデータ送受信制御部２０２と、を備える。
第１のコマンド制御部２０１は、コマンドの送受信を制御する。より詳細には、第１のコマンド制御部２０１は、ＰＨＹ２１がホスト５０から受信したコマンドをバックエンド部３０に渡すように、ホストインタフェース２２を制御する。
第１のデータ送受信制御部２０２は、データの送受信を制御する。より詳細には、第１のデータ送受信制御部２０２は、ホスト５０からのリード要求のコマンドに従ってバックエンド部３０から送信されたデータを、ホスト５０に送信するように、ホストインタフェース２２およびＰＨＹ２１を制御する。
フロントエンド部２０の各機能部（第１のコマンド制御部２０１、第１のデータ送受信制御部２０２）は、ハードウェア回路によって実現される。あるいは、フロントエンド部２０の各機能部は、第１のＣＰＵ２４が記憶装置からプログラムを実行することによって実現されてもよい。
メモリコントローラ１２のバックエンド部３０は、第２のコマンド制御部３０１と、アドレス変換部３０２と、第２のデータ送受信制御部３０３と、第１の計数部３０４と、第２の計数部３０５と、キャッシュ制御部３０６と、リフレッシュ制御部３０７と、を備える。
第２のコマンド制御部３０１は、コマンドコントローラ３１、ディスパッチャ３３、ＮＡＮＤコントローラ３６を制御し、フロントエンド部２０から送信されたコマンドのバックエンド部３０内での受け渡しを制御する。より詳細には、第２のコマンド制御部３０１は、コマンドコントローラ３１がフロントエンド部２０から受信したコマンドのディスパッチャ３３への受け渡しを制御する。また、第２のコマンド制御部３０１は、ディスパッチャ３３からＮＡＮＤコントローラ３６へのコマンドの受け渡しを制御する。
アドレス変換部３０２は、フロントエンド部２０から送信されたコマンドで指定される論理アドレスを、アドレス変換テーブル３２を用いて、ＮＡＮＤメモリ１１の物理アドレスに変換し、ディスパッチャ３３に受け渡す。あるいは、論理アドレスから物理アドレスへの変換は、ディスパッチャ３３が行っても良い。
第２のデータ送受信制御部３０３は、コマンドコントローラ３１とＮＡＮＤコントローラ３６を制御することにより、フロントエンド部２０とＮＡＮＤメモリ１１との間のデータの送受信の制御を行う。
第１の計数部３０４は、ホスト５０からＮＡＮＤメモリ１１へのリード回数を、物理ブロック６０毎に計数する。より詳細には、第１の計数部３０４は、アドレス変換部３０２が、受信したコマンドに基づいて変換した物理アドレスを取得して、当該コマンドに応じてリードされる物理ブロック６０を特定し、計数情報５３に記憶された当該物理ブロック６０のリード回数を更新する。物理ブロック６０は、本実施形態における第１のカウント単位の一例である。また、第１の計数部３０４が行う計数処理を、第１の計数処理という。
また、第１の計数部３０４は、ＮＡＮＤメモリ１１へのリード回数を計数するため、リード対象のデータがキャッシュ５２に記憶されている場合は、当該リード回数はカウントしない。
また、第１の計数部３０４は、いずれかの物理ブロック６０のリード回数が所定の統計開始閾値を超えた場合に、アドレス変換テーブル３２を用いて当該物理ブロック６０に含まれる（対応付けられた）グループＧを特定する。第１の計数部３０４は、第２の計数部３０５に、特定されたグループＧを通知する。あるいは、第１の計数部３０４は、リード回数が統計開始閾値を超えた物理ブロック６０を第２の計数部３０５に通知し、第２の計数部３０５がグループＧを特定しても良い。
統計開始閾値は、物理ブロック６０に含まれるグループＧが、リード回数の計数の対象となるか否かを切り分けるための基準となる閾値である。統計開始閾値は、物理ブロック６０がリフレッシュされる基準となるリフレッシュ閾値よりも小さい値となるように予め定められる。統計開始閾値は、本実施形態における第１の閾値の一例である。また、リフレッシュ閾値は、本実施形態における第３の閾値の一例である。
図４は、本実施形態にかかる統計開始閾値とリフレッシュ閾値の一例を示すグラフである。図４のグラフの縦軸はある１つの物理ブロック６０のリード回数であり、横軸は時間である。例えば、物理ブロック６０のリード回数が、リフレッシュ閾値の一例である“１００回”を超えた場合に、後述するリフレッシュ制御部３０７によって当該物理ブロック６０がリフレッシュされるとする。統計開始閾値は、リフレッシュ閾値よりも小さい値であり、例えば、“６０回”とする。図４に示すリフレッシュ閾値および統計開始閾値の値は一例であり、これに限定されるものではない。
また、第１の計数部３０４は、物理ブロック６０が、後述するリフレッシュ制御部３０７によってリフレッシュされた場合、計数情報５３に記憶された当該物理ブロック６０に対するリード回数を“０”に戻す。
図３に戻り、第２の計数部３０５は、リード回数が統計開始閾値を超えた物理ブロック６０に含まれるグループＧごとのリード回数を計数する。より詳細には、第２の計数部３０５は、フロントエンド部２０から送信されたコマンドで指定された論理ブロック７１が含まれるグループＧを特定し、当該グループＧが計数の対象である場合に、計数情報５３に記憶された当該グループＧのリード回数を更新する。グループＧは、本実施形態における第２のカウント単位の一例である。また、第２の計数部３０５が行う計数処理を、第２の計数処理という。
また、第２の計数部３０５は、ＮＡＮＤメモリ１１へのリード回数を計数するため、リード対象のデータがキャッシュ５２にキャッシュされている場合は、当該リード回数はカウントしない。
図５は、本実施形態にかかるグループＧごとのリード回数の計数結果の一例を示すグラフである。例えば、１つの物理ブロック６０に、６つのグループＧ１〜Ｇ６が対応付けられているとする。第２の計数部３０５は、図５に示すように、各グループＧ１〜Ｇ６のそれぞれに対するホスト５０からのリード回数を計数する。
また、第２の計数部３０５は、一定期間計数をしてもリード回数が計数対象閾値を超えないグループＧは、計数の対象から除外しても良い。例えば、図５に示すように、計数対象閾値を“５回”とする場合、一定期間計数をしてもグループＧ３のリード回数が“５回”を超えない場合、第２の計数部３０５は、グループＧ３を計数の対象から除外しても良い。図５に示す計数対象閾値の値は一例であり、これに限定されるものではない。
また、第２の計数部３０５は、いずれかのグループＧのリード回数が所定のキャッシュ閾値（例えば“２０回”）を超えた場合に、当該グループＧを、キャッシュ制御部３０６に通知する。キャッシュ閾値は、統計開始閾値よりも小さい値とする。図５に示すキャッシュ閾値の値は一例であり、これに限定されるものではない。キャッシュ閾値は、本実施形態における第２の閾値の一例である。
また、第２の計数部３０５は、物理ブロック６０が、後述するリフレッシュ制御部３０７によってリフレッシュされた場合、当該物理ブロック６０に対応付けられたグループＧについて、計数情報５３に記憶されたリード回数を“０”に戻す。また、第２の計数部３０５は、ホスト５０からのライト要求に応じて論理ブロック７１にデータがライトされた場合に、当該論理ブロック７１を含むグループＧについて、計数情報５３に記憶されたリード回数を“０”に戻す。
図３に戻り、キャッシュ制御部３０６は、リード回数がキャッシュ閾値を超えたグループＧが示すデータ領域に記憶されたデータを、キャッシュ５２にキャッシュする。本実施形態のキャッシュ制御部３０６は、物理ブロック６０に含まれるグループＧが示すデータをキャッシュ対象とするため、物理ブロック６０単位でキャッシュする場合と比べて、キャッシュされるデータ量の増大を抑制することができる。
また、キャッシュ制御部３０６は、論理ブロック７１に対してライト要求がされた場合に、キャッシュ５２に格納されたキャッシュデータのうち、当該論理ブロック７１に対応付けられたデータを無効化する。また、キャッシュ制御部３０６は、キャッシュ５２に格納されたキャッシュデータのうち、既にリフレッシュされた物理ブロック６０に対応付けられていたものがあれば、当該データを、新たにリード回数がキャッシュ閾値を超えたグループＧに対応付けられたデータで上書きしても良い。
リフレッシュ制御部３０７は、リード回数がリフレッシュ閾値を超えた物理ブロック６０のリフレッシュを実行する。また、リフレッシュ制御部３０７は、リフレッシュをした物理ブロック６０を、第１の計数部３０４、第２の計数部３０５、およびキャッシュ制御部３０６に通知する。
図４に戻り、破線ａは、データのキャッシュが行われなかった場合におけるリード回数の想定値を示す。また、実線ｂは、リード回数が多いデータがキャッシュ制御部３０６によってキャッシュされた場合におけるリード回数の値を示す。キャッシュ制御部３０６がリード回数の多いデータをキャッシュすることにより、ＮＡＮＤメモリ１１へのリード回数が少なくなる。このため、物理ブロック６０ごとのリード回数がリフレッシュ閾値を超えることを遅らせることができ、リフレッシュ回数を低減することができる。
次に、本実施形態の計数処理について説明する。図６は、本実施形態にかかる第１の計数処理の手順の一例を示すフローチャートである。
バックエンド部３０のコマンドコントローラ３１は、フロントエンド部２０から受信したコマンドの種類が、リード要求のコマンドか否かを判断する（Ｓ１）。また、アドレス変換部３０２は、フロントエンド部２０から送信されたコマンドで指定される論理アドレスを、アドレス変換テーブル３２を用いて、ＮＡＮＤメモリ１１での物理アドレスに変換する。
リード要求のコマンドを受信しない場合（Ｓ１“Ｎｏ”）、コマンドコントローラ３１はＳ１の処理を繰り返す。
コマンドコントローラ３１がリード要求のコマンドを受信した場合（Ｓ１“Ｙｅｓ”）、第１の計数部３０４は、当該リード要求の対象の物理ブロック６０を、アドレス変換部３０２が変換した物理アドレスに基づいて特定し、当該物理ブロック６０単位でリード回数を計数する（Ｓ２）。第１の計数部３０４は、ＲＡＭ３７に記憶された計数情報５３を更新する。
そして、第１の計数部３０４は、リード回数が統計開始閾値を超えた物理ブロック６０があるか否かを判断する（Ｓ３）。
リード回数が統計開始閾値を超えた物理ブロック６０が無い場合は（Ｓ３“Ｎｏ”）、この処理は終了する。
リード回数が統計開始閾値を超えた物理ブロック６０がある場合は（Ｓ３“Ｙｅｓ”）、第１の計数部３０４は、当該物理ブロック６０に対応付けられたグループＧを特定する。そして、第１の計数部３０４は、第２の計数部３０５に、特定されたグループＧを通知し、第２の計数処理を開始させる（Ｓ４）。第２の計数処理は、第２の計数部３０５によって実行される、通知されたグループＧ単位によるリード回数の計数処理である。第２の計数処理の具体的なフローについては後述する。
次に、リフレッシュ制御部３０７は、リード回数がリフレッシュ閾値を超えた物理ブロック６０があるか否かを判断する（Ｓ５）。
リード回数がリフレッシュ閾値を超えた物理ブロック６０が無い場合は（Ｓ５“Ｎｏ”）、この処理は終了する。
リード回数がリフレッシュ閾値を超えた物理ブロック６０がある場合は（Ｓ５“Ｙｅｓ”）、リフレッシュ制御部３０７は、当該物理ブロック６０のリフレッシュを実行する（Ｓ６）。リフレッシュ制御部３０７は、リフレッシュをした物理ブロック６０を、第１の計数部３０４、第２の計数部３０５、およびキャッシュ制御部３０６に通知する。第１の計数部３０４および第２の計数部３０５は、リフレッシュされた物理ブロック６０に対応する計数情報５３をクリアし、“０”に戻す（Ｓ７）。その後、この処理は終了する。
次に、本実施形態の第２の計数処理について説明する。図７は、本実施形態にかかる第２の計数処理の手順の一例を示すフローチャートである。この処理は、図６のＳ４において開始される処理である。
図６のＳ１と同様に、バックエンド部３０のコマンドコントローラ３１は、フロントエンド部２０から受信したコマンドの種類が、リード要求のコマンドか否かを判断する（Ｓ１１）。リード要求のコマンドを受信しない場合（Ｓ１１“Ｎｏ”）、コマンドコントローラ３１はＳ１１の処理を繰り返す。
コマンドコントローラ３１がリード要求のコマンドを受信した場合（Ｓ１１“Ｙｅｓ”）、第２の計数部３０５は、リード回数が統計開始閾値を超えた物理ブロック６０に含まれる計数対象のグループＧ単位で、リード回数を計数する（Ｓ１２）。第２の計数部３０５は、計数情報５３に記憶されたグループＧのリード回数を更新する。
そして、第２の計数部３０５は、リード回数がキャッシュ閾値を超えたグループＧがあるか否かを判断する（Ｓ１３）。
リード回数がキャッシュ閾値を超えたグループＧが無い場合は（Ｓ１３“Ｎｏ”）、この処理は終了する。
リード回数がキャッシュ閾値を超えたグループＧがある場合は（Ｓ１３“Ｙｅｓ”）、第２の計数部３０５は、当該グループＧを、キャッシュ制御部３０６に通知する。
キャッシュ制御部３０６は、通知されたグループＧに対応するデータを、キャッシュ５２としてＮＡＮＤメモリ１１からＲＡＭ３７にキャッシュする（Ｓ１４）。
当該処理の後は、リード回数がキャッシュ閾値を超えたグループＧに対応付けられたデータが、キャッシュ５２にキャッシュされるので、ホスト５０から当該データのリード要求を受信した場合、当該キャッシュ５２からデータが読み出されることになる。これにより、物理ブロック６０に含まれるグループＧに対するリードが低減されるので、物理ブロック６０のリード回数を減らすことができる。
このように、本実施形態は、物理ブロック６０単位のリード回数が統計開始閾値を超えた場合に、物理ブロック６０に含まれるグループＧ単位のリード回数を計数する、という２段階に分けたリード回数の計数を行うこととした。これにより、物理ブロック６０単位ではなく、より小さい単位であるグループＧ単位で所望のデータをキャッシュすることができる。
図６及び図７を用いて説明したフローチャートは、第１の計数処理および第２の計数処理の手順の一例であり、各処理の実行タイミングは、これに限定されるものではない。
このように、本実施形態にかかるメモリシステム１０は、ホスト５０からのリード回数の計数を、物理ブロック６０単位で行うこととした。そして物理ブロック６０単位のリード回数が統計開始閾値を超えた場合に、物理ブロック６０に含まれるグループＧ等の所定の単位で、リード回数の計数を行うこととした。これにより、本実施形態のメモリシステム１０によれば、物理ブロック６０に含まれるグループＧ等の所定の単位でＮＡＮＤメモリ１１のデータのキャッシュを実現することができる。つまり、本実施形態のメモリシステム１０によれば、物理ブロック６０単位ではなく、より小さい単位（例えば、グループＧ単位）でキャッシュを行うことで、より少ないデータ量のキャッシュでＮＡＮＤメモリ１１へのアクセス回数を低減し、キャッシュ領域を有効活用することができる。換言すれば、本実施形態のメモリシステム１０によれば、キャッシュするデータ量の増大を抑制すると共に、ＮＡＮＤメモリ１１の疲弊を遅らせることができる。
また、全てのリード要求について、グループＧ単位で計数すると、計数の対象の数が多くなり、計数情報５３のデータ量が増大する。そこで、本実施形態のメモリシステム１０では、第１段階として物理ブロック６０単位でリード回数を計数し、リード回数が統計開始閾値を超えた場合に、当該物理ブロック６０に含まれる、ホスト５０からリード要求が行われる単位（例えば、グループＧ単位）のリード回数を計数することで、計数対象となるグループＧの数を低減できる。
また、本実施形態にかかるメモリシステム１０のメモリコントローラ１２では、物理ブロック６０単位でのリード回数の計数と、グループＧ単位でのリード回数の計数と、の両方をバックエンド部３０で行うことにより、フロントエンド部２０の構成を変更せずに、リード回数の計数処理を行うことができる。
また、本実施形態にかかるメモリシステム１０は、リード回数がリフレッシュ閾値を超えた物理ブロック６０に対するリフレッシュを実行する。本実施形態にかかるメモリシステム１０によれば、リード回数が多い物理ブロック６０に含まれるグループＧのデータをキャッシュすることにより、物理ブロック６０に対するリード回数を低減するため、リード回数がリフレッシュ閾値を超えるタイミングをより遅くすることができる。一般に、リフレッシュ回数が多いほど、ＮＡＮＤメモリ１１の疲弊が進行するが、本実施形態にかかるメモリシステム１０によれば、ＮＡＮＤメモリ１１の疲弊の進行をより遅くすることができる。
なお、上述の第１の実施形態では、第２の計数部３０５は、リード回数が統計開始閾値を超えた物理ブロック６０に含まれるグループＧを、リード回数の計数の対象としているが、さらに他の条件を設けても良い。例えば、第２の計数部３０５は、リード回数が統計開始閾値を超えた物理ブロック６０のうち、Ｒｅａｄ Ｄｉｓｔｕｒｂの発生回数が多い、つまり、リードしたデータのビット当たりのエラー（誤り）が多い順に上位５つの物理ブロック６０に含まれるグループＧを、リード回数の計数の対象としても良い。当該条件は一例であり、これに限定されるものではない。
また、上述の第１の実施形態では、メモリコントローラ１２はフロントエンド部２０とバックエンド部３０とに分かれて処理を行っているが、当該構成に限定されるものではない。第１の実施形態にかかる構成は、フロントエンド部２０とバックエンド部３０とに分かれていない構成で処理を行うメモリコントローラに対しても、適用することができる。
（第２の実施形態）
上述の第１の実施形態では、第１の計数処理と第２の計数処理の両方をバックエンド部が実行していた。本実施形態では、フロントエンド部が第２の計数処理を実行する。
図８は、本実施形態にかかるメモリシステム１０１０の全体構成の一例を模式的に示す図である。図８に示すように、メモリシステム１０１０は、第１の実施形態と同様に、ＮＡＮＤメモリ１１と、メモリコントローラ１０１２と、を備える。ＮＡＮＤメモリ１１の構成は、第１の実施形態と同様である。本実施形態においては、第１の実施形態と同じ構成の詳細は説明を省略または削除し、異なる構成について詳細に説明する。
また、本実施形態のメモリコントローラ１０１２は、フロントエンド部１０２０と、バックエンド部１０３０とを備える。
本実施形態のフロントエンド部１０２０は、ＰＨＹ２１と、ホストインタフェース２２と、第１のＣＰＵ２４と、ＲＡＭ２３と、を有する。
第１のＣＰＵ２４は、第１の実施形態と同様に、フロントエンド部１０２０を制御する。また、ＰＨＹ２１と、ホストインタフェース２２とは、第１の実施形態と同様の機能を有する。
ＲＡＭ２３は、第２の計数情報２５を記憶する。第２の計数情報２５は、ＮＡＮＤメモリ１１に記憶されたデータの、グループＧごとの計数結果である。グループＧは、本実施形態における第２のカウント単位の一例である。
本実施形態のバックエンド部１０３０は、コマンドコントローラ３１と、ディスパッチャ３３と、ＮＡＮＤコントローラ３６と、ＲＡＭ１０３７と、第２のＣＰＵ４０と、を有する。
第２のＣＰＵ４０は、第１の実施形態と同様に、バックエンド部１０３０を制御する。また、コマンドコントローラ３１と、ディスパッチャ３３と、ＮＡＮＤコントローラ３６とは、第１の実施形態と同様の機能を備える。
本実施形態のＲＡＭ１０３７は、アドレス変換テーブル３２と、ライトバッファ３４と、リードバッファ３５と、キャッシュ５２と、第１の計数情報１０５３と、を記憶する。
アドレス変換テーブル３２と、ライトバッファ３４と、リードバッファ３５と、キャッシュ５２とは、第１の実施形態と同様である。
第１の計数情報１０５３は、ＮＡＮＤメモリ１１に記憶されたデータの、物理ブロック６０ごとの計数結果である。物理ブロック６０は、本実施形態における第１のカウント単位の一例である。
図９は、本実施形態にかかるメモリコントローラ１０１２の機能の一例を模式的に示す図である。図９に示すように、本実施形態のメモリコントローラ１０１２のフロントエンド部１０２０は、第１のコマンド制御部１２０１と、第１のデータ送受信制御部２０２と、第２の計数部１３０５と、を備える。
第１のデータ送受信制御部２０２は、第１の実施形態と同様の機能を備える。
第２の計数部１３０５は、バックエンド部１０３０から、ホスト５０からのリード回数が統計開始閾値を超えた物理ブロック６０に対応付けられたグループＧに関する論理アドレスの通知を受け、当該グループＧごとのリード回数を計数する。より詳細には、第２の計数部１３０５は、ホスト５０から送信されたリード要求の対象が計数の対象である場合に、第２の計数情報２５に記憶された当該グループＧのリード回数を加算する。
また、本実施形態の第２の計数部１３０５は、いずれかのグループＧのリード回数が所定のキャッシュ閾値を超えた場合に、当該グループＧに関する論理アドレスを、バックエンド部１０３０に通知する。バックエンド部１０３０への通知は、例えばコマンドとして送信される。
また、本実施形態の第２の計数部１３０５は、バックエンド部１０３０から、リフレッシュをした物理ブロック６０に含まれるグループＧに関する論理アドレスを通知された場合に、当該グループＧについて、第２の計数情報２５に記憶されたリード回数を“０”に戻す。また、第２の計数部１３０５は、論理ブロック７１に対してホスト５０からライト要求がされた場合に、当該論理ブロック７１を含むグループＧについて、第２の計数情報２５に記憶されたリード回数を“０”に戻す。
第１のコマンド制御部１２０１は、第１の実施形態の機能を備えた上で、バックエンド部１０３０から送信される計数対象のグループＧに関する論理アドレスを通知するコマンド、リフレッシュをした物理ブロック６０に含まれるグループＧに関する論理アドレスを通知するコマンド、バックエンド部１０３０に対して送信されるキャッシュ対象のグループＧに関する論理アドレスを通知するコマンド等の送受信を制御する。
また、図９に示すように、本実施形態のバックエンド部１０３０は、第２のコマンド制御部１３０１と、アドレス変換部３０２と、第２のデータ送受信制御部３０３と、第１の計数部１３０４と、キャッシュ制御部１３０６と、リフレッシュ制御部１３０７と、を備える。
アドレス変換部３０２と、第２のデータ送受信制御部３０３とは、第１の実施形態と同様の機能を備える。
第１の計数部１３０４は、第１の実施形態の機能を備えた上で、いずれかの物理ブロック６０に対するホスト５０からのリード回数が統計開始閾値を超えた場合に、統計開始閾値を超えた物理ブロック６０に含まれるグループＧに関する論理アドレスを、フロントエンド部１０２０に通知する。フロントエンド部１０２０への通知は、例えばコマンドコントローラ３１によってコマンドとして送信される。
キャッシュ制御部１３０６は、第１の実施形態の機能を備えた上で、フロントエンド部１０２０から通知されたキャッシュ対象のグループＧに関する論理アドレスが示すデータ領域に記憶されたデータを、キャッシュ５２にキャッシュする。
また、リフレッシュ制御部１３０７は、第１の実施形態の機能を備えた上で、リフレッシュをした物理ブロック６０に含まれるグループＧに関する論理アドレスを、フロントエンド部１０２０に通知する。
第２のコマンド制御部１３０１は、第１の実施形態の機能を備えた上で、フロントエンド部１０２０に対して送信される統計開始閾値を超えた物理ブロック６０に含まれるグループＧに関する論理アドレスを通知するコマンド、フロントエンド部１０２０から送信されるキャッシュ対象のグループＧに関する論理アドレスを通知するコマンド、フロントエンド部１０２０に対して送信されるリフレッシュをした物理ブロック６０に含まれるグループＧに関する論理アドレスを通知するコマンド等の送受信を制御する。
次に、本実施形態の計数処理について説明する。図１０は、本実施形態にかかる第１の計数処理の手順の一例を示すフローチャートである。Ｓ１のリード要求の受信の処理から、Ｓ３のリード回数が統計開始閾値を超えた物理ブロック６０の有無の判断の処理までは、第１の実施形態と同様である。
リード回数が統計開始閾値を超えた物理ブロック６０がある場合は（Ｓ３“Ｙｅｓ”）、第１の計数部１３０４は、アドレス変換テーブル３２を用いて当該物理ブロック６０に対応付けられたグループＧに関する論理アドレスを特定する。そして、第１の計数部１３０４は、リード回数が統計開始閾値を超えた物理ブロック６０に対応付けられたグループＧに関する論理アドレスをフロントエンド部１０２０に通知する（Ｓ１０４）。
Ｓ５のリード回数がリフレッシュ閾値を超えた物理ブロック６０があるか否かの判断の処理から、Ｓ６のリード回数がリフレッシュ閾値を超えた物理ブロック６０のリフレッシュの実行処理までは、第１の実施形態と同様である。
Ｓ６の処理の後、リフレッシュ制御部１３０７は、リフレッシュをした物理ブロック６０を、第１の計数部１３０４、およびキャッシュ制御部１３０６に通知する。また、リフレッシュ制御部１３０７は、リフレッシュをした物理ブロック６０に含まれるグループＧに関する論理アドレスを、フロントエンド部１０２０に通知する。
そして、第１の計数部１３０４は、リフレッシュされた物理ブロック６０に対応する第１の計数情報１０５３をクリアし、“０”に戻す。また、第２の計数部１３０５は、バックエンド部１０３０から通知されたリフレッシュをした物理ブロック６０に含まれるグループＧに対応する第２の計数情報２５をクリアし、“０”に戻す（Ｓ１０７）。その後、この処理は終了する。
次に、本実施形態の第２の計数処理について説明する。図１１は、本実施形態にかかる第２の計数処理の手順の一例を示すフローチャートである。
Ｓ１１のリード要求の受信の処理は、第１の実施形態と同様である。また、Ｓ１１２では、第２の計数部１３０５は、バックエンド部１０３０から通知されたリード回数が統計開始閾値を超えた物理ブロック６０に含まれる計数対象のグループＧ単位で、リード回数を計数する（Ｓ１１２）。第２の計数部１３０５は、第２の計数情報２５に記憶されたグループＧのリード回数を更新する。
Ｓ１３のリード回数がキャッシュ閾値を超えたグループＧがあるか否かの判断の処理は、第１の実施形態と同様である。
リード回数がキャッシュ閾値を超えたグループＧがある場合は（Ｓ１３“Ｙｅｓ”）、第２の計数部１３０５は、当該グループＧに関する論理アドレスを、バックエンド部１０３０に通知する（Ｓ１１４）。
そして、キャッシュ制御部１３０６は、フロントエンド部１０２０から通知されたキャッシュ対象のグループＧに関する論理アドレスが示すデータ領域に記憶されたデータを、キャッシュ５２にキャッシュする（Ｓ１１５）。
このように、本実施形態のメモリシステム１０１０では、物理ブロック６０単位のリード回数をバックエンド部１０３０で計数し、グループＧ単位のリード回数をフロントエンド部１０２０で計数する。このため、本実施形態のメモリシステム１０１０によれば、第１の実施形態の効果に加えて、フロントエンド部１０２０とバックエンド部１０３０とで、リード回数の計数処理にかかる処理負荷を分散することができる。
このように、上述の各実施形態のメモリシステム１０，１０１０によれば、ＮＡＮＤメモリ１１の疲弊を遅らせることができる。このため、上述の各実施形態のメモリシステム１０，１０１０によれば、例えば、物理ブロック６０におけるＲｅａｄ Ｄｉｓｔｕｒｂの発生を抑制することができる。また、上述の各実施形態のメモリシステム１０，１０１０によれば、ＮＡＮＤメモリ１１の疲弊を遅らせることにより、物理ブロック６０に記憶されたデータのＢＥＲ（Bit Error Rate）の悪化を抑制することができる。
また、上述の各実施形態のメモリシステム１０，１０１０によれば、物理ブロック６０のリフレッシュまでの時間を遅らせることができるため、Ｐ／Ｅ Ｃｙｃｌｅ（Program/Erase Cycle）カウンタの進行を遅らせることができる。一般に、ＮＡＮＤメモリ１１の寿命はＰ／Ｅ Ｃｙｃｌｅにより決定されるため、上述の各実施形態のメモリシステム１０，１０１０によれば、Ｐ／Ｅ Ｃｙｃｌｅカウンタの進行を遅らせることにより、ＮＡＮＤメモリ１１をより長期間使用することができる。
（変形例１）
上述の各実施形態では、第２の計数部３０５，１３０５は、論理ブロックのグループＧごとにリード回数を計数していたが、第２のカウント単位はこれに限定されるものではない。第２のカウント単位は、第１のカウント単位（物理ブロック６０）よりも小さく、かつ、ホスト５０からリード要求が行われる単位である論理ブロック７１を少なくとも１つ含む大きさであれば良い。
例えば、第２の計数部３０５，１３０５は、論理ブロックのグループＧではなく、クラスタ７０ごとにホスト５０からのリード回数を計数しても良い。この場合、クラスタ７０は、本変形例における第２のカウント単位の一例である。一般に、クラスタ７０はグループＧよりも小さいため、当該構成を採用する場合、メモリシステム１０，１０１０は、キャッシュ対象のデータ量をより低減することができる。
（変形例２）
また、第２の計数部３０５，１３０５は、論理ブロック７１ごとにホスト５０からのリード回数を計数しても良い。この場合、論理ブロック７１は、本変形例における第２のカウント単位の一例である。論理ブロック７１は、グループＧやクラスタ７０よりも小さいため、当該構成を採用する場合、メモリシステム１０，１０１０は、キャッシュ対象のデータ量をさらに低減することができる。
（変形例３）
また、第２の計数部３０５，１３０５は、物理ページＰごとにホスト５０からのリード回数を計数しても良い。この場合、物理ページＰは、本変形例における第２のカウント単位の一例である。物理ページＰはグループＧよりも大きく、計数の対象の数が削減されるため、当該構成を採用する場合、メモリシステム１０，１０１０は、計数情報５３（または第２の計数情報２５）のデータ量を削減することができる。
（変形例４）
また、上述の各実施形態では、メモリコントローラ１２，１０１２は、第１の計数処理と第２の計数処理との２段階でリード回数を計数していたが、段階的にカウント単位を小さくしてリード回数の計数を行えば良く、２段階に限定されるものではない。例えば、メモリコントローラ１２，１０１２は、１段階目として、物理ブロック６０ごとにリード回数を計数し、２段階目として、統計開始閾値を超えた物理ブロック６０に含まれる物理ページＰごとにリード回数を計数し、さらに、３段階目として統計開始閾値を超えた物理ページＰに含まれる論理ブロック７１ごとにリード回数を計数しても良い。
当該構成を採用する場合、メモリコントローラ１２，１０１２は、リード回数を計数する単位（物理ブロック６０、物理ページＰ、論理ブロック７１等）のうち、最も小さいデータ領域を示す単位（例えば、論理ブロック７１）において、リード回数がキャッシュ閾値を超えた場合に、当該単位で示されるＮＡＮＤメモリ１１のデータ領域に記憶されたデータをキャッシュする。本変形例のように、メモリシステム１０，１０１０は、リード回数を計数する単位について、様々な構成を採用することができる。
（変形例５）
また、上述の各実施形態では、キャッシュ５２は、メモリコントローラ１２，１０１２のバックエンド部３０，１０３０のＲＡＭ３７，１０３７内の領域としていたが、キャッシュされるデータが記憶される場所はこれに限定されるものではない。例えば、キャッシュ５２は、メモリコントローラ１２，１０１２の外部のＤＲＡＭ等に設けられても良いし、フロントエンド部１０２０のＲＡＭ２３内の領域としても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０，１０１０ メモリシステム、１１ ＮＡＮＤメモリ、１２，１０１２ メモリコントローラ、２０，１０２０ フロントエンド部、２２ ホストインタフェース、２４ 第１のＣＰＵ、２５ 第２の計数情報、３０，１０３０ バックエンド部、３１ コマンドコントローラ、３２ アドレス変換テーブル、３３ ＮＡＮＤコマンドディスパッチャ（ディスパッチャ）、３４ ライトバッファ、３５ リードバッファ、３６ ＮＡＮＤコントローラ、３７，１０３７ ＲＡＭ、４０ 第２のＣＰＵ、５０ ホスト、５２ キャッシュ、５３ 計数情報、６０ 物理ブロック、７０ クラスタ、７１ 論理ブロック、２０１，１２０１ 第１のコマンド制御部、２０２ 第１のデータ送受信制御部、３０１，１３０１ 第２のコマンド制御部、３０２ アドレス変換部、３０３ 第２のデータ送受信制御部、３０４，１３０４ 第１の計数部、３０５，１３０５ 第２の計数部、３０６，１３０６ キャッシュ制御部、３０７，１３０７ リフレッシュ制御部、１０５３ 第１の計数情報、Ｇ，Ｇ１〜Ｇ６ グループ、Ｐ 物理ページ。

Claims (18)

  1. 不揮発性の記憶部と、
    前記記憶部を制御するメモリコントローラと、
    を備えるメモリシステムであって、
    前記メモリコントローラは、
    ホストからのリード回数を、前記記憶部のデータ領域を示す単位であって前記記憶部に記憶されたデータを消去可能な単位である第１のカウント単位のデータごとに計数する第１の計数回路と、
    前記第１のカウント単位の第１データに対する前記リード回数が第１の閾値を超えた場合に、当該第１データに含まれるデータ領域を示す物理的または論理的な単位である第２のカウント単位のデータごとの前記リード回数を計数する第２の計数回路と、
    前記第２のカウント単位の第２データに対する前記リード回数が第２の閾値を超えた場合に、当該第２データをキャッシュするキャッシュ制御回路と、
    を備えたメモリシステム。
  2. 前記メモリコントローラは、
    前記ホストからのコマンドを受け、前記コマンドに対するレスポンスを前記ホストに返す第１回路部と、
    前記第１回路部から前記コマンドを受け、前記コマンドに基づいて前記記憶部にアクセスを行う第２回路部と、を備え、
    前記第２回路部は、
    前記第１の計数回路と、
    前記第２の計数回路と、を含む、
    請求項１に記載のメモリシステム。
  3. 前記メモリコントローラは、
    前記ホストからのコマンドを受け、前記コマンドに対するレスポンスを前記ホストに返す第１回路部と、
    前記第１回路部から前記コマンドを受け、前記コマンドに基づいて前記記憶部にアクセスを行う第２回路部と、を備え、
    前記第２回路部は、
    前記第１の計数回路を含み、
    前記第１の計数回路は、前記第１のカウント単位の第１データに対する前記リード回数が前記第１の閾値を超えた場合に、前記第１の閾値を超えた前記第１データに含まれる前記第２のカウント単位を、前記第１回路部に通知し、
    前記第１回路部は、
    前記第２の計数回路を含み、
    前記第２の計数回路は、前記第２回路部から通知された前記第２のカウント単位のデータごとの前記リード回数を計数する、
    請求項１に記載のメモリシステム。
  4. 前記第２のカウント単位は、前記ホストからの最小アクセス単位である論理ブロックを複数含み、前記ホストからリード要求がされる単位である、論理ブロックのグループである、
    請求項１から３のいずれか１項に記載のメモリシステム。
  5. 前記第２のカウント単位は、前記記憶部に対するデータの書き込みおよび読み出しが可能な単位である物理ページを予め定められたデータサイズごとに分割した論理的な単位であり、かつ、前記ホストからの最小アクセス単位である論理ブロックを複数含む、
    請求項１から３のいずれか１項に記載のメモリシステム。
  6. 前記第２のカウント単位は、前記ホストからの最小アクセス単位である論理ブロックである、
    請求項１から３のいずれか１項に記載のメモリシステム。
  7. 前記第２のカウント単位は、前記記憶部に対するデータの書き込みおよび読み出しが可能な単位である物理ページである、
    請求項１から３のいずれか１項に記載のメモリシステム。
  8. 前記メモリコントローラは、リード回数が第３の閾値を超えた前記第１のカウント単位に対するリフレッシュを実行するリフレッシュ制御回路、をさらに備える、
    請求項１から７のいずれか１項に記載のメモリシステム。
  9. 前記第１の閾値は、前記第３の閾値より小さく、
    前記第２の閾値は、前記第１の閾値より小さい、
    請求項８に記載のメモリシステム。
  10. 不揮発性の記憶部と、
    前記記憶部を制御するメモリコントローラと、を備えるメモリシステムの制御方法であって、
    ホストからのリード回数を、前記記憶部のデータ領域を示す単位であって前記記憶部に記憶されたデータを消去可能な単位である第１のカウント単位のデータごとに計数することと、
    前記第１のカウント単位の第１データに対する前記リード回数が第１の閾値を超えた場合に、当該第１データに含まれるデータ領域を示す物理的または論理的な単位である第２のカウント単位のデータごとの前記リード回数を計数することと、
    前記第２のカウント単位の第２データに対する前記リード回数が第２の閾値を超えた場合に、当該第２データをキャッシュすることと、
    を含むメモリシステムの制御方法。
  11. 前記メモリコントローラは、
    前記ホストからのコマンドを受け、前記コマンドに対するレスポンスを前記ホストに返す第１回路部と、
    前記第１回路部から前記コマンドを受け、前記コマンドに基づいて前記記憶部にアクセスを行う第２回路部と、を備え、
    前記第１のカウント単位の第１データに対する前記リード回数が前記第１の閾値を超えた場合に、前記第１の閾値を超えた前記第１データに含まれる前記第２のカウント単位を、前記第２回路部が前記第１回路部に通知することと、
    前記第２回路部から通知された前記第２のカウント単位のデータごとの前記リード回数を、前記第１回路部が計数することと、をさらに含む、
    請求項１０に記載のメモリシステムの制御方法。
  12. 前記第２のカウント単位は、前記ホストからの最小アクセス単位である論理ブロックを複数含み、前記ホストからリード要求がされる単位である、論理ブロックのグループである、
    請求項１０または１１に記載のメモリシステムの制御方法。
  13. 前記第２のカウント単位は、前記記憶部に対するデータの書き込みおよび読み出しが可能な単位である物理ページを予め定められたデータサイズごとに分割した論理的な単位であり、かつ、前記ホストからの最小アクセス単位である論理ブロックを複数含む、
    請求項１０または１１に記載のメモリシステムの制御方法。
  14. 前記第２のカウント単位は、前記ホストからの最小アクセス単位である論理ブロックである、
    請求項１０または１１に記載のメモリシステムの制御方法。
  15. 前記第２のカウント単位は、前記記憶部に対するデータの書き込みおよび読み出しが可能な単位である物理ページである、
    請求項１０または１１に記載のメモリシステムの制御方法。
  16. リード回数が第３の閾値を超えた前記第１のカウント単位に対するリフレッシュを実行すること、をさらに含む、
    請求項１０から１５のいずれか１項に記載のメモリシステムの制御方法。
  17. 前記第１の閾値は、前記第３の閾値より小さく、
    前記第２の閾値は、前記第１の閾値より小さい、
    請求項１６に記載のメモリシステムの制御方法。
  18. 不揮発性の記憶部と、
    前記記憶部を制御するメモリコントローラと、
    を備えるメモリシステムであって、
    前記メモリコントローラは、
    前記記憶部に記憶されたデータに対するホストからのリード回数を、前記記憶部のデータ領域を示す単位であって前記記憶部に記憶されたデータの所定の領域を示す第１のカウント単位ごとと、前記リード回数が第１の閾値を超えた前記第１のカウント単位に含まれ、かつ、前記第１のカウント単位よりも小さいデータ領域を示す物理的または論理的な単位である第２のカウント単位ごとと、の少なくとも２段階に分けて計数する計数回路と、
    前記計数回路が前記リード回数を計数する単位のうち、最も小さいデータ領域を示す単位において、前記リード回数が第２の閾値を超えた場合に、当該単位で示される前記記憶部のデータ領域に記憶されたデータをキャッシュするキャッシュ制御回路と、
    を備えたメモリシステム。
JP2017179505A 2017-09-19 2017-09-19 メモリシステムおよびメモリシステムの制御方法 Pending JP2019056972A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017179505A JP2019056972A (ja) 2017-09-19 2017-09-19 メモリシステムおよびメモリシステムの制御方法
US15/908,832 US20190087125A1 (en) 2017-09-19 2018-03-01 Memory system and control method of memory system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017179505A JP2019056972A (ja) 2017-09-19 2017-09-19 メモリシステムおよびメモリシステムの制御方法

Publications (1)

Publication Number Publication Date
JP2019056972A true JP2019056972A (ja) 2019-04-11

Family

ID=65720308

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017179505A Pending JP2019056972A (ja) 2017-09-19 2017-09-19 メモリシステムおよびメモリシステムの制御方法

Country Status (2)

Country Link
US (1) US20190087125A1 (ja)
JP (1) JP2019056972A (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI639920B (zh) * 2017-11-17 2018-11-01 財團法人工業技術研究院 記憶體控制器及其控制方法以及記憶體及其控制方法
KR20200110863A (ko) * 2019-03-18 2020-09-28 에스케이하이닉스 주식회사 메모리 시스템, 컴퓨팅 장치 및 동작 방법
KR20200122086A (ko) 2019-04-17 2020-10-27 에스케이하이닉스 주식회사 메모리 시스템에서 맵 세그먼트를 전송하는 방법 및 장치
KR20200139913A (ko) 2019-06-05 2020-12-15 에스케이하이닉스 주식회사 메모리 시스템, 메모리 컨트롤러 및 메타 정보 저장 장치
US11294825B2 (en) * 2019-04-17 2022-04-05 SK Hynix Inc. Memory system for utilizing a memory included in an external device
KR20210001546A (ko) 2019-06-28 2021-01-06 에스케이하이닉스 주식회사 슬립모드에서 메모리 시스템의 내부데이터를 전송하는 장치 및 방법
US10991413B2 (en) * 2019-07-03 2021-04-27 Micron Technology, Inc. Memory with programmable die refresh stagger
US11392515B2 (en) * 2019-12-03 2022-07-19 Micron Technology, Inc. Cache architecture for a storage device
US11494124B2 (en) 2021-02-17 2022-11-08 Micron Technology, Inc. Inversion refresh of physical memory location
US11538522B1 (en) * 2021-06-30 2022-12-27 Micron Technology, Inc. Systems and methods for adaptive self-referenced reads of memory devices

Also Published As

Publication number Publication date
US20190087125A1 (en) 2019-03-21

Similar Documents

Publication Publication Date Title
JP2019056972A (ja) メモリシステムおよびメモリシステムの制御方法
US10860244B2 (en) Method and apparatus for multi-level memory early page demotion
US9098417B2 (en) Partitioning caches for sub-entities in computing devices
US9696934B2 (en) Hybrid solid state drive (SSD) using PCM or other high performance solid-state memory
US20110231598A1 (en) Memory system and controller
US10255191B2 (en) Logical memory address regions
US11494082B2 (en) Memory system
WO2017052764A1 (en) Memory controller for multi-level system memory having sectored cache
US20170083444A1 (en) Configuring fast memory as cache for slow memory
US10769074B2 (en) Computer memory content movement
US20210342094A1 (en) Read Performance of Memory Devices
US11416168B2 (en) Memory controller and storage device including the same
US10019358B2 (en) Bank address remapping to load balance memory traffic among banks of memory
US20120260041A1 (en) Simultaneous eviction and cleaning operations in a cache
US10713159B2 (en) Semiconductor device for managing wear leveling operation of a nonvolatile memory device
US9128856B2 (en) Selective cache fills in response to write misses
CN110537172B (zh) 混合存储器模块
JP2020123040A (ja) メモリシステムおよび制御方法
CN107025179B (zh) 存储器设备及方法
US11294813B2 (en) SSD address table cache management based on probability distribution
US20150052310A1 (en) Cache device and control method thereof
US11704249B2 (en) Frozen time cache for multi-host read operations
US11709599B2 (en) Memory controller and memory system
US20140281157A1 (en) Memory system, memory controller and method
US11579792B2 (en) Data movement between different cell regions in non-volatile memory

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180905