KR20210121686A - 데이터 저장 장치 및 그 동작 방법 - Google Patents

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Abstract

일 실시예에 의한 데이터 저장 장치는 데이터가 저장되는 저장부 및, 호스트의 요청에 응답하여 저장부와 데이터를 교환하고, 저장부의 온도 측정 결과에 기초하여 제 1 성능 모드 및 제 2 성능 모드를 포함하는 쓰로틀링 모드로 동작하는 컨트롤러를 포함하고, 컨트롤러는,온도 측정 결과가 제 1 문턱값 이상인 경우 저장부의 온도 및 제 2 성능 모드 진입 횟수의 적어도 하나에 기초하여 제 1 성능 모드의 목표 성능을 결정하는 성능 조절부를 포함하도록 구성될 수 있다.

Description

데이터 저장 장치 및 그 동작 방법{Data Storage Apparatus and Operation Method Thereof}
본 기술은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 데이터 저장 장치 및 그 동작 방법에 관한 것이다.
데이터 저장 장치는 호스트 장치와 연결되어 호스트의 요청에 따라 데이터 입출력 동작을 수행한다.
데이터 저장 장치의 데이터 처리량 및 속도는 날로 향상되고 있으며, 이는 전력 소모량 증가 및 그로 인한 온도 상승을 유발한다.
온도 상승으로 인한 데이터 저장 장치의 손상을 방지하기 위해 장치의 성능을 조절하는 쓰로틀링(throttling) 기능을 도입하고 있다.
쓰로틀링이란, 전자 장치의 온도에 기초하여 과부하 여부를 판단하고, 설정된 온도 이상 상승하는 경우 전자 장치의 성능을 하락시켜서 온도를 유지 또는 강하시키는 기능이다.
쓰로틀링에 의해 장치의 온도를 낮출 수는 있으나, 이에 수반되는 성능 하락으로 인해 사용자의 성능 만족도는 저하될 수 밖에 없다.
본 기술의 실시예는 전자 장치의 온도를 강하시키면서도 일정 수준 이상의 성능을 제공할 수 있는 데이터 저장 장치 및 그 동작 방법을 제공할 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치는 데이터가 저장되는 저장부; 및 호스트의 요청에 응답하여 상기 저장부와 데이터를 교환하고, 상기 저장부의 온도 측정 결과에 기초하여 제 1 성능 모드 및 제 2 성능 모드를 포함하는 쓰로틀링 모드로 동작하는 컨트롤러;를 포함하고, 상기 컨트롤러는, 상기 온도 측정 결과가 제 1 문턱값 이상인 경우 상기 저장부의 온도 및 상기 제 2 성능 모드 진입 횟수의 적어도 하나에 기초하여 상기 제 1 성능 모드의 목표 성능을 결정하는 성능 조절부를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치는 데이터가 저장되는 저장부; 및 호스트의 요청에 응답하여 상기 저장부와 데이터를 교환하고, 상기 저장부의 온도 측정 결과에 기초하여 제 1 성능 모드 및 제 2 성능 모드를 포함하는 쓰로틀링 모드로 동작하는 컨트롤러;를 포함하고, 상기 컨트롤러는, 상기 쓰로틀링 모드 진입 히스토리에 기초하여 상기 제 1 성능 모드의 목표 성능을 결정하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치의 동작 방법은 데이터가 저장되는 저장부 및, 호스트의 요청에 응답하여 상기 저장부와 데이터를 교환하는 저장부를 포함하는 데이터 저장 장치의 동작 방법으로서, 상기 컨트롤러가, 상기 저장부의 온도 측정 결과에 기초하여 제 1 성능 모드 및 제 2 성능 모드를 포함하는 쓰로틀링 모드의 진입 여부를 결정하는 단계; 상기 컨트롤러가, 상기 온도 측정 결과를 제 1 문턱값과 비교하는 단계; 상기 컨트롤러가, 상기 온도 측정 결과가 상기 제 1 문턱값 이상인 경우 상기 저장부의 온도 및 상기 제 2 성능 모드 진입 횟수의 적어도 하나에 기초하여 상기 제 1 성능 모드의 목표 성능을 결정하는 단계;를 포함하도록 구성될 수 있다.
본 기술에 의하면, 주변 온도, 설치 환경, 동작 모드 등과 같은 주변 환경에 유동적으로 데이터 저장 장치의 성능을 조절할 수 있다.
또한, 데이터 저장 장치가 최소 성능 모드로 진입하는 것을 방지하여 서비스 만족도 하락을 최소화할 수 있다.
도 1은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 2는 일 실시예에 의한 컨트롤러의 구성도이다.
도 3은 일 실시예에 의한 성능 조절부의 구성도이다.
도 4는 일 실시예에 의한 쓰로틀링 개념을 설명하기 위한 그래프이다.
도 5는 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 6은 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 7 및 도 8은 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 9는 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 10은 일 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 데이터 저장 장치(10)는 컨트롤러(110) 및 저장부(120)를 포함할 수 있다.
컨트롤러(110)는 호스트 장치의 요청에 응답하여 저장부(120)를 제어할 수 있다. 예를 들어, 컨트롤러(110)는 호스트 장치의 프로그램(라이트) 요청에 따라 저장부(120)에 데이터가 프로그램되도록 할 수 있다. 그리고, 호스트 장치의 읽기 요청에 응답하여 저장부(120)에 기록되어 있는 데이터를 호스트 장치로 제공할 수 있다.
저장부(120)는 컨트롤러(110)의 제어에 따라 데이터를 기록하거나 기록된 데이터를 출력할 수 있다. 저장부(120)는 휘발성 또는 비휘발성 메모리 장치로 구성될 수 있다. 일 실시예에서, 저장부(120)는 EEPROM(Electrically Erasable and Programmable ROM), 낸드(NAND) 플래시 메모리, 노어(NOR) 플래시 메모리, PRAM(Phase-Change RAM), ReRAM(Resistive RAM) FRAM(Ferroelectric RAM), STT-MRAM(Spin Torque Transfer Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자 중에서 선택된 메모리 소자를 이용하여 구현될 수 있다. 저장부(120)는 복수의 다이들(Die 0~Die n), 또는 복수의 칩들, 또는 복수의 패키지들을 포함할 수 있다. 나아가 저장부(120)는 하나의 메모리 셀에 한 비트의 데이터를 저장하는 싱글 레벨 셀(Single-Level Cell), 또는 하나의 메모리 셀에 복수 비트의 데이터를 저장하는 멀티 레벨 셀(Multi-Level Cell)로 동작할 수 있다.
도시하지 않았지만, 컨트롤러(110)의 내부 또는 외부에 버퍼 메모리부가 구비될 수 있다. 버퍼 메모리부는 데이터 저장 장치(10)가 호스트 장치와 연동하여 데이터를 라이트하거나 읽는 등의 일련의 동작을 수행할 때 데이터를 임시 저장할 수 있는 공간으로 작용한다.
일 실시예에서, 저장부(120)는 저장부(120)의 온도를 측정하는 온도 센서(1201)를 구비할 수 있다. 데이터 저장 장치(10)의 성능이 상승하면 전력 소모량이 증가하고 결과적으로 저장부(120)의 발열량이 증가할 수 있다. 온도 센서(1201)는 저장부(120)의 온도를 측정하여 컨트롤러(110)로 제공할 수 있다.
컨트롤러(110)는 온도 센서(1201)의 온도 측정 결과를 수신하여 데이터 저장 장치(10)의 성능을 조절하는 성능 조절부(20)를 포함할 수 있다. 성능 조절부(20)는 저장부(120)의 온도가 설정값 이상 상승하는 경우 데이터 저장 장치(10)의 성능을 제어하기 위한 쓰로틀링 신호를 출력할 수 있다.
일 실시예에서, 성능 조절부(20)는 온도 측정 결과가 제 1 문턱값(MT1) 이상인 경우 데이터 저장 장치(10)를 쓰로틀링 모드로 전환하고, 데이터 저장 장치(10)의 목표 성능(P_m1)을 결정하여 제 1 성능 모드(PM1)로 동작하도록 제어할 수 있다. 성능 조절부(20)는 제 1 성능 모드(PM1)로 동작한 일정 시간 이후 저장부(120)의 온도 측정 결과가 제 1 문턱값(MT1)보다 높은 제 2 문턱값(MT2)(>MT1) 이상인 경우 데이터 저장 장치(10)를 제 2 성능 모드(PM2)로 동작하도록 제어할 수 있다.
일 실시예에서, 데이터 저장 장치(10)는 온도 센서(1201)의 온도 측정 결과에 따라, 디폴트 성능, 예를 들어 최대 성능으로 동작하는 노멀 모드 또는, 성능 조절부(20)에 의해 조절된 성능으로 동작하는 쓰로틀링 모드로 동작할 수 있다. 쓰로틀링 모드는 제 1 성능 모드(PM1) 및 제 2 성능 모드(PM2)를 포함할 수 있다. 제 1 성능 모드(PM1)는 저장부(120)의 온도가 제 1 문턱값(MT1) 이상인 경우 저장부(120)의 온도 및 제 2 성능 모드(PM2) 진입 횟수(NPM2)의 적어도 하나에 기초하여 결정된 성능으로 동작하는 동적(Dynamic) 성능 모드일 수 있다. 제 2 성능 모드(PM2)는 저장부(120)의 온도가 제 2 문턱값(MT2) 이상인 경우 디폴트 성능 모드보다 제 2 수준(<제 1 수준) 낮은 성능으로 동작하는, 예를 들어 최저 성능 모드일 수 있다.
본 기술은 제 1 성능 모드(PM1)의 성능이 고정되지 않으며, 저장부120)의 온도 및 제 2 성능 모드(PM2) 진입 횟수(NPM2) 중 적어도 하나에 따라 목표 성능을 결정한다. 목표 성능을 결정하기 위하여 제 2 성능 모드(PM2) 진입 횟수(NPM2)를 고려하는 경우 데이터 저장 장치(10)가 제 2 성능 모드(PM2)로 진입하여 최저 성능 모드로 동작하는 빈도를 감소시킬 수 있다. 목표 성능을 결정하기 위하여 저장부(120)의 온도를 고려하는 경우, 저장부(120)의 온도 변화에 적응적으로 성능을 결정할 수 있다.
일 실시예에서, 성능 조절부(20)는 데이터 저장 장치(10)의 최대 성능을 결정된 값만큼 하락시켜 목표 성능을 결정할 수 있다.
저장부(120)의 데이터 저장 모드는 단위 메모리 셀에 단일 비트의 데이터를 저장하는 SLC 모드 또는 복수 비트의 데이터를 저장하는 XLC 모드로 동작할 수 있고, 데이터 저장 모드에 따라 최대 성능이 달라질 수 있다. 성능 조절부(20)는 저장부(120)의 데이터 저장 모드에 따라 결정되는 최대 성능 모드에 기초하여 목표 성능을 결정할 수 있다.
일 실시예에서, 데이터 저장 장치(10)의 성능은 대역폭에 따라 달라질 수 있고, 대역폭은 데이터 저장 장치(10)가 임베디드되는 호스트의 대역폭에 의존할 수 있다. 성능 조절부(20)는 데이터 저장 장치(10)가 임베디드되는 호스트의 대역폭에 따라 결정되는 최대 성능에 기초하여 목표 성능을 조절할 수 있다.
이와 같이, 데이터 저장 장치(10)의 최대 성능은 데이터 저장 모드 및 호스트의 대역폭 중 적어도 하나에 따라 결정될 수 있고, 성능 조절부(20)는 최대 성능에 기초하여 목표 성능을 결정할 수 있다.
일 실시예에서, 데이터 저장 장치(10)의 성능을 조절하기 위하여 컨트롤러(110)가 저장부(120)에 커맨드를 인가하는 시점을 지연시키거나, 컨트롤러(110)의 데이터 입출력 속도를 감소시키거나, 저장부(120)로 입력되는 타이밍 신호 또는 클럭 신호의 주파수를 감소시키는 등의 다양한 방법이 이용될 수 있다. 다른 관점에서, 성능을 조절하는 동작은 저장부(120) 내 활성 메모리 다이의 수를 가변시키거나, 컨트롤러(110)가 동시에 액세스하는 메모리 장치의 수를 감소시키는 동작일 수 있으나, 이에 한정되는 것은 아니다.
다른 관점에서, 성능 조절부(20)는 쓰로틀링 모드 진입 히스토리에 기초하여 제 1 성능 모드(PM1)의 목표 성능을 결정할 수 있다. 일 실시예에서, 쓰로틀링 모드 진입 히스토리는 제 2 성능 모드(PM2) 진입 횟수를 포함할 수 있다. 성능 조절부(20)는 제 2 성능 모드(PM2) 진입 횟수에 적응적으로 제 1 성능 모드(PM1)의 목표 성능을 하락시킬 수 있다.
도 2는 일 실시예에 의한 컨트롤러의 구성도이다.
도 2를 참조하면, 일 실시예에 의한 컨트롤러(110)는 프로세서(111), 호스트 인터페이스(113), ROM(1151), RAM(1153), 메모리 인터페이스(119) 및 성능 조절부(20)를 포함할 수 있다.
프로세서(111)는 저장부(120)에 대한 데이터의 읽기 또는 라이트 동작에 필요한 다양한 제어정보를 호스트 인터페이스(113), 메모리 인터페이스(119) 및 성능 조절부(20)에 전달하도록 구성될 수 있다. 일 실시예에서, 프로세서(111)는 데이터 저장 장치(10)의 다양한 동작을 위해 제공되는 펌웨어에 따라 동작할 수 있다. 일 실시예에서, 프로세서(111)는 저장부(120)를 관리하기 위한 가비지 콜렉션, 주소맵핑, 웨어레벨링 등을 수행하기 위한 플래시 변환계층(FTL)의 기능, 저장부(120)로부터 독출된 데이터의 에러를 검출하고 정정하는 기능 등을 수행할 수 있다.
호스트 인터페이스(113)는 프로세서(111)의 제어에 따라 호스트 장치로부터 커맨드 및 클럭신호를 수신하고 데이터의 입출력을 제어하기 위한 통신 채널을 제공할 수 있다. 특히, 호스트 인터페이스(113)는 호스트 장치와 데이터 저장 장치(10) 간의 물리적 연결을 제공할 수 있다. 그리고 호스트 장치의 버스 포맷에 대응하여 데이터 저장 장치(10)와의 인터페이싱을 제공할 수 있다. 호스트 장치의 버스 포맷은 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Express), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 적어도 어느 하나를 포함할 수 있다.
ROM(1151)은 컨트롤러(110)의 동작에 필요한 프로그램 코드, 예를 들어 펌웨어 또는 소프트웨어가 저장되고, 프로그램 코드들이 이용하는 코드 데이터 등이 저장될 수 있다.
RAM(1153)은 컨트롤러(110)의 동작에 필요한 데이터 또는 컨트롤러(110)에 의해 생성된 데이터를 저장할 수 있다.
프로세서(111)는 부팅 동작시 저장부(120) 또는 ROM(1151)에 저장된 부트 코드를 RAM(1153)에 로딩함으로, 데이터 저장 장치(10)의 부팅 동작을 제어할 수 있다.
메모리 인터페이스(119)는 컨트롤러(110)와 저장부(120) 간의 신호 송수신을 위한 통신 채널을 제공할 수 있다. 메모리 인터페이스(119)는 프로세서(111)의 제어에 따라 라이트할 데이터를 저장부(120)에 기입할 수 있다. 그리고 저장부(120)로부터 독출되는 데이터를 호스트 인터페이스(113)를 통해 호스트로 전달할 수 있다.
성능 조절부(20)는 저장부(120)에 구비된 온도 센서(1201)의 온도 측정값(TEMP)이 제 1 문턱값(MT1) 미만인 경우 데이터 저장 장치(10)를 디폴트 성능, 예를 들어 최대 성능으로 동작하는 노멀 모드로 동작시킬 수 있고, 제 1 문턱값(MT1) 이상인 경우 데이터 서장 장치(10)의 성능을 하락시키는 쓰로틀링 모드로 동작시킬 수 있다. 쓰로틀링 모드는 제 1 성능 모드(PM1) 및 제 2 성능 모드(PM2)를 포함할 수 있다. 제 1 성능 모드(PM1)의 목표 성능은 저장부(120)의 온도 및 제 2 성능 모드(PM2) 진입 횟수(NPM2) 중 적어도 하나에 기초하여 결정될 수 있다.
성능 조절부(20)는 제 1 성능 모드(PM1)로 동작한 일정 시간 이후 저장부(120)의 온도 측정 결과가 제 1 문턱값(MT1)보다 높은 제 2 문턱값(MT2)(>MT1) 이상인 경우 데이터 저장 장치(10)가 제 2 성능 모드(PM2)로 동작하도록 제어할 수 있다.
다른 관점에서, 성능 조절부(20)는 쓰로틀링 모드 진입 히스토리에 기초하여 제 1 성능 모드(PM1)의 목표 성능을 결정할 수 있다. 일 실시예에서, 쓰로틀링 모드 진입 히스토리는 제 2 성능 모드(PM2) 진입 횟수를 포함할 수 있다. 성능 조절부(20)는 제 2 성능 모드(PM2) 진입 횟수에 적응적으로 제 1 성능 모드(PM1)의 목표 성능을 하락시킬 수 있다.
도 3은 일 실시예에 의한 성능 조절부의 구성도이고, 도 4는 일 실시예에 의한 쓰로틀링 개념을 설명하기 위한 그래프이다.
도 3을 참조하면, 성능 조절부(20)는 온도 확인부(201), 성능 결정부(203) 및 카운터(205)를 포함할 수 있다.
온도 확인부(201)는 온도 센서(1201)로부터 온도 측정값(TEMP)을 수신하여 문턱값(MT1 또는 MT2)과 비교하여 비교 신호를 출력하도록 구성될 수 있다.
성능 결정부(203)는 온도 확인부(201)의 온도 비교 결과 및 쓰로틀링 모드 진입 히스토리에 기초하여 데이터 저장 장치(10)의 성능 모드를 결정하여 성능 제어 신호를 출력하도록 구성될 수 있다.
일 실시예에서, 성능 결정부(203)는 온도 측정값(TEMP)이 제 1 문턱값(MT1) 미만인 경우 데이터 저장 장치(10)를 디폴트 성능, 예를 들어 최대 성능으로 동작하는 노멀 모드로 동작시킬 수 있다. 도 4의 그래프 A를 참조하면, 온도 측정값(TEMP=MT0)이 제 1 문턱값(MT1)보다 낮은 경우, 데이터 저장 장치(10)는 최대 성능(MAX)으로 동작할 수 있다.
성능 결정부(203)는 온도 측정값(TEMP)이 제 1 문턱값(MT1) 이상인 경우 데이터 서장 장치(10)를 쓰로틀링 모드로 동작시킬 수 있다. 쓰로틀링 모드는 제 1 성능 모드(PM1) 및 제 2 성능 모드(PM2)를 포함할 수 있다. 성능 결정부(203)는 저장부(120)의 온도 및 제 2 성능 모드(PM2) 진입 횟수(NPM2) 중 적어도 하나에 기초하여 제 1 성능 모드(PM1)의 목표 성능을 결정될 수 있다. 도 4의 그래프 A를 참조하면, 성능 결정부(203)가 제 1 성능 모드(PM1)의 목표 성능을 제 1 성능(P_m11)으로 결정하여 데이터 저장 장치(10)를 동작시킬 수 있다.
도 4의 그래프 B를 참조하면, 데이터 저장 장치(10)는 제 1 성능(P_m11)의 제 1 성능 모드(PM1)로 동작함에 따라 온도가 강하할 수 있다. 온도가 점차 강하하여 제 1 문턱값(MT1) 미만이 되면 성능 결정부(203)는 데이터 저장 장치(10)를 다시 노멀 모드로 동작시킬 수 있다.
반면, 제 1 성능(P_m11)으로 동작하는 중의 온도 측정값(TEMP)이 여전히 제 1 문턱값(MT1) 이상이고 제 2 문턱값(MT2) 미만인 경우 제 1 성능 모드(PM1)의 목표 성능을 제 2 성능(P_m12)으로 조절하여 하락시킬 수 있다.
일 실시예에서, 성능 결정부(203)는 하기 [수학식 1]에 기초하여 성능을 결정할 수 있으나, 이에 한정되는 것은 아니다.
[수학식 1]
P_m1 = 최대 성능(MAX)*A% - OFFSET*(제 2 성능 모드(PM2) 진입 횟수)
A = 40 이상 60 이하의 양수
OFFSET = 설정값
도 4의 그래프 A와 같이 제 2 성능(P_m12)으로 성능을 하락시킴에 따라 데이터 저장 장치(10)의 온도는 그래프 B와 같이 강하할 수 있다.
일 실시예에서, 성능 결정부(203)에 의해 결정된 제 1 성능 모드(PM1)의 목표 성능(P_m1)이 제 2 성능 모드(PM2)의 성능(P_m2) 이하인 경우, 성능 결정부(203)는 데이터 저장 장치(10)를 제 2 성능 모드(PM2)로 동작시킬 수 있다.
성능 조절부(20)는 제 1 성능 모드(PM1)로 동작하는 중의 온도 측정 결과가 제 1 문턱값(MT1)보다 높은 제 2 문턱값(MT2)(>MT1) 이상인 경우 데이터 저장 장치(10)를 제 2 성능 모드(PM2)로 동작하도록 제어할 수 있다. 도 4의 그래프 A를 참조하면, 성능 결정부(203)는 온도 측정값(TEMP)이 제 2 문턱값(MT2) 이상인 경우 데이터 저장 장치(10)를 최저 성능(MIN)인 제 2 성능(P_m2)으로 동작시킬 수 있다.
도 4의 그래프 A와 같이 제 2 성능(P_m12)으로 성능을 하락시킴에 따라 데이터 저장 장치(10)의 온도는 그래프 B와 같이 강하할 수 있다.
이와 같이, 성능 조절부(20)는 제 2 성능 모드(PM2) 진입 횟수를 포함하는 쓰로틀링 모드 진입 히스토리에 기초하여, 제 2 성능 모드(PM2) 진입 횟수에 적응적으로 제 1 성능 모드(PM1)의 목표 성능을 하락시킬 수 있다.
카운터(205)는 성능 조절부(20)의 결정에 기초하여 데이터 저장 장치(10)가 제 2 성능 모드(PM2)로 진입한 횟수(NPM2)를 카운트하고 카운팅값을 성능 결정부(203)로 제공할 수 있다. 쓰로틀링 모드로 동작함에 따라 데이터 저장 장치(10)의 온도, 실질적으로는 저장부(120)의 온도가 제 1 문턱값(MT1) 미만으로 하강하는 경우 카운터(205)는 제 2 성능 모드(PM2) 진입 횟수(NPM2)를 초기화(reset)할 수 있다.
도 5는 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 흐름도이다.
데이터 저장 장치(10)가 디폴트 성능 모드로 동작하는 중에(S100), 컨트롤러(110)는 온도 센서(1201)로부터 온도 측정값(TEMP)을 수신하여 제 1 문턱값(MT1) 과 비교할 수 있다(S201).
비교 결과, 온도 측정값(TEMP)이 제 1 문턱값(MT1) 미만인 경우(S201:N) 컨트롤러(110)는 데이터 저장 장치(10)를 계속해서 디폴트 성능 모드로 동작시킬 수 있다(S100).
비교 결과, 온도 측정값(TEMP)이 제 1 문턱값(MT1) 이상인 경우(S201:N) 컨트롤러(110)는 데이터 저장 장치(10)를 쓰로틀링 모드로 전환하기 위해 제 1 성능 모드의 목표 성능(P_m1)을 결정할 수 있다(S203). 일 실시예에서, 쓰로틀링 모드는 제 1 성능 모드(PM1) 및 제 2 성능 모드(PM2)를 포함할 수 있고, 컨트롤러(110)는 저장부(120)의 온도 및 제 2 성능 모드(PM2) 진입 횟수(NPM2) 중 적어도 하나에 기초하여 제 1 성능 모드(PM1)의 목표 성능(P_m1)을 결정될 수 있다. 일 실시예에서, 컨트롤러(110)는 상술한 [수학식 1]에 기초하여 목표 성능(P_m1)을 결정할 수 있다.
컨트롤러(110)는 단계 S203에서 결정한 목표 성능(P_m1)을 제 2 성능 모드(PM2)의 성능(P_m2)과 비교하여(S205), 결정된 목표 성능(P_m1)이 제 2 성능 모드(PM2)의 성능(P_m2)보다 큰 경우(S205:Y), 결정된 목표 성능(P_m1)에 의해 데이터 저장 장치(10)를 제 1 성능 모드(PM1)로 동작시킬 수 있다(S207).
일 실시예에서, 단계 S203에서 결정한 목표 성능(P_m1)이 제 2 성능 모드(PM2)의 성능(P_m2)이하인 경우(S205:N), 컨트롤러(110)는 데이터 저장 장치(10)를 제 2 성능 모드(PM2)로 동작시킬 수 있다(S213).
데이터 저장 장치(10)는 제 1 성능(P_m1)의 제 1 성능 모드(PM1)로 동작함에 따라 온도가 강하하거나 상승할 수 있다.
컨트롤러(110)는 제 1 성능(P_m1)의 제 1 성능 모드(PM1)로 동작하는 중의 온도 측정값(TEMP)이 제 1 문턱값(MT1) 이상인지 비교할 수 있다(S209).
비교 결과, 온도 측정값(TEMP)이 제 1 문턱값(MT1) 미만인 경우(S209:N) 컨트롤러(110)는 제 2 성능 모드(PM2) 진입 횟수(NPM2)를 리셋하고(S217) 데이터 저장 장치(100)를 디폴트 성능 모드로 동작시킬 수 있다(S100)
반면, 온도 측정값(TEMP)이 제 1 문턱값(MT1) 이상인 경우(S209:Y) 온도 측정값(TEMP)이 제 2 문턱값(MT2) 이상인지 확인할 수 있다(S211).
온도 측정값(TEMP)이 제 2 문턱값(MT2) 미만인 경우(S211:Y) 즉, 온도 측정값(TEMP)이 제 1 문턱값(MT1) 이상이고 제 2 문턱값(MT2) 미만인 경우 컨트롤러(110)는 데이터 저장 장치(10)의 온도가 여전히 높은 것으로 판단하고 제 1 성능 모드의 목표 성능(P_m1)을 다시 결정하고(S203) 이후의 과정을 반복할 수 있다.
한편, 온도 측정값(TEMP)이 제 2 문턱값(MT2) 이상인 경우(S211:Y) 즉, 제 1 성능 모드(PM1)로 성능을 하락시켰음에도 불구하고 데이터 저장 장치(10)의 발열량이 제 문턱값(MT2) 이상으로 상승하는 경우, 컨트롤러(110)는 데이터 저장 장치(10)를 제 2 성능 모드(PM2)로 동작하도록 제어할 수 있다(S213). 아울러, 제 2 성능 모드(PM2) 진입 횟수(NPM2)를 카운트할 수 있다(S215).
바람직한 실시예에서, 데이터 저장 장치(10)가 최저 성능 모드인 제 2 성능 모드(PM2)로 동작함에 따라 데이터 저장 장치(10)의 온도는 강하할 수 있다. 따라서, 컨트롤러(110)는 단계 S209로 진행하여 온도 측정값(TEMP)을 제 1 문턱값(MT1)과 비교하는 이후의 과정을 반복할 수 있다.
데이터 저장 장치(10)는 쓰로틀링을 위해 제 1 성능 모드로 동작하여 데이터 저장 장치(10)의 성능을 하락시켰음에도 데이터 저장 장치(10)의 온도가 계속 상승하여 최저 성능 모드로 진입하여 사용자의 서비스 만족도를 충족시킬 수 없다.
제 1 성능 모드로 쓰로틀링 후 제 2 성능 모드로 진입하는 것은 제 1 성능 모드로는 데이터 저장 장치(10)의 발열량을 낮출 수 없음을 의미할 수 있다.
본 기술에서는 제 2 성능 모드로 쓰로틀링 후에도 온도가 충분히 강하하지 않아 제 1 성능 모드로 동작시켜야 할 때, 최저 성능 모드 진입 횟수를 적어도 고려하여 제 1 성능 모드의 목표 성능 결정할 수 있다.
따라서, 제 1 성능 모드의 성능을 서서히 하락시켜 데이터 저장 장치(10)가 최저 성능 모드로 진입하는 횟수를 감소시킬 수 있다.
도 6은 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 6을 참조하면, 스토리지 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함할 수 있다. 일 실시예에서, 데이터 저장 장치(1200)는 솔리드 스테이트 드라이브(solid state drive)(SSD)로 구성될 수 있다.
데이터 저장 장치(1200)는 컨트롤러(1210), 비휘발성 메모리 장치들(1220-0 ~ 1220-n), 버퍼 메모리 장치(1230), 전원 공급기(1240), 신호 커넥터(1101) 및 전원 커넥터(1103)를 포함할 수 있다.
컨트롤러(1210)는 데이터 저장 장치(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛, 컨트롤 유닛, 동작 메모리로서의 랜덤 액세스 메모리, 에러 정정 코드(ECC) 유닛 및 메모리 인터페이스 유닛을 포함할 수 있다. 예를 들어, 컨트롤러(1210)는 도 1 내지 도 3에 컨트롤러(110)로 구성될 수 있다.
호스트 장치(1100)와 데이터 저장 장치(1200)는 신호 커넥터(1101)를 통해 신호를 송수신할 수 있다. 여기에서, 신호란 명령어, 어드레스, 데이터를 포함할 수 있다.
컨트롤러(1210)는 호스트 장치(1100)로부터 입력된 신호를 분석하고 처리할 수 있다. 컨트롤러(1210)는 데이터 저장 장치(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블럭들의 동작을 제어할 수 있다
버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1230)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로 전송될 수 있다.
비휘발성 메모리 장치들(1220-0 ~ 1220-n)은 데이터 저장 장치(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1220-0 ~ 1220-n) 각각은 복수의 채널들(CH0~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1103)를 통해 입력된 전원을 데이터 저장 장치(1200)의 컨트롤러(1210), 비휘발성 메모리 장치들(1220-0 ~ 1220-n) 및 버퍼 메모리(1230)에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, 데이터 저장 장치(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있으나 이에 한정되는 것은 아니다.
신호 커넥터(1101)는 호스트 장치(1100)와 데이터 저장 장치(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 자명하다.
전원 커넥터(1103)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 물론이다.
도 7 및 도 8은 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 7을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 메모리 시스템(3200)은 접속 터미널(3110)에 마운트(mount)될 수 있다.
메모리 시스템(3200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(3200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220), 비휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다.
컨트롤러(3210)는 도 1 내지 도 3에 도시된 컨트롤러(110)와 실질적으로 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
비휘발성 메모리 장치들(3231~3232)은 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 메모리 시스템(3200) 백그라운드에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 메모리 시스템(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 메모리 시스템(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 메모리 시스템(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 메모리 시스템(3200)의 어느 한 변에 배치될 수 있다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다.
도 8을 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 메모리 시스템(4200)을 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
메모리 시스템(4200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(4200)은 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 메모리 시스템(4200)은 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 비휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 메모리 시스템(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 1 내지 도 3에 도시한 컨트롤러(110)와 실질적으로 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 비휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 비휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 비휘발성 메모리 장치(4230)로 전송될 수 있다.
비휘발성 메모리 장치(4230)는 메모리 시스템(4200)의 저장 매체로 사용될 수 있다.
도 9는 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 9를 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 메모리 시스템(5200)을 포함할 수 있다. 메모리 시스템(5200)은 도 1의 데이터 저장 장치(10), 도 6의 데이터 저장 장치(1200), 도 7의 메모리 시스템(3200), 도 8의 메모리 시스템(4200)으로 구성될 수 있다.
도 10은 일 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
도 10을 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블럭(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
메모리 셀 어레이(310)는 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는 반도체 기판의 평판면에 대해 수직의 방향성을 가지며, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀의 수직 상부에 위치하는 낸드(NAND) 스트링을 포함하는 구조를 의미한다. 하지만 3차원 메모리 어레이의 구조가 이에 한정되는 것은 아니며 수직의 방향성뿐 아니라 수평의 방향성을 가지고 고집적도로 형성된 메모리 어레이 구조라면 선택적으로 적용 가능함은 자명하다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(330)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 백그라운드 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 데이터 저장 장치
110 : 컨트롤러
120 : 저장부
20 : 성능 조절부
1201 : 온도 센서

Claims (17)

  1. 데이터가 저장되는 저장부; 및
    호스트의 요청에 응답하여 상기 저장부와 데이터를 교환하고, 상기 저장부의 온도 측정 결과에 기초하여 제 1 성능 모드 및 제 2 성능 모드를 포함하는 쓰로틀링 모드로 동작하는 컨트롤러;를 포함하고,
    상기 컨트롤러는, 상기 온도 측정 결과가 제 1 문턱값 이상인 경우 상기 저장부의 온도 및 상기 제 2 성능 모드 진입 횟수의 적어도 하나에 기초하여 상기 제 1 성능 모드의 목표 성능을 결정하는 성능 조절부를 포함하도록 구성되는 데이터 저장 장치.
  2. 제 1 항에 있어서,
    상기 컨트롤러는, 상기 온도 측정 결과가 상기 제 1 문턱값 이상인 경우 상기 제 1 성능 모드로 동작하고, 상기 온도 측정 결과가 상기 제 1 문턱값보다 큰 제 2 문턱값 이상인 경우 상기 제 2 성능 모드로 동작하도록 구성되는 데이터 저장 장치.
  3. 제 2 항에 있어서,
    상기 컨트롤러는, 상기 제 1 성능 모드 진입 후 상기 온도 측정 결과가 상기 제 2 문턱값 이상인 경우 상기 제 2 성능 모드로 동작하도록 구성되는 데이터 저장 장치.
  4. 제 1 항에 있어서,
    상기 저장부는, 단위 메모리 셀에 단일 비트의 데이터를 저장하는 SLC 모드 또는 복수 비트의 데이터를 저장하는 XLC 모드 중에서 선택된 데이터 저장 모드로 동작하고,
    상기 컨트롤러는, 상기 데이터 저장 모드 따라 결정되는 최대 성능에 기초하여 상기 목표 성능을 결정하도록 구성되는 데이터 저장 장치.
  5. 제 1 항에 있어서,
    상기 컨트롤러는, 상기 호스트의 대역폭에 따라 결정되는 최대 성능에 기초하여 상기 목표 성능을 결정하도록 구성되는 데이터 저장 장치.
  6. 제 1 항에 있어서,
    상기 컨트롤러는, 상기 제 2 성능 모드 진입 횟수를 카운트하고, 상기 온도 측정 결과가 상기 제 1 문턱값 미만이면 상기 상기 제 2 성능 모드 진입 횟수를 리셋하도록 구성되는 데이터 저장 장치.
  7. 제 1 항에 있어서,
    상기 컨트롤러는, 상기 저장부에 커맨드를 인가하는 시점을 지연시키거나, 상기 호스트 또는 상기 저장부와 상기 컨트롤러 간의 데이터 입출력 속도를 감소시키거나, 상기 저장부로 제공하는 클럭 신호의 주파수를 감소시켜 상기 목표 성능을 조절하도록 구성되는 데이터 저장 장치.
  8. 제 1 항에 있어서,
    상기 저장부는 복수의 메모리 장치를 포함하고,
    상기 컨트롤러는, 활성 메모리 장치의 수를 가변시키거나, 상기 컨트롤러가 동시에 액세스하는 메모리 장치의 수를 감소시켜 상기 목표 성능을 조절하도록 구성되는 데이터 저장 장치.
  9. 데이터가 저장되는 저장부; 및
    호스트의 요청에 응답하여 상기 저장부와 데이터를 교환하고, 상기 저장부의 온도 측정 결과에 기초하여 제 1 성능 모드 및 제 2 성능 모드를 포함하는 쓰로틀링 모드로 동작하는 컨트롤러;를 포함하고,
    상기 컨트롤러는, 상기 쓰로틀링 모드 진입 히스토리에 기초하여 상기 제 1 성능 모드의 목표 성능을 결정하도록 구성되는 데이터 저장 장치.
  10. 제 9 항에 있어서,
    상기 쓰로틀링 모드 진입 히스토리는 상기 제 2 성능 모드 진입 횟수를 포함하도록 구성되는 데이터 저장 장치.
  11. 제 10 항에 있어서,
    상기 컨트롤러는, 상기 제 2 성능 모드 진입 횟수에 적응적으로 상기 목표 성능을 하락시키도록 구성되는 데이터 저장 장치.
  12. 데이터가 저장되는 저장부 및, 호스트의 요청에 응답하여 상기 저장부와 데이터를 교환하는 저장부를 포함하는 데이터 저장 장치의 동작 방법으로서,
    상기 컨트롤러가, 상기 저장부의 온도 측정 결과에 기초하여 제 1 성능 모드 및 제 2 성능 모드를 포함하는 쓰로틀링 모드의 진입 여부를 결정하는 단계;
    상기 컨트롤러가, 상기 온도 측정 결과를 제 1 문턱값과 비교하는 단계;
    상기 컨트롤러가, 상기 온도 측정 결과가 상기 제 1 문턱값 이상인 경우 상기 저장부의 온도 및 상기 제 2 성능 모드 진입 횟수의 적어도 하나에 기초하여 상기 제 1 성능 모드의 목표 성능을 결정하는 단계;
    를 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  13. 제 12 항에 있어서,
    상기 온도 측정 결과가 상기 제 1 문턱값 이상인 경우 상기 컨트롤러가 상기 제 1 성능 모드로 동작하는 단계; 및
    상기 온도 측정 결과가 상기 제 1 문턱값보다 큰 제 2 문턱값 이상인 경우 상기 컨트롤러가 상기 제 2 성능 모드로 동작하는 단계;
    를 더 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  14. 제 13 항에 있어서,
    상기 제 1 성능 모드 진입 후, 상기 온도 측정 상기 제 2 문턱값 이상인 경우 상기 컨트롤러가 상기 제 2 성능 모드로 동작하는 단계를 더 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  15. 제 12 항에 있어서,
    상기 저장부는, 단위 메모리 셀에 단일 비트의 데이터를 저장하는 SLC 모드 또는 복수 비트의 데이터를 저장하는 XLC 모드 중에서 선택된 데이터 저장 모드로 동작하고,
    상기 목표 성능을 결정하는 단계는, 상기 데이터 저장 모드 따라 결정되는 최대 성능을 더 이용하여 상기 목표 성능을 결정하는 단계인 데이터 저장 장치의 동작 방법.
  16. 제 12 항에 있어서,
    상기 목표 성능을 결정하는 단계는, 상기 호스트의 대역폭에 따라 결정되는 최대 성능에 기초하여 상기 목표 성능을 결정하는 단계인 데이터 저장 장치의 동작 방법.
  17. 제 12 항에 있어서,
    상기 컨트롤러가, 상기 제 2 성능 모드 진입 횟수를 카운트하고, 상기 온도 측정 결과가 상기 제 1 문턱값 미만이면 상기 상기 제 2 성능 모드 진입 횟수를 리셋하는 단계를 더 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
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