KR20200114216A - 데이터 저장 장치 및 동작 방법 - Google Patents

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Abstract

본 기술의 일 실시예에 의한 데이터 저장 장치는 복수의 페이지로 각각 구성된 복수의 메모리 블럭을 포함하며, 복수의 메모리 블럭 중 일부의 메모리 블럭을 포함하는 제 1 영역 및 나머지 메모리 블럭을 포함하는 제 2 영역으로 구분되는 저장부 및 호스트의 요청에 응답하여 저장부에 대한 데이터의 입출력을 제어하고, 제 1 영역의 메모리 블럭에 대한 제 1 스캔 동작으로 제 1 영역의 메모리 블럭에 저장된 데이터의 이동 여부를 결정하고, 제 1 스캔 동작 완료 후, 제 2 영역의 메모리 블럭에 대한 제 2 스캔 동작으로 제 2 영역의 메모리 블럭에 저장된 데이터의 이동 여부를 결정하도록 구성되는 컨트롤러를 포함하도록 구성될 수 있다.

Description

데이터 저장 장치 및 동작 방법 {Data Storage Device, Operation Method Thereof}
본 기술은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 데이터 저장 장치 및 동작 방법에 관한 것이다.
저장 장치는 호스트 장치와 연결되어 호스트의 요청에 따라 데이터 입출력 동작을 수행한다. 저장 장치는 데이터를 저장하기 위해 다양한 저장 매체를 사용할 수 있다.
저장 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리 장치, 특히 비휘발성 메모리에 데이터를 저장하는 장치를 포함할 수 있다.
플래시 메모리를 사용한 저장 매체는 대용량, 비휘발성, 낮은 단가 및 적은 전력 소모, 고속 데이터 처리 속도를 제공하는 등의 장점이 있다.
본 기술의 실시예는 초기화 동작시 디스터브에 취약한 영역을 우선적으로 스캔하고 관리할 수 있는 데이터 저장 장치 및 동작 방법을 제공할 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치는 복수의 페이지로 각각 구성된 복수의 메모리 블럭을 포함하며, 상기 복수의 메모리 블럭 중 일부의 메모리 블럭을 포함하는 제 1 영역 및 나머지 메모리 블럭을 포함하는 제 2 영역으로 구분되는 저장부; 및 호스트의 요청에 응답하여 상기 저장부에 대한 데이터의 입출력을 제어하고, 상기 제 1 영역의 메모리 블럭에 대한 제 1 스캔 동작으로 상기 제 1 영역의 메모리 블럭에 저장된 데이터의 이동 여부를 결정하고, 상기 제 1 스캔 동작 완료 후, 상기 제 2 영역의 메모리 블럭에 대한 제 2 스캔 동작으로 상기 제 2 영역의 메모리 블럭에 저장된 데이터의 이동 여부를 결정하도록 구성되는 컨트롤러;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치의 동작 방법은 복수의 페이지로 각각 구성된 복수의 메모리 블럭을 포함하며, 상기 복수의 메모리 블럭 중 일부의 메모리 블럭을 포함하는 제 1 영역 및 나머지 메모리 블럭을 포함하는 제 2 영역으로 구분되는 저장부와, 호스트의 요청에 응답하여 상기 저장부에 대한 데이터의 입출력을 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법으로서, 상기 컨트롤러가 상기 제 1 영역의 메모리 블럭을 스캔하는 제 1 스캔 단계; 상기 제 1 스캔 동작의 결과에 기초하여 상기 컨트롤러가 상기 제 1 영역의 메모리 블럭에 저장된 데이터의 이동 여부를 결정하는 제 1 결정 단계; 상기 컨트롤러가 상기 제 2 영역의 메모리 블럭을 스캔하는 제 2 스캔 단계; 및 상기 제 2 스캔 동작의 결과에 기초하여 상기 컨트롤러가 상기 제 2 영역의 메모리 블럭에 저장된 데이터의 이동 여부를 결정하는 제 2 결정 단계;를 포함할 수 있다.
본 기술에 의하면 빈번하게 리드가 이루어져 디스터브에 취약한 영역을 우선적으로 관리할 수 있다.
도 1은 일 실시예에 의한 데이터 저장 장치를 포함하는 전자장치의 구성도이다.
도 2는 일 실시예에 의한 저장부의 구성도이다.
도 3은 일 실시예에 의한 컨트롤러의 구성도이다.
도 4는 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 5는 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 6 및 도 7은 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 8은 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 9는 일 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 데이터 저장 장치를 포함하는 전자장치(1)의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 데이터 저장 장치(100)는 컨트롤러(110) 및 저장부(120)를 포함하여, 호스트 장치(10)의 제어에 따라 동작할 수 있다.
컨트롤러(110)는 호스트 장치(10)의 요청에 응답하여 저장부(120)를 제어할 수 있다. 예를 들어, 컨트롤러(110)는 호스트 장치의 라이트 요청에 따라 저장부(120)에 데이터가 프로그램되도록 할 수 있다. 그리고, 호스트 장치의 읽기 요청에 응답하여 저장부(120)에 기록되어 있는 데이터를 호스트 장치로 제공할 수 있다.
저장부(120)는 컨트롤러(110)의 제어에 따라 데이터를 기록하거나 기록된 데이터를 출력할 수 있다. 저장부(120)는 휘발성 또는 비휘발성 메모리 장치로 구성될 수 있다. 일 실시예에서, 저장부(120)는 EEPROM(Electrically Erasable and Programmable ROM), 낸드(NAND) 플래시 메모리, 노어(NOR) 플래시 메모리, PRAM(Phase-Change RAM), ReRAM(Resistive RAM) FRAM(Ferroelectric RAM), STT-MRAM(Spin Torque Transfer Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자 중에서 선택된 메모리 소자를 이용하여 구현될 수 있다. 저장부(120)는 복수의 다이들(Die 0~Die n), 또는 복수의 칩들, 또는 복수의 패키지들을 포함할 수 있다. 나아가 저장부(120)는 하나의 메모리 셀에 한 비트의 데이터를 저장하는 싱글 레벨 셀(Single-Level Cell), 또는 하나의 메모리 셀에 복수 비트의 데이터를 저장하는 멀티 레벨 셀(Multi-Level Cell)로 이루어질 수 있다.
일 실시예에서, 저장부(120)는 복수의 메모리 셀을 포함하는 페이지, 적어도 하나의 페이지를 포함하는 블럭, 적어도 하나의 블럭을 포함하는 플레인, 적어도 하나의 플레인을 포함하는 다이 등으로 이루어지는 계층 구조를 가질 수 있다.
저장부(120)는 사용자 또는 호스트 장치에게 보여지지 않는, 또는 접근될 수 없는 시스템 영역(1211) 및 사용자 또는 호스트 장치에게 보여지는, 또는 접근 가능한 사용자 영역(1213)을 포함할 수 있다. 시스템 영역(1211) 및 사용자 영역(1213) 각각은 복수의 블럭을 포함할 수 있다.
시스템 영역(1211) 또는 사용자 영역(1213)의 일정 부분에는 호스트(1 장치10)의 동작에 필요한 시스템 데이터가 저장될 수 있다.
도 2는 일 실시예에 의한 저장부(120)의 구성도이다.
도 2를 참조하면, 호스트 장치(10)의 동작에 필요한 시스템 데이터는 사용자 영역(1213) 내의 호스트용 코드 저장 영역(1215)에 저장될 수 있다.
전자 장치(1)에는 사용자의 제어에 의해 전원이 공급되거나, 또는 서든 파워 오프(Sudden Power Off; SPO)에 후속되어 전원이 재공급될 수 있다.
전자 장치(1)에 전원이 공급됨에 따라 데이터 저장 장치(100)는 이를 제공받아 부팅 및 초기화될 수 있다. 데이터 저장 장치(100)가 사용 가능한 상태가 된 후, 호스트 장치(10)는 호스트용 코드 저장 영역(1215)에 저장된 코드를 읽어 내어 전자 장치(1)를 부팅시킬 수 있다.
이와 같이, 호스트용 코드 저장 영역(1215)은 전자 장치(1)에 전원이 인가될 때마다 리드된다.
플래시 메모리 소자를 이용하여 구성될 수 있는 저장부(120)는 리드 횟수가 증가함에 따라 리드 디스터브 현상에 의해 문턱전압 레벨이 변화될 수 있다. 리드 디스터브가 발생한 셀로부터 리드된 데이터에 UECC(Uncorrectable Error Correction Code)가 발생될 수 있다.
따라서, 일정 횟수 이상 리드된 영역의 데이터를 다른 영역으로 이동시키는 관리 동작이 필요하게 된다.
특히, 호스트용 코드 저장 영역(1215)은 전자 장치(1)의 부팅시마다 리드를 위해 접근되므로 디스터브에 취약할 수 밖에 없다.
본 기술에 의한 컨트롤러(110)는 데이터 저장 장치(100)의 부팅 후 초기화 동작시, 저장부(120)를 스캔하도록 구성된다. 그리고, 스캔 결과 리드 횟수가 기 설정된 임계치에 도달한 메모리 블럭을 이동 대상 메모리 블럭으로 선정할 수 있다. 컨트롤러(110)는 또한 데이터 저장 장치(100)의 초기화가 완료된 후의 특정 타이밍에서 이동 대상 메모리 블럭의 데이터를 다른 메모리 블럭으로 옮기는 리드 리클레임 동작을 수행할 수 있다.
이동 대상 블럭 선정을 위한 초기화 동작시, 컨트롤러(110)는 빈번하게 리드되는 영역, 예를 들어 호스트용 코드 저장 영역(1215)을 우선적으로 스캔할 수 있다.
호스트용 코드 저장 영역(1215)이 디스터브되면 전자 장치(1)의 부팅이 불가할 수 있으므로, 이를 방지하기 위해 호스트용 코드 저장 영역(1215)의 디스터브 방지를 위한 관리 동작을 수행한다. 그 후 시스템 영역(1211) 및 호스트용 코드 저장 영역(1215)을 제외한 사용자 영역(1213)을 기 설정된 기준에 따라 스캔하여 잦은 리드 동작으로 디스터브될 위험이 있는 메모리 블럭에 대한 관리 동작을 수행할 수 있다.
도 3은 일 실시예에 의한 컨트롤러의 구성도이다.
도 3을 참조하면, 컨트롤러(110)는 중앙처리장치(111), 호스트 인터페이스(113), ROM(1151), RAM(1153) 및 메모리 인터페이스(119)를 포함할 수 있다.
중앙처리장치(111)는 저장부(120)에 대한 데이터의 읽기 또는 라이트 동작에 필요한 다양한 제어정보를 호스트 인터페이스(113), RAM(1153) 및 메모리 인터페이스(119)에 전달하도록 구성될 수 있다. 일 실시예에서, 중앙처리장치(111)는 데이터 저장 장치(100)의 다양한 동작을 위해 제공되는 펌웨어에 따라 동작할 수 있다. 일 실시예에서, 중앙처리장치(111)는 저장부(120)를 관리하기 위한 주소맵핑, 웨어레벨링 등을 수행하기 위한 플래시 변환계층(FTL)의 기능, 저장부(120)로부터 독출된 데이터의 에러를 검출하고 정정하는 기능 등을 수행할 수 있다.
호스트 인터페이스(113)는 중앙처리장치(111)의 제어에 따라 호스트 장치로부터 커맨드 및 클럭신호를 수신하고 데이터의 입출력을 제어하기 위한 통신 채널을 제공할 수 있다. 호스트 인터페이스(113)는 호스트 장치와 데이터 저장 장치(10) 간의 물리적 연결을 제공할 수 있다. 그리고 호스트 장치의 버스 포맷에 대응하여 데이터 저장 장치(10)와의 인터페이싱을 제공할 수 있다. 호스트 장치의 버스 포맷은 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Express), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 적어도 어느 하나를 포함할 수 있다.
ROM(1151)은 컨트롤러(110)의 동작에 필요한 프로그램 코드, 예를 들어 펌웨어 또는 소프트웨어가 저장되고, 프로그램 코드들이 이용하는 코드 데이터 등이 저장될 수 있다.
RAM(1153)은 컨트롤러(110)의 동작에 필요한 데이터 또는 컨트롤러(110)에 의해 생성된 데이터를 저장할 수 있다.
메모리 인터페이스(119)는 컨트롤러(110)와 저장부(120) 간의 신호 송수신을 위한 통신 채널을 제공할 수 있다. 메모리 인터페이스(119)는 중앙처리장치(111)의 제어에 따라 호스트 인터페이스(113)를 통해 수신한 데이터를 저장부(120)에 기입할 수 있다. 그리고 저장부(120)로부터 독출되는 데이터를 호스트 인터페이스(113)로 전달할 수 있다.
저장부(120)에 저장된 데이터를 반복해서 리드함에 따라 저장부(120)에 디스터브 현상이 발생할 수 있다. 중앙처리장치(111)는 반복되는 리드에 의해 디스터브 위험이 증가된 메모리 블럭의 데이터를 다른 메모리 블럭으로 옮길 수 있다. 디스터브 위험이 있는 블럭을 선정하기 위하여 전자 장치(1), 실질적으로는 데이터 저장 장치(100)의 부팅 및 초기화 동작시 저장부(120)에 포함된 메모리 블럭 중 기 설정된 시준에 따라 선택된 메모리 블럭을 스캔하여 리드 횟수를 카운트할 수 있다. 그리고, 리드 횟수가 기 설정된 임계값에 도달한 메모리 블럭을 이동 대상 블럭으로 선정할 수 있다. 중앙처리장치(111)는 이동 대상 블럭으로 선정된 블럭의 데이터를 읽어 내어 다른 메모리 블럭에 기록하는 리드 리클레임 동작을 수행할 수 있다.
일 실시예에서, 중앙처치장치(111)는 초기화 동작시 호스트용 코드 저장 영역(1215)을 우선적으로 스캔하여 리드 횟수에 따라 리드 리클레임 대상인지의 여부를 결정할 수 있다. 호스트용 코드 저장 영역(1215)을 스캔한 후에는 저장부(120)의 다른 영역, 예를 들어 시스템 영역(1211) 및 호스트용 코드 저장영역(1215)을 제외한 사용자 영역(1213)을 기 설정된 기준에 따라 스캔하여 리드 리클레임 대상이 되는 블럭을 선정할 수 있다.
따라서, 전자 장치(1)의 부팅 동작시마다 접근이 이루어지는 호스트용 코드 저장 영역(1215)이 디스터브되는 것을 방지할 수 있다.
특히, 서든 파워 오프 및 전원 재공급 현상이 반복해서 발생하게 되면 전원이 재공급될 때마다 전자 장치(1)를 재부팅하기 위하여 호스트용 코드 저장 영역(1215)에 접근하여야 하므로 해당 영역의 메모리 블럭이 디스터브에 취약해질 수 있다.
그러므로 호스트용 코드 저장 영역(1215)을 우선적으로 스캔하여 리드 리클레임 대상 여부를 판단하면, 호스트용 코드 저장 영역(1215)이 디스터브되기 전에 호스트 장치(10)의 부팅에 필요한 코드를 안전한(건강한) 메모리 블럭으로 이동시켜 놓을 수 있으므로 전자 장치(1)의 동작 신뢰성을 보장할 수 있다.
도 4는 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 4를 참조하면, 전자 장치(1)에 전원이 되면(S101), 호스트 장치(10)로부터 데이터 저장 장치(100)로 전원이 전달되어 데이터 저장 장치(100)가 부팅되고 초기화 동작을 수행하게 된다.
초기화 동작을 위해, 데이터 저장 장치(100)의 컨트롤러(110)는 우선적으로 제 1 영역, 예를 들어 호스트용 코드 저장 영역(1215)을 스캔하고 리드 카운트를 증가시키는 제 1 스캔 동작을 수행할 수 있다(S103).
컨트롤러(110)는 호스용 코드 저장 영역(1215)의 스캔 결과 호스트용 코드 저장 영역(1215)에 대한 리드 카운트가 기 설정된 제 1 임계치(TH1)를 초과하는지 확인할 수 있다(S105).
호스트용 코드 저장 영역(1215)에 대한 리드 카운트가 제 1 임계치(TH1)를 초과하는 경우(S105:Y) 컨트롤러(110)는 호스트용 코드 저장 영역(1215)을 리드 리클레임 대상 영역으로 선정할 수 있다(S107). 일 실시예에서, 컨트롤러(110)는 호스트용 코드 저장 영역(1215)에 대한 리드 카운트에 더하여, 호스트용 코드 저장 영역(1215)으로부터 리드한 데이터에서 검출된 에러 비트의 수를 더 고려하여 제 1 영역에 대한 리드 리클레임 여부를 결정할 수 있다.
호스트용 코드 저장 영역(1215)에 대한 스캔이 완료되면, 컨트롤러(110)는 제 2 영역, 예를 들어 호스트용 코드 저장 영역(1215) 외의 사용자 영역(1213) 및 시스템 영역(1211) 내의 적어도 하나의 메모리 블럭을 스캔하는 제 2 스캔 동작을 수행할 수 있다(S109).
단계 S109에서의 제 2 스캔 동작은 기 설정된 기준에 따라 선택된 메모리 블럭을 스캔하는 동작일 수 있다. 일 실시예에서, 컨트롤러(110)는 라운드 로빈 방식에 따라 복수의 메모리 블럭을 선택하고, 선택된 메모리 블럭 내의 지정된 개수의 페이지를 선택하여 리드하고 리드 카운트를 증가시킬 수 있으나, 이에 한정되는 것은 아니다.
컨트롤러(110)는 제 2 스캔 동작에 따라 리드한 메모리 블럭의 리드 카운트가 기 설정된 제 2 임계치(TH1)를 초과하는지 확인할 수 있다(S111). 일 실시예에서, 제 1 임계치(TH1)와 제 2 임계치(TH2)는 같거나 다르게 설정될 수 있다.
제 2 스캔 동작시 접근된 메모리 블럭의 리드 카운트가 제 2 임계치(TH2)를 초과하는 경우(S111:Y) 컨트롤러(110)는 제 2 스캔 동작시 리드한 메모리 블럭을 리드 리클레임 대상 영역으로 선정할 수 있다(S113). 일 실시예에서, 컨트롤러(110)는 제 2 스캔 동작에 따른 리드 카운트에 더하여 제 2 스캔 동작시 접근한 메모리 블럭으로부터 리드한 데이터에서 발생한 에러 비트의 수를 더 고려하여 리드 리클레임 대상 여부를 판단할 수 있다.
제 2 영역 내의 메모리 블럭 중 기 설정된 기준에 따라 선택된 메모리 블럭에 대한 스캔이 완료되면(S115:Y) 데이터 저장 장치(10)는 특정 동작 모드 또는 대기 모드로 천이할 수 있다(S117).
한편, 단계 S107 및 S111에서 리드 리클레임 대상으로 선정된 메모리 블럭은 기 설정된 타이밍에 리드리클레임될 수 있다(S119).
이후, 호스트 장치(10)는 호스트용 코드 저장 영역(1215)으로부터 부팅에 필요한 프로그램 코드를 독출하여 전자 장치(1)를 부팅할 수 있다.
호스트용 코드 저장 영역(1215)이 디스터브되기 전에 호스트용 코드 저장 영역(1215)의 상태를 우선적으로 모니터링할 수 있으므로 전자 장치(1)의 동작 신뢰성이 향상될 수 있다.
도 5는 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 5를 참조하면, 스토리지 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함할 수 있다. 일 실시예에서, 데이터 저장 장치(1200)는 솔리드 스테이트 드라이브(solid state drive)(SSD)로 구성될 수 있다.
데이터 저장 장치(1200)는 컨트롤러(1210), 비휘발성 메모리 장치들(1220-0 ~ 1220-n), 버퍼 메모리 장치(1230), 전원 공급기(1240), 신호 커넥터(1101) 및 전원 커넥터(1103)를 포함할 수 있다.
컨트롤러(1210)는 데이터 저장 장치(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛, 컨트롤 유닛, 동작 메모리로서의 랜덤 액세스 메모리, 에러 정정 코드(ECC) 유닛 및 메모리 인터페이스 유닛을 포함할 수 있다. 예를 들어, 컨트롤러(1210)는 도 1 및 도 3에 도시한 컨트롤러(110)로 구성될 수 있다.
호스트 장치(1100)와 데이터 저장 장치(1200)는 신호 커넥터(1101)를 통해 신호를 송수신할 수 있다. 여기에서, 신호란 명령어, 어드레스, 데이터를 포함할 수 있다.
컨트롤러(1210)는 호스트 장치(1100)로부터 입력된 신호를 분석하고 처리할 수 있다. 컨트롤러(1210)는 데이터 저장 장치(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블럭들의 동작을 제어할 수 있다
버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1230)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로 전송될 수 있다.
비휘발성 메모리 장치들(1220-0 ~ 1220-n)은 데이터 저장 장치(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1220-0 ~ 1220-n) 각각은 복수의 채널들(CH0~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1103)를 통해 입력된 전원을 데이터 저장 장치(1200)에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, 데이터 저장 장치(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있으나 이에 한정되는 것은 아니다.
신호 커넥터(1101)는 호스트 장치(1100)와 데이터 저장 장치(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 자명하다.
전원 커넥터(1103)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 물론이다.
도 6 및 도 7은 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 6을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 메모리 시스템(3200)은 접속 터미널(3110)에 마운트(mount)될 수 있다.
메모리 시스템(3200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(3200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220), 비휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다.
컨트롤러(3210)는 도 1 및 도 3에 도시된 컨트롤러(110)와 실질적으로 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
비휘발성 메모리 장치들(3231~3232)은 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 메모리 시스템(3200) 백그라운드에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 메모리 시스템(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 메모리 시스템(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 메모리 시스템(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 메모리 시스템(3200)의 어느 한 변에 배치될 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다.
도 7을 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 메모리 시스템(4200)을 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
메모리 시스템(4200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(4200)은 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 메모리 시스템(4200)은 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 비휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 메모리 시스템(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 1 및 도 3에 도시한 컨트롤러(110)와 실질적으로 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 비휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 비휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 비휘발성 메모리 장치(4230)로 전송될 수 있다.
비휘발성 메모리 장치(4230)는 메모리 시스템(4200)의 저장 매체로 사용될 수 있다.
도 8은 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 8을 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 메모리 시스템(5200)을 포함할 수 있다. 메모리 시스템(5200)은 도 1의 데이터 저장 장치(10), 도 5의 데이터 저장 장치(1200), 도 6의 메모리 시스템(3200), 도 7의 메모리 시스템(4200)으로 구성될 수 있다.
도 9는 일 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
도 9를 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블럭(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
메모리 셀 어레이(310)는 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는 반도체 기판의 평판면에 대해 수직의 방향성을 가지며, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀의 수직 상부에 위치하는 낸드(NAND) 스트링을 포함하는 구조를 의미한다. 하지만 3차원 메모리 어레이의 구조가 이에 한정되는 것은 아니며 수직의 방향성뿐 아니라 수평의 방향성을 가지고 고집적도로 형성된 메모리 어레이 구조라면 선택적으로 적용 가능함은 자명하다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(330)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 백그라운드 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1 : 전자 장치
10 : 호스트 장치
100 : 데이터 저장 장치
110 : 컨트롤러
120 : 저장부

Claims (14)

  1. 복수의 페이지로 각각 구성된 복수의 메모리 블럭을 포함하며, 상기 복수의 메모리 블럭 중 일부의 메모리 블럭을 포함하는 제 1 영역 및 나머지 메모리 블럭을 포함하는 제 2 영역으로 구분되는 저장부; 및
    호스트의 요청에 응답하여 상기 저장부에 대한 데이터의 입출력을 제어하고, 상기 제 1 영역의 메모리 블럭에 대한 제 1 스캔 동작으로 상기 제 1 영역의 메모리 블럭에 저장된 데이터의 이동 여부를 결정하고, 상기 제 1 스캔 동작 완료 후, 상기 제 2 영역의 메모리 블럭에 대한 제 2 스캔 동작으로 상기 제 2 영역의 메모리 블럭에 저장된 데이터의 이동 여부를 결정하도록 구성되는 컨트롤러;
    를 포함하도록 구성되는 데이터 저장 장치.
  2. 제 1 항에 있어서,
    상기 저장부는 상기 복수의 메모리 블럭 중 상기 호스트의 동작에 필요한 시스템 데이터가 저장된 메모리 블럭을 포함하도록 상기 제 1 영역을 구분하는 데이터 저장 장치.
  3. 제 1 항에 있어서,
    상기 컨트롤러는 상기 제 1 영역의 메모리 블럭에 저장된 데이터를 리드하고 상기 제 1 영역의 메모리 블럭에 대응하는 리드 카운트를 증가시키며, 상기 증가된 리드 카운트와 기 설정된 제 1 임계치를 비교하여 상기 제 1 영역의 메모리 블럭에 저장된 데이터의 이동 여부를 결정하는 데이터 저장 장치.
  4. 제 3 항에 있어서,
    상기 컨트롤러는 상기 이동 여부 결정시, 상기 리드된 데이터에서 발생한 에러 비트의 수를 더 참조하여 상기 제 1 영역의 메모리 블럭에 저장된 데이터의 이동 여부를 결정하도록 구성되는 데이터 저장 장치.
  5. 제 1 항에 있어서,
    상기 컨트롤러는 상기 제 2 영역의 메모리 블럭 중 일부 메모리 블럭을 선택하고 상기 선택된 메모리 블럭의 복수의 페이지 중 지정된 개수의 페이지를 선택하여, 상기 제 2 영역의 선택된 메모리 블럭의 상기 선택된 페이지에 저장된 데이터를 리드하고 상기 선택한 메모리 블럭에 대응하는 리드 카운트를 증가시키는 데이터 저장 장치.
  6. 제 5 항에 있어서,
    상기 컨트롤러는 상기 선택된 메모리 블럭의 증가된 리드 카운트에 기초하여 상기 제 2 영역의 메모리 블럭에 저장된 데이터의 이동 여부를 결정하는 데이터 저장 장치.
  7. 제 6 항에 있어서,
    상기 컨트롤러는 상기 제 2 영역의 메모리 블럭에 저장된 데이터에서 발생한 에러 비트의 수를 더 참조하여 상기 제 2 영역의 메모리 블럭에 저장된 데이터의 이동 여부를 결정하도록 구성되는 데이터 저장 장치.
  8. 복수의 페이지로 각각 구성된 복수의 메모리 블럭을 포함하며, 상기 복수의 메모리 블럭 중 일부의 메모리 블럭을 포함하는 제 1 영역 및 나머지 메모리 블럭을 포함하는 제 2 영역으로 구분되는 저장부와, 호스트의 요청에 응답하여 상기 저장부에 대한 데이터의 입출력을 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법으로서,
    상기 컨트롤러가 상기 제 1 영역의 메모리 블럭을 스캔하는 제 1 스캔 단계;
    상기 제 1 스캔 동작의 결과에 기초하여 상기 컨트롤러가 상기 제 1 영역의 메모리 블럭에 저장된 데이터의 이동 여부를 결정하는 제 1 결정 단계;
    상기 컨트롤러가 상기 제 2 영역의 메모리 블럭을 스캔하는 제 2 스캔 단계; 및
    상기 제 2 스캔 동작의 결과에 기초하여 상기 컨트롤러가 상기 제 2 영역의 메모리 블럭에 저장된 데이터의 이동 여부를 결정하는 제 2 결정 단계;
    를 포함하는 데이터 저장 장치의 동작 방법.
  9. 제 8 항에 있어서,
    상기 제 1 영역은 상기 호스트의 동작에 필요한 시스템 데이터가 저장된 영역을 포함하는 데이터 저장 장치의 동작 방법.
  10. 제 8 항에 있어서,
    상기 제 1 스캔 단계는,
    상기 컨트롤러가 상기 제 1 영역의 메모리 블럭에 저장된 데이터를 리드하고, 상기 제 1 영역의 메모리 블럭에 대응하는 리드 카운트를 증가시키는 단계를 포함하고,
    상기 제 1 결정 단계는,
    상기 리드 카운트와 기 설정된 제 1 임계치를 비교하여 상기 제 1 영역의 메모리 블럭에 저장된 데이터의 이동 여부를 결정하는 단계;를 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  11. 제 10 항에 있어서,
    상기 제 1 결정 단계는,
    상기 컨트롤러가 상기 제 1 영역의 메모리 블럭으로부터 리드한 데이터에서 발생한 에러 비트의 수를 검출하는 단계; 및
    상기 에러 비트의 수를 더 참조하여 상기 제 1 영역의 이동 여부를 결정하는 단계;
    를 더 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  12. 제 8 항에 있어서,
    상기 메모리 블럭은 복수의 페이지를 포함하고,
    상기 제 2 스캔 단계는,
    상기 컨트롤러가 상기 제 2 영역의 메모리 블럭 중 일부 메모리 블럭을 선택하는 단계;
    상기 선택한 메모리 블럭의 복수의 페이지 중 지정된 개수의 페이지를 선택하는 단계;
    상기 제 1 영역의 상기 선택된 메모리 블럭의 상기 선택된 페이지에 저장된 데이터를 리드하는 단계; 및
    상기 선택한 메모리 블럭에 대응하는 리드 카운트를 증가시키는 단계;
    를 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  13. 제 12 항에 있어서,
    상기 제 2 결정 단계는,
    상기 컨트롤러가 상기 선택된 메모리 블럭의 증가된 리드 카운트에 기초하여 상기 제 2 영역의 메모리 블럭에 저장된 데이터의 이동 여부를 결정하는 단계를 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  14. 제 13 항에 있어서,
    상기 제 2 결정 단계는,
    상기 컨트롤러가 상기 제 2 영역의 메모리 블럭에 저장된 데이터에서 발생한 에러 비트의 수를 검출하는 단계; 및
    상기 에러 비트의 수를 더 참조하여 상기 제 2 영역의 메모리 블럭에 저장된 데이터의 이동 여부를 결정하는 단계;
    를 더 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
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