KR20180042792A - 데이터 저장 장치 및 그것의 동작 방법 - Google Patents

데이터 저장 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은 리드 페일이 발생한 메모리 셀들에 대하여 최적 리드 전압을 이용한 제1 리드 동작을 수행하는 단계; 상기 제1 리드 동작에 의해 독출된 리드 데이터에 대한 에러 정정 코드(ECC) 디코딩을 수행하는 단계; 상기 리드 데이터에 대한 에러 정정 코드(ECC) 디코딩이 실패이면, 상기 메모리 셀들에 대하여 오버 샘플링 리드 전압을 이용한 제2 리드 동작을 수행하는 단계; 상기 리드 데이터 내에 상기 최적 리드 전압에 의해 턴 온되고, 상기 오버 샘플링 리드 전압에 의해 턴 오프된 예비 에러 메모리 셀들이 존재하는지 여부를 판단하는 단계; 상기 예비 에러 메모리 셀들이 존재하면, 상기 예비 에러 메모리 셀들과 비트라인을 공유하고 이웃한 워드라인들에 연결된 인접 메모리 셀들이 소거 상태인지 여부를 판단하는 단계; 및 상기 인접 메모리 셀들이 소거 상태이면, 상기 제1 리드 동작에 의해 상기 메모리 셀들로부터 독출된 리드 데이터 내에서 상기 예비 에러 메모리 셀들에 해당하는 비트 값들을 반전시키는 단계를 포함한다.

Description

데이터 저장 장치 및 그것의 동작 방법{Data storage device and operating method thereof}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 데이터 저장 장치 및 그것의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치에서 사용되는 데이터를 저장하기 위해서 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive)를 포함한다.
본 발명의 실시 예는 리드 데이터의 에러 비트 수를 감소시켜 에러 정정률을 높일 수 있는 데이터 저장 장치 및 그것의 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은 리드 페일이 발생한 메모리 셀들에 대하여 최적 리드 전압을 이용한 제1 리드 동작을 수행하는 단계; 상기 제1 리드 동작에 의해 독출된 리드 데이터에 대한 에러 정정 코드(ECC) 디코딩을 수행하는 단계; 상기 리드 데이터에 대한 에러 정정 코드(ECC) 디코딩이 실패이면, 상기 메모리 셀들에 대하여 오버 샘플링 리드 전압을 이용한 제2 리드 동작을 수행하는 단계; 상기 리드 데이터 내에 상기 최적 리드 전압에 의해 턴 온되고, 상기 오버 샘플링 리드 전압에 의해 턴 오프된 예비 에러 메모리 셀들이 존재하는지 여부를 판단하는 단계; 상기 예비 에러 메모리 셀들이 존재하면, 상기 예비 에러 메모리 셀들과 비트라인을 공유하고 이웃한 워드라인들에 연결된 인접 메모리 셀들이 소거 상태인지 여부를 판단하는 단계; 및 상기 인접 메모리 셀들이 소거 상태이면, 상기 제1 리드 동작에 의해 상기 메모리 셀들로부터 독출된 리드 데이터 내에서 상기 예비 에러 메모리 셀들에 해당하는 비트 값들을 반전시키는 단계를 포함한다.
본 발명의 실시 예에 따른 데이터 저장 장치는 리드 페일이 발생한 메모리 셀들에 대하여 최적 리드 전압을 이용한 제1 리드 동작 및 오버 샘플링 리드 전압을 이용한 제2 리드 동작을 수행하는 불휘발성 메모리 장치; 및 상기 불휘발성 메모리 장치가 상기 제1 리드 동작 및 상기 제2 리드 동작을 수행하도록 제어하고, 상기 메모리 셀들 중 상기 최적 리드 전압에 의해 턴 온되고 상기 오버 샘플링 리드 전압에 의해 턴 오프되는 적어도 하나의 예비 에러 메모리 셀들이 존재하는지 여부를 판단하고, 상기 예비 에러 메모리 셀들과 비트라인을 공유하고 이웃한 워드라인들에 연결된 인접 메모리 셀들이 소거 상태인지 여부를 판단하고, 및 상기 인접 메모리 셀들이 소거 상태이면 상기 제1 리드 동작에 의해 상기 메모리 셀들로부터 독출된 리드 데이터 내에서 상기 예비 에러 메모리 셀들에 해당하는 비트 값들을 반전시키는 컨트롤러를 포함한다.
본 실시 예들에 따르면, 리드 페일이 발생한 메모리 셀들 중 워드라인 방향으로 인접한 메모리 셀들에 의해 데이터 보유 특성이 열화된 메모리 셀을 검출하고, 해당 메모리 셀의 비트 값을 반전시켜 리드 데이터 내의 에러 비트 수를 최소화할 수 있다.
이에 따라, 에러 정정률을 향상시킬 수 있고, 그 결과 리드 페일 발생률을 낮출 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 도시한 블록도이다.
도 2는 도 1의 불휘발성 메모리 장치를 도시한 블록도이다.
도 3은 도 2의 메모리 블록을 도시한 도면이다.
도 4a는 도 3의 메모리 셀의 문턱 전압 분포 및 노멀 리드 전압을 이용한 리드 동작을 예시적으로 도시한 도면이다.
도 4b는 변경된 메모리 셀의 문턱 전압 분포 및 최적 리드 전압을 이용한 리드 동작을 예시적으로 도시한 도면이다.
도 4c는 변경된 메모리 셀의 문턱 전압 분포 및 오버 샘플링 리드 전압을 이용한 리드 동작을 예시적으로 도시한 도면이다.
도 5는 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 도시한 순서도이다.
도 6은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 7은 도 6에 도시된 컨트롤러를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 보여주는 도면이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 도시한 블록도이고, 도 2는 도 1의 불휘발성 메모리 장치를 도시한 블록도이고, 도 3은 도 2의 메모리 블록을 도시한 도면이다.
도 1을 참조하면, 본 실시 예에 따른 데이터 저장 장치(10)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(도시되지 않음)에 의해서 액세스되는 데이터를 저장할 수 있다. 데이터 저장 장치(10)는 메모리 시스템으로 불릴 수 있다.
데이터 저장 장치(10)는 호스트 장치와 연결되는 인터페이스 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(10)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI-express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(10)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(10)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
데이터 저장 장치(10)는 불휘발성 메모리 장치(100) 및 컨트롤러(200)를 포함할 수 있다.
불휘발성 메모리 장치(100)는 데이터 저장 장치(10)의 저장 매체로서 동작할 수 있다. 불휘발성 메모리 장치(100)는 메모리 셀에 따라서 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory, FRAM), 티엠알(tunneling magneto-resistive, TMR) 막을 이용한 마그네틱 램(magnetic random access memory, MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory, PRAM), 전이 금속 화합물(transition metal oxide)을 이용한 저항성 램(resistive random access memory, RERAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
도 2를 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 제어 로직(120), 인터페이스(130), 전압 공급부(140), 어드레스 디코더(150) 및 데이터 입출력부(160)를 포함할 수 있다.
메모리 셀 어레이(110)는 워드라인들(WL)을 통해 어드레스 디코더(150)와 연결될 수 있고, 비트라인들(BL)을 통해 데이터 입출력부(160)와 연결될 수 있다. 메모리 셀 어레이(110)는 워드라인들(WL)과 비트라인들(BL)이 교차하는 영역에 배치된 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(110)는 2차원 또는 3차원 구조를 가질 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BK0 ~ BKj)을 포함할 수 있고, 각 메모리 블록은 복수의 페이지들(P0 ~ Pk)을 포함할 수 있다.
도 3을 참조하면, 메모리 블록(BK)은 스트링들(STR0~STRm)을 포함할 수 있다. 스트링들(STR0~STRm) 각각은 소스라인(SL)과 대응하는 비트라인 사이에 연결될 수 있다. 예를 들어, 스트링(STR0)은 소스라인(SL)과 비트라인(BL0) 사이에 연결될 수 있다.
스트링들(STR1~STRm)은 스트링(STR0)과 실질적으로 동일하게 구성될 수 있고, 따라서 스트링(STR0)이 예시적으로 설명될 것이다. 스트링(STR0)은 드레인 선택 트랜지스터(DST), 메모리 셀들(MC00~MCn0) 및 소스 선택 트랜지스터(SST)를 포함할 수 있다. 드레인 선택 트랜지스터(DST)의 드레인은 비트라인(BL0)에 연결되고 게이트는 드레인 선택 라인(DSL)에 연결될 수 있다. 소스 선택 트랜지스터(SST)의 소스는 소스라인(SL)에 연결되고 게이트는 소스 선택 라인(SSL)에 연결될 수 있다. 메모리 셀들(MC00~MCn0)은 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 직렬로 연결될 수 있다. 메모리 셀들(MC00~MCn0)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결될 수 있다.
워드라인들(WL0~WLn) 각각은 스트링들(STR0~STRm)에서 대응하는 메모리 셀들에 연결될 수 있다. 예를 들어, 워드라인(WL2)은 스트링들(STR0~STRm)에 각각 포함된 메모리 셀들(MC20~MC2m)에 연결될 수 있다. 메모리 셀은 라이트 동작 시 대응하는 워드라인이 선택될 때 라이트될 수 있다. 메모리 셀들(MC20~MC2m)은 라이트 동작 시 워드라인(WL2)이 선택되면, 동시에 라이트될 수 있다.
각 메모리 셀은 단일 비트 데이터(즉, 1 비트 데이터)를 저장할 수 있는 싱글 레벨 셀(single level cell, SLC), 2 비트의 데이터가 저장되는 멀티 레벨 셀(MLC), 3 비트의 데이터가 저장되는 트리플 레벨 셀(triple level cell, TLC), 또는 4 비트의 데이터가 저장되는 쿼드 레벨 셀(quad level cell, QLC) 중 적어도 하나일 수 있다.
제어 로직(120)은 컨트롤러(200)의 제어에 따라 불휘발성 메모리 장치(100)의 제반 동작들을 제어할 수 있다. 제어 로직(120)은 컨트롤러(200)로부터 전송된 커맨드들을 인터페이스(130)를 통해 전송받고, 커맨드들에 응답하여 제어 신호들을 생성하고, 생성된 제어 신호들을 불휘발성 메모리 장치(100)의 내부 유닛들로 제공할 수 있다.
인터페이스(130)는 컨트롤러(200)와 커맨드 및 어드레스를 포함한 각종 제어 신호들 및 데이터들을 송수신할 수 있다. 인터페이스(130)는 컨트롤러(200)로부터 전송된 각종 제어 신호들은 제어 로직(120)으로 전송하고, 데이터들은 데이터 입출력부(160)로 전송할 수 있다. 또한, 인터페이스(130)는 데이터 입출력부(160)로부터 전송된 데이터들을 컨트롤러(200)로 전송할 수 있다.
전압 공급부(140)는 제어 로직(120)의 제어에 따라, 불휘발성 메모리 장치(100)의 제반 동작에 필요한 다양한 동작 전압들을 생성할 수 있다. 전압 공급부(140)는, 예를 들어, 노멀 리드 전압, 최적 리드 전압, 오버 샘플링 리드 전압 등을 생성하여 어드레스 디코더(150)로 공급할 수 있다.
어드레스 디코더(150)는 메모리 셀 어레이(110)에서 엑세스될 메모리 셀을 선택하기 위해 어드레스를 디코딩할 수 있다. 어드레스 디코더(150)는 디코딩 결과에 근거하여 워드라인들(WL)을 선택적으로 구동할 수 있다. 또한, 어드레스 디코더(150)는 디코딩 결과에 근거하여 비트라인들(BL)을 선택적으로 구동하도록 데이터 입출력부(160)를 제어할 수 있다.
데이터 입출력부(160)는 인터페이스(130)로부터 전송된 데이터를 비트 라인들(BL)을 통해 메모리 셀 어레이(110)로 전송할 수 있다. 또한, 데이터 입출력부(160)는 메모리 셀 어레이(110)로부터 비트라인들(BL)을 통해 리드된 데이터를 인터페이스(130)로 전송할 수 있다. 데이터 입출력부(160)는 메모리 셀 어레이(110)의 메모리 셀이 리드 전압에 응답하여 턴온/턴오프됨에 따라 형성된 커런트를 센싱하고, 센싱 결과에 따라 해당 메모리 셀로부터 리드된 데이터를 획득할 수 있다.
컨트롤러(200)는 프로세서(210), 랜덤 액세스 메모리(220), 및 에러 정정 코드(error correction code, ECC) 유닛(230)을 포함할 수 있다.
프로세서(210)는 컨트롤러(200)의 제반 동작을 제어할 수 있다. 프로세서(210)는 호스트 장치(도시되지 않음)로부터 입력된 신호, 명령 또는 요청을 분석하고 처리할 수 있다. 예를 들어, 프로세서(210)는 호스트 장치로부터 리드 요청 및 리드할 논리 블록 어드레스(Logical Block Address, LBA)가 수신되면, 수신된 논리 어드레스(LBA)에 근거하여 불휘발성 메모리 장치(100)로부터 데이터를 독출할 수 있다. 또한, 프로세서(210)는 호스트 장치로부터 프로그램 요청, 프로그램할 논리 어드레스(LBA), 및 프로그램할 데이터가 수신되면, 수신된 논리 어드레스(LBA)에 근거하여 불휘발성 메모리 장치(100)에 데이터를 저장할 수 있다. 이를 위하여, 프로세서(210)는 랜덤 액세스 메모리(220)에 로딩된 펌웨어 데이터를 해독하고 구동할 수 있다. 프로세서(210)는 하드웨어 또는 하드웨어와 소프트웨어가 조합된 형태로 구현될 수 있다.
프로세서(210)는 호스트 장치로부터 리드 요청된 메모리 셀들에 노멀 리드 전압(Vnrd, 도 4a 참조)을 인가하여 제1 리드 동작을 수행하도록 불휘발성 메모리 장치(100)를 제어할 수 있다. 프로세서(210)는 제1 리드 동작에 의해 리드된 제1 리드 데이터에 대한 ECC 디코딩을 수행하도록 에러 정정 코드(ECC) 유닛(230)을 제어할 수 있다. 프로세서(210)는 제1 리드 데이터의 ECC 디코딩이 성공했는지 여부를 판단한 후, 제1 리드 데이터의 ECC 디코딩이 성공이면 해당 리드 동작을 종료할 수 있다.
한편, 프로세서(210)는 제1 리드 데이터의 ECC 디코딩이 실패이면 리드 요청된 메모리 셀들에 최적 리드 전압(Vord, 도 4b 참조)을 인가하여 제2 리드 동작을 수행하도록 불휘발성 메모리 장치(100)를 제어할 수 있다. 프로세서(210)는 제2 리드 동작에 의해 독출된 제2 리드 데이터에 근거하여 메모리 셀들 중 최적 리드 전압(Vord)에 의해 턴 온된 메모리 셀(이후, ‘타겟 메모리 셀’이라 함)들을 검출할 수 있다. 프로세서(210)는 제2 리드 동작에 의해 리드된 제2 리드 데이터에 대한 ECC 디코딩을 수행하도록 에러 정정 코드(ECC) 유닛(230)을 제어할 수 있다. 프로세서(210)는 제2 리드 데이터의 ECC 디코딩이 성공했는지 여부를 판단한 후, 제2 리드 데이터의 ECC 디코딩이 성공이면 해당 리드 동작을 종료할 수 있다.
한편, 프로세서(210)는 제2 리드 데이터의 ECC 디코딩이 실패이면 리드 요청된 메모리 셀들에 오버 샘플링 리드 전압(Vsrd, 도 4c 참조)을 인가하여 제3 리드 동작을 수행하도록 불휘발성 메모리 장치(100)를 제어할 수 있다. 프로세서(210)는 제3 리드 동작에 의해 독출된 제3 리드 데이터에 근거하여 타겟 메모리 셀들 중 오버 샘플링 리드 전압(Vsrd)에 의해 턴 오프된 메모리 셀(이후, ‘예비 에러 메모리 셀’이라 함)이 있는지 여부를 판단할 수 있다.
판단 결과, 예비 메모리 셀들이 있으면 프로세서(210)는 예비 메모리 셀들과 비트라인을 공유하고 인접 워드라인에 연결된 메모리 셀(이후, ‘인접 메모리 셀’이라 함)들에 대한 리드 동작을 수행하도록 불휘발성 메모리 장치(100)를 제어할 수 있다. 한편, 예비 에러 메모리 셀들이 없으면 프로세서(210)는 해당 리드 동작을 종료할 수 있다.
프로세서(210)는 인접 메모리 셀들에 대한 리드 동작에 의해 독출된 리드 데이터들에 근거하여 인접 메모리 셀들이 소거 상태인지 여부를 판단할 수 있다. 판단 결과, 인접 메모리 셀들이 소거 상태이면 프로세서(210)는 제2 리드 데이터 내에서 예비 에러 메모리 셀들의 비트 값들을 반전시키고, 예비 에러 메모리 셀들의 비트 값들이 반전된 제2 리드 데이터를 ECC 디코딩하도록 ECC 유닛(230)을 제어할 수 있다. 한편, 인접 메모리 셀들이 소거 상태가 아니면 프로세서(210)는 해당 리드 동작을 종료할 수 있다.
일반적으로, 임의의 메모리 셀에 대하여 비트라인을 공유하고 인접 워드라인들에 연결된 인접 메모리 셀들이 소거 상태인 경우, 해당 메모리 셀의 데이터 보유 특성이 매우 나빠지게 된다. 그 결과, 해당 메모리 셀의 문턱 전압 분포가 왼쪽(left) 방향으로 크게 시프트(shift)하여 리드 데이터 내의 에러 비트 수가 증가하게 된다.
이에 따라, 본 실시 예에서는 최적 리드 전압(Vord)에 의해 턴 온된 메모리 셀들 중 오버 샘플링 리드 전압(Vsrd)에 의해 턴 오프되고, 인접 메모리 셀들이 소거 상태인 메모리 셀들에 저장된 비트들을 에러 비트들로 추정하고, 해당 비트들의 값을 반전시킴으로써 리드 데이터 내의 에러 비트 수를 감소시킬 수 있다.
랜덤 액세스 메모리(220)는 프로세서(210)에 의해 구동되는 펌웨어 데이터를 저장할 수 있다. 또한, 랜덤 액세스 메모리(220)는 펌웨어 데이터의 구동에 필요한 시스템 데이터를 저장할 수 있다. 즉, 랜덤 액세스 메모리(220)는 프로세서(210)의 동작 메모리(working memory)로서 동작할 수 있다.
랜덤 액세스 메모리(220)는 호스트 장치로부터 불휘발성 메모리 장치(100)로 전송될 데이터 또는 불휘발성 메모리 장치(100)로부터 호스트 장치로 전송될 데이터를 임시 저장할 수 있다. 즉, 랜덤 액세스 메모리(220)는 버퍼 메모리(buffer memory)로서 동작할 수 있다.
에러 정정 코드(ECC) 유닛(230)은 ECC 알고리즘에 따라 불휘발성 메모리 장치(100)에 저장될 데이터를 ECC 인코딩할 수 있다. 또한, ECC 유닛(230)은 불휘발성 메모리 장치(100)로부터 리드된 데이터를 ECC 디코딩할 수 있다.
구체적으로, 에러 정정 코드(ECC) 유닛(230)은 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 불휘발성 메모리 장치(100)로부터 리드된 데이터의 에러 비트를 검출 및 정정할 수 있다. 이때, 에러 정정 코드(ECC) 유닛(230)은 리드된 데이터의 에러 비트의 수가 기 설정된 개수 이하이면 검출된 에러 비트를 정정할 수 있고, 기 설정된 개수를 초과하면 검출된 에러 비트를 정정할 수 없다. 여기에서, 기 설정된 개수는 에러 정정 코드(ECC) 유닛(230)의 에러 정정 능력을 의미할 수 있다.
도 4a는 도 3의 메모리 셀의 문턱 전압 분포 및 노멀 리드 전압을 이용한 리드 동작을 예시적으로 도시한 도면이고, 도 4b는 변경된 메모리 셀의 문턱 전압 분포 및 최적 리드 전압을 이용한 리드 동작을 예시적으로 도시한 도면이고, 도 4c는 변경된 메모리 셀의 문턱 전압 분포 및 오버 샘플링 리드 전압을 이용한 리드 동작을 예시적으로 도시한 도면이다. 가로축은 메모리 셀의 문턱 전압을 의미하고, 세로축은 문턱 전압에 대한 메모리 셀들의 개수를 의미할 수 있다.
도 4a 내지 도 4c에서는 도면의 간략화를 위해 두 개의 상태들(S1, S2)만을 도시하였다. 일 실시 예에서 메모리 셀이 싱글 레벨 셀(SLC)인 경우, 도 4a 내지 도 4c에서의 제1 상태(S1)는 소거 상태를 의미하고, 제2 상태(S2)는 프로그램 상태를 의미할 수 있다. 다른 실시 예에서 메모리 셀이 멀티 레벨 셀(MLC), 트리플 레벨 셀(triple level cell, TLC), 또는 쿼드 레벨 셀(quad level cell, QLC)인 경우, 도 4a 내지 도 4c에서의 제1 상태(S1)는 소거 상태 또는 프로그램 상태들 중 하나를 의미하고, 제2 상태(S2)는 프로그램 상태들 중 하나를 의미할 수 있다. 이후부터는 설명의 편의를 위하여 제1 상태(S1)는 소거 상태, 제2 상태(S2)는 프로그램 상태인 것으로 가정한다.
도 4a를 참조하면, 메모리 셀은 소거 상태(S1) 또는 프로그램 상태(S2) 중 어느 하나에 대응하는 문턱 전압 분포를 갖도록 소거되거나 또는 프로그램될 수 있다. 리드 동작 시, 소거 상태(S1)와 프로그램 상태(S2) 사이의 전압 레벨을 갖는 노멀 리드 전압(normal read voltage)(Vnrd)이 메모리 셀에 인가될 수 있다. 리드 전압(Vnrd)이 인가되면, 소거 상태(S1)의 문턱 전압 분포를 갖는 메모리 셀은 데이터 “1”을 저장하는 온 셀로 판별되고, 프로그램 상태(S2)의 문턱 전압 분포를 갖는 메모리 셀은 데이터 “0”을 저장하는 오프 셀로 판별될 수 있다. 여기에서, 노멀 리드 전압(Vnrd)은 메모리 셀을 리드하기 위해 기 설정된 기본 리드 전압을 의미할 수 있다.
한편, 도 4a에 도시된 메모리 셀의 문턱 전압 분포는 여러 가지 요인들로 인하여 의도하지 않은 형태로 변형될 수 있다. 예를 들어, 도 3에서 메모리 셀(MC10)이 위치한 워드라인(WL1)과 인접한 워드라인들 즉, 워드라인(WL0) 및 워드라인(WL2)에 연결되고 메모리 셀(MC10)과 동일한 비트라인(BL0)을 공유하는 메모리 셀들(MC00, MC20)이 소거 상태인 경우, 소거 상태인 메모리 셀들(MC00, MC20)에 의해 메모리 셀(MC10)의 데이터 보유(data retention) 특성이 열화되어 도 4b에 도시한 바와 같이, 메모리 셀(MC10)의 문턱 전압 분포가 변경될 수 있다.
이에 따라, 노멀 리드 전압(Vnrd)은 변경된 문턱 전압 분포 상에 위치할 수 있으며, 그 결과 메모리 셀(MC10)로부터 리드된 데이터 내의 에러 비트 수가 증가하게 된다. 이와 같이 증가된 에러 비트 수가 상술한 에러 정정 코드(ECC) 유닛(230)의 에러 정정 능력을 초과하게 되면, 에러 정정을 수행할 수 없게 되므로 결과적으로 리드 페일이 발생할 수 있다.
따라서, 에러 비트 수를 줄이기 위하여 도 4b에 도시된 바와 같이, 노멀 리드 전압(Vnrd)의 레벨을 조정하고, 조정된 리드 전압 즉, 최적 리드 전압(optimal read voltage)(Vord)을 메모리 셀(MC10)에 인가하여 리드 동작을 다시 수행할 수 있다. 최적 리드 전압(Vord)는 컨트롤러(200)에 의해 제공될 수 있다. 컨트롤러(200)는 변경된 문턱 전압 분포들에 근거하여 에러 비트 수를 최소화할 수 있는 최적 리드 전압(Vord)을 추정하고, 추정된 최적 리드 전압(Vord)을 불휘발성 메모리 장치(100)로 제공할 수 있다. 일 실시 예에서, 최적 리드 전압(Vord)은 문턱 전압 분포들 사이의 골짜기 부분에 위치할 수 있으나, 특별히 이에 한정되는 것은 아니다.
예를 들어, 노멀 리드 전압(Vnrd)을 인가했을 때 리드된 데이터가 제1 에러 영역(EA)에 해당하는 에러 비트 수를 가졌다면, 최적 리드 전압(Vord)을 인가했을 때 리드된 데이터는 제1 에러 영역(EA)보다 적은 제2 에러 영역(EA′)에 해당하는 에러 비트 수를 가질 수 있다. 즉, 에러 비트 수가 감소될 수 있다.
그러나, 최적 리드 전압(Vord)을 인가하여 리드된 데이터 내에 포함된 에러 비트 수 역시 에러 정정 코드(ECC) 유닛(230)의 에러 정정 능력을 초과하면 에러 정정은 실패할 수 있고, 그 결과 리드 페일이 발생할 수 있다.
이에 따라, 본 실시 예에서는 에러 비트 수를 최소화하기 위하여 최적 리드 전압(Vord)을 이용한 리드 동작에 의해 독출된 리드 데이터의 ECC 디코딩이 실패이면, 도 4c에 도시한 바와 같이, 최적 리드 전압(Vord)을 기준으로 대칭적인 오버 샘플링 리드 전압(Vsrd)을 이용한 리드 동작을 수행하고, 최적 리드 전압(Vord)을 이용한 리드 동작 시 턴 온된 타겟 메모리 셀들 중 오버 샘플링 리드 전압(Vsrd)을 이용한 리드 동작 시 턴 오프되는 예비 에러 메모리 셀들이 있는지 여부를 판단한다. 다시 말해, 최적 리드 전압(Vord)을 이용한 리드 동작 시 데이터 비트 값이 “1”로 판별되는 타겟 메모리 셀들 중에서 오버 샘플링 리드 전압(Vsrd)을 이용한 리드 동작 시 데이터 비트 값이 “0”으로 판별되는 예비 에러 메모리 셀들이 있는지를 판단하는 것이다.
판단 결과, 예비 에러 메모리 셀들이 있으면 예비 메모리 셀과 비트라인을 공유하고 인접 워드라인들에 연결된 인접 메모리 셀들에 대한 리드 동작을 수행하여 인접 메모리 셀들이 소거 상태인지를 판단한 후, 인접 메모리 셀들이 소거 상태이면 예비 에러 메모리 셀들이 에러 메모리 셀들인 것으로 판단하고, 에러 메모리 셀들의 비트 값을 반전 즉, “1”을 “0”으로 변경시킨다. 이때, 최적 리드 전압(Vord)을 이용한 리드 동작에 의해 독출된 리드 데이터 내에서 에러 메모리 셀들의 비트 값을 반전시킨다.
도 5는 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 도시한 순서도이다. 도 5를 참조하여 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명하면 다음과 같다. 도 5를 설명함에 있어서 도 1 내지 도 4c가 참조될 수 있다.
S501 단계에서, 호스트 장치(도시되지 않음)로부터 리드 요청이 수신되면, 컨트롤러(200)의 프로세서(210)는 리드 요청된 메모리 셀들에 노멀 리드 전압(Vnrd)을 인가하여 리드 요청된 메모리 셀에 대한 제1 리드 동작을 수행하도록 불휘발성 메모리 장치(100)를 제어할 수 있다.
구체적으로, 프로세서(210)는 호스트 장치로부터 전송된 리드 요청에 근거하여 커맨드를 생성하고, 생성된 커맨드를 불휘발성 메모리 장치(100)로 전송할 수 있다. 불휘발성 메모리 장치(100)는 컨트롤러(200)로부터 전송된 커맨드에 근거하여 리드 요청된 메모리 셀들에 노멀 리드 전압(Vnrd)을 인가하여 제1 리드 동작을 수행하고, 해당 메모리 셀들로부터 독출된 제1 리드 데이터를 컨트롤러(200)로 전송할 수 있다.
S503 단계에서, 프로세서(200)는 불휘발성 메모리 장치(100)로부터 전송된 제1 리드 데이터에 대한 ECC 디코딩을 수행하도록 에러 정정 코드(ECC) 유닛(230)을 제어할 수 있다.
S505 단계에서, 프로세서(210)는 제1 리드 데이터에 대한 ECC 디코딩이 성공했는지 여부를 판단할 수 있다. 제1 리드 데이터에 대한 ECC 디코딩이 성공이면 해당 메모리 셀들에 대한 리드 동작은 종료될 수 있다. 한편, 제1 리드 데이터에 대한 ECC 디코딩이 실패이면 S507 단계가 수행될 수 있다.
S507 단계에서, 프로세서(210)는 리드 요청된 메모리 셀들에 최적 리드 전압(Vord)을 인가하여 해당 메모리 셀들에 대한 제2 리드 동작을 수행하도록 불휘발성 메모리 장치(100)를 제어할 수 있다.
구체적으로, 프로세서(210)는 해당 메모리 셀들의 문턱 전압 분포에 근거하여 에러 비트 수를 최소화할 수 있는 최적 리드 전압(Vord)을 추정하고, 추정된 최적 리드 전압(Vord)을 포함하는 커맨드를 불휘발성 메모리 장치(100)로 제공할 수 있다. 불휘발성 메모리 장치(100)는 컨트롤러(200)로부터 전송된 커맨드에 근거하여 해당 메모리 셀들에 최적 리드 전압(Vord)을 인가하여 제2 리드 동작을 수행하고, 해당 메모리 셀들로부터 독출된 제2 리드 데이터를 컨트롤러(200)로 전송할 수 있다. 이때, 프로세서(210)는 제2 리드 데이터 내에서 최적 리드 전압(Vord)에 의해 턴 온된 메모리 셀들 즉, 타겟 메모리 셀들을 검출할 수 있다.
S509 단계에서, 프로세서(210)는 불휘발성 메모리 장치(100)로부터 전송된 제2 리드 데이터에 대한 ECC 디코딩을 수행하도록 에러 정정 코드(ECC) 유닛(230)을 제어할 수 있다.
S511 단계에서, 프로세서(210)는 제2 리드 데이터에 대한 ECC 디코딩이 성공했는지 여부를 판단할 수 있다. 제2 리드 데이터에 대한 ECC 디코딩이 성공이면 해당 메모리 셀들에 대한 리드 동작은 종료될 수 있다. 한편, 제2 리드 데이터에 대한 ECC 디코딩이 실패이면 S513 단계가 수행될 수 있다.
S513 단계에서, 프로세서(210)는 해당 메모리 셀들에 오버 샘플링 리드 전압(Vsrd)을 인가하여 해당 메모리 셀들에 대한 제3 리드 동작을 수행하도록 불휘발성 메모리 장치(100)를 제어할 수 있다.
구체적으로, 프로세서(210)는 최적 리드 전압(Vord)을 기준으로 대칭적인 오버 샘플링 리드 전압(Vsrd)을 추정하고, 추정된 오버 샘플링 리드 전압(Vsrd)을 커맨드를 불휘발성 메모리 장치(100)로 제공할 수 있다. 불휘발성 메모리 장치(100)는 컨트롤러(200)로부터 전송된 커맨드에 근거하여 해당 메모리 셀들에 오버 샘플링 리드 전압(Vsrd)을 인가하여 제3 리드 동작을 수행하고, 해당 메모리 셀들로부터 독출된 제3 리드 데이터를 컨트롤러(200)로 전송할 수 있다. 이때, 오버 샘플링 리드 전압(Vsrd)은 최적 리드 전압(Vord)을 기준으로 음(-) 방향에 위치한 제1 오버 샘플링 리드 전압(Vsrd1) 및 양(+) 방향에 위치한 제2 오버 샘플링 리드 전압(Vsrd2)을 포함할 수 있다.
S515 단계에서, 프로세서(210)는 불휘발성 메모리 장치(100)로부터 전송된 제3 리드 데이터에 근거하여 타겟 메모리 셀들 중 오버 샘플링 리드 전압(Vsrd)에 의해 턴 오프된 예비 에러 메모리 셀들이 있는지 여부를 판단할 수 있다. 예비 에러 메모리 셀들이 없으면, 해당 메모리 셀들에 대한 리드 동작은 종료될 수 있다. 한편, 예비 에러 메모리 셀들이 있으면, S517 단계가 수행될 수 있다.
S517 단계에서, 프로세서(210)는 예비 에러 메모리 셀들과 비트라인을 공유하고 인접 워드라인들에 연결된 인접 메모리 셀들에 대한 리드 동작을 수행하도록 불휘발성 메모리 장치(100)를 제어할 수 있다.
구체적으로, 프로세서(210)는 인접 메모리 셀들에 대한 리드 동작을 수행하기 위한 커맨드를 생성하여 불휘발성 메모리 장치(100)로 전송하고, 불휘발성 메모리 장치(100)는 전송된 커맨드에 근거하여 인접 메모리 셀들에 리드 전압, 예를 들어, 노멀 리드 전압(Vnrd)을 인가하여 리드 동작을 수행하고, 인접 메모리 셀들로부터 독출된 리드 데이터들을 컨트롤러(200)로 전송할 수 있다.
S519 단계에서, 프로세서(210)는 인접 메모리 셀들로부터 독출된 리드 데이터들에 근거하여 인접 메모리 셀들이 소거 상태인지 여부를 판단할 수 있다. 인접 메모리 셀들이 소거 상태가 아니면 해당 메모리 셀들에 대한 리드 동작은 종료될 수 있다. 한편, 인접 메모리 셀들이 소거 상태이면, S521 단계가 수행될 수 있다.
S521 단계에서, 프로세서(210)는 최적 리드 전압(Vord)에 의해 해당 메모리 셀들로부터 독출된 제2 리드 데이터 내에서 예비 에러 메모리 셀들에 해당하는 비트 값을 반전시킬 수 있다. 즉, 최적 리드 전압(Vord)을 이용한 제2 리드 동작 시 데이터 비트 값이 “1”로 판별된 메모리 셀들(즉, 타겟 메모리 셀들) 중 오버 샘플링 리드 전압(Vsrd)을 이용한 제3 리드 동작 시 데이터 값이 “0”으로 판별되는 메모리 셀들을 검출하고, 검출된 메모리 셀들과 비트라인을 공유하고 워드라인 방향으로 인접한 메모리 셀들이 소거 상태에 해당하면 검출된 메모리 셀들의 데이터 비트 값 즉, “1”을 “0”으로 변경하는 것이다.
S523 단계에서, 프로세서(210)는 예비 에러 메모리 셀들의 비트 값들이 반전된 제2 리드 데이터에 대한 ECC 디코딩을 수행할 수 있다.
도 6은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 6을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(solid state drive)(2200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 7은 도 6에 도시된 컨트롤러를 예시적으로 보여주는 도면이다. 도 7을 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.
호스트 인터페이스 유닛(2211)은, 호스트 장치(2100)의 프로토콜에 따라서, 호스트 장치(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트 장치(2100)가 SSD(2200)를 범용 데이터 저장 장치, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(2212)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(2214)은 불휘발성 메모리 장치들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 불휘발성 메모리 장치들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 불휘발성 메모리 장치들(2231~223n)로 제공하거나, 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.
도 8은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 8을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 데이터 저장 장치(3200)를 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 데이터 저장 장치(3200)는 접속 터미널(3110)에 마운트(mount)될 수 있다.
데이터 저장 장치(3200)는 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 데이터 저장 장치(3200)는 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 데이터 저장 장치(3200)는 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 데이터 저장 장치(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 6에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
불휘발성 메모리 장치들(3231~3232)은 데이터 저장 장치(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 데이터 저장 장치(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 데이터 저장 장치(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 데이터 저장 장치(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 데이터 저장 장치(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 데이터 저장 장치(3200)의 어느 한 변에 배치될 수 있다.
도 9는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 9를 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 데이터 저장 장치(4200)를 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
데이터 저장 장치(4200)는 표면 실장형 패키지 형태로 구성될 수 있다. 데이터 저장 장치(4200)는 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 데이터 저장 장치(4200)는 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 데이터 저장 장치(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 6에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 불휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 불휘발성 메모리 장치(4230)로 전송될 수 있다.
불휘발성 메모리 장치(4230)는 데이터 저장 장치(4200)의 저장 매체로 사용될 수 있다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템(5000)을 예시적으로 보여주는 도면이다. 도 10을 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 데이터 저장 장치(5200)를 포함할 수 있다. 데이터 저장 장치(5200)는 도 1의 데이터 저장 장치(100), 도 6의 데이터 저장 장치(2200), 도 8의 데이터 저장 장치(3200), 도 9의 데이터 저장 장치(4200)로 구성될 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 데이터 저장 장치 100: 불휘발성 메모리 장치
110: 메모리 셀 어레이 120: 제어 로직
130: 인터페이스 140: 전압 공급부
150: 어드레스 디코더 160: 데이터 입출력부
200: 컨트롤러 210: 프로세서
220: 랜덤 액세스 메모리 230: ECC 유닛

Claims (13)

  1. 리드 페일이 발생한 메모리 셀들에 대하여 최적 리드 전압을 이용한 제1 리드 동작을 수행하는 단계;
    상기 제1 리드 동작에 의해 독출된 리드 데이터에 대한 에러 정정 코드(ECC) 디코딩을 수행하는 단계;
    상기 리드 데이터에 대한 에러 정정 코드(ECC) 디코딩이 실패이면, 상기 메모리 셀들에 대하여 오버 샘플링 리드 전압을 이용한 제2 리드 동작을 수행하는 단계;
    상기 리드 데이터 내에 상기 최적 리드 전압에 의해 턴 온되고, 상기 오버 샘플링 리드 전압에 의해 턴 오프된 예비 에러 메모리 셀들이 존재하는지 여부를 판단하는 단계;
    상기 예비 에러 메모리 셀들이 존재하면, 상기 예비 에러 메모리 셀들과 비트라인을 공유하고 이웃한 워드라인들에 연결된 인접 메모리 셀들을 리드하여 소거 상태인지 여부를 판단하는 단계; 및
    상기 인접 메모리 셀들이 소거 상태이면, 상기 제1 리드 동작에 의해 상기 메모리 셀들로부터 독출된 리드 데이터 내에서 상기 예비 에러 메모리 셀들에 해당하는 비트 값들을 반전시키는 단계
    를 포함하는 데이터 저장 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 제1 리드 동작을 수행하는 단계 이전에,
    상기 메모리 셀들에 대하여 노멀 리드 전압을 이용한 노멀 리드 동작을 수행하는 단계;
    상기 노멀 리드 동작에 의해 상기 메모리 셀들로부터 독출된 리드 데이터에 대한 에러 정정 코드(ECC) 디코딩을 수행하는 단계; 및
    상기 에러 정정 코드(ECC) 디코딩이 성공했는지 여부를 판단하는 단계
    를 더 포함하는 데이터 저장 장치의 동작 방법.
  3. 제2항에 있어서,
    상기 노멀 리드 전압은 상기 메모리 셀들의 문턱 전압 분포들 사이에 위치하도록 기 설정된 리드 전압이고, 상기 최적 리드 전압은 상기 메모리 셀들의 변경된 문턱 전압 분포들에 근거하여 추정된 리드 전압이고 및 상기 오버 샘플링 리드 전압은 상기 최적 리드 전압을 기준으로 대칭적으로 상기 메모리 셀들의 문턱 전압 분포들 내에 위치하는 리드 전압인 데이터 저장 장치의 동작 방법.
  4. 제1항에 있어서,
    상기 예비 에러 메모리 셀들이 존재하는지 여부를 판단하는 단계 이후에,
    상기 예비 에러 메모리 셀들이 존재하지 않으면, 상기 메모리 셀들에 대한 리드 동작을 종료하는 데이터 저장 장치의 동작 방법.
  5. 제1항에 있어서,
    상기 인접 메모리 셀들이 소거 상태인지 여부를 판단하는 단계 이후에,
    상기 인접 메모리 셀들이 소거 상태가 아니면, 상기 메모리 셀들에 대한 리드 동작을 종료하는 데이터 저장 장치의 동작 방법.
  6. 제1항에 있어서,
    상기 리드 데이터 내에서 상기 예비 에러 메모리 셀들에 해당하는 비트 값들을 반전시키는 단계 이후에,
    상기 예비 에러 메모리 셀들의 비트 값들이 반전된 상기 리드 데이터에 대한 ECC 디코딩을 수행하는 단계
    를 더 포함하는 데이터 저장 장치의 동작 방법.
  7. 리드 페일이 발생한 메모리 셀들에 대하여 최적 리드 전압을 이용한 제1 리드 동작 및 오버 샘플링 리드 전압을 이용한 제2 리드 동작을 수행하는 불휘발성 메모리 장치; 및
    상기 불휘발성 메모리 장치가 상기 제1 리드 동작 및 상기 제2 리드 동작을 수행하도록 제어하고, 상기 메모리 셀들 중 상기 최적 리드 전압에 의해 턴 온되고 상기 오버 샘플링 리드 전압에 의해 턴 오프되는 적어도 하나의 예비 에러 메모리 셀들이 존재하는지 여부를 판단하고, 상기 예비 에러 메모리 셀들과 비트라인을 공유하고 이웃한 워드라인들에 연결된 인접 메모리 셀들을 리드하여 소거 상태인지 여부를 판단하고, 및 상기 인접 메모리 셀들이 소거 상태이면 상기 제1 리드 동작에 의해 상기 메모리 셀들로부터 독출된 리드 데이터 내에서 상기 예비 에러 메모리 셀들에 해당하는 비트 값들을 반전시키는 컨트롤러를 포함하는 데이터 저장 장치.
  8. 제7항에 있어서,
    상기 컨트롤러는 상기 제1 리드 동작에 의해 상기 메모리 셀들로부터 독출된 리드 데이터에 대한 에러 정정 코드(ECC) 디코딩을 수행하고, 상기 리드 데이터에 대한 에러 정정 코드(ECC) 디코딩이 실패이면, 상기 메모리 셀들에 대한 상기 제2 리드 동작을 수행하도록 상기 불휘발성 메모리 장치를 제어하는 데이터 저장 장치.
  9. 제7항에 있어서,
    상기 컨트롤러는 상기 예비 에러 메모리 셀들이 존재하지 않으면 상기 메모리 셀들에 대한 리드 동작을 종료하도록 상기 불휘발성 메모리 장치를 제어하는 데이터 저장 장치.
  10. 제7항에 있어서,
    상기 컨트롤러는 상기 인접 메모리 셀들이 소거 상태가 아니면 상기 메모리 셀들에 대한 리드 동작을 종료하도록 상기 불휘발성 메모리 장치를 제어하는 데이터 저장 장치.
  11. 제7항에 있어서,
    상기 컨트롤러는 상기 제2 메모리 셀들의 비트 값들이 반전된 리드 데이터에 대한 에러 정정 코드(ECC) 디코딩을 수행하는 데이터 저장 장치.
  12. 제7항에 있어서,
    상기 컨트롤러는 상기 메모리 셀들에 대하여 노멀 리드 전압을 이용한 노멀 리드 동작을 수행하도록 상기 불휘발성 메모리 장치를 제어하고, 상기 노멀 리드 동작에 의해 상기 메모리 셀들로부터 독출된 노멀 리드 데이터에 대한 에러 정정 코드(ECC) 디코딩을 수행하고, 상기 노멀 리드 데이터에 대한 에러 정정 코드(ECC) 디코딩이 실패이면, 상기 메모리 셀들에 대한 상기 제1 리드 동작을 수행하도록 상기 불휘발성 메모리 장치를 제어하는 데이터 저장 장치.
  13. 제12항에 있어서,
    상기 노멀 리드 전압은 상기 메모리 셀들의 문턱 전압 분포들 사이에 위치하도록 기 설정된 리드 전압이고, 상기 최적 리드 전압은 상기 메모리 셀들의 변경된 문턱 전압 분포들에 근거하여 추정된 리드 전압이고 및 상기 오버 샘플링 리드 전압은 상기 최적 리드 전압을 기준으로 대칭적으로 상기 메모리 셀들의 문턱 전압 분포들 내에 위치하는 리드 전압인 데이터 저장 장치.
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