KR20220130526A - 메모리 시스템 및 그 동작 방법 - Google Patents

메모리 시스템 및 그 동작 방법 Download PDF

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이두형
이유정
최민규
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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른, 메모리 시스템은, 호스트로부터 제공된 연속된 논리 어드레스들에 대응되는 데이터가 각각 저장되는 시퀀셜 영역을 적어도 하나 이상 포함하는 메모리 장치; 상기 시퀀셜 영역에 저장될 데이터를 각각 임시로 저장하는 시퀀셜 버퍼; 상기 시퀀셜 영역에 대응되는 논리 어드레스들 중 데이터가 저장될 논리 어드레스를 나타내는 쓰기 포인터 정보 및 상기 시퀀셜 영역에 상기 시퀀셜 버퍼의 할당 여부를 나타내는 영역 상태정보를 포함하는 메타 데이터를 저장하는 메타 버퍼; 및 상기 메타 데이터를 기초로 상기 호스트로부터 수신한 제1 커맨드에 응답하여 상기 시퀀셜 영역에 데이터를 저장하는 쓰기 동작을 수행하는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는, 상기 제1 커맨드에 응답하여 쓰기 동작이 수행된 시퀀셜 영역에 대응되는 상기 쓰기 포인터 정보 및 상기 영역 상태정보를 포함하는 저널 데이터를 생성하고, 상기 저널 데이터가 존재하는 시퀀셜 영역에 대한 제2 커맨드에 응답하여 상기 저널 데이터를 업데이트 할 수 있다.

Description

메모리 시스템 및 그 동작 방법{MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 시스템 및 그 동작 방법에 관한 것이다.
메모리 시스템은 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는 시퀀셜 영역 별로 저널을 관리하는 메모리 시스템 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 시스템은, 호스트로부터 제공된 연속된 논리 어드레스들에 대응되는 데이터가 각각 저장되는 시퀀셜 영역을 적어도 하나 이상 포함하는 메모리 장치; 상기 시퀀셜 영역에 저장될 데이터를 각각 임시로 저장하는 시퀀셜 버퍼; 상기 시퀀셜 영역에 대응되는 논리 어드레스들 중 데이터가 저장될 논리 어드레스를 나타내는 쓰기 포인터 정보 및 상기 시퀀셜 영역에 상기 시퀀셜 버퍼의 할당 여부를 나타내는 영역 상태정보를 포함하는 메타 데이터를 저장하는 메타 버퍼; 및 상기 메타 데이터를 기초로 상기 호스트로부터 수신한 제1 커맨드에 응답하여 상기 시퀀셜 영역에 데이터를 저장하는 쓰기 동작을 수행하는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는, 상기 제1 커맨드에 응답하여 쓰기 동작이 수행된 시퀀셜 영역에 대응되는 상기 쓰기 포인터 정보 및 상기 영역 상태정보를 포함하는 저널 데이터를 생성하고, 상기 저널 데이터가 존재하는 시퀀셜 영역에 대한 제2 커맨드에 응답하여 상기 저널 데이터를 업데이트 할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은, 호스트로부터 제공된 연속된 논리 어드레스들에 대응되는 데이터가 각각 저장되는 시퀀셜 영역을 적어도 하나 이상 포함하는 메모리 장치; 상기 시퀀셜 영역에 저장될 데이터를 각각 임시로 저장하는 시퀀셜 버퍼; 상기 시퀀셜 영역에 대응되는 논리 어드레스들 중 데이터가 저장될 논리 어드레스를 나타내는 쓰기 포인터 정보 및 상기 시퀀셜 영역에 상기 시퀀셜 버퍼의 할당 여부를 나타내는 영역 상태정보를 포함하는 메타 데이터를 저장하는 메타 버퍼; 및 상기 메타 데이터를 기초로 상기 호스트로부터 수신한 제1 커맨드에 응답하여 상기 시퀀셜 영역에 데이터를 저장하는 쓰기 동작을 수행하고, 상기 제1 커맨드에 응답하여 쓰기 동작이 수행된 시퀀셜 영역에 대응되는 상기 쓰기 포인터 정보 및 상기 영역 상태정보를 포함하는 저널 데이터를 생성하고, 상기 메모리 장치에 저장된 제1 메타 데이터와 갑작스러운 전원 오프 발생시 상기 메모리 장치에 저장된 상기 저널 데이터를 기초로 상기 갑작스러운 전원 오프 발생시 상기 메타 버퍼에 저장된 제2 메타 데이터를 복구하는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는, 상기 저널 데이터가 존재하는 시퀀셜 영역에 대한 제2 커맨드에 응답하여 상기 저널 데이터를 업데이트 할 수 있다.
본 발명의 실시 예에 따른 호스트로부터 제공된 연속된 논리 어드레스들에 대응되는 데이터가 각각 저장되는 시퀀셜 영역을 적어도 하나 이상 포함하는 메모리 장치, 상기 시퀀셜 영역에 저장될 데이터를 각각 임시로 저장하는 시퀀셜 버퍼, 상기 시퀀셜 영역에 대응되는 논리 어드레스들 중 데이터가 저장될 논리 어드레스를 나타내는 쓰기 포인터 정보 및 상기 시퀀셜 영역에 상기 시퀀셜 버퍼의 할당 여부를 나타내는 영역 상태정보를 포함하는 메타 데이터를 저장하는 메타 버퍼 및 상기 메타 데이터를 기초로 상기 호스트로부터 수신한 제1 커맨드에 응답하여 상기 시퀀셜 영역에 데이터를 저장하는 쓰기 동작을 수행하는 메모리 컨트롤러를 포함하는 메모리 시스템의 동작방법에 있어서, 상기 제1 커맨드에 응답하여 쓰기 동작이 수행된 시퀀셜 영역에 대응되는 상기 쓰기 포인터 정보 및 상기 영역 상태정보를 포함하는 저널 데이터를 생성하는 단계; 및 상기 저널 데이터가 존재하는 시퀀셜 영역에 대한 제2 커맨드에 응답하여 상기 저널 데이터를 업데이트 하는 단계를 포함할 수 있다.
본 기술에 따르면 시퀀셜 영역 별로 저널을 관리하는 메모리 시스템 및 동작방법이 제공될 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
도 4는 시퀀셜 영역에 수행되는 쓰기 동작을 설명하기 위한 도면이다.
도 5는 복수의 시퀀셜 버퍼들에 저장된 데이터가 복수의 시퀀셜 영역들 각각에 저장되는 동작을 설명하기 위한 도면이다.
도 6는 본 발명의 실시 예에 따른 저널 데이터 업데이트 방법을 설명하기 위한 블록도 이다.
도 7은 본 발명의 실시 예에 따른 저널 데이터 업데이트 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 실시 예에 따른 갑작스러운 전원 오프 발생시 동작을 설명하기 위한 설명하기 위한 도면이다.
도 9는 본 발명의 실시 예에 따른 갑작스러운 전원 오프 발생시 메타 데이터 복구 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 저널 데이터 업데이트 방법을 설명하기 위한 순서도이다.
도 11은 본 발명의 실시 예에 따른 갑작스러운 전원 오프 발생시 메타 데이터 복구 방법을 설명하기 위한 순서도이다.
도 12는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 13은 도 12의 컨트롤러의 구성을 예시적으로 나타낸 도면이다.
도 14는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 15는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 16은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 나타낸 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(50)은 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 시스템(50)은 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
메모리 시스템(50)은 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 메모리 시스템(50)은 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
메모리 시스템(50)은 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 메모리 시스템(50)은 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이(미도시)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory; RRAM), 상변화 메모리(phase-change random access memory; PRAM), 자기저항 메모리(magnetoresistive random access memory; MRAM), 강유전체 메모리(ferroelectric random access memory; FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory; STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 프로그램 동작, 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 저장할 수 있다. 본 발명에서, 데이터를 저장하는 동작은 프로그램 동작 또는 쓰기 동작이라고 표현될 수 있다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 리드할 수 있다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 수 있다.
실시 예에서, 메모리 장치(100)는 복수의 플래인들을 포함할 수 있다. 플래인은 독립적으로 동작을 수행할 수 있는 단위일 수 있다. 예를 들어, 메모리 장치(100)는 2개, 4개 또는 8개의 플래인들을 포함할 수 있다. 복수의 플래인들은 독립적으로 프로그램 동작, 리드 동작 또는 소거 동작을 각각 동시에 수행할 수 있다.
실시 예에서, 메모리 장치(100)는 시퀀셜 영역을 포함할 수 있다. 시퀀셜 영역은 논리 블록 어드레스(Logical Block Address; LBA)들이 연속되는 영역일 수 있다. 메모리 컨트롤러(200)는 시퀀셜 영역에 데이터를 저장하는 쓰기 동작을 수행할 수 있다. 시퀀셜 영역에 저장된 데이터의 논리 블록 어드레스(Logical Block Address; LBA)들은 연속적일 수 있다. 메모리 장치(100)는 서로 다른 크기의 시퀀셜 영역들을 복수 개 포함할 수 있다. 메모리 장치(100)는 시퀀셜 영역 단위로 나뉘어서 사용될 수 있다.
복수의 시퀀셜 영역들은 시퀀셜 영역에서 쓰기 동작이 가능한 액티브 영역과 시퀀셜 영역에서 쓰기 동작이 불가능한 인액티브 영역을 포함할 수 있다. 액티브 영역은 시퀀셜 버퍼가 할당된 오픈 영역과 시퀀셜 버퍼가 할당되지 않은 클로즈드 영역을 포함할 수 있다. 시퀀셜 버퍼는 시퀀셜 영역에 저장될 데이터를 저장하는 버퍼 메모리일 수 있다. 인액티브 영역은 시퀀셜 영역에 데이터가 저장되지 않은 엠티 영역과 시퀀셜 영역에 데이터가 저장된 풀 영역을 포함할 수 있다.
메모리 컨트롤러(200)는 호스트(300)로부터 명시적으로 시퀀셜 영역을 오픈 영역으로 전환시키라는 명시적 오픈 커맨드를 수신할 수 있다. 메모리 컨트롤러(200)는 명시적 오픈 커맨드에 대응되는 시퀀셜 영역에 시퀀셜 버퍼를 할당할 수 있다. 메모리 컨트롤러(200)는 호스트(300)로부터 수신한 데이터를 시퀀셜 버퍼가 할당된 시퀀셜 영역에 순차적으로 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(300)로부터 명시적 오픈 커맨드 없이 시퀀셜 영역에 대한 식별 정보와 쓰기 동작을 지시하는 커맨드만을 수신할 수 있다. 메모리 컨트롤러(200)은 수신한 식별 정보에 대응되는 시퀀셜 영역에 시퀀셜 버퍼를 할당할 수 있다. 메모리 컨트롤러(200)는 호스트(300)로부터 수신한 데이터를 시퀀셜 버퍼가 할당된 시퀀셜 영역에 순차적으로 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(300)로부터 오픈 영역을 클로즈드 영역으로 전환시키라는 커맨드를 수신할 수 있다. 클로즈드 영역으로 전환된 시퀀셜 영역은 데이터가 저장되지 않을 수 있다. 메모리 컨트롤러(200)는 시퀀셜 영역에 할당할 시퀀셜 버퍼가 부족할 때, 오픈 영역들 중 적어도 하나의 오픈 영역을 선택하여 클로즈드 영역으로 전환할 수 있다.
메모리 컨트롤러(200)는 메모리 시스템(50)의 전반적인 동작을 제어할 수 있다.
메모리 시스템(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware; FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 펌웨어(FW)는 호스트(300)와의 통신을 제어하는 호스트 인터페이스 레이어(Host Interface Layer; HIL)를 포함하고, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100) 간의 통신을 제어하는 플래시 변환 레이어(Flash Translation Layer; FTL) 및 메모리 장치(100)와의 통신을 제어하는 플래시 인터페이스 레이어(Flash Interface Layer; FIL)를 포함할 수 있다.
메모리 컨트롤러(200)는 호스트(300)로부터 저장될 데이터와 논리 블록 어드레스(Logical Block Address; LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address; PBA)로 변환할 수 있다. 본 명세서에서 논리 블록 어드레스(LBA)와 “논리 어드레스” 또는 “논리적 어드레스”는 같은 의미로 사용될 수 있다. 본 명세서에서 물리 블록 어드레스(PBA)와 “물리 어드레스” 또는 “물리적 어드레스”는 같은 의미로 사용될 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스(PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 리드 동작 및 프로그램 동작들을 수행하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다. 또는 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들이 병렬적으로 동작하는 방식일 수 있다.
버퍼 메모리(미도시)는 호스트(300)로부터 제공된 데이터, 즉 메모리 장치(100)에 저장할 데이터를 임시로 저장하거나, 메모리 장치(100)로부터 리드된 데이터를 임시로 저장할 수 있다. 실시 예에서, 버퍼 메모리(미도시)는 휘발성 메모리 장치일 수 있다. 예를 들어, 버퍼 메모리(미도시)는 동적 랜덤 엑세스 메모리(Dynamic Random Access Memory; DRAM) 또는 정적 랜덤 엑세스 메모리(Static Random Access Memory; SRAM)일 수 있다. 본 발명에서 버퍼 메모리와 버퍼는 같은 의미로 사용될 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 메모리 시스템(50)과 통신할 수 있다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 전압 생성부(150) 및 전류 센싱 회로(160)를 포함한다. 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성부(150) 및 전류 센싱 회로(160)를 제어 로직(140)이 제어하는 주변회로 라고 할 수 있다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다. 본 명세서에서, 하나의 워드 라인에 연결된 메모리 셀들을 하나의 "물리 페이지"로 지칭할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 "읽기 회로(read circuit)"로 동작하고, 쓰기 동작시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태(Program state)에 따라 흐르는 전류량이 변화되는 것을 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다. 본 명세서에서, 쓰기 회로의 쓰기 동작은 메모리 셀들에 데이터를 저장하는 프로그램 동작과 동일한 의미로 사용될 수 있다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다. 본 발명의 실시 예에 따라 읽기 및 쓰기 회로(130)는 페이지 버퍼일 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성부(150) 및 전류 센싱 회로(160)에 연결된다. 제어 로직(140)은 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
한편, 제어 로직(140)은, 전류 센싱 회로(160)로부터 수신되는 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 특정 타겟 프로그램 상태(target program state)에 대한 검증 동작이 패스되었는지 또는 페일되었는지 여부를 판단할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작 시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
전류 센싱 회로(160)는, 검증 동작 시 제어 로직(140)으로부터 수신되는 허용 비트(VRY_BTI<#>)에 응답하여 기준 전류 및 기준 전압을 생성할 수 있다. 생성된 기준 전압과 읽기 및 쓰기 회로(130)에 포함된 페이지 버퍼들(PB1~PBm)로부터 수신되는 센싱 전압(VPB)을 비교하거나, 또는 생성되는 기준 전류와 읽기 및 쓰기 회로(130)에 포함된 페이지 버퍼들(PB1~PBm)로부터 수신되는 센싱 전류를 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성부(150) 및 전류 센싱 회로(160)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변회로"로서 기능할 수 있다. 주변회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 3은 도 2의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
메모리 블록(BLKz)은 도 2의 메모리 블록들(BLK1~BLKz)중 어느 하나의 메모리 블록(BLKz)을 나타낸 도면이다.
도 3을 참조하면, 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 복수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKz)은 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(MC1~MC16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 복수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKz)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다.
하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 4는 시퀀셜 영역에 수행되는 쓰기 동작을 설명하기 위한 도면이다.
도 4를 참조하면, 시퀀셜 영역에 복수의 페이지들이 포함될 수 있다. 이웃하는 페이지들에 할당되는 논리 어드레스들은 연속적일 수 있다. 메모리 컨트롤러는 호스트로부터 제공된 데이터를 시퀀셜 영역에 포함되는 복수의 페이지들 각각에 저장하는 쓰기 동작을 수행할 수 있다. 저장된 데이터의 논리 어드레스들은 연속적일 수 있다. 저장된 데이터는 시퀀셜 영역에 저장되기 전에 시퀀셜 버퍼에 저장될 수 있다.
쓰기 포인터(write pointer; wp)는 시퀀셜 영역 내에서 데이터가 저장되는 논리 어드레스들(LBA0, LBA1, LBA2, LBA3, LBA4, LBA5, LBA6 등)중 하나의 논리 어드레스를 지시할 수 있다. 쓰기 포인터(write pointer; wp)에 의해 지시되는 논리 어드레스에 대한 정보를 쓰기 포인터 정보라고 할 수 있다. 메모리 컨트롤러는 쓰기 포인터(write pointer; wp)가 지시하는 논리 어드레스에 대응되는 페이지에 데이터를 저장할 수 있다. 데이터가 저장된 페이지는 빗금 친 공간으로 도시되고, 데이터가 저장되지 않은 페이지는 빈 공간으로 도시될 수 있다. 시퀀셜 영역은 오픈 영역일 수 있다. 메모리 컨트롤러가 쓰기 동작을 수행할 때마다 쓰기 포인터(write pointer; wp)는 지시하는 논리 어드레스가 증가될 수 있다.
단계1(Step1)은 데이터가 저장되지 않은 시퀀셜 영역을 나타낼 수 있다. 메모리 컨트롤러는 시퀀셜 영역에 데이터를 논리 어드레스 0번(LBA0)부터 저장하므로, 쓰기 포인터(wp)는 논리 어드레스 0번을 지시할 수 있다.
단계2(Step2)는 논리 어드레스 0번(LBA0)부터 2번(LBA2)에 대응되는 페이지에 데이터가 저장된 시퀀셜 영역을 나타낼 수 있다. 데이터가 논리 어드레스 2번(LBA2)에 저장되면, 쓰기 포인터(wp)는 다음 논리 어드레스인 논리 어드레스 3번(LBA3)을 지시할 수 있다.
단계3(Step3)은 논리 어드레스 0번(LBA0)부터 논리 어드레스 5번(LBA5)에 대응되는 페이지에 데이터가 저장된 시퀀셜 영역을 나타낼 수 있다. 메모리 컨트롤러는 쓰기 포인터(wp)가 지시하는 시퀀셜 영역에 데이터를 논리 어드레스 3번(LBA3)부터 데이터를 순차적으로 저장할 수 있다. 논리 어드레스 5번(LBA5)까지 데이터가 저장되면, 쓰기 포인터(wp)는 논리 어드레스 6번(LBA6)을 지시할 수 있다.
단계3(Step3) 이후에도 호스트로부터 수신하는 커맨드에 따라, 쓰기 포인터(wp)가 지시하는 논리 어드레스에 따라 데이터가 순차적으로 저장될 수 있다. 단계1(Step1), 단계2(Step2), 단계3(Step3)은 순차적으로 진행될 수 있다. 쓰기 동작이 진행됨에 따라(Step1, Step2, Step3) 데이터가 시퀀셜 영역에 순차적으로 저장될 수 있다.
도 5는 복수의 시퀀셜 버퍼들에 저장된 데이터가 복수의 시퀀셜 영역들 각각에 저장되는 동작을 설명하기 위한 도면이다.
도 5를 참조하면, 복수의 시퀀셜 버퍼에 저장된 데이터가 복수의 시퀀셜 영역에 저장될 수 있다. 메모리 컨트롤러는 시퀀셜 영역에 쓰기 동작에 필요한 시퀀셜 버퍼를 할당할 수 있다. 도 5에서는 설명의 편의를 위하여 시퀀셜 영역들과 시퀀셜 버퍼들의 개수를 각각 4개로 도시되었으나, 시퀀셜 영역들과 시퀀셜 버퍼들의 개수는 이에 한정되지 않는다. 복수의 시퀀셜 버퍼들(501, 503, 505, 507)은 복수의 시퀀셜 영역들(511, 513, 515, 517)에 각각 대응될 수 있다.
예를 들어, 시퀀셜 버퍼(501)은 시퀀셜 영역(511)에 대응될 수 있고, 시퀀셜 버퍼(503)은 시퀀셜 영역(513)에 대응될 수 있다. 시퀀셜 버퍼(505)은 시퀀셜 영역(515)에 대응될 수 있고, 시퀀셜 버퍼(507)은 시퀀셜 영역(517)에 대응될 수 있다. 시퀀셜 버퍼들(501, 503, 505, 507)에는 호스트로부터 제공된 연속된 논리 어드레스들에 대응되는 데이터가 각각 저장될 수 있다. 시퀀셜 버퍼에 저장된 데이터가 순차적으로 시퀀셜 영역에 저장되는 동작은 도 4의 설명에 대응될 수 있다.
시퀀셜 버퍼에 저장된 데이터는 시퀀셜 영역은 프로그램이 가능한 데이터의 최소 크기 단위인 최적 쓰기 크기(Optical Write Size; OWS)를 만족해야 시퀀셜 영역에 저장될 수 있다. 예를 들어, 최적 쓰기 크기(Optical Write Size; OWS)는 96Kb 또는 192Kb 일 수 있다.
도 5는 최적 쓰기 크기(Optical Write Size; OWS)가 다른 시퀀스 영역들을 나타낼 수 있다. 예를 들어, 시퀀셜 영역(511)은 최적 쓰기 크기(Optical Write Size; OWS)가 3개의 논리 어드레스들에 저장되는 데이터의 크기에 대응되고, 시퀀셜 영역(513)은 최적 쓰기 크기(Optical Write Size; OWS)가 6개의 논리 어드레스들에 저장되는 데이터의 크기에 대응될 수 있다. 시퀀셜 영역(515)은 최적 쓰기 크기(Optical Write Size; OWS)가 5개의 논리 어드레스들에 저장되는 데이터의 크기에 대응되고, 시퀀셜 영역(517)은 최적 쓰기 크기(Optical Write Size; OWS)가 11개의 논리 어드레스들에 저장되는 데이터의 크기에 대응될 수 있다. 시퀀셜 버퍼들(501, 503, 505, 507)에 시퀀셜 영역들(511, 513, 515, 517) 각각에 대한 최적 쓰기 크기(Optical Write Size; OWS) 이상의 데이터가 저장되어 있으므로, 메모리 컨트롤러는 시퀀셜 버퍼들(501, 503, 505, 507)에 저장되어 있는 데이터를 시퀀셜 영역들(511, 513, 515, 517)에 저장할 수 있다.
메모리 컨트롤러는 시퀀셜 버퍼(501)에 저장된 데이터를 시퀀셜 영역(511)의 논리 어드레스 0번, 논리 어드레스 1번 및 논리 어드레스 2번에 대응되도록 저장할 수 있다. 메모리 컨트롤러는 시퀀셜 버퍼(503)에 저장된 데이터를 시퀀셜 영역(513)의 논리 어드레스 0번, 논리 어드레스 1번, 논리 어드레스 2번, 논리 어드레스 3번, 논리 어드레스 4번 및 논리 어드레스 5번에 대응되도록 저장할 수 있다. 메모리 컨트롤러는 시퀀셜 버퍼(505)에 저장된 데이터를 시퀀셜 영역(515)의 논리 어드레스 0번, 논리 어드레스 1번, 논리 어드레스 2번, 논리 어드레스 3번 및 논리 어드레스 4번에 대응되도록 저장할 수 있다. 메모리 컨트롤러는 시퀀셜 버퍼(507)에 저장된 데이터를 시퀀셜 영역(517)의 논리 어드레스 0번, 논리 어드레스 1번, 논리 어드레스 2번, 논리 어드레스 3번, 논리 어드레스 4번, 논리 어드레스 5번, 논리 어드레스 6번, 논리 어드레스 7번, 논리 어드레스 8번, 논리 어드레스 9번 및 논리 어드레스 10번에 대응되도록 저장할 수 있다.
반대로, 시퀀셜 영역들(501, 503, 505, 507)의 최적 쓰기 크기(Optical Write Size; OWS)가 동일할 수 있다. 예를 들어, 시퀀셜 영역들(501, 503, 505, 507)의 최적 쓰기 크기(Optical Write Size; OWS)가 5개의 논리 어드레스들에 저장되는 데이터의 크기라고 가정될 수 있다. 이때, 시퀀셜 버퍼(501)에 저장된 데이터의 크기가 최적 쓰기 크기(Optical Write Size; OWS)보다 적은 제0 시퀀셜 영역(Z0)에는 데이터가 저장되지 않을 수 있다. 나머지 시퀀셜 버퍼들(503, 505, 507)에 저장된 데이터의 크기는 최적 쓰기 크기(Optical Write Size; OWS)보다 크므로, 제1 시퀀셜 영역(Z1), 제2 시퀀셜 영역(Z2) 및 제3 시퀀셜 영역(Z3)에는 데이터가 저장될 수 있다. 제0 시퀀셜 영역(Z0)에는 데이터가 저장되지 않은 도 4의 단계1(Step1)에 대응될 수 있다. 제1 시퀀셜 영역(Z1) 및 제2 시퀀셜 영역(Z2)은 도 5의 시퀀셜 영역(515)에 대응될 수 있다. 제3 시퀀셜 영역(Z3)은 도 5에 도시되지 않았으나, 10개의 논리 어드레스들(논리 어드레스 0번, 논리 어드레스 1번, 논리 어드레스 2번, 논리 어드레스 3번, 논리 어드레스 4번, 논리 어드레스 5번, 논리 어드레스 6번, 논리 어드레스 7번, 논리 어드레스 8번 및 논리 어드레스 9번)에 데이터가 저장된 시퀀셜 영역에 대응될 수 있다.
도 6는 본 발명의 실시 예에 따른 저널 데이터 업데이트 방법을 설명하기 위한 블록도 이다.
도 6을 참조하면, 메모리 컨트롤러(200)는 호스트(300)으로부터 동작 커맨드 및 메모리 장치(100)에 저장할 데이터를 수신할 수 있다. 메모리 컨트롤러(200)는 메모리 장치(100)에 저장할 데이터를 버퍼 메모리(400)에 임시로 저장할 수 있다.
실시 예에서, 메모리 장치(100)는 크기가 서로 다른 시퀀셜 영역들을 포함할 수 있다. 시퀀셜 영역들은 복수의 물리적인 블록들을 포함할 수 있다. 시퀀셜 영역들 각각에 데이터가 저장될 수 있고, 시퀀셜 영역들 각각에 연속된 논리 어드레스들이 할당될 수 있다.
메모리 장치(100)은 호스트(300)으로부터 제공된 연속된 논리 어드레스들에 대응되는 데이터가 각각 저장되는 시퀀셜 영역을 적어도 하나 이상 포함할 수 있다. 시퀀셜 영역은 복수의 물리적인 블록들을 포함할 수 있다. 도 5의 설명을 참조하면, 시퀀셜 영역의 최적 쓰기 크기(Optical Write Size; OWS) 이상의 데이터가 시퀀셜 버퍼(410)에 저장될 때, 메모리 컨트롤러(200)가 시퀀셜 영역에 데이터를 저장할 수 있다. 본 발명의 실시 예에서, 메모리 장치(100)는 버퍼 메모리(400)에 저장된 데이터의 일부를 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(300)으로부터 수신한 제1 커맨드에 응답하여 시퀀스 영역에 데이터를 저장하는 쓰기 동작을 수행할 수 있다. 메모리 컨트롤러(200)은 저널 관리부(210) 및 메타 데이터 관리부(220)를 더 포함할 수 있다. 메모리 컨트롤러(200)는 제1 커맨드에 응답하여 쓰기 동작이 수행된 시퀀셜 영역에 대응되는 저널 데이터를 생성할 수 있다.
저널 데이터는 시퀀셜 영역에 대응되는 논리 어드레스들 중 데이터가 저장될 논리 어드레스를 나타내는 쓰기 포인터 정보 및 시퀀셜 영역에 시퀀셜 버퍼(410)의 할당 여부를 나타내는 영역 상태정보를 포함할 수 있다. 쓰기 포인터 정보는 도 4의 쓰기 포인터(Wp)에 대한 정보에 대응될 수 있다. 영역 상태정보는 시퀀셜 영역이 오픈 영역임을 지시하는 정보이거나 또는 시퀀셜 영역이 클로즈드 영역임을 지시하는 정보일 수 있다.
메모리 컨트롤러(200)는 저널 데이터가 존재하는 시퀀셜 영역에 대한 제2 커맨드에 응답하여 저널 데이터를 업데이트 할 수 있다. 메모리 컨트롤러(200)는 저널 데이터가 존재하는 시퀀셜 영역에 대해서는 새로운 저널 데이터를 생성하지 않고, 기존의 저널 데이터를 업데이트 할 수 있다. 업데이트 된 저널 데이터는 쓰기 포인터 정보 또는 영역 상태정보가 변경될 수 있다.
저널 관리부(210)는 호스트(300)로부터 수신한 제2 커맨드에 응답하여 쓰기 동작이 수행될 때, 저널 데이터에 포함된 쓰기 포인터 정보를 변경할 수 있다. 쓰기 동작이 수행될 때, 시퀀셜 영역에 최적 쓰기 크기(Optical Write Size; OWS)에 대응하는 데이터가 저장될 수 있다. 이때 쓰기 포인터가 지시하는 논리 어드레스가 변경되므로, 저널 관리부(210)는 저널 데이터에 포함된 쓰기 포인터 정보를 변경할 수 있다.
저널 관리부(210)는 호스트(300)로부터 수신한 제2 커맨드에 응답하여 시퀀셜 버퍼(410)의 할당 여부가 달라질 때, 저널 데이터에 포함된 영역 상태정보를 변경할 수 있다. 예를 들어, 시퀀셜 영역에 할당된 시퀀셜 버퍼(410)이 해제될 수 있다. 저널 관리부(210)는 저널 데이터에 포함된 영역 상태정보를 오픈 영역을 지시하는 정보에서 클로즈드 영역을 지시하는 정보로 변경할 수 있다. 변경된 영역 상태정보에 따라, 시퀀셜 영역에 쓰기 동작이 종료될 수 있다.
메타 데이터 관리부(220)는 호스트(300)으로부터 수신한 제1 커맨드에 응답하여 시퀀스 영역에 대한 메타 데이터를 생성할 수 있다. 메타 데이터에는 쓰기 포인터 정보 및 영역 상태정보가 포함될 수 있다. 메타 데이터 관리부(220)는 호스트(300)로부터 수신한 제2 커맨드에 응답하여 쓰기 동작이 수행될 때, 메타 데이터에 포함된 쓰기 포인터 정보를 변경할 수 있다. 메타 데이터 관리부(220)는 호스트(300)로부터 수신한 제2 커맨드에 응답하여 시퀀셜 영역의 상태가 변경될 때, 메타 데이터에 포함된 영역 상태정보를 변경할 수 있다.
저널 관리부(210) 및 메타 데이터 관리부(220)는 메모리 장치(100)에 데이터를 저장할 수 있다. 구체적으로, 저널 관리부(210)는 저널 데이터의 크기가 미리 결정된 값을 초과하면 메모리 장치(100)에 저널 데이터를 저장할 수 있다. 메타 데이터 관리부(220)는 메타 데이터의 크기가 미리 결정된 값을 초과하면 메모리 장치(100)에 메타 데이터를 저장할 수 있다. 본 발명의 다른 실시 예에서는, 저널 관리부(210)는 미리 결정된 시간 간격에 따라 메모리 장치(100)에 저널 데이터를 저장할 수 있다. 메타 데이터 관리부(220)는 미리 결정된 시간 간격에 따라 메모리 장치(100)에 메타 데이터를 저장할 수 있다.
버퍼 메모리(400)은 메모리 장치(100)에 저장될 데이터를 임시적으로 저장할 수 있다. 버퍼 메모리(400)은 시퀀셜 버퍼(410), 메타 버퍼(420) 및 저널 버퍼(430)을 더 포함할 수 있다.
시퀀셜 버퍼(410)는 시퀀셜 영역에 저장될 데이터를 각각 임시로 저장할 수 있다. 시퀀셜 버퍼(410)는 도 5의 시퀀셜 버퍼들(501, 503, 505, 507)에 대한 설명에 대응될 수 있다. 메모리 컨트롤러(200)는 메모리 장치(100)에 포함되는 시퀀셜 영역에 데이터를 저장하기 전에 임시로 시퀀셜 버퍼(410)에 데이터를 저장할 수 있다.
메타 버퍼(420)는 시퀀셜 영역에 대응되는 쓰기 포인터 정보 및 영역 상태정보를 포함하는 메타 데이터를 저장할 수 있다. 메타 데이터 관리부(220)는 호스트(300)으로부터 수신한 제1 커맨드에 응답하여 생성한 메타 데이터를 메타 버퍼(420)에 저장할 수 있다. 그리고 메타 데이터 관리부(220)는 호스트(300)로부터 수신한 제2 커맨드에 응답하여 시퀀셜 영역에 대한 새로운 메타 데이터를 생성하거나 기존의 메타 데이터를 업데이트 할 수 있다.
저널 버퍼(430)는 시퀀셜 영역에 대응되는 쓰기 포인터 정보 및 영역 상태정보를 포함하는 저널 데이터를 저장할 수 있다. 저널 관리부(210)는 호스트(300)으로부터 수신한 제1 커맨드에 응답하여 생성한 저널 데이터를 저널 버퍼(430)에 저장하고, 호스트(300)로부터 수신한 제2 커맨드에 응답하여 시퀀셜 영역에 대한 저널 데이터를 업데이트 할 수 있다. 저널 관리부(210)는 메타 버퍼(420)에 저장된 메타 데이터를 기초로 저널 데이터를 업데이트 할 수 있다.
예를 들어, 호스트(300)으로부터 수신한 제1 커맨드에 의하여 시퀀셜 영역에 메타 데이터와 저널 데이터가 생성될 수 있다. 그리고 호스트(300)으로부터 수신한 제2 커맨드에 쓰기 동작이 수행될 때, 쓰기 포인터가 지시하는 논리 어드레스는 시퀀셜 영역의 최적 쓰기 크기(Optical Write Size; OWS)에 대응하여 변경될 수 있다. 메타 데이터 관리부(220)는 변경된 쓰기 포인터 정보가 포함된 새로운 메타 데이터를 생성하거나 또는 메타 데이터에 포함되는 쓰기 포인터 정보를 업데이트할 수 있다. 이때, 저널 관리부(210)는 업데이트 된 메타 데이터를 기초로 저널 데이터에 포함된 쓰기 포인터 정보를 업데이트 할 수 있다. 시퀀셜 영역에 대응하는 영역 상태가 변경되는 경우에도 마찬가지로 메타 데이터와 저널 데이터가 업데이트 될 수 있다.
도 7은 본 발명의 실시 예에 따른 저널 데이터 업데이트 방법을 설명하기 위한 도면이다.
도 7을 참조하면, 저널 버퍼(710)에 저널 데이터(720, 721, 722, 723, 724)가 저장되어 있다. 빗금 친 부분은 저널 버퍼(710)에 저장된 저널 데이터(720, 721, 722, 723, 724)를 나타낼 수 있다. 저널 버퍼(710)의 빈 공간(725)는 저널 데이터가 저장되지 않은 공간을 나타낼 수 있다.
저널 데이터(720, 721, 722, 723, 724) 각각은 시퀀셜 영역들(Zone0, Zone1, Zone2, Zone3, Zone4)에 대응될 수 있다. 제2 시퀀셜 영역(Zone2)에 대응되는 저널 데이터(722)가 존재할 때, 제2 시퀀셜 영역에 대한 쓰기 동작이 수행될 수 있다. 쓰기 동작이 수행되면 제2 시퀀셜 영역에 쓰기 포인터 정보가 변경될 수 있다.
도 6을 참조하면, 메타 데이터 관리부(220)는 변경된 쓰기 포인터 정보를 포함하는 새로운 메타 데이터를 생성하거나 또는 기존의 메타 데이터에 포함되는 쓰기 포인터 정보를 변경할 수 있다. 그리고 저널 관리부(210)가 변경된 메타 데이터를 기초로 저널 데이터(722)에 포함된 쓰기 포인터 정보를 변경할 수 있다. 즉, 저널 관리부(210)가 저널 데이터(722)가 존재하는 제2 시퀀셜 영역(Zone2)에 대한 새로운 저널 데이터를 저널 버퍼(710)의 빈 공간(725)에 저장하는 것이 아니라, 저널 관리부(210)가 제2 시퀀셜 영역(Zone2)에 대응되는 저널 데이터(722)를 변경할 수 있다.
메모리 장치에 복수의 시퀀셜 영역들(Zone0, Zone1, Zone2, Zone3, Zone4)이 존재하는 경우, 저널 관리부(210)는 시퀀셜 영역들 각각에 대응하는 저널 데이터를 업데이트 할 수 있다. 저널 버퍼(710)의 빈 공간(725)는 다른 시퀀셜 영역(예를 들어, 제5 시퀀셜 영역)에 대한 저널 데이터가 저장될 수 있다.
도 8은 본 발명의 실시 예에 따른 갑작스러운 전원 오프 발생시 동작을 설명하기 위한 설명하기 위한 도면이다.
도 8을 참조하면, 갑작스러운 전원 오프(Sudden Power Off; SPO) 발생시, 저널 관리부(210)는 저널 버퍼(430)에 저장된 저널 데이터를 메모리 장치(100)에 저장할 수 있다. 도 6의 메타 버퍼(420)에 저장된 메타 데이터는 시퀀스 영역에 대한 복수의 메타 데이터를 포함하거나 또는 시퀀스 영역에 대한 추가적인 정보를 포함하므로, 저널 데이터에 비해 상대적으로 데이터의 사이즈가 클 수 있다. 따라서, 갑작스러운 전원 오프(Sudden Power Off; SPO)가 발생할 때 메타 데이터가 메모리 장치(100)에 저장될 수 없다. 저널 버퍼(430)에 저장된 저널 데이터는 시퀀셜 영역에 대한 가장 최신 정보만을 포함하므로, 메모리 장치(100)에 저장될 데이터의 크기가 작을 수 있다. 따라서, 갑작스러운 전원 오프(Sudden Power Off; SPO)가 발생할 때 저널 데이터가 메모리 장치(100)에 저장될 수 있다.
갑작스러운 전원 오프(Sudden Power Off; SPO) 발생에 대응하여 메모리 장치(100)에 저장된 저널 데이터는 갑작스러운 전원 오프(Sudden Power Off; SPO) 발생시, 메타 버퍼(420)에 포함된 메타 데이터를 복구하는데 사용될 수 있다.
도 9는 본 발명의 실시 예에 따른 갑작스러운 전원 오프(Sudden Power Off; SPO) 발생시 메타 데이터 복구 방법을 설명하기 위한 도면이다.
도 9를 참조하면, 메타 데이터 관리부(220)는 메모리 장치(100)에 저장된 메타 데이터(910)와 저널 데이터(920)를 기초로 갑작스러운 전원 오프(Sudden Power Off; SPO) 발생시 메타 버퍼(420)에 포함된 메타 데이터를 복구할 수 있다. 여기서, 메모리 장치(100)에 저장된 메타 데이터(910)는 메타 데이터 관리부(220)가 갑작스러운 전원 오프(Sudden Power Off; SPO) 발생 전에 메타 데이터의 크기가 미리 결정된 값을 초과한 것에 대응하여 메모리 장치(100)에 저장한 메타 데이터를 의미할 수 있다. 그리고 메모리 장치(100)에 저장된 저널 데이터(920)은 갑작스러운 전원 오프(Sudden Power Off; SPO) 발생에 대응하여 도 8의 저널 관리부(210)가 저널 버퍼(430)에 저장된 저널 데이터를 전원이 완전히 오프되기 전에 메모리 장치(100)에 저장한 저널 데이터를 의미할 수 있다. 즉, 저널 데이터(920)에는 메타 데이터(910)이 저장된 이후부터 갑작스러운 전원 오프(Sudden Power Off; SPO) 발생 전까지의 히스토리가 반영될 수 있다.
메타 데이터 관리부(220)는 메모리 장치(100)에 저장된 메타 데이터(910)에 포함된 쓰기 포인터 정보인 제1 쓰기 포인터 정보가 메모리 장치(100)에 저장된 저널 데이터(920)에 포함된 쓰기 포인터 정보인 제2 쓰기 포인터 정보와 다를 때, 메타 데이터 관리부(220)는 제1 쓰기 포인터 정보를 제2 쓰기 포인터 정보로 변경할 수 있다. 그리고 메타 데이터 관리부(220)는 메모리 장치(100)에 저장된 메타 데이터(910)에 포함된 영역 상태정보인 제1 영역 상태정보가 메모리 장치(100)에 저장된 저널 데이터(920)에 포함된 영역 상태정보인 제2 영역 상태정보와 다를 때, 메타 데이터 관리부(220)는 제1 영역 상태정보를 제2 영역 상태정보로 변경할 수 있다. 메타 데이터 관리부(220)는 변경된 메타 데이터를 메타 버퍼(420)에 저장할 수 있다.
메타 데이터 관리부(220)는 가장 최신 정보인 저널 데이터(920)를 메모리 장치(100)에 저장된 메타 데이터(910)에 반영하여 갑작스러운 전원 오프(Sudden Power Off; SPO)가 발생할 때 메타 버퍼(420)에 저장되어 있던 메타 데이터를 복구할 수 있다. 도 7을 참조하면, 시퀀셜 영역들(Zone0, Zone1, Zone2, Zone3, Zone4)에 대한 메타 데이터와 저널 데이터가 생성될 수 있다. 메타 데이터는 메타 버퍼에 저장되고, 저널 데이터는 저널 버퍼(710)에 저장될 수 있다. 그리고 메타 버퍼에 저장된 메타 데이터의 크기가 미리 결정된 값을 초과하면 메모리 장치(100)에 저장될 수 있다.
메모리 장치(100)에 메타 데이터(910)이 저장된 이후에 제2 시퀀셜 영역(Zone2)에 대한 쓰기 동작이 수행될 수 있다. 제2 시퀀셜 영역(Zone2)에 대한 쓰기 동작이 수행될 때, 제2 시퀀셜 영역(Zone2)에 대한 메타 데이터 및 저널 데이터(722)가 변경될 수 있다. 저널 데이터(722)가 업데이트 된 이후, 갑작스러운 전원 오프(Sudden Power Off; SPO)가 발생될 수 있다. 갑작스러운 전원 오프(Sudden Power Off; SPO) 발생에 대응하여 저널 관리부(210)는 메모리 장치(100)에 저널 데이터(920)을 저장할 수 있다.
메모리 장치(100)에 저장된 메타 데이터(910)에는 제2 시퀀셜 영역(Zone2)에 대한 쓰기 동작의 수행 결과가 반영되지 않지만, 메모리 장치(100)에 저장된 저널 데이터(920)에는 제2 시퀀셜 영역(Zone2)에 대한 쓰기 동작의 수행 결과가 반영될 수 있다. 따라서, 메타 데이터 관리부(220)는 가장 최신 정보인 저널 데이터(920)를 메모리 장치(100)에 저장된 메타 데이터(910)에 반영하여 갑작스러운 전원 오프(Sudden Power Off; SPO)가 발생할 때 메타 버퍼(420)에 저장되어 있던 메타 데이터를 복구할 수 있다.
도 9에서, 갑작스러운 전원 오프(Sudden Power Off; SPO)가 발생하기 이전에 메모리 장치(100)에 저장된 메타 데이터(910)는 제1 메타 데이터라고 할 수 있고, 갑작스러운 전원 오프(Sudden Power Off; SPO)가 발생할 때 메타 버퍼(420)에 저장된 메타 데이터는 제2 메타 데이터라고 할 수 있다. 본 발명의 다른 실시 예에 따르면, 메모리 컨트롤러는 메모리 장치에 저장된 제1 메타 데이터(910)와 갑작스러운 전원 오프(Sudden Power Off; SPO) 발생에 대응하여 메모리 장치(100)에 저장된 저널 데이터(920)를 기초로 제2 메타 데이터를 복구할 수 있다. 메모리 컨트롤러는 갑작스러운 전원 오프(Sudden Power Off; SPO) 발생 전까지 저널 데이터가 존재하는 시퀀셜 영역에 대한 제2 커맨드에 응답하여 저널 데이터를 업데이트 할 수 있다. 메타 데이터 관리부(220)는 메모리 장치(100)에 저장된 제1 메타 데이터(910)에 포함된 쓰기 포인터 정보인 제1 쓰기 포인터 정보가 메모리 장치(100)에 저장된 저널 데이터(920)에 포함된 쓰기 포인터 정보인 제2 쓰기 포인터 정보와 다를 때, 메타 데이터 관리부(220)는 제1 쓰기 포인터 정보를 제2 쓰기 포인터 정보로 변경할 수 있다. 그리고 메타 데이터 관리부(220)는 메모리 장치(100)에 저장된 제1 메타 데이터(910)에 포함된 영역 상태정보인 제1 영역 상태정보가 메모리 장치(100)에 저장된 저널 데이터(920)에 포함된 영역 상태정보인 제2 영역 상태정보와 다를 때, 메타 데이터 관리부(220)는 제1 영역 상태정보를 제2 영역 상태정보로 변경할 수 있다. 메타 데이터 관리부(220)는 변경된 제1 메타 데이터를 메타 버퍼(420)에 저장할 수 있다. 변경된 제1 메타 데이터는 제2 메타 데이터와 동일할 수 있다.
도 10은 본 발명의 실시 예에 따른 저널 데이터 업데이트 방법을 설명하기 위한 순서도이다.
도 10을 참조하면, 메모리 컨트롤러(200)가 호스트(300)로부터 커맨드를 수신하여 시퀀셜 영역에 데이터를 저장하는 쓰기 동작을 수행할 수 있다. 쓰기 동작에 대응하여 저널 데이터가 생성되거나 또는 업데이트 될 수 있다. 도 10에서 수행되는 동작은 도 6 및 도 7의 설명에 대응될 수 있다.
S1001 단계에서, 메모리 컨트롤러(200)는 호스트(300)으로부터 시퀀셜 영역에 데이터를 저장하는 쓰기 동작을 지시하는 제1 커맨드를 수신할 수 있다. S1003 단계에서, 제1 커맨드를 수신한 메모리 컨트롤러(200)는 제1 커맨드에 응답하여 쓰기 동작이 수행된 시퀀셜 영역에 대응되는 메타 데이터를 생성할 수 있다. 메타 데이터는 시퀀셜 영역에 대응되는 논리 어드레스들 중 데이터가 저장될 논리 어드레스를 나타내는 쓰기 포인터 정보 및 시퀀셜 영역에 시퀀셜 버퍼의 할당 여부를 나타내는 영역 상태정보를 포함할 수 있다.
S1005 단계에서 제1 커맨드를 수신한 메모리 컨트롤러(200)는 제1 커맨드에 응답하여 쓰기 동작이 수행된 시퀀셜 영역에 대응되는 저널 데이터를 생성할 수 있다. 저널 데이터는 메모리 컨트롤러(200)이 생성한 메타 데이터를 기초로 생성될 수 있다.
S1007 단계에서, 메모리 컨트롤러(200)는 호스트(300)으로부터 저널 데이터가 존재하는 시퀀셜 영역에 대한 제2 커맨드 수신여부를 판단할 수 있다. 메모리 컨트롤러(200)가 제2 커맨드를 수신하지 않으면 메모리 시스템의 동작은 종료될 수 있다. 메모리 컨트롤러(200)가 제2 커맨드를 수신하면 S1009 단계가 수행될 수 있다.
S1009 단계에서, 메모리 컨트롤러(200)는 메모리 컨트롤러(200)는 저널 데이터가 존재하는 시퀀셜 영역에 대한 제2 커맨드에 응답하여 저널 데이터를 업데이트 할 수 있다. 메모리 컨트롤러(200)는 저널 데이터가 존재하는 시퀀셜 영역에 대해서는 새로운 저널 데이터를 생성하지 않고, 기존의 저널 데이터를 업데이트 할 수 있다. 업데이트 된 저널 데이터는 쓰기 포인터 정보 또는 영역 상태정보가 변경될 수 있다.
구체적으로, 호스트(300)으로부터 수신한 제1 커맨드에 의하여 시퀀셜 영역에 메타 데이터와 저널 데이터가 생성될 수 있다. 그리고 호스트(300)으로부터 수신한 제2 커맨드에 쓰기 동작이 수행될 때, 쓰기 포인터가 지시하는 논리 어드레스는 시퀀셜 영역의 최적 쓰기 크기(Optical Write Size; OWS)에 대응하여 변경될 수 있다. 메타 데이터 관리부(220)는 변경된 쓰기 포인터 정보가 포함된 새로운 메타 데이터를 생성하거나 또는 메타 데이터에 포함되는 쓰기 포인터 정보를 업데이트할 수 있다. 이때, 저널 관리부(210)는 업데이트 된 메타 데이터를 기초로 저널 데이터에 포함된 쓰기 포인터 정보를 업데이트 할 수 있다. 시퀀셜 영역에 대응하는 영역 상태가 변경되는 경우에도 마찬가지로 메타 데이터와 저널 데이터가 업데이트 될 수 있다.
도 11은 본 발명의 실시 예에 따른 갑작스러운 전원 오프(Sudden Power Off; SPO) 발생시 메타 데이터 복구 방법을 설명하기 위한 순서도이다.
도 11을 참조하면, 갑작스러운 전원 오프(Sudden Power Off; SPO) 발생으로 소실된 메타 데이터가 복구될 수 있다. 도 11에서 수행되는 동작은 도 6, 도 8 및 도 9의 설명에 대응될 수 있다.
S1101 단계에서, 메타 데이터 관리부(220)는 메모리 장치(100)에 메타 데이터를 저장할 수 있다. 메타 데이터 관리부(220)는 메타 데이터의 크기가 미리 결정된 값을 초과하면 메모리 장치(100)에 메타 데이터를 저장할 수 있다. 본 발명의 다른 실시 예에서는, 메타 데이터 관리부(220)가 미리 결정된 시간 간격에 따라 메모리 장치(100)에 메타 데이터를 저장할 수 있다.
S1103 단계에서, 저널 관리부(210)는 갑작스러운 전원 오프(Sudden Power Off; SPO) 발생 여부를 판단할 수 있다. 갑작스러운 전원 오프(Sudden Power Off; SPO)가 발생되지 않으면 메모리 시스템의 동작은 종료될 수 있다. 갑작스러운 전원 오프(Sudden Power Off; SPO)가 발생되면, S1105 단계가 수행될 수 있다.
S1105 단계에서, 저널 관리부(210)는 갑작스러운 전원 오프(Sudden Power Off; SPO) 발생에 대응하여 저널 버퍼(430)에 저장된 저널 데이터를 메모리 장치(100)에 저장할 수 있다. 저널 버퍼(430)에 저장된 저널 데이터는 시퀀셜 영역에 대한 가장 최신 정보만을 포함하므로, 메모리 장치(100)에 저장될 데이터의 크기가 작다. 따라서, 따라서, 갑작스러운 전원 오프(Sudden Power Off; SPO)가 발생할 때 저널 데이터가 메모리 장치(100)에 저장될 수 있다.
S1107 단계에서 메타 데이터 관리부(220)는 메모리 장치(100)에 저장된 메타 데이터(910)와 저널 데이터(920)를 기초로 갑작스러운 전원 오프(Sudden Power Off; SPO) 발생시 메타 버퍼(420)에 포함된 메타 데이터를 복구할 수 있다. 여기서, 메모리 장치(100)에 저장된 메타 데이터(910)는 메타 데이터 관리부(220)가 갑작스러운 전원 오프(Sudden Power Off; SPO) 발생 전에 메타 데이터의 크기가 미리 결정된 값을 초과한 것에 대응하여 메모리 장치(100)에 저장한 메타 데이터를 의미할 수 있다. 그리고 메모리 장치(100)에 저장된 저널 데이터(920)은 갑작스러운 전원 오프(Sudden Power Off; SPO) 발생에 대응하여 도 8의 저널 관리부(210)가 저널 버퍼(430)에 저장된 저널 데이터를 전원이 완전히 오프되기 전에 메모리 장치(100)에 저장한 저널 데이터를 의미할 수 있다.
본 발명의 실시 예에 따르면, 메타 데이터 관리부(220)는 메모리 장치(100)에 저장된 메타 데이터(910)에 포함된 쓰기 포인터 정보인 제1 쓰기 포인터 정보가 메모리 장치(100)에 저장된 저널 데이터(920)에 포함된 쓰기 포인터 정보인 제2 쓰기 포인터 정보와 다를 때, 메타 데이터 관리부(220)는 제1 쓰기 포인터 정보를 제2 쓰기 포인터 정보로 변경할 수 있다. 그리고 메타 데이터 관리부(220)는 메모리 장치(100)에 저장된 메타 데이터(910)에 포함된 영역 상태정보인 제1 영역 상태정보가 메모리 장치(100)에 저장된 저널 데이터(920)에 포함된 영역 상태정보인 제2 영역 상태정보와 다를 때, 메타 데이터 관리부(220)는 제1 영역 상태정보를 제2 영역 상태정보로 변경할 수 있다.
도 12는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(solid state drive; SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 12를 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 SSD(2200) 를 포함할 수 있다.
SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리들(2231~223n)로부터 읽힌 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리들(2231~223n)로 전송될 수 있다.
불휘발성 메모리들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 커패시터들(capacitors)을 포함할 수 있다.
컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 13은 도 12의 컨트롤러의 구성을 예시적으로 나타낸 도면이다. 도 13을 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.
호스트 인터페이스 유닛(2211)은, 호스트 장치(2100)의 프로토콜에 따라서, 호스트 장치(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Express), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트 장치(2100)가 SSD(2200)를 범용 데이터 저장 장치, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(2212)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블록들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(2214)은 불휘발성 메모리들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 불휘발성 메모리들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 불휘발성 메모리들(2231~223n)로 제공하거나, 불휘발성 메모리들(2231~223n)로부터 읽힌 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.
도 14는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 14를 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 데이터 저장 장치(3200)를 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블록들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 데이터 저장 장치(3200)는 접속 터미널(3110)에 마운트(mount)될 수 있다.
데이터 저장 장치(3200)는 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 데이터 저장 장치(3200)는 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 데이터 저장 장치(3200)는 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리(3231~3232), PMIC(power management integrated circuit; 3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 데이터 저장 장치(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 12에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리들(3231~3232)로부터 읽힌 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리들(3231~3232)로 전송될 수 있다.
불휘발성 메모리들(3231~3232)은 데이터 저장 장치(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 데이터 저장 장치(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 데이터 저장 장치(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 데이터 저장 장치(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 데이터 저장 장치(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 데이터 저장 장치(3200)의 어느 한 변에 배치될 수 있다.
도 15는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 15를 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 데이터 저장 장치(4200)를 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블록들을 포함할 수 있다.
데이터 저장 장치(4200)는 표면 실장형 패키지 형태로 구성될 수 있다. 데이터 저장 장치(4200)는 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 데이터 저장 장치(4200)는 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리(4230)를 포함할 수 있다.
컨트롤러(4210)는 데이터 저장 장치(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 12에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 불휘발성 메모리(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리들(4230)로부터 읽힌 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 불휘발성 메모리(4230)로 전송될 수 있다.
불휘발성 메모리(4230)는 데이터 저장 장치(4200)의 저장 매체로 사용될 수 있다.
도 16은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 나타낸 도면이다. 도 16을 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 데이터 저장 장치(5200)를 포함할 수 있다. 데이터 저장 장치(5200)는 도 1의 메모리 시스템(50), 도 12의 SSD(2200), 도 14의 데이터 저장 장치(3200) 및 도 15의 데이터 저장 장치(4200)로 구성될 수 있다.
본 발명의 실시 예에 따르면, 호스트로부터 수신한 모든 쓰기 커맨드들에 대응하여 저널 데이터를 남기는 것이 아니므로, 저널 데이터의 발생량이 감소될 수 있다. 가장 최근에 업데이트 된 저널 데이터만을 저장하므로, 저널 데이터의 발생량이 감소될 수 있다. 저널 데이터의 발생량이 감소되면, 메타 데이터를 메모리 장치에 저장하는 쓰기 동작의 발생 빈도를 낮출 수 있다. 메모리 장치에 저장하는 쓰기 동작의 발생 빈도가 낮아지면 낸드 메모리의 성능이 향상되고, 낸드 메모리의 수명이 개선될 수 있다.
본 발명의 실시 예에 따르면, 메타 데이터를 메모리 장치에 저장하는 쓰기 동작의 수행 횟수를 줄일 수 있다. 메타 데이터 저장 동작의 감소에 따라, 사용자 데이터의 쓰기 동작의 수행이 원활해 질 수 있다. 이에 따라 메모리 시스템의 성능이 향상될 수 있다.
본 발명의 실시 예에 따르면, 메타 데이터 저장 횟수의 감소에 따라, 낸드 메모리에 프로그램/소거 사이클을 감소시킬 수 있다. 이에 따라 메모리 장치의 수명을 증가시킬 수 있다.
본 발명의 실시 예에 따르면, 가장 최근에 업데이트 된 저널 데이터만으로 갑작스러운 전원 오프(Sudden Power Off; SPO) 발생에 대응이 가능하므로, 유효 페이지 테이블(Valid Page Table; VPT)를 제거할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
50: 메모리 시스템
100: 메모리 장치
200: 메모리 컨트롤러
300: 호스트

Claims (21)

  1. 호스트로부터 제공된 연속된 논리 어드레스들에 대응되는 데이터가 각각 저장되는 시퀀셜 영역을 적어도 하나 이상 포함하는 메모리 장치;
    상기 시퀀셜 영역에 저장될 데이터를 각각 임시로 저장하는 시퀀셜 버퍼;
    상기 시퀀셜 영역에 대응되는 논리 어드레스들 중 데이터가 저장될 논리 어드레스를 나타내는 쓰기 포인터 정보 및 상기 시퀀셜 영역에 상기 시퀀셜 버퍼의 할당 여부를 나타내는 영역 상태정보를 포함하는 메타 데이터를 저장하는 메타 버퍼; 및
    상기 메타 데이터를 기초로 상기 호스트로부터 수신한 제1 커맨드에 응답하여 상기 시퀀셜 영역에 데이터를 저장하는 쓰기 동작을 수행하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는,
    상기 제1 커맨드에 응답하여 쓰기 동작이 수행된 시퀀셜 영역에 대응되는 상기 쓰기 포인터 정보 및 상기 영역 상태정보를 포함하는 저널 데이터를 생성하고, 상기 저널 데이터가 존재하는 시퀀셜 영역에 대한 제2 커맨드에 응답하여 상기 저널 데이터를 업데이트 하는 메모리 시스템.
  2. 제1항에 있어서, 상기 메모리 컨트롤러는,
    상기 제2 커맨드에 응답하여 쓰기 동작이 수행될 때 상기 저널 데이터에 포함된 쓰기 포인터 정보를 변경하고, 상기 제2 커맨드에 응답하여 상기 시퀀셜 영역의 상태가 변경될 때 상기 저널 데이터에 포함된 영역 상태정보를 변경하는 저널 관리부를 더 포함하는 메모리 시스템.
  3. 제2항에 있어서, 상기 메모리 컨트롤러는,
    상기 제2 커맨드에 응답하여 쓰기 동작이 수행될 때 상기 메타 데이터에 포함된 쓰기 포인터 정보를 변경하고, 상기 제2 커맨드에 응답하여 상기 시퀀셜 영역의 상태가 변경될 때 상기 메타 데이터에 포함된 영역 상태정보를 변경하는 메타 데이터 관리부를 더 포함하는 메모리 시스템.
  4. 제3항에 있어서,
    상기 저널 관리부는 상기 저널 데이터의 크기가 미리 결정된 값을 초과하면 상기 메모리 장치에 상기 저널 데이터를 저장하고,
    상기 메타 데이터 관리부는 상기 메타 데이터의 크기가 미리 결정된 값을 초과하면 상기 메모리 장치에 상기 메타 데이터를 저장하는 메모리 시스템.
  5. 제3항에 있어서,
    상기 저널 관리부는 미리 결정된 시간 간격에 따라 상기 메모리 장치에 상기 저널 데이터를 저장하고,
    상기 메타 데이터 관리부는 미리 결정된 시간 간격에 따라 상기 메모리 장치에 상기 메타 데이터를 저장하는 메모리 시스템.
  6. 제4항에 있어서,
    상기 저널 관리부는 갑작스러운 전원 오프 발생시, 상기 저널 데이터를 상기 메모리 장치에 저장하고,
    상기 메타 데이터 관리부는 상기 갑작스러운 전원 오프 발생시, 상기 메모리 장치에 저장된 메타 데이터와 상기 메모리 장치에 저장된 저널 데이터를 기초로 상기 메타 버퍼에 저장된 메타 데이터를 복구하는 메모리 시스템.
  7. 제6항에 있어서, 상기 메타 데이터 관리부는,
    상기 메모리 장치에 저장된 메타 데이터에 포함된 쓰기 포인터 정보인 제1 쓰기 포인터 정보가 상기 메모리 장치에 저장된 저널 데이터에 포함된 쓰기 포인터 정보인 제2 쓰기 포인터 정보와 다를 때, 상기 제1 쓰기 포인터 정보를 상기 제2 쓰기 포인터 정보로 변경하고, 변경된 상기 메타 데이터를 상기 메타 버퍼에 저장하는 메모리 시스템.
  8. 제6항에 있어서, 상기 메타 데이터 관리부는,
    상기 메모리 장치에 저장된 메타 데이터에 포함된 영역 상태정보인 제1 영역 상태정보가 상기 메모리 장치에 저장된 저널 데이터에 포함된 영역 상태정보인 제2 영역 상태정보와 다를 때, 상기 제1 영역 상태정보를 상기 제2 영역 상태정보로 변경하고, 변경된 상기 메타 데이터를 상기 메타 버퍼에 저장하는 메모리 시스템.
  9. 제1항에 있어서,
    상기 메모리 장치에 포함되는 복수의 시퀀셜 영역들 중 상기 쓰기 동작이 수행된 시퀀셜 영역들 각각에 대한 저널 데이터를 포함하는 저널 버퍼를 더 포함하는 메모리 시스템.
  10. 호스트로부터 제공된 연속된 논리 어드레스들에 대응되는 데이터가 각각 저장되는 시퀀셜 영역을 적어도 하나 이상 포함하는 메모리 장치;
    상기 시퀀셜 영역에 저장될 데이터를 각각 임시로 저장하는 시퀀셜 버퍼;
    상기 시퀀셜 영역에 대응되는 논리 어드레스들 중 데이터가 저장될 논리 어드레스를 나타내는 쓰기 포인터 정보 및 상기 시퀀셜 영역에 상기 시퀀셜 버퍼의 할당 여부를 나타내는 영역 상태정보를 포함하는 메타 데이터를 저장하는 메타 버퍼; 및
    상기 메타 데이터를 기초로 상기 호스트로부터 수신한 제1 커맨드에 응답하여 상기 시퀀셜 영역에 데이터를 저장하는 쓰기 동작을 수행하고, 상기 제1 커맨드에 응답하여 쓰기 동작이 수행된 시퀀셜 영역에 대응되는 상기 쓰기 포인터 정보 및 상기 영역 상태정보를 포함하는 저널 데이터를 생성하고, 상기 메모리 장치에 저장된 제1 메타 데이터와 갑작스러운 전원 오프 발생시 상기 메모리 장치에 저장된 상기 저널 데이터를 기초로 상기 갑작스러운 전원 오프 발생시 상기 메타 버퍼에 저장된 제2 메타 데이터를 복구하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는,
    상기 저널 데이터가 존재하는 시퀀셜 영역에 대한 제2 커맨드에 응답하여 상기 저널 데이터를 업데이트 하는 메모리 시스템.
  11. 제10항에 있어서, 상기 메모리 컨트롤러는,
    상기 제2 커맨드에 응답하여 쓰기 동작이 수행될 때 상기 저널 데이터에 포함된 쓰기 포인터 정보를 변경하고, 상기 제2 커맨드에 응답하여 상기 시퀀셜 영역의 상태가 변경될 때 상기 저널 데이터에 포함된 영역 상태정보를 변경하는 저널 관리부를 더 포함하는 메모리 시스템.
  12. 제11항에 있어서, 상기 메모리 컨트롤러는,
    상기 제2 커맨드에 응답하여 쓰기 동작이 수행될 때 상기 메타 데이터에 포함된 쓰기 포인터 정보를 변경하고, 상기 제2 커맨드에 응답하여 상기 시퀀셜 영역의 상태가 변경될 때 상기 메타 데이터에 포함된 영역 상태정보를 변경하는 메타 데이터 관리부를 더 포함하는 메모리 시스템.
  13. 제12항에 있어서,
    상기 저널 관리부는 상기 저널 데이터의 크기가 미리 결정된 값을 초과하면 상기 메모리 장치에 상기 저널 데이터를 저장하고,
    상기 메타 데이터 관리부는 상기 메타 데이터의 크기가 미리 결정된 값을 초과하면 상기 메모리 장치에 상기 메타 데이터를 저장하는 메모리 시스템.
  14. 제12항에 있어서,
    상기 저널 관리부는 미리 결정된 시간 간격에 따라 상기 메모리 장치에 상기 저널 데이터를 저장하고,
    상기 메타 데이터 관리부는 미리 결정된 시간 간격에 따라 상기 메모리 장치에 상기 메타 데이터를 저장하는 메모리 시스템.
  15. 제13항에 있어서, 상기 메타 데이터 관리부는,
    상기 제1 메타 데이터에 포함된 쓰기 포인터 정보인 제1 쓰기 포인터 정보가 상기 메모리 장치에 저장된 저널 데이터에 포함된 쓰기 포인터 정보인 제2 쓰기 포인터 정보와 다를 때, 상기 제1 쓰기 포인터 정보를 상기 제2 쓰기 포인터 정보로 변경하고, 변경된 상기 제1 메타 데이터를 상기 메타 버퍼에 저장하는 메모리 시스템.
  16. 제13항에 있어서, 상기 메타 데이터 관리부는,
    상기 제1 메타 데이터에 포함된 영역 상태정보인 제1 영역 상태정보가 상기 메모리 장치에 저장된 저널 데이터에 포함된 영역 상태정보인 제2 영역 상태정보와 다를 때, 상기 제1 영역 상태정보를 상기 제2 영역 상태정보로 변경하고, 변경된 상기 제1 메타 데이터를 상기 메타 버퍼에 저장하는 메모리 시스템.
  17. 제10항에 있어서,
    상기 메모리 장치에 포함되는 복수의 시퀀셜 영역들 중 상기 쓰기 동작이 수행된 시퀀셜 영역들 각각에 대한 저널 데이터를 포함하는 저널 버퍼를 더 포함하는 메모리 시스템.
  18. 호스트로부터 제공된 연속된 논리 어드레스들에 대응되는 데이터가 각각 저장되는 시퀀셜 영역을 적어도 하나 이상 포함하는 메모리 장치, 상기 시퀀셜 영역에 저장될 데이터를 각각 임시로 저장하는 시퀀셜 버퍼, 상기 시퀀셜 영역에 대응되는 논리 어드레스들 중 데이터가 저장될 논리 어드레스를 나타내는 쓰기 포인터 정보 및 상기 시퀀셜 영역에 상기 시퀀셜 버퍼의 할당 여부를 나타내는 영역 상태정보를 포함하는 메타 데이터를 저장하는 메타 버퍼 및 상기 메타 데이터를 기초로 상기 호스트로부터 수신한 제1 커맨드에 응답하여 상기 시퀀셜 영역에 데이터를 저장하는 쓰기 동작을 수행하는 메모리 컨트롤러를 포함하는 메모리 시스템의 동작방법에 있어서,
    상기 제1 커맨드에 응답하여 쓰기 동작이 수행된 시퀀셜 영역에 대응되는 상기 쓰기 포인터 정보 및 상기 영역 상태정보를 포함하는 저널 데이터를 생성하는 단계; 및
    상기 저널 데이터가 존재하는 시퀀셜 영역에 대한 제2 커맨드에 응답하여 상기 저널 데이터를 업데이트 하는 단계를 포함하는 동작방법.
  19. 제18항에 있어서, 상기 업데이트 하는 단계는,
    상기 제2 커맨드에 응답하여 쓰기 동작이 수행될 때 상기 저널 데이터에 포함된 쓰기 포인터 정보를 변경하는 단계; 및
    상기 제2 커맨드에 응답하여 상기 시퀀셜 영역의 상태가 변경될 때 상기 저널 데이터에 포함된 영역 상태정보를 변경하는 단계를 더 포함하는 동작방법.
  20. 제19항에 있어서,
    상기 메타 데이터의 크기가 미리 결정된 값을 초과하면 상기 메모리 장치에 상기 메타 데이터를 저장하는 단계;
    갑작스러운 전원 오프 발생시, 상기 저널 데이터를 상기 메모리 장치에 저장하는 단계; 및
    상기 갑작스러운 전원 오프 발생시, 상기 메모리 장치에 저장된 메타 데이터와 상기 메모리 장치에 저장된 저널 데이터를 기초로 상기 메타 버퍼에 저장된 메타 데이터를 복구하는 단계를 더 포함하는 동작방법.
  21. 제20항에 있어서, 상기 복구하는 단계는,
    상기 메모리 장치에 저장된 메타 데이터에 포함된 쓰기 포인터 정보인 제1 쓰기 포인터 정보가 상기 메모리 장치에 저장된 저널 데이터에 포함된 쓰기 포인터 정보인 제2 쓰기 포인터 정보와 다를 때, 상기 제1 쓰기 포인터 정보를 상기 제2 쓰기 포인터 정보로 변경하는 단계;
    상기 메모리 장치에 저장된 메타 데이터에 포함된 영역 상태정보인 제1 영역 상태정보가 상기 메모리 장치에 저장된 저널 데이터에 포함된 영역 상태정보인 제2 영역 상태정보와 다를 때, 상기 제1 영역 상태정보를 상기 제2 영역 상태정보로 변경하는 단계; 및
    변경된 상기 메타 데이터를 상기 메타 버퍼에 저장하는 단계를 더 포함하는 동작방법.
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