CN107393588B - 具有不同的伪字线的三维快闪存储器件和数据储存设备 - Google Patents

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Abstract

本发明涉及一种具有不同的伪字线的三维快闪存储器件和数据储存设备。一种三维(3D)快闪存储器，包括：被布置在地选择线和最低主字线之间的第一伪字线，以及被布置在串选择线和最高主字线之间的具有不同的字线配置的第二伪字线。

Description

具有不同的伪字线的三维快闪存储器件和数据储存设备
本申请是申请日为2014年5月9日，申请号为“201410195246.9”，发明名称为“具有不同的伪字线的三维快闪存储器件和数据储存设备”的发明专利申请的分案申请。
本申请要求2013年5月10日向韩国知识产权局提交的第10-2013-0053212号韩国专利申请的优先权，其主题通过引用并入本文。
技术领域
本发明构思一般涉及半导体存储器件，而且更具体地，涉及三维(3D)快闪存储器件和包括3D快闪存储器件的数据储存设备。
背景技术
快闪存储器的持续集成提供了当代用户所需的卓越性能和成本竞争力。在可以通过具有二维(2D)结构的快闪存储器实现的增大的集成度方面存在限制。为了克服这样的限制，在许多应用中更频繁地使用3D快闪存储器。然而，使用3D快闪存储器不可避免包括增加的编程干扰效应的问题。
发明内容
本发明构思的实施例提供了三维快闪存储器件。
在一个实施例中，提供了具有沿垂直于衬底的方向排列的多个单元串的三维(3D)快闪存储器件。该3D快闪存储器件包括：第一单元串，其连接在位线和公共源极线之间，而且包括编程单元；第二单元串，其连接在所述位线和所述公共源极线之间，而且包括连接到与所述编程单元相同的字线的编程禁止单元；选择第一单元串的第一串选择线和选择第二单元串的第二串选择线；第一伪字线，其布置在地选择线和最低主字线之间；以及第二伪字线，其具有不同于第一伪字线的字线配置，而且布置在第一串选择线以及第二串选择线和最高主字线之间。
在另一个实施例中，提供了操作三维(3D)快闪存储器件的方法，其中3D快闪存储器件具有沿垂直于衬底的方向排列的多个单元串，而且该方法包括，在编程操作期间，使用包括第一数目的字线而且被布置在地选择线和最低主字线之间的第一伪字线，并且使用包括不同于第一数目的第二数目的字线的而且被布置在串选择线和最高主字线之间的第二伪字线，以减少编程禁止单元的升压沟道与位线之间存在的第一电场(Es)和升压沟道与公共源极线之间存在的第二电场(Eg)之间的电场差(Es-Eg)。
在又一个实施例中，提供了一种数据存储设备。该数据存储设备包括存储控制器，其控制具有沿垂直于衬底的方向排列的多个单元串的三维(3D)快闪存储器件。3D快闪存储器件包括：第一单元串，其连接在位线和公共源极线之间，而且包括编程单元；第二单元串，其连接在所述位线和所述公共源极线之间，而且包括连接到与所述编程单元相同的字线的编程禁止单元；选择第一单元串的第一串选择线和选择第二单元串的第二串选择线；第一伪字线，其布置在地选择线和最低主字线之间；以及第二伪字线，其具有不同于第一伪字线的字线配置，而且布置在第一串选择线以及第二串选择线和最高主字线之间。
附图说明
下文中参照附图描述本发明构思的某些实施例，在附图中：
图1是示出根据本发明构思的某些实施例的储存设备的框图；
图2是进一步示出图1的快闪存储器作为图例的框图；
图3是进一步示出图2的储存块BLK1的三维(3D)结构作为示例的立体图；
图4是图3的存储块BLK1的等效电路图；
图5是示出二维(2D)快闪存储器的储存块作为图例的电路图；
图6是示出图5的二维(2D)快闪存储器的编程偏置条件作为图例的电路图；
图7是描述包括二维(2D)快闪存储器中的编程禁止单元Q的单元串的升压电平的图；
图8是示出图4的三维(3D)快闪存储器的编程偏置条件的电路图；
图9和图10是示出图8的连接到第一位线BL1的单元串NS11的偏置条件的图；
图11、图12和图13是示出根据本发明构思的实施例的三维(3D)快闪存储器的字线结构的示意图；
图14是示出图1中所示的快闪存储器的另一实施例的框图；
图15是示出图14中所示的三维(3D)快闪存储器的字线结构的示意图；
图16是示出在执行三维(3D)快闪存储器的擦除操作期间伪字线的电压电平的示例的图；
图17是示出在执行图15所示的三维(3D)快闪存储器擦除操作期间伪字线的电压电平的示例的图；
图18是示出将根据本发明构思的一些实施例的数据储存设备应用于存储卡的示例的框图；
图19是示出将根据本发明构思的一些实施例的数据储存设备应用于固态驱动器(SSD)的示例的框图；
图20是示出图19中所示的SSD控制器的结构作为示例的框图；以及
图21是示出根据本发明构思的一些实施例的数据储存设备由电子设备具体实现的示例的框图。
具体实施方式
现在将参照附图以一些额外的细节描述本发明构思的实施例。然而，本发明构思可以以许多不同的形式来具体实现，而且不应被解释为局限于所图示的实施例。相反，提供这些实施例以使本公开全面和完整，并充分地向本领域技术人员传达本发明构思的范围。贯穿所撰写的说明书和附图，相同的参考数字和标记被用于表示相同或相似的元件。
图1是示出根据本发明构思的某些实施例的储存设备的一般框图。参照图1，数据储存设备1000包括快闪存储器1100和存储控制器1200。在下面的描述中，假设数据储存设备1000由包括快闪存储器的至少一个数据储存介质(例如，存储卡、USB存储器件、固态驱动器(SSD)等)来实现。
如常规理解的，快闪存储器1100能够在存储控制器1200的控制下执行(多个)擦除、写和/或读操作。为了实现这一目的，快闪存储器1100通常将经由(多个)输入/输出(I/O)线和/或(多个)总线的排列接收命令CMD、地址ADDR和/或数据DATA。快闪存储器1100还可以经由(多个)电源线接收一个或多个电源电压PWR，以及经由(多个)指定的控制线接收一个或多个控制信号CTRL。下文中，为了描述清晰，这些一个或多个信号会将被以单数形式提及，但是要认识到，可以存在一个以上的电力信号和/或控制信号。本领域技术人员将认识到，例如，图1所示的控制信号CTRL可以包括命令锁存使能(CLE)信号、地址锁存使能(ALE)信号、一个或多个芯片使能(nCE)信号、一个或多个写使能信号(nWE)、和/或一个或多个读使能信号(nRE)。
图2是进一步示出图1的快闪存储器1100的一个示例的框图。参照图2，快闪存储器1100包括存储单元阵列1110、地址译码器1120、页缓冲电路1130、数据输入/输出电路1140、电压发生器1150和控制逻辑1160。
存储单元阵列1110包括多个存储块BLK1至BLKz。每个存储块可以具有三维(3D，垂直)结构、或2维(2D，水平)结构。在这种情况下，2D结构的特点是存储块单元主要沿平行于支撑衬底的(X-Y)方向布置，而3D结构的特点是多个2D存储块沿垂直于衬底的(Z)方向垂直堆叠。
每个存储块通常被划分成多个页，其中每个相应的页包括公共连接到字线的多个存储单元。因此，连接到公共字线的一组存储单元可以以页为单位在同一时间中被编程或读。相比之下，快闪存储器1100的存储块中的所有存储单元可以以块为单位被擦除。
每个存储单元可以被用于存储一个或多个数据比特。被配置为只存储一个比特的存储单元被称为单一电平单元(SLC)或单一比特单元。被配置为能够存储两个或更多个比特的存储单元被称为多电平单元(MLC)或多比特单元。
地址译码器1120经由一条或多条选择线(例如，串选择SSL、地线选择GSL)以及多条字线WL连接到存储单元阵列1110。地址译码器1120从电压发生器1150接收字线电压VWL并且由控制逻辑1160控制。地址译码器1120在读和编程操作期间从多条字线当中选择“所选字线”。因此，定义的编程电压或读电压被提供给所选字线以执行编程操作或读操作。
页缓冲电路1130经由多条位线BL连接到存储单元阵列1110。在某些实施例中，页缓冲电路1130可以包括多个页缓冲(在图2中未示出)，其中，至少一条位线被连接到每个页缓冲。页缓冲电路1130可以被用来在读和编程操作期间临时存储程序数据或从所选页读的数据。
数据输入/输出(I/O)电路1140经由数据线内部连接到页缓冲电路1130而且经由I/O线外部连接到图1的存储控制器1200。数据I/O电路1140在编程操作期间从存储控制器1200接收程序数据，并且作为读操作的结果将读取的数据提供到存储控制器1200。
电压发生器1150从存储控制器1200接收电源电压PWR(例如，Vcc)，并生成读或写数据所需要的字线电压VWL。字线电压VWL被提供给地址译码器1120。电压发生器1150可以被用于生成具有高于电源电压Vcc的电平的高电压(HV)。高电压(HV)可以被用作编程电压Vpgm或通过电压Vpass。
在某些实施例中，电压发生器1150可以包括Vpgm发生器1151、Vpass发生器1152和Vsl发生器1153。Vpgm发生器1151可以被用于生成编程电压Vpgm，当执行程序操作时，该编程电压Vpgm被提供给所选字线。编程电压Vpgm可以在迭代地执行编程操作期间被逐步增加编程循环。Vpass发生器1152可以被用于生成通过电压Vpass，在某些程序操作期间，该通过电压Vpass被提供给所选字线或未选字线。通过电压Vpass通常保持在恒定电平，甚至跨越编程循环的序列。Vsl发生器1153可以被用于生成选择线电压，该选择线电压被提供到串选择线SSL或地选择线GSL。
控制逻辑1160可以被用于响应于接收到的地址ADDR和控制信号CTRL，控制快闪存储器1100的编程、读和擦除操作。在编程操作期间，控制逻辑1160控制经由地址译码器1120向所选字线施加编程电压Vpgm，并且经由页缓冲电路1130和数据I/O电路1140提供程序数据(例如，页数据)。
图3是进一步示出图2的储存块BLK1的3D结构的一个示例的立体图。参照图3，存储块BLK1沿垂直于衬底SUB的方向形成。在衬底SUB中形成n+掺杂区。栅电极层和绝缘层交替地堆叠在衬底SUB上。
信息储存层可以在栅电极层和绝缘层之间形成。信息储存层可以由隧道储存层、电荷储存层和阻挡绝缘层构成。
如果沿垂直方向对栅电极层和绝缘层进行图案化，则形成V形的柱。柱贯穿栅电极层和绝缘层以连接到衬底SUB。柱的内侧是填充电介质图案，并且可以由诸如硅氧化物的绝缘材料构成。柱的外侧是垂直有源图案，并且可以由沟道半导体构成。
存储块BLK1的栅电极层可以被连接到地选择线GSL、多条字线WL1至WLn、以及串选择线SSL。存储块BLK1的柱可以连接到多条位线BL1至BL3。在图3中，存储块BLK1有两条选择线(GSL，SSL)、8条字线WL1至WL8、以及3条位线BL1至BL3，但是这些数字仅仅是由本发明构思考虑的许多不同配置的一个示例。
图3的存储块BLK1中所示的字线WL1至WL8的集合包括至少一条主字线MWL和至少一条伪字线DWL。伪字线DWL被包括作为保护主字线MWL免受噪声的一种手段，并且作为提高连接到主字线MWL的存储单元的制造一致性的一种手段。因此，在图3示出的示例中，第一伪字线DWL1被布置在地选择线GSL和“最低”主字线MWL(WL2)之间，而且第二伪字线DWL2被布置在串选择线SSL和“最高”主字线MWL(WL6)之间。在这个上下文中，术语最低和最高是对于布置在相对于衬底SUB的垂直位置处的相应字线做出的任意指定。
因此，在图3示出的示例中，第一伪字线DWL1的确是最低的总体制作的(overallfabricated)字线WL1，而且第二伪字线DWL2是遍历存储块BLK1的两条最高的总体制作的字线WL7和WL8的组合。在这方面，伪字线可以以单数或组合被引用，并且可以具有不同的结构和布局排列。
图4是图3的存储块BLK1的等效电路图。参照图4，NAND串NS11至NS33在公共源极线CSL和位线BL1至BL3之间彼此连接。每个NAND串(例如，NS11)包括地选择晶体管GST、多个存储单元MC1至MC8、以及串选择晶体管SST。NAND串可以被称为单元串。
串选择晶体管SST被连接到串选择线SSL。串选择线SSL被划分为第一串选择线SSL1至第三串选择线SSL3。多个存储单元MC1至MC8被连接到相应的字线WL1至WL8。具有相同高度的字线公共地连接。地选择晶体管GST被连接到地选择线GSL。串选择晶体管SST被连接到位线BL，而且地选择晶体管GST被连接到公共源极线CSL。
参照图4，存储块BLK1的每个存储单元MC可以是“主存储单元MMC”或“伪存储单元DMC”，其中伪存储单元DMC被连接到伪字线DWL，而且主存储单元MMC被连接到主字线MWL。因此，如图4所示，第一伪存储单元DMC1是连接在地选择晶体管GST和一串主存储单元MMC之间的第一存储单元MC1，而且第二伪存储单元DMC2是连接在串选择晶体管SST和一串主存储单元MMC之间的第七存储单元MC7和第八存储单元MC8的组合。
图2、图3和图4中不同地示出的三维快闪存储器1100能够降低编程干扰的可能性，从而通过为存储单元的每一NAND串(NS)提供具有各自不同的“伪存储单元配置”的第一伪存储单元DMC1和第二伪存储单元DMC2二者来提高构成存储器件的总体数据可靠性。在图3和图4所示的实施例中，作为示例，这些不同的存储单元配置包括单一伪存储单元DMC1排列和多个伪存储单元DMC2排列。
图5是进一步示出2D快闪存储器的储存块的一个示例的电路图。2D快闪存储器具有与图4的3D快闪存储器相同的单元串结构。这里，2D快闪存储器被假设为包括分别连接到第一位线BL1至第m位线BLm的“m”个单元串。
参照图5，连接到第一位线BL1的“单元串”包括连接到第一位线BL1的串选择线SSL、连接到多条字线WL1至WLn的多个存储单元MC1至MCn、以及连接到地选择线GSL的地选择晶体管GST。串选择晶体管SST被连接于位线BL1，而且地选择晶体管GST被连接到公共源极线CSL。
图6是示出图5的2D快闪存储器的编程偏置条件的一个示例的电路图。参照图6，在编程操作期间，0V被施加到正被编程的存储单元(下文中，“编程单元”P)，而且电源电压Vcc被施加到未正被编程的存储单元(下文中，“编程禁止单元”Q)。连接到编程单元P的位线被称为“编程位线”BLpgm，而且连接到编程禁止单元Q的位线被称为“编程禁止位线”BLinh。
在编程操作期间，电源电压Vcc被施加到串选择线SSL，而且0V被施加到地选择线GSL。高于0V的电压(例如，Vcc)可以被施加到公共源极线CSL。编程电压(例如，Vpgm＝18V)，然后可以被施加到所选字线(这里，假设是“WL2”)，而且通过电压(例如，Vpass＝8V)被施加到未选字线WL。
在这些编程偏置条件下，编程电压Vpgm被施加到编程单元P的栅极，而且0V的沟道电压被定义以使得编程单元P的栅极和沟道之间形成强电场。此时，编程单元P的沟道中的电子根据众所周知的F-N隧穿效应被注入到编程单元P的浮置栅极。
当编程电压Vpgm被施加到编程禁止单元Q的栅极时，由于编程禁止单元Q的沟道处于浮置状态，因此沟道电压由于在栅极和沟道之间形成的电容提升效应(capacitiveboosted effect)而上升到升压电平Vb(约8V)。由于在编程禁止单元Q的栅极和编程禁止单元Q的沟道之间没有形成足以引起F-N隧穿的电场，因此编程禁止单元Q未被编程。
图7是存储单元串的概念性图示，而且进一步描述了包括图5和图6的2D快闪存储器的编程禁止单元Q的单元串的升压电平。参照图7，在编程操作期间，编程禁止位线BLinh和公共源极线CSL已经被施加电源电压Vcc，而且沟道被升压到电平Vb。
假设存储单元的长度被表示为“d”，并且沟道和编程禁止位线BLinh之间的电场被表示为“Es”，以下关系出现：
Figure BDA0001359590240000081
将沟道和公共源极线CSL之间的电场表达为“Eg”，以下关系出现：
Figure BDA0001359590240000082
现在，假设“ES”等于“Eg”，基于具有电压电平Vb的沟道，2D快闪存储器将在地选择线GSL和串选择线SSL的方向上具有对称的电压电平。由于在编程操作期间2D快闪存储器基于编程禁止单元具有对称的偏置电压电平，因此在特定的方向SSL或GSL上不会发生过多的编程干扰效应。
进一步注意的是，伪字线也可以具有对称结构以保护字线并提高存储单元图案均匀性。然而，如图7所示，对于地选择线GSL和串选择线SSL，与2D快闪存储器的第一伪字线DWL1和第二伪字线DWL2相关联的相应的伪存储单元配置可以分别是相同的。也就是说，在图7所示的示例中，第一伪字线DWL1从第一(最下)字线WL1配置，而第二伪字线DWL2从第n(最上)字线WLn配置。
主字线MWL的升压沟道和编程禁止位线BLinh之间的、或主字线MWL的升压沟道和公共源极线CSL之间的电场可以被表示为：
Figure BDA0001359590240000083
这里，“k”是第一或第二伪字线(DWL1，DWL2)的数目。假设第一伪字线DWL1和第二伪字线DWL2的数目是相同的(即，1)，上述关系变为：
Figure BDA0001359590240000084
如上所述，在2D快闪存储器中，基于编程禁止单元的升压沟道，在两条选择线SSL和GSL之间不存在电场差，而且在特定的方向SSL或GSL上不会发生过多的编程干扰效应。然而，在3D快闪存储器中，由于其结构非常不同的性质，基于编程禁止单元的升压沟道，在两条选择线SSL和GSL之间存在电场差，而且在特定的方向SSL或GSL上可能发生过多的编程干扰效应。
为了减少编程干扰效应的可能性，根据本发明构思的实施例设计的某些3D快闪存储器包括与地选择线GSL相邻的至少一第一伪字线DWL1和与串选择线SSL相邻的至少一第二伪字线DWL2，其中第一伪字线DWL1和第二伪字线DWL2具有不同的伪存储单元配置。
图8是示出图4的3D快闪存储器的编程偏置条件的一个示例的电路图。在图8中，单元串NS11和NS21被连接到第一位线BL1，而且单元串NS12和NS22被连接到第二位线BL2。
第一位线BL1是0V被施加到其上的编程位线BLpgm，而且第二位线BL2是电源电压Vcc被施加到其上的编程禁止线BLinh。如果假设在编程操作期间选择了单元串NS21，则0V被施加到第一串选择线SSL1，而且电源电压Vcc被施加到第二串选择线SSL2。
在这些编程偏置条件下，18V被施加到具有0V沟道电压的存储单元“A”的栅极。由于在存储单元A的栅极和它的沟道之间形成强电场，因此存储单元A将被编程。但是，由于存储单元“B”、“C”和“D”的各沟道处于浮置状态，因此沟道电压上升到升压电平Vb(约8V)而且将不对存储单元B、C和D编程。
在图8中，编程禁止单元B和D被连接到具有或者近似于图7的2D快闪存储器中所描述的单元串的沟道升压电平的第二位线BL2。由于在编程操作期间3D快闪存储器基于编程禁止单元B和D的升压沟道将具有对称的电压电平，因此在升压沟道与位线BL2之间、或者在升压沟道与公共源极线CSL之间几乎不存在电场差。
因此，连接到第一位线BL1的编程禁止单元C——不像图7的2D快闪存储器——在所示的编程操作期间具有非对称的电压电平。因此，在编程操作期间，0V被施加到第一位线BL1，而且电源电压Vcc被施加到公共源极线CSL。由于单元串NS11基于升压沟道具有非对称的电压电平，因此在升压沟道与第一位线BL1之间、或者在升压沟道与公共源极线CSL之间不存在电场差。由于这个电场差，因此在单元串NS11中，在特定的方向GSL或SSL上可能发生过多的编程干扰效应。
图9和图10分别是进一步描述图8的连接到第一位线BL1的单元串NS11的沟道升压电平、以及在两条选择线GSL和SSL的方向上的电场Es和Eg的概念性图示。图9示出了形成第一伪字线DWL1的字线的数目与形成第二伪字线DWL2的字线的数目相同的情况。即，图9示出了相同的伪存储单元配置被用于实现第一伪字线DWL1和第二伪字线DWL2二者的情况。与此相比，图10示出了用于实现第一伪字线DWL1的字线的数目与用于实现第二伪字线DWL2的字线的数目不同的情况。
参照图9，第一伪字线DWL1仅包括第一字线WL1，而且第二伪字线DWL2仅包括第八字线WL8。因此，主字线MWL包括第二字线WL2至第七字线WL7。编程禁止单元C被假设为连接到第五字线WL5的存储单元。
在编程操作期间，0V被施加到第一位线BL1，而且电源电压Vcc被施加到公共源极线CSL。当编程电压Vpgm被施加到所选字线WL5时，沟道电压变为升压电平Vb。
如前所述，如果存储单元的长度是“d”，而且主字线MWL的沟道和第一位线BL1之间的电场为“Es”，则以下关系出现：
Figure BDA0001359590240000101
进一步假设主字线MWL的沟道和公共源极线CSL之间的电场为“Eg”，它遵循：
Figure BDA0001359590240000102
参照图9以及前述两(2)个关系，“Es”和“Eg”之间的电场差可以表示为：
Figure BDA0001359590240000103
上述电场差发生，因为不像2D快闪存储器，存在0V被施加到连接到编程禁止单元C的第一位线BL1的情况。即，这是因为在第一位线BL1中存在包括编程禁止单元C的单元串NS11。因此，3D快闪存储器在编程操作期间基于升压沟道具有非对称的电压电平，从而在特定的方向SSL或GSL上可能发生过多的编程干扰。
参照图10，再次假设第一伪字线DWL1仅包括第一字线WL1。然而，现在第二伪字线DWL2被假设为包括第七字线WL7和第八字线WL8。这些不同的“伪字线配置”本质上导致不同的伪存储单元配置，因为第一伪字线在每个单元串仅连接单个伪存储单元而第二伪字线在每个单元串连接两个伪存储单元。
如在工作的示例所指出的，主字线MWL包括第二字线WL2至第六字线WL6。在这种情况下，主字线MWL的沟道和第一位线BL1之间的电场“Es”可以被表示为：
Figure BDA0001359590240000111
主字线MWL的沟道和公共源极线CSL之间的电场“Eg”可以被表示为：
Figure BDA0001359590240000112
参照图10以及前述两个关系，“Es”和“Eg”之间的电场差可以表示为
Figure BDA0001359590240000113
当将这一结果与上述同图9相关的结果比较时，为第一伪字线DWL1和第二伪字线DWL2提供的不同的伪字线配置使能“Es”和“Eg”之间的电场差减少Vb/6d。
因此，根据本发明构思的实施例中的3D快闪存储器，诸如图10中所示的3D快闪存储器，可以通过确保第一伪字线DWL1配置不同于第二伪字线DWL2配置来降低由于电场差所导致的编程干扰效应。
图11、图12和图13分别是示出可以在根据本发明构思的实施例中的3D快闪存储器中使用的可能的伪字线配置的示意图。
参照图11，单一(第一)伪字线DWL1被布置在地选择线GSL与第一主字线MWL1之间，而相邻的双伪字线DWL2和DWL3被布置在串选择线SSL1至SSL3与第n主字线MWLn之间。在本发明构思的某些实施例中，通过在存储单元阵列的串选择线SSL端(或侧)提供一个数目的单独的伪字线而且在存储单元阵列的地选择线GSL端(或侧)提供不同数目的单独的伪字线，可以减少电场差而且可以减少编程干扰效效应。这里，“单独”伪字线不同于3D快闪存储器中“分组的”或公共连接的伪字线。
参照图12，地选择线GSL和第一伪字线DWL1之间的第一间隔“长度”(L)被假设为“L1”，而串选择线SSL和第二伪字线DWL2之间的第二间隔长度被假设为“L2”，其中L2大于L1。
伪字线对各自选择线的这个示例性排列是提供“不同的伪字线配置”的另一种方式。因此，根据本发明构思的实施例的某些3D快闪存储器可以通过在各自伪字线和相应的选择线(例如，SSL和GSL)之间提供不同的间隔长度来减少电场差。
参照图13，用于第一伪字线DWL1的第一制造线“宽度”(W)被假设为“W1”，而且用于第二伪字线DWL2的第二宽度被假设为“W2”，其中W2大于W1。这里再次地，不同的伪字线配置产生。
根据用于图11、图12和图13中所示的3D快闪存储器的各种“不同的字线配置”，可以减少在选择线GSL和SSL的方向上出现的电场差。本发明构思可以通过使主字线MWL和位线BL之间的长度变长来减少在两个方向上发生的电场差以及由于电场差所导致的编程干扰。
根据本发明构思的实施例的某些3D快闪存储器可以通过控制被施加到公共源极线CSL的电压来减少电场差。也就是说，3D快闪存储器可以通过将低于电源电压Vcc的电压施加到公共源极线CSL来减少在两个方向上发生的电场差。
图14是示出图1中所示的快闪存储器的另一实施例的框图。参照图14，快闪存储器2100包括存储单元阵列2110、地址译码器2120、页缓冲电路2130、数据输入/输出电路2140、电压发生器2150和控制逻辑2160。
存储单元阵列2110包括具有3D结构的多个存储块BLK1至BLKz。地址译码器2120通过串选择线SSL、地选择线GSL、主字线MWLS和伪字线DWL连接到存储单元阵列2110。页缓冲电路2130通过位线BL连接到存储单元阵列2110。数据输入/输出电路2140通过数据线DL连接到页缓冲电路2130。控制逻辑2160可以使用命令CMD、地址ADDR和控制信号CTRL来控制快闪存储器2100的编程、读和擦除操作。
电压发生器2150可以包括Vers发生器2151、Vmwl发生器2152、Vdwl发生器2153和Vsl发生器2154。当执行擦除操作时，Vers发生器2151生成擦除电压并通过衬底SUB将擦除电压提供到沟道。Vmwl发生器2152生成主字线电压Vmwl，当执行擦除操作时，该主字线电压Vmwl被提供给主字线MWL。Vdwl发生器2153生成伪字线电压Vdwl，当执行擦除操作时，该伪字线电压Vdwl被提供给伪字线DWL。Vsl发生器2154生成选择线电压Vsl，该选择线电压Vsl被提供给串选择线SSL或地选择线GSL。
图15是示出图14的3D快闪存储器的字线配置的一个示例的示意图。参照图15，包括第一数目的伪字线DWL11至DWL1x的第一伪字线DWL1被布置在地选择线GSL与第一主字线MWL1之间，包括第二数目的伪字线DWL21至DWL2y的第二伪字线DWL2被布置在串选择线SSL1至SSL3与第n主字线MWLn之间，其中第一数目不同于第二数目。
如图15所示，3D快闪存储器2100可以在每个第一伪字线DWL1和第二伪字线DWL2中包括多个单独的(或分组的)字线。在这种情况下，当执行擦除操作时，3D快闪存储器2100可以通过控制被提供给每个伪字线DWL的伪字线电压Vdwl，提高主存储单元的擦除速度并且减轻由于重复擦除操作所导致的伪存储单元的压力。
图16是示出在由图15的3D快闪存储器执行的擦除操作期间伪字线的电压电平的示例的图。参照图16，第一伪字线DWL1位于地选择线GSL与第一主字线MWL1之间，而且第二伪字线DWL2位于串选择线SSL和第n主字线MWLn之间。
一般地，当执行擦除操作时，3D快闪存储器必须被浮置以便一起擦除伪存储单元和主存储单元或者不擦除伪存储单元。3D快闪存储器可以根据特定的擦除电压使伪字线电压从0V变成浮置电平，以将擦除偏置引入沟道。3D快闪存储器可以以一时间间隔将电压施加到伪字线DWL。通过根据延迟时间控制浮置时间可以获得相当于施加恒定电压的效果。
参照图16，在擦除操作期间，在t0，0V的电压被施加到主字线MWL1至MWLn。电压V1被施加到地选择线GSL和第一伪字线DWL1。V1高于0V且低于V2。具有V2的擦除电压Vers被施加到衬底SUB、串选择线SSL和第二伪字线DWL2。
图17是示出在由图15所示的3D快闪存储器执行的擦除操作期间伪字线的电压电平的示例的图。参照图17，x个第一伪字线DWL11至DWL1x位于地选择线GSL与第一主字线MWL1之间，而且y个第二伪字线DWL21至DWL2y位于串选择线SSL和第n主字线MWLn之间。
参照图17，在擦除操作期间，在t0，0V的电压被施加到主字线MWL1至MWLn。使伪字线电压从0V变成浮置电平V1的延迟方案被用在与地选择线GSL相邻的伪字线DWL11。3D快闪存储器使用延迟方案容易地向沟道提供擦除电压Vers。擦除电压Vers被提供到与串选择线SSL相邻的伪字线DWL2y。
相对于擦除电压Vers具有偏移值的电压Va被施加到与主字线MWL1至MWLn相邻的内部伪字线DWL1x和DWL21。3D快闪存储器可以通过使用延迟方案提供电压Va来提高相邻主存储单元的擦除速度。Va高于V1且低于V2。因此，3D快闪存储器可以减轻由于重复的擦除操作所导致的伪存储单元的压力，并保证更大的可能数量的P/E周期。
根据本发明构思的实施例的数据储存设备可以被应用于各种类型的产品。数据储存设备不仅可以通过诸如个人计算机、数码相机、摄像机、蜂窝电话、MP3、PMP、PSP、PDA等的电子设备来实现，而且还可以通过诸如存储卡、USB存储器、固态驱动器(SSD)等的储存设备来实现。
图18是示出将根据本发明构思的一些实施例的数据储存设备应用于存储卡的示例的框图。存储卡系统3000包括主机3100和存储卡3200。主机3100包括主控制器3110和主机连接单元3120。存储卡3200包括卡连接单元3210、卡控制器3220和快闪存储器3230。快闪存储器3230通过上述的3D快闪存储器来具体实现。
主机3100将数据写入存储卡3200或者读取存储在存储卡3200中的数据。主机控制器3110通过主机连接单元3120将命令(例如，写命令)、从主机3100中的时钟发生器生成的时钟信号CLK、和数据DATA发送到存储卡3200。
卡控制器3220响应于通过卡连接单元3210接收到的写命令，以从主机3100中的时钟发生器生成的时钟信号CLK同步地将数据存储到快闪存储器3230中。快闪存储器3230存储从主机3100发送的数据。在主机3100是数码相机的情况下，快闪存储器存储图像数据。
图19是示出将根据本发明构思的一些实施例的数据储存设备应用于固态驱动器(SSD)的示例的框图。参照图19，SSD系统4000包括主机4100和SSD 4200。
SSD4200通过信号连接器4211与主机4100交换信号，并通过电力连接器4221接收电力。SSD 4200可以包括多个快闪存储器4201至420n、SSD控制器4210和辅助电源4220。
快闪存储器4201～420n被用作SSD 4200的储存介质。除了快闪存储器之外的诸如PRAM、MRAM、ReRAM、FRAM等的非易失性存储器件可以被用作SSD 4200的储存介质。快闪存储器4201～420n可以通过多个通道CH1至CHn连接到SSD控制器4210。一个或多个快闪存储器可以连接到每个通道。连接到每个通道的快闪存储器可以被连接到相同的数据总线。
SSD控制器4210通过信号连接器4211与主机4100交换信号SGL。信号SGL包括命令、地址、数据等。SSD控制器4210根据主机4100的命令将数据写入对应的快闪存储器或者从相应的快闪存储器读数据。
辅助电源4220通过电力连接器4221连接到主机4100。辅助电源4220可以从主机4100接收电力以进行充电。辅助电源4220可以位于SSD 4200的内部或外部。例如，辅助电源4220位于主板上，而且可以向SSD 4200提供辅助电力。
图20是示出图19中所示的SSD控制器4210的结构作为示例的框图。参照图20，SSD控制器4210包括NVM接口4211、主机接口4212、ECC电路4213、中央处理单元(CPU)4214和缓冲存储器4215。
NVM接口4211将从缓冲存储器4215发送的数据分散到通道CH1至CHn。NVM接口4211将从快闪存储器4201～420n读取的数据发送到缓冲存储器4215。NVM接口4211可以使用快闪存储器的接口方法。也就是说，SSD控制器4210可以根据快闪存储器的接口方法执行编程、读或擦除操作。
主机接口4212对应于主机4100的协议来提供与SSD 4200的接口。主机接口4212可以使用USB(通用串行总线)、SCSI(小型计算机小接口)、PCI Express、ATA、PATA(并行ATA)、SATA(串行ATA)、SAS(串行连接SCSI)等与主机4100通信。主机接口4212可以执行磁盘仿真支持的功能，以使得主机4100将SSD 4200识别为硬盘驱动器(HDD)。
ECC电路4213使用被发送到快闪存储器4201至420n的数据来生成错误校正码ECC。所生成的错误校正码ECC被存储在快闪存储器4201至420n的备用区中。ECC电路4213检测从快闪存储器4201至420n中读取的数据的错误。如果检测到的错误在校正能力内，则ECC电路4213校正检测到的错误。
中央处理单元4214分析和处理从主机4100接收到的信号SGL。中央处理单元4214通过主机接口4212或NVM接口4211控制主机4100或快闪存储器4201～420n。中央处理单元4214根据用于驱动SSD 4200的固件来控制快闪存储器4201～420n。
缓冲存储器4215临时存储从主机4100提供的写数据、或者从快闪存储器4201～420n读取的数据。缓冲存储器4215可以存储将被存储在快闪存储器4201～420n中的元数据或高速缓存数据。当执行突然断电操作时，存储在缓冲存储器4215中的元数据或高速缓存数据被存储在快闪存储器4201～420n中。缓冲存储器4215可以包括DRAM、SRAM等。
图21是示出根据本发明构思的一些实施例的数据储存设备由电子设备具体实现的示例的框图。电子设备5000可以由个人计算机(PC)或诸如笔记本计算机、蜂窝电话、个人数字助理(PDA)和相机的便携式电子设备具体实现。
参照图21，电子设备5000包括存储器系统5100、电源5200、辅助电源5250、中央处理单元(CPU)5300、RAM 5400和用户接口5500。存储器系统5100包括快闪存储器5110和存储控制器5120。
根据本发明构思的一些实施例的3D快闪存储器件具有使得与串选择线相邻设置的伪字线和与地选择线相邻设置的伪字线是不对称的的结构。根据本发明构思，当执行编程操作时，编程禁止单元的升压沟道与位线之间的电场Es和升压沟道与公共源极线之间的电场Eg之间的电场差(Es-Eg)可以被减少，从而编程干扰可以被减少。
如上面已经指出的，多条字线当中的术语“最上”和“最下”字线是旨在定义3D存储单元阵列的相对端(例如，垂直端)的任意术语。然而，这些术语不应当以过于字面的方式被阅读和解释，应认识到“较上”和“较下”是接近“上”和“下”的任意假设的相对术语。此外，应认识到，半导体存储器件可以相对于一个或多个衬底以许多不同的方向来制造，本领域技术人员将理解，术语“最上”和“最下”仅仅指示被布置在存储单元阵列的相对侧的不同字线。
已经描述了本发明构思的某些实施例，还要注意，对本领域术人员显而易见的是，可以做出各种修改而不脱离由所附权利要求定义的本发明构思的范围。

Claims (13)

1.一种具有沿垂直于衬底的方向排列的多个单元串的三维快闪存储器件，所述三维快闪存储器件包括：
第一单元串，连接在公共源极线与位线之间，并包括第一地选择晶体管、第一多个存储单元和第一串选择晶体管，其中，第一地选择晶体管、第一多个存储单元和第一串选择晶体管分别耦接到地选择线、多条主字线和第一串选择线，第一地选择晶体管与衬底相邻，第一串选择晶体管与位线相邻；
第一伪字线，布置在地选择线与所述多条主字线之间，并与所述多条主字线中最下面的字线相邻；
第二伪字线，布置在第一串选择线与所述多条主字线之间，并与所述多条主字线中最上面的字线相邻，
其中，地选择线与第一伪字线之间的第一间隔长度不同于第一串选择线与第二伪字线之间的第二间隔长度。
2.根据权利要求1所述的三维快闪存储器件，其中，第一间隔长度比第二间隔长度短。
3.根据权利要求1所述的三维快闪存储器件，其中，所述三维快闪存储器件还包括：
第二单元串，连接在公共源极线与位线之间，并包括第二地选择晶体管、第二多个存储单元和第二串选择晶体管，其中，第二地选择晶体管、第二多个存储单元和第二串选择晶体管分别耦接到地选择线、所述多条主字线和第二串选择线，第二地选择晶体管与衬底相连接，第二串选择晶体管与位线相邻。
4.一种具有沿垂直于衬底的方向排列的多个单元串的三维快闪存储器件，所述三维快闪存储器件包括：
第一单元串，连接在公共源极线与位线之间，并包括第一地选择晶体管、第一多个存储单元和第一串选择晶体管，其中，第一地选择晶体管、第一多个存储单元和第一串选择晶体管分别耦接到地选择线、多条主字线和第一串选择线；
第二单元串，连接在公共源极线与位线之间，并包括第二地选择晶体管、第二多个存储单元和第二串选择晶体管，其中，第二地选择晶体管、第二多个存储单元和第二串选择晶体管分别耦接到地选择线、所述多条主字线和第二串选择线；
第一伪字线，布置在地选择线与所述多条主字线之间，其中，第一伪字线包括第一数目的字线，所述第一数目的字线包括第一字线，第一字线布置为与所述多条主字线中最下面的字线相邻，地选择线与衬底相邻；
第二伪字线，布置在串选择线与所述多条主字线之间，其中，第二伪字线包括第二数目的字线，所述第二数目的字线包括第二字线，第二字线布置为与所述多条主字线中最上面的字线相邻，串选择线与位线相邻，其中，串选择线包括第一串选择线和第二串选择线，
其中，地选择线与第一字线之间的第一间隔长度不同于第二字线与串选择线之间的第二间隔长度。
5.根据权利要求4所述的三维快闪存储器件，其中，第一间隔长度比第二间隔长度短。
6.根据权利要求4所述的三维快闪存储器件，其中，第一数目小于第二数目。
7.一种被配置为执行编程操作的三维快闪存储器件，所述三维快闪存储器件具有沿垂直于衬底的方向排列的多个单元串，所述三维快闪存储器件包括：
位线，被配置为在编程操作期间施加有第一电压；
公共源极线，被配置为在编程操作期间施加有第二电压；
第一单元串，连接在公共源极线与位线之间，并包括第一地选择晶体管、第一多个存储单元和第一串选择晶体管，其中，第一地选择晶体管、第一多个存储单元和第一串选择晶体管分别耦接到地选择线、多条主字线和第一串选择线；
第二单元串，连接在公共源极线与位线之间，并包括第二地选择晶体管、第二多个存储单元和第二串选择晶体管，其中，第二地选择晶体管、第二多个存储单元和第二串选择晶体管分别耦接到地选择线、所述多条主字线和第二串选择线；
第一伪字线，布置在地选择线与所述多条主字线之间，其中，第一伪字线包括第一数目的字线，所述第一数目的字线包括第一字线，第一字线布置为与所述多条主字线中最下面的字线相邻，地选择线与衬底相邻；
第二伪字线，布置在串选择线与所述多条主字线之间，其中，第二伪字线包括第二数目的字线，所述第二数目的字线包括第二字线，第二字线布置为与所述多条主字线中最上面的字线相邻，串选择线与位线相邻，其中，串选择线包括第一串选择线和第二串选择线，
其中，地选择线与第一字线之间的第一间隔长度不同于第二字线与串选择线之间的第二间隔长度，第一电压不同于第二电压。
8.根据权利要求7所述的三维快闪存储器件，其中，第一间隔长度比第二间隔长度短。
9.根据权利要求7所述的三维快闪存储器件，其中，第一数目小于第二数目。
10.根据权利要求7所述的三维快闪存储器件，其中，第一电压小于第二电压。
11.根据权利要求10所述的三维快闪存储器件，其中，第一电压是地电压，第二电压是电源电压。
12.根据权利要求7所述的三维快闪存储器件，其中，第一串选择线和第二串选择线被配置为在编程操作期间分别施加有第三电压和第四电压，其中，第三电压使能够对第一单元串进行编程，第四电压使不能对第二单元串进行编程。
13.根据权利要求12所述的三维快闪存储器件，其中，第三电压和第四电压分别是电源电压和地电压。
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