KR20090006158A - 메모리 디바이스들을 소거 및 프로그래밍하는 방법 - Google Patents

메모리 디바이스들을 소거 및 프로그래밍하는 방법 Download PDF

Info

Publication number
KR20090006158A
KR20090006158A KR1020087026872A KR20087026872A KR20090006158A KR 20090006158 A KR20090006158 A KR 20090006158A KR 1020087026872 A KR1020087026872 A KR 1020087026872A KR 20087026872 A KR20087026872 A KR 20087026872A KR 20090006158 A KR20090006158 A KR 20090006158A
Authority
KR
South Korea
Prior art keywords
charge storage
storage regions
region
bit
electrons
Prior art date
Application number
KR1020087026872A
Other languages
English (en)
Other versions
KR101308692B1 (ko
Inventor
명 딩
치쳉 리우
웨이 쳉
Original Assignee
스펜션 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스펜션 엘엘씨 filed Critical 스펜션 엘엘씨
Publication of KR20090006158A publication Critical patent/KR20090006158A/ko
Application granted granted Critical
Publication of KR101308692B1 publication Critical patent/KR101308692B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7923—Programmable transistors with more than two possible different levels of programmation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42348—Gate electrodes for transistors with charge trapping gate insulator with trapping site formed by at least two separated sites, e.g. multi-particles trapping site
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7887—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

격리 영역(170)에 의해서 제 2 전하 저장영역(164B)으로부터 이격된 제 1 전하 저장영역(164A)을 포함하는 이중-비트 메모리 디바이스가 제공된다. 메모리를 소거하기 위한 기술들이 제공되는바, 여기서는 전하 저장영역들(164A, 164B)을 소거하기 위해서 전하 저장영역들(164A, 164B) 안으로 전자들이 주입될 수 있다. 메모리를 프로그래밍하기 위한 다른 기술들이 제공되는바, 여기서는 전하 저장영역들(164A, 164B)을 프로그래밍하기 위해서 적어도 하나의 전하 저장영역들(164A, 164B) 안으로 정공들이 주입될 수 있다.
밴드간 열 정공, BTBHH, 파울러-노드하임, 잔류 전자

Description

메모리 디바이스들을 소거 및 프로그래밍하는 방법{METHOD FOR ERASING AND PROGRAMMING MEMORY DEVICE}
일반적으로 본 발명은 메모리 디바이스에 관한 것이며, 좀더 상세하게는 이중-비트(dual-bit) 메모리 디바이스를 소거 및 프로그래밍하는 방법에 관한 것이다.
플래시 메모리는 동작 전원이 없이도 데이터를 보유할 수 있는 소정 유형의 전자 메모리 매체이다. 플래시 메모리는, 동작 수명 동안에(전형적인 플래시 메모리 디바이스들의 경우 백만번까지의 쓰기 싸이클도 가능함) 프로그래밍, 소거 및 재프로그래밍될 수 있다. 플래시 메모리는 다양한 소비자 어플리케이션, 상업용 어플리케이션 및 기타 어플리케이션들에서 신뢰성 있고, 컴팩트하며 그리고 저렴한 비휘발성 메모리로서 점점 더 인기를 얻어가고 있다. 전자 디바이스들이 점점 더 작아짐에 따라, 가령, 플래시 메모리 유닛과 같은 집적회로 메모리 셀의 단위 면적당 저장가능한 데이터의 양을 증가시키는 것이 바람직하다.
통상적인 플래시 메모리 기술은, 전하 포획(trapping) 유전 셀을 이용하는 메모리 셀에 기초하고 있는바, 이는 2 비트의 데이터를 저장할 수 있다. 비휘발성 메모리의 설계자들은, 하나의 실리콘 질화층 내에 전하를 저장하기 위해서 2개의 전하 저장영역들을 이용하는 메모리 회로들을 최근까지 설계해 왔다. 이러한 유형의 비휘발성 메모리 디바이스는, 이중-비트(dual-bit) 플래시 EEPROM(전기적으로 소거가능하며 프로그래밍가능한 판독-전용 메모리) 이라고 알려졌으며, 이는 캘리포니아 서니베일에 위치한 Advanced Micro Devices(AMD) 사의 등록상표 MIRRORBIT™ 하에서 이용가능하다. 이러한 구성에서, 일 비트는 실리콘 질화층의 한쪽 사이드에 있는 제 1 전하 저장영역을 이용하여 저장될 수 있으며, 두번째 비트는 동일한 실리콘 질화층의 다른 한쪽 사이드에 있는 제 2 전하 저장영역을 이용하여 저장될 수 있다. 예를 들면, 좌측 비트 및 우측 비트는 실리콘 질화층의 물리적으로 상이한 영역들에 저장될 수 있는바 즉, 각 메모리 셀의 왼편 영역 인근 및 오른편 영역 인근에 각각 저장될 수 있다. 통상적인 EEPROM 메모리 셀과 비교하면, 이중-비트 메모리 셀은, 동일한 크기의 메모리 어레이에 2배 정도의 정보를 저장할 수 있다.
도1은 통상적인 이중-비트 메모리 셀(50)의 단면도이다. 메모리 셀(50)은 이중-비트(비트1, 비트2) 구조를 갖는바, 이는 통상적인 메모리 디바이스보다 2배 많은 저장능력을 가능케 한다.
상기 메모리 셀(50)은, 기판(54), 상기 기판(54) 상에 위치한 제 1 절연층(62), 상기 제 1 절연층(62) 상에 위치한 질화물 전하 저장층(64), 상기 질화물 전하 저장층(64) 상에 위치한 제 2 절연층(66), 그리고 상기 제 2 절연층(66) 상에 위치한 폴리실리콘 제어 게이트(68)를 포함한다. 동작가능한 메모리 디바이스를 생산하기 위해서, 제 1 금속 실리사이드 콘택(미도시)이 기판(54) 상에 위치할 수도 있으며, 제어 게이트(66) 위에는 제 2 금속 실리사이드 콘택(미도시)이 적용될 수도 있다.
본 발명의 일실시예에서, 상기 기판(54)은 제 1 매립형 접합영역(60) 및 제 2 매립형 접합영역(61)을 갖는 P-형 반도체 기판(54)이며, 이들 접합영역들은 메모리 셀(50)에 자기-정렬되어 기판(54) 내에 형성된다. 제 1 매립형 접합영역(60) 및 제 2 매립형 접합영역(61)은 각각 N+ 반도체 물질로 형성된다. 전하 저장층(64)은 전하를 보유할 수 있다. 제 1 절연층(62), 전하 저장층(64) 및 제 2 절연층(66)은 산화물-질화물-산화물(ONO) 구성을 이용하여 구현될 수 있는바, 질화물 전하 저장층(64)은 2개의 실리콘 이산화물 절연층(62, 66) 사이에 샌드위치된다. 또는, 전하 저장층(64)은 전하 포획층으로서 매립형 폴리실리콘 아일랜드(buried polysilicon islnad)를 이용할 수도 있다.
메모리 셀(50)은 2개의 데이터 비트들을 저장할 수 있는바, 즉, (비트 1) 동그라미로 표현되는 좌측 비트와 (비트 2) 동그라미로 표현되는 우측 비트를 저장할 수 있다. 실제로, 상기 메모리 셀(50)은 대칭적인 것이 일반적이며, 따라서 제 1 매립형 접합영역(61)과 제 2 접합영역(62)은 호환성이 있다. 이점에 관하여, 제 1 매립형 접합영역(60)은 우측 비트(비트 2)에 대해서 소스 영역으로서 작용할 수 있으며, 반면에 제 2 매립형 접합영역(61)은 우측 비트(비트 2)에 대해서 드레인 영역으로서 작용할 수 있다. 이와 반대로, 제 2 매립형 접합영역(61)은 좌측 비트(비트 1)에 대해서 소스 영역으로서 작용할 수 있으며, 반면에 제 1 매립형 접합영역(60)은 좌측 비트(비트 1)에 대해서 드레인 영역으로서 작용할 수 있다. 제어 게 이트(66)와 기판(54) 사이에 존재하는 문턱전압은, 디바이스가 동작하는 동안에 누설을 방지한다.
비록, 도1에는 하나의 이중-비트 메모리 셀(50)이 도시되어 있지만, 도2를 참조하여 설명된 바와 같이, 임의의 적절한 갯수의 이중-비트 메모리 셀들이 메모리 어레이를 구성하기 위해서 이용될 수 있다라는 점을 유의해야 한다.
도2는 통상적인 어레이 구조(200)(실제의 어레이 구조는 수천개의 이중-비트 메모리 셀을 포함할 수 있다)를 따라 배치된 다수의 이중-비트 메모리 셀을 간략히 나타낸 도면이다. 어레이 구조(200)는 앞서 언급된 바와 같이, 반도체 기판에 형성된 다수의 매립형 비트라인들을 포함한다. 도2에는 3개의 매립형 비트라인들(202, 204, 206)이 도시되어 있는바, 이들 각각은 어레이 구조(200)의 메모리 셀들에 대해 드레인 또는 소스로서 기능한다. 또한, 어레이 구조(200)는, 메모리 셀들의 게이트 전압을 제어하는데 이용되는 다수의 워드라인들을 포함한다. 도2에는 4개의 워드라인들(208, 210, 212 및 214)이 도시되어 있으며, 이들은 일반적으로 비트라인들과 십자형으로 교차하는(crisscross) 패턴을 형성한다. 비록, 도2에는 도시되어 있지 않지만, ONO 스택과 같은 전하 저장층은 워드라인들과 비트라인들 사이에 위치한다. 도2의 점선은 어레이 구조(200)에 있는 2개의 이중-비트 메모리 셀들을 나타낸 것으로, 이들은 제 1 셀(216)과 제 2 셀(218)이다. 특히, 비트라인(204)은 제 1 셀(216)과 제 2 셀(218)에 의해 공유된다. 어레이 구조(200)는 가상 접지 구조(virtual grounded architecture)로 알려져 있는바, 이는 선택된 임의의 비트라인에 접지전위가 인가될 수 있으며 그리고 고정 접지전위를 갖는 임의의 비트라인 이 있을 필요가 없기 때문이다. 어레이 구조(200)에 대한 제어로직 및 제어회로들(미도시)은, 프로그래밍, 판독, 소거 및 소프트 프로그래밍과 같은 통상적인 플래시 메모리의 동작 동안에, 메모리 셀들을 선택하는 것, 워드라인들(208, 210, 212, 214)에 전압을 인가하는 것, 그리고 비트라인들(202, 204, 206)에 전압을 인가하는 것을 관장한다. 비트라인 콘택(미도시)을 이용하여 전압이 비트라인들(202, 204, 206)로 전달된다. 도2에는 3개의 전도성 금속배선들(220, 222, 224)과 3개의 비트라인 콘택들(226, 228, 230)이 도시되어 있다. 소정의 비트라인에 대해, 16개의 워드라인들 마다 하나의 비트라인 콘택이 이용되고 있는바, 이는 비트라인의 저항이 매우 높기 때문이다.
전하 저장층(64)을 충전하는 때에, 전력 소모를 감소시키거나 또는 최소화할 수 있는 한 가지 방법은, 전자들을 전하 저장층(64) 안으로 주입하고 이에 의해 메모리 셀(50)을 소거하기 위해서, 파울러-노드하임(Fowler-Nordheim) 터널링 매커니즘을 이용하는 것이다.
도3은 질화물 전하 저장층(64) 안으로 전자들을 주입시키기 위해서 파울러-노드하임(FN) 터널링이 이용되는 파울러-노드하임(FN) 소거 동작 동안에, 통상적인 이중-비트 메모리 셀의 단면을 도시한 도면이다. 메모리 셀(50)의 기본 구조는 도1을 참조하여 설명된 바와 같으며, 설명의 간략화를 위해서 이에 대해 다시한번 설명하지는 않는다. 매립형 접합영역(60, 61)은 플로팅되거나 또는 접지될 수 있다. 고전위인 양(positive)의 게이트 바이어스 전압(예컨대, 18 ~ 20볼트)은, 접지된 기판(54)으로부터 전하 저장층(64)으로 전자들(Θ)을 끌어당기며, 따라서 전하 저 장층(64)은 전자들(Θ)로 균일하게 충전된다. 이러한 FN 터널링 동작은 상대적으로 작은 전류량을 수반하며, 따라서 상대적으로 낮은 전력을 소비한다.
도4는 밴드간 열 정공(Band-To-Band Hot Hole : BTBHH) 프로그래밍 동작 동안에, 통상적인 이중-비트 메모리 셀의 구조를 도시한 단면도이다. 메모리 셀(50)의 기본 구조는 도1을 참조하여 설명된 바와 같으며, 설명의 간략화를 위해서 이에 대해 다시한번 설명하지는 않는다. 상기 특정한 바이어스 조건은, 열 정공들(전기적으로는 양으로 대전된)을 질화물 전하 저장층(64)의 오른쪽에(비트 2) 주입시키는데에 이용될 수 있는바, 이는 비트 2에 저장된 전자들을 중화시켜(neutralize) 메모리 셀(50)의 비트 2를 "프로그래밍" 하기 위함이다. 적절하게 선택된 워드라인을 통해 상대적으로 높은 음전압을 게이트(68)에 인가하고, 제 1 매립형 접합영역(60)(이 경우에는 소스로서 기능함)에 대응하는 비트라인을 플로팅시키고, 그리고 제 2 매립형 접합영역(61)(이 경우에는 드레인으로서 기능함)에 대응하는 비트라인에 중간정도인 양(positive)의 바이어스 전압을 인가함으로써, 우측 비트(비트 2)가 프로그래밍된다. 따라서, 정공들이 질화물층(64) 안으로 주입되어, 질화물층(64) 내의 비트 2에 포획된 전자들을 중화시킨다. 비록, 도시되어 있지는 않지만, 드레인/소스 바이어싱 조건들을 스위칭함으로써, 정공들이 비트 1 안으로 주입될 수 있다. 즉, 적절하게 선택된 워드라인을 통해 상대적으로 높은 음전압을 게이트(68)에 인가하고, 제 2 매립형 접합영역(61)(이 경우에는 소스로서 기능함)에 대응하는 비트라인을 플로팅시키고, 그리고 제 1 매립형 접합영역(60)(이 경우에는 드레인으로서 기능함)에 대응하는 비트라인에 중간정도인 양(positive)의 바이어스 전압을 인가함으로써, 좌측 비트(비트 1)가 프로그래밍된다.
도5는 통상적인 이중-비트 메모리 셀(50)의 단면을 도시한 것으로, 프로그래밍 동작의 결과로서 전하 저장층(64)의 중앙 부분에 있는 잔류(residual) 전자들(Θ)을 나타낸 것이다. 이상적인 경우에서는, 메모리 셀(50)의 비트 1, 2 중 어느 하나를 프로그래밍한 이후에, 비트 1, 2 중 다른 하나는 도3의 충전 동작 동안에 전하 저장층(64) 내에 초기에 충전된 전자들의 정확히 절반 만큼을 갖고 있을 것이다. 달리 말하면, 이상적인 경우에 있어서, 비트 1이 프로그래밍되는 경우에 비트 1에서의 전자들의 절반이 중화(neutralize)될 것이며, 비트 2가 프로그래밍되는 경우에는 비트 2에서의 전자들의 절반이 중화될 것이다. 그리고 비트 1과 비트 2 모두가 프로그래밍된다면, 전체 전자 저장층(64)이 중화될 것이다. 하지만, 도5에 도시된 바와 같이, 밴드간 열 정공(Band-to-Band Hot Hole : BTBHH) 프로그래밍은, 전하 저장층(64)의 중앙 부분에 잔류 전자들(Θ)을 남기는바, 왜나하면 열 정공들이 그렇게 멀리까지는 주입될 수 없으므로 잔류 전자들(Θ)이 중화될 수 없기 때문이다. 이는 디바이스 동작의 열화 또는 디바이스 성능의 열화를 가져오며, 신뢰성 문제를 야기할 수도 있다. 예를 들어, 전하 저장층(64)의 중앙 부분에서의 잔류 전자들(Θ)은, 트랜지스터 동작에 간섭할 수 있는바, 이는 전하 저장층(64)의 중앙 부분에서의 문턱 전압이 전하 저장층(64)의 말단 근처의 문턱 전압과 달라질 것이므로, 트랜지스터가 더 이상 균등(uniform)하지 않기 때문이다.
이와 같은 전술한 내용을 참조하면, 이중-비트 메모리 셀을 소거 및/또는 프로그래밍하는 개선된 기술을 제공하는 것이 바람직하다. 또한, 본 발명의 바람직한 다른 양상들 및 특징들은, 첨부된 도면들 및 상기 배경기술을 참고하여, 본 발명의 후술될 상세한 설명과 첨부된 특허청구범위로부터 보다 명백해질 것이다.
메모리를 프로그래밍 및 소거하는 기술이 제공된다.
본 발명의 일실시예에 따르면, 메모리를 소거하는 기술이 제공되는바, 메모리를 소거하기 위해서 전자들이 적어도 하나의 전하 저장영역 안으로 주입될 수 있다. 전하 저장영역들은, 상기 전하 저장영역들 사이에 배치된 격리 영역에 의해서 물리적으로 그리고 전기적으로 분리될 수 있는바, 따라서 전자들은 적어도 하나의 전하 저장영역들 안으로만 주입된다. 전자 주입은, 예를 들어, 파울러-노드하임(FN) 전자 터널링 기법에 의해서 달성될 수 있는바, 파울러-노드하임(FN) 전자 터널링 기법에서는 메모리를 소거하기 위해서 전자들이 적어도 하나의 전하 저장영역들 안으로 터널링된다. 예를 들어, 기판을 접지시키고 이후 기판으로부터 적어도 하나의 전하 저장영역들 안으로 전자들을 끌어당기기 위해서 양의 바이어스 전압을 게이트에 인가함으로써, 파울러-노드하임(FN) 전자 터널링이 달성될 수 있다.
본 발명의 다른 실시예에 따르면, 메모리를 프로그래밍하는 방법이 제공되는바, 메모리를 프로그래밍하기 위해서 정공들이 적어도 하나의 전하 저장영역들(초기에 전자들을 보유하고 있는) 안으로 주입될 수 있다.
전하 저장영역들은 상기 전하 저장영역들 사이에 배치된 격리 영역에 의해서 물리적으로 그리고 전기적으로 분리될 수 있는바, 따라서 정공들은 적어도 하나의 전하 저장영역들 안으로만 주입된다. 적어도 하나의 전하 저장영역들 안으로 정공들을 주입함으로써, 적어도 하나의 전하 저장영역들 내에 보유된 전자들을 중화시킬 수 있다. 정공 주입은, 예를 들어, 밴드간 열 정공(Band-to-Band Hot Hole : BTBHH) 프로그래밍 기법을 이용하여 수행될 수 있다. 상기 밴드간 열 정공 프로그래밍 기법은, 기판의 소스 또는 드레인 영역에 양의 바이어스 전압을 인가하는 것, 그리고 소스 영역 또는 드레인 영역 중 어느 하나로부터 적어도 하나의 전하 저장영역들 안으로 정공들을 끌어당기기 위해서 음의 바이어스 전압을 게이트에 인가하는 것을 수반한다. 프로그래밍 이후에, 상기 격리 영역과 적어도 하나의 전하 저장영역들은 실질적으로 전하가 없는 상태(substantially charge free)이며, 따라서 실질적으로 그 어떤 잔류 전자들도 상기 격리 영역과 적어도 하나의 전하 저장영역들에 남아있지 않는다.
본 발명은 다음에 설명될 도면들을 참조하여 설명될 것이며, 여기서 유사한 참조번호들은 유사한 셀들을 나타낸다.
도1은 통상적인 이중-비트 메모리 셀의 개략적인 단면도이다.
도2는 통상적인 어레이 구조에 따라 배치된 다수의 이중-비트 메모리 셀을 도시한 개략도이다.
도3은 파울러-노드하임(FN) 소거 동작 동안에 통상적인 이중-비트 메모리 셀을 도시한 단면도이다.
도4는 밴드간 열 정공(Band-to-Band Hot Hole : BTBHH) 프로그래밍 동작 동안에 통상적인 이중-비트 메모리 셀을 도시한 단면도이다.
도5는 통상적인 이중-비트 메모리 셀의 단면을 도시한 것으로, 밴드간 열 정공(Band-to-Band Hot Hole : BTBHH) 프로그래밍 동작 이후에 전하 저장층의 중앙 부분에 남아있는 잔류 전자들을 나타낸 것이다.
도6은 이중-비트 메모리 셀의 일부분에 대한 단면도이다.
도7은 이중-비트 메모리 셀의 일부분에 대한 단면도로서, 본 발명의 예시적인 일실시예에 따른 파울러-노드하임(FN) 소거 동작을 나타낸 도면이다.
도8은 이중-비트 메모리 셀의 일부분에 대한 단면도로서, 본 발명의 예시적인 일실시예에 따른 밴드간 열 정공(Band-to-Band Hot Hole : BTBHH) 프로그래밍 동작을 나타낸 도면이다.
도9는 이중-비트 메모리 셀의 일부분에 대한 단면도로서, 본 발명의 예시적인 일실시예에 따른 BTBHH 프로그래밍 동작 이후에 야기되는, 전자가 없는 전하 저장층을 나타낸 것이다.
다음에 후술될 본 발명의 상세한 설명은 단지 예시적인 것일 뿐이며, 본 발명 또는 응용예 및 본 발명의 이용을 제한하고자 의도된 것이 아니다. 더 나아가, 전술한 본 발명의 배경기술 또는 후술될 본 발명의 상세한 설명에서 제시된 그 어떤 이론에 의해서 제한되도록 의도되지 않는다.
도6 내지 도9는 이중-비트 메모리 셀(150)의 소거 동작 및 프로그래밍 동작을 예시하고 있는바, 여기서 2개의 전하 저장영역들은 격리 영역(170)에 의해서 물리적으로 그리고 전기적으로 서로 분리된다.
도6은 본 발명의 예시적인 일실시예에 따른 이중-비트 메모리 셀(150)의 일부분을 도시한 단면도이다. 상기 이중-비트 메모리 셀(150)은, 메모리 디바이스(150)에 자기-정렬되어 기판내에 형성된 제 1 매립형 접합영역(160)(예컨대, 소스)과 제 2 매립형 접합영역(161)(예컨대, 드레인)을 갖는 기판(154), 상기 기판(154) 위에 위치한 제 1 절연층(162), 그 각각이 상기 제 1 절연층(162) 위에 위치한 한 쌍의 전하 저장영역(164A, 164B), 상기 전하 저장영역(164A, 164B) 위에 위치한 제 2 절연층(166), 상기 제 1 절연층(162)과 제 2 절연층(166) 사이에 위치하며 또한 상기 전하 저장영역(164A, 164B)들 사이에 위치한 격리 영역(170), 및 상기 제 2 절연층(166) 위에 위치한 제어 게이트(168)를 포함한다. 제 1 금속 실리사이드 콘택(미도시)이 기판(154) 상에 위치할 수 있으며, 상기 제어 게이트(166)는 제 2 금속 실리사이드 콘택(미도시)으로 캡핑(capping)될 수 있다.
전하 저장영역들(164A, 164B)은, 상기 전하 저장영역들(164A, 164B) 사이에 위치한 격리 영역(170)에 의해서 물리적으로 그리고 전기적으로 분리되는바, 따라서 전하(예컨대, 전자들)는 전하 저장영역들(164A, 164B) 안으로만 주입될 수 있다. 본 발명의 일실시예에서, 제어 게이트(168)는 폴리실리콘을 포함하여 구성되며, 상기 전하 저장영역들(164A, 164B)은, 가령, 실리콘-풍부 질화물(silicon-rich nitride)과 같은 질화물, 알루미늄 산화물, 폴리실리콘, 로우-k(low-k) 유전체 또는 여타의 대등한 전하 포획 물질들을 포함할 수 있으며, 그리고 상기 격리 영역(170)은 예를 들어, 산화물을 포함할 수 있다. 그러므로, 구현예에 따라, 유전체 스택은 예를 들어, 산화물-질화물-산화물(ONO) 스택, 산화물-실리콘 풍부 질화물- 산화물(ORO) 스택, 산화물-폴리-산화물(OSO) 스택, 산화물-질화물-산화물-질화물-산화물(ONONO) 스택, 산화물-실리콘 풍부 질화물-산화물-실리콘 풍부 질화물-산화물(ORORO) 스택 등등을 포함할 수 있다.
본 발명의 일실시예에 따르면, 이중-비트 메모리 셀(150)을 소거하는 기술들이 제공되는바, 여기서는 메모리 셀(150)을 소거하기 위해서 적어도 하나의 전하 저장영역들(164A, 164B) 안으로 전자들이 주입될 수 있다.
도7은 이중-비트 메모리 셀(150)의 일부분에 대한 단면도로서, 본 발명의 예시적인 일실시예에 따른 파울러-노드하임(FN) 소거 동작을 나타낸 도면이다. 상기 파울러-노드하임(FN) 소거 동작에 따르면, 전자들(Θ)은, 메모리 셀(150)의 적어도 하나의 전하 저장영역들(164A, 164B) 안으로만 주입 또는 터널링된다. 예를 들어, 매립형 접합영역들(60, 61)을 플로팅 또는 접지시키고, 기판(154)을 접지시키고 그리고 기판(154)으로부터 전하 저장영역들(164A, 164B) 중 적어도 하나 또는 이들 모두에게로 전자들을 끌어당기기 위해서, 상대적으로 높은 전위인 양의 바이어스 전압을 제어 게이트(168)에 인가함으로써, 파울러-노드하임(FN) 전자 터널링이 수행될 수 있다. 전하 저장영역들(164A, 164B)은, 상기 전하 저장영역들(164A, 164B) 사이에 위치한 격리 영역(170)에 의해서 물리적으로 그리고 전기적으로 분리될 수 있는바, 따라서 전자들은 오직 전하 저장영역들(164A, 164B) 안으로만 주입되며, 격리 영역(170) 안으로는 주입되지 않는다. 이러한 FN 터널링 동작은 상대적으로 작은 전류량을 수반하며, 따라서 상대적으로 낮은 전력을 소비한다.
도8은 이중-비트 메모리 셀(150)의 일부분에 대한 단면도로서, 본 발명의 예 시적인 일실시예에 따른 밴드간 열 정공(Band-to-Band Hot Hole : BTBHH) 프로그래밍 동작을 나타낸 도면이다. 초기에 상기 전하 저장영역들(164A, 164B) 각각은, 전자들을 보유할 수 있다. 밴드간 열 정공(Band-to-Band Hot Hole : BTBHH) 프로그래밍 동작 동안에, 비트 1 및/또는 비트 2 로서 적어도 하나의 전하 저장영역들(164A, 164B) 내에 저장된 전자들(Θ)을 중화시키기 위해서, 메모리 셀(150)의 적어도 하나의 전하 저장영역들(164A, 164B) 안으로 정공들이 주입될 수 있다. 예를 들어, 제 1 매립형 접합영역(160)(예컨대, 소스)을 플로팅시키고, 양의 바이어스 전압(예컨대, 5볼트)을 제 2 매립형 접합영역(161)(예컨대, 드레인)에 인가하고, 그리고 상기 접합영역(161)으로부터 전하 저장영역들(164A, 164B) 중 하나 안으로 정공들을 끌어당기기 위해서 제어 게이트(168)에 음전압(예컨대, -6볼트)을 인가함으로써, 상기 프로그래밍 동작이 수행될 수 있다. 전하 저장영역들(164A, 164B)은, 상기 전하 저장영역들(164A, 164B) 사이에 위치한 격리 영역(170)에 의해서 물리적으로 그리고 전기적으로 분리된다. 앞서 설명된 바와 같이, 정공들은 오직 전하 저장영역들(164A, 164B) 안으로만 주입될 수 있다.
도9는 이중-비트 메모리 셀(150)의 일부분에 대한 단면도로서, 본 발명의 예시적인 일실시예에 따라 전자가 없는 격리 영역(170) 및 전자가 없는 전하 저장영역들(164A, 164B)을 나타낸 것이다. BTBHH 프로그래밍 동작 이후에, 도5에서와는 달리, 상기 격리 영역(170)과 적어도 하나의 전하 저장영역들(164A, 164B)은, CCH "프로그래밍" 동작 이후에 실질적으로 전하가 없다(예컨대, 그 어떤 잔류 전자(Θ)도 격리 영역(170)과 적어도 하나의 전하 저장영역들(164A, 164B) 내에 포획된 채 로 남아있지 않는다). 따라서, 도5에서와 달리, 디바이스 동작 또는 성능이 개선될 수 있으며 그리고 좀더 균등하고(uniform) 신뢰성 있는 트랜지스터 구조가 제공된다. 격리 영역(170)에서의 문턱 전압은 전하 저장영역들(164A, 164B)에서의 문턱 전압들과 실질적으로 동일하다.
비록, 본 발명의 전술한 바와 같은 상세한 설명에서는 적어도 하나 이상의 예시적인 실시예들이 제공되었지만, 많은 수의 변형예들이 존재할 수 있다는 점을 유의해야 한다. 또한, 상기 예시적인 실시예 또는 예시적인 실시예들은 단지 일례일 뿐이며, 그리고 본 발명의 범위, 응용가능성 또는 구성을 그 어떤 방식으로도 제한하고자 의도된 것은 아니라는 점을 유의해야 한다. 이와 반대로, 앞서 설명된 발명의 상세한 설명은, 상기 예시적인 실시예(들)을 구현하기 위한 편리한 로드맵(road map)을 해당기술분야의 당업자들에게 제공할 것이다. 첨부된 청구범위 및 이들의 법적 균등범위에서 설명된 본 발명의 범위를 벗어남이 없이도, 예시적인 실시예에서 설명된 셀들의 기능 및 배치에 있어서 다양한 변형예들이 있을 수도 있다는 점을 유의해야 한다.

Claims (10)

  1. 격리 영역(170)에 의해서 제 2 전하 저장영역(164B)으로부터 이격된 제 1 전하 저장영역(164A)을 포함하는 메모리(150)를 제공하는 단계; 및
    상기 전하 저장영역들(164A, 164B) 중 적어도 하나를 소거하기 위해서 상기 전하 저장영역들(164A, 164B) 중 적어도 하나 안으로 전자들을 주입하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 전하 저장영역들(164A, 164B) 중 적어도 하나를 소거하기 위해서 상기 전하 저장영역들(164A, 164B) 중 적어도 하나 안으로 전자들을 주입하는 상기 단계는,
    상기 전하 저장영역들(164A, 164B) 중 적어도 하나를 소거하기 위해서 상기 전하 저장영역들(164A, 164B) 중 적어도 하나 안으로 전자들을 파울러-노드하임(FN) 터널링시키는 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    상기 메모리(150)는 기판(154)과 게이트(168)를 더 포함하며, 파울러-노드하임(FN) 터널링은,
    기판(154)을 접지시키는 단계; 및
    기판(154)으로부터 상기 전하 저장영역들(164A, 164B) 중 적어도 하나쪽으로 전자들을 끌어당기기 위해서 상기 게이트(168)에 양전압을 인가하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    상기 전하 저장영역들(164A, 164B)은, 상기 전하 저장영역들(164A, 164B) 사이에 위치한 격리 영역(170)에 의해서 물리적으로 그리고 전기적으로 분리되는 것을 특징으로 하는 방법.
  5. 제1항에 있어서,
    상기 전하 저장영역들(164A, 164B) 중 적어도 하나를 프로그래밍하는 단계
    를 더 포함하는 것을 특징으로 하는 방법.
  6. 제5항에 있어서,
    상기 메모리는 게이트(168) 및 매립형 접합영역(161)을 포함하는 기판(154)을 더 포함하여 이루어지며, 상기 격리 영역(170)을 프로그래밍하는 것은,
    음전압을 상기 게이트(168)에 인가하고 그리고 양전압을 상기 매립형 접합영역(161)에 인가함으로써, 상기 전하 저장영역들(164A, 164B) 중 적어도 하나의 전자들을 중화시키기 위해서 상기 전하 저장영역들(164A, 164B) 중 적어도 하나 안으로 정공들을 주입하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  7. 제6항에 있어서,
    상기 격리 영역(170) 및 상기 적어도 하나의 전하 저장영역들(164A, 164B)에는, 프로그래밍 이후에 실질적으로 전하가 없는 것을 특징으로 하는 방법.
  8. 제7항에 있어서,
    프로그래밍 이후에 상기 격리 영역(170) 내에 잔류 전자들이 실질적으로 남아있지 않도록, 상기 격리 영역(170) 및 상기 적어도 하나의 전하 저장영역들(164A, 164B)에는 프로그래밍 이후에 실질적으로 전하가 없는 것을 특징으로 하는 방법.
  9. 반도체 디바이스로서,
    격리 영역(170);
    제 1 전하 저장영역(164A);
    상기 격리 영역(170)에 의해서 상기 제 1 전하 저장영역(164A)으로부터 이격된 제 2 전하 저장영역(164B)을 포함하며,
    상기 전하 저장영역들(164A, 164B) 중 적어도 하나는 상기 전하 저장영역들(164A, 164B) 중 적어도 하나 안으로 전자들을 주입함으로써 소거되도록 구성되는 것을 특징으로 하는 반도체 디바이스.
  10. 제9항에 있어서,
    매립형 접합영역(161)을 포함하는 기판(154); 및
    게이트(168)를 더 포함하며,
    상기 전하 저장영역들(164A, 164B) 중 적어도 하나는 전자들을 보유하며, 그리고
    양전압을 상기 매립형 접합영역(161)에 인가하고 그리고 상기 매립형 접합영역(161)으로부터 상기 전하 저장영역들(164A, 164B) 중 적어도 하나 안으로 정공들을 주입하여 상기 전하 저장영역들(164A, 164B) 중 적어도 하나의 전자들을 중화시키도록 음전압을 상기 게이트(168)에 인가함에 의해, 상기 전하 저장영역들(164A, 164B) 중 적어도 하나가 프로그래밍되는 것을 특징으로 하는 반도체 디바이스.
KR1020087026872A 2006-04-05 2007-04-05 메모리 디바이스들을 소거 및 프로그래밍하는 방법 KR101308692B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/399,130 US7394702B2 (en) 2006-04-05 2006-04-05 Methods for erasing and programming memory devices
US11/399,130 2006-04-05
PCT/US2007/008683 WO2007114955A2 (en) 2006-04-05 2007-04-05 Methods for erasing and programming memory devices

Publications (2)

Publication Number Publication Date
KR20090006158A true KR20090006158A (ko) 2009-01-14
KR101308692B1 KR101308692B1 (ko) 2013-09-13

Family

ID=38564154

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087026872A KR101308692B1 (ko) 2006-04-05 2007-04-05 메모리 디바이스들을 소거 및 프로그래밍하는 방법

Country Status (7)

Country Link
US (1) US7394702B2 (ko)
EP (1) EP2005436A2 (ko)
JP (1) JP2009532911A (ko)
KR (1) KR101308692B1 (ko)
CN (1) CN101432820B (ko)
TW (1) TWI371101B (ko)
WO (1) WO2007114955A2 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI300931B (en) * 2006-06-20 2008-09-11 Macronix Int Co Ltd Method of operating non-volatile memory device
US20080023699A1 (en) * 2006-07-26 2008-01-31 Macronix International Co., Ltd. A test structure and method for detecting charge effects during semiconductor processing
US7596030B2 (en) * 2006-08-01 2009-09-29 Macronix International Co., Ltd. Method for improving memory device cycling endurance by providing additional pulse
US7916550B2 (en) * 2006-11-17 2011-03-29 Macronix International Co., Ltd. Method and apparatus for operating nonvolatile memory with floating voltage at one of the source and drain regions
US7652923B2 (en) * 2007-02-02 2010-01-26 Macronix International Co., Ltd. Semiconductor device and memory and method of operating thereof
JP2008227403A (ja) 2007-03-15 2008-09-25 Spansion Llc 半導体装置およびその製造方法
JP5425378B2 (ja) * 2007-07-30 2014-02-26 スパンション エルエルシー 半導体装置の製造方法
KR100877483B1 (ko) * 2007-10-04 2009-01-07 주식회사 동부하이텍 플래시 메모리 소자 및 그 제조 방법
TWI442400B (zh) 2010-02-22 2014-06-21 Acer Inc 記憶體元件之操作方法
US20140167142A1 (en) * 2012-12-14 2014-06-19 Spansion Llc Use Disposable Gate Cap to Form Transistors, and Split Gate Charge Trapping Memory Cells
US10014380B2 (en) 2012-12-14 2018-07-03 Cypress Semiconductor Corporation Memory first process flow and device
US9368606B2 (en) 2012-12-14 2016-06-14 Cypress Semiconductor Corporation Memory first process flow and device
KR102293874B1 (ko) * 2014-12-10 2021-08-25 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
TW439231B (en) * 2000-01-11 2001-06-07 Winbond Electronics Corp Multi-level memory cell
US6261904B1 (en) * 2000-02-10 2001-07-17 Advanced Micro Devices, Inc. Dual bit isolation scheme for flash devices
US6355514B1 (en) * 2000-02-10 2002-03-12 Advanced Micro Devices, Inc. Dual bit isolation scheme for flash devices
US6242306B1 (en) * 2000-07-28 2001-06-05 Advanced Micro Devices Dual bit isolation scheme for flash memory devices having polysilicon floating gates
US6538925B2 (en) 2000-11-09 2003-03-25 Innotech Corporation Semiconductor memory device, method of manufacturing the same and method of driving the same
US20030062567A1 (en) 2001-09-28 2003-04-03 Wei Zheng Non volatile dielectric memory cell structure with high dielectric constant capacitive coupling layer
EP1313149A1 (en) * 2001-11-14 2003-05-21 STMicroelectronics S.r.l. Process for fabricating a dual charge storage location memory cell
US6639271B1 (en) 2001-12-20 2003-10-28 Advanced Micro Devices, Inc. Fully isolated dielectric memory cell structure for a dual bit nitride storage device and process for making same
US6914820B1 (en) * 2002-05-06 2005-07-05 Multi Level Memory Technology Erasing storage nodes in a bi-directional nonvolatile memory cell
US6735123B1 (en) * 2002-06-07 2004-05-11 Advanced Micro Devices, Inc. High density dual bit flash memory cell with non planar structure
US6906959B2 (en) * 2002-11-27 2005-06-14 Advanced Micro Devices, Inc. Method and system for erasing a nitride memory device
US6795342B1 (en) * 2002-12-02 2004-09-21 Advanced Micro Devices, Inc. System for programming a non-volatile memory cell
US6768160B1 (en) * 2003-01-28 2004-07-27 Advanced Micro Devices, Inc. Non-volatile memory cell and method of programming for improved data retention
US7184315B2 (en) 2003-11-04 2007-02-27 Micron Technology, Inc. NROM flash memory with self-aligned structural charge separation
US7049651B2 (en) 2003-11-17 2006-05-23 Infineon Technologies Ag Charge-trapping memory device including high permittivity strips
US6956254B2 (en) 2003-12-01 2005-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Multilayered dual bit memory device with improved write/erase characteristics and method of manufacturing
CN1677568A (zh) * 2004-04-01 2005-10-05 上海宏力半导体制造有限公司 闪存的双位记忆胞结构
CN1719617A (zh) * 2005-07-08 2006-01-11 北京大学 两端存储信息的双位闪存单元及其读取方法

Also Published As

Publication number Publication date
KR101308692B1 (ko) 2013-09-13
WO2007114955A2 (en) 2007-10-11
TWI371101B (en) 2012-08-21
JP2009532911A (ja) 2009-09-10
US20070247923A1 (en) 2007-10-25
US7394702B2 (en) 2008-07-01
WO2007114955A3 (en) 2008-02-07
CN101432820A (zh) 2009-05-13
EP2005436A2 (en) 2008-12-24
TW200746402A (en) 2007-12-16
CN101432820B (zh) 2012-11-28

Similar Documents

Publication Publication Date Title
KR101308692B1 (ko) 메모리 디바이스들을 소거 및 프로그래밍하는 방법
JP3962769B2 (ja) 不揮発性半導体記憶装置およびその書込方法
US6671209B2 (en) Erasing method for p-channel NROM
US6768681B2 (en) Non-volatile memory device
US7471564B2 (en) Trapping storage flash memory cell structure with inversion source and drain regions
US8344445B2 (en) Non-volatile semiconductor memory cell with dual functions
TWI390709B (zh) 用於抹除記憶體裝置之方法以及多階程式化記憶體裝置
TWI243475B (en) Byte-operational nonvolatile semiconductor memory device
US20050162925A1 (en) Non-volatile memory cell array having common drain lines and method of operating the same
JP4113559B2 (ja) 不揮発性半導体記憶装置およびその書込方法
US7002849B2 (en) Method for programming and erasing non-volatile memory with nitride tunneling layer
US6528845B1 (en) Non-volatile semiconductor memory cell utilizing trapped charge generated by channel-initiated secondary electron injection
US7911852B2 (en) Nonvolatile semiconductor memory device and operation method thereof
US7088623B2 (en) Non-volatile memory technology suitable for flash and byte operation application
KR20000051783A (ko) 비휘발성 메모리 소자
US7773428B2 (en) Nonvolatile semiconductor memory having suitable crystal orientation
US7948052B2 (en) Dual-bit memory device having trench isolation material disposed near bit line contact areas
KR100806776B1 (ko) 1-폴리 구조의 플래시 메모리 소자 및 그 제조 방법
JP2008021679A (ja) 不揮発性半導体記憶装置およびその書込方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20161005

Year of fee payment: 4