CN104599712B - 叠层3d存储器及其制造方法 - Google Patents

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Abstract

本发明公开了一种叠层3D存储器及其制造方法，该存储器可包括多个存储区块，包括一第一区块和一第二区块设置于第一区块之上。一隔离层设置于此结构中，并位于第一区块和第二区块之间以隔离第一区块和第二区块的存储核心中的多个垂直导体。存取导体位于存储核心之外，例如是邻近于存储区块或穿过仅包括译码器的区块的区域。存取导体耦接至第一区块和第二区块中的译码器，用以连接存储单元至周边电路。

Description

叠层3D存储器及其制造方法
技术领域
本发明是关于高密度存储器技术，包括存储单元的3D阵列的技术。
背景技术
高密度闪存应用于许多系统中的非易失性储存器。与非门闪存是常见的结构之一，而且通常设置于二维存储单元阵列中。当制成技术进步使得节点(nodes)越来越缩小，二维的与非门闪存已经达到了物理极限。因此，许多种其他的技术被开发。
在为了达到闪存及其他类型存储器的高密度存储量的趋势中，设计者已致力于寻求叠层多层存储单元的技术，以达到更高的储存量以及较低的单位比特成本。举例来说，于公元2006年12月11～13日IEEE国际电子元件会议中，赖先生等人所发表的「A Multi-LayerStackable Thin-Film Transistor(TFT)NAND-Type二Flash Memory]及Jung等人所发表的「Three Dimensionally Stacked NAND Flash Memory Technology Using StackingSingle Crystal Si Layers on ILD and TANOS Structure for Beyond30nm Node]已叙述薄膜晶体管技术被应用于电荷捕捉存储器。
另一种作法则是使用多层或多个存储单元共享垂直栅极结构的技术制作闪存。发明人陈士弘先生及吕函庭先生于公元2013年8月6日获准(申请日为公元2011年8月1日)的第8,503,213号「Memory Architecture Of 3D Array With Alternating Memory StringOrientation And String Select Structures]的美国专利案已叙述3D垂直栅极(3DVG)结构，该专利申请案系在此做为参照。
再一种作法则是使用多层存储单元共享垂直通道结构的技术制作闪存。举例来说，该技术可见于发明人吕函庭先生及陈士弘先生于公元2013年1月29日获准(申请日为公元2011年1月19日)的第8,363,476号「Memory Device，Manufacturing Method AndOperating Method Of The Same]的美国专利案。同样地，也可见于发明人吕函庭先生于公元2013年2月20日申请的第13/772,058号「3D NAND Flash Memory]的美国专利申请案，该专利申请案系在此做为参照。
于公元2007年6月12～14日VLSI技术文摘论文研讨会中，由Tanaka等人于论文集第14～15页所发表的「Bit Cost Scalable Technology with Punch and Plug Processfor Ultra High Density Flash Memory]中，已叙述另一种结构，可提供垂直通道结构以应用于电荷捕捉存储器技术的与非门存储单元中。
为了维持可靠的操作，所有的3D技术在存储单元层数的实施上均仍有实务上的限制。简单的叠层方式成本较高，因为叠层的各个层必须分开来图案化。可延伸穿过多层存储单元的垂直栅极结构、垂直通道结构或其他包括垂直导体的结构在成本上较具有优势，因为多个层可以采用一个掩模及蚀刻步骤。然而，具有高深宽比的结构较难进行蚀刻，例如中间结构可能会在工艺中断裂…等，因此此种结构亦有其限制。
因此目前仍需要可支持叠层3D存储单元区块的可靠的技术，以克服层数上的一些限制。
发明内容
本发明是提供一种叠层存储单元的3D叠层的技术。
本发明提供一种叠层结构，其中是描述3D区块的不同结构，包括存储核心中的结构以及耦接至存储核心的译码器的结构。存储核心位于存储区块的结构的核心，译码器连接至存储核心。存储核心中的导体可以两种方式分类。其一，例如是作为位线的导体，可传导讯号以表示数据(data)；其二，例如是作为字线的导体，可传导控制讯号。存储核心中的译码器同时连接至此两种导体，而且可以包括串或区块选择晶体管、接地选择晶体管、以及为了连接至周边电路而用以将存储核心中的水平导体连接至存储核心之外的垂直导体之阶梯结构等。
本发明提供一种包括多个存储区块的存储器，包括一第一区块以及一第二区块，第二区块设置于第一区块之上。此结构中，隔离层设置于第一区块和第二区块之间，用以隔离存储核心的第一区块和第二区块。存取导体位于存储核心之外，例如是邻接于存储区块，或是穿过仅包括译码器的区块的区域。存取导体耦接至第一区块和第二区块中的译码器，并且用以连接存储单元至周边电路。
经由将一个存储核心中的连接点(connectors)与其上的一个叠层中的连接点隔离开来，叠层结构可以经由较少个区块间的连接而制作。并且，存取导体只连接至译码器，因此使用于存取导体的连接尺寸可以大于用于存储核心者。
本技术的其他实施样态及优点可在检阅图式、详细说明以及随附的权利要求范围时获得了解。
附图说明
图1是一种3D存储区块叠层的简化示意图，其中包括具有多个译码器互连接点(interconnection)的多个隔离层。
图2是一种3D垂直栅极结构中的存储单元的3D区块示意图，其中具有一存储核心及适于如本文所述的叠层的多个译码器区域。
图3是一种3D垂直通道结构中的存储单元的3D区块示意图，其中具有一存储核心及适于如本文所述的叠层的多个译码器区域。
第4～9图绘示叠层3D存储区块的制造过程。
图10绘示一种叠层存储结构的第一区块和第二区块中的一组导体，此些导体连接至个别的译码器，例如是阶梯着陆区。
图11绘示一种3D存储区块的叠层的各个层中的译码器耦接至一组导体。
图12及图13分别绘示一组导体耦接至3D存储区块的叠层的所有层中的译码器之端视图及侧视图，其中此些导体例如是源极线导体。
图14绘示多个导体耦接至3D存储区块的译码器，但译码器并未连接至叠层中的其他区块中对应的导体。
图15绘示形成一种3D存储区块的叠层的制造过程的简化流程图。
图16绘示一种包括具有存储单元的叠层区块的3D存储器的集成电路的简化方块图。
【符号说明】
101、102、103、104、197、299、401、501：存储核心
111、112、113、114、198、199、298、411、511：译码器区域
121、122、123：隔离层
131～133、141～143、151～153：区段
202、203、204、205、212、213、214、215：半导体条
202B、203B、204B、205B、212A、213A、214A、215A：阶梯结构
209、219：串选择线栅极结构
215：存储材料层
225-1、…、225-n、225-n：字线
226、227、871、872：接地选择线
228：源极线
301：底栅极
310：叠层
320：垂直叠层间半导体主体元件
330、350、363：链接元件
340：叠层间垂直导体元件
360：参考导体
361、362：阶梯结构
370、390：参考选择开关
371、372、373：层间连接点
380：交叉点
412-1、413-1、414-1、415-1、512、513、514、515：垂直区段
412-2、413-2、414-2、415-2、801-2、851-2：第二区段
412-3、413-3、414-3、415-3、801-3、851-3：第三区段
421、620、621：隔离层
601～608：有源层
651～658、664、668：绝缘层
612-2、612-3、613-1、613-2、613-3、614-1、614-2、614-3、615-1、615-2、615-3：区段
801-1、851-1：第一区段
804-1、804-2、804-3、804-4、854：介电层
860、861：源极线导体
900：存储阵列
901：列译码器
902、904：字线
905：总线
906：页缓冲器
908、912：区块
909：电路
911：数据输入线
915：数据输出线
950：集成电路
1000～1007：步骤
BLl～BL8：位线
ML1、ML2、ML3：金属层
SSL1、SSL2：导体
WL0～WLN-1：中间平面
具体实施方式
以下将参考附图提供本技术的数个实施例的详细说明。
图1是一种叠层3D存储器的简化示意图，其中包括多个存储区块。所述结构包括一第一区块，第一区块包括一存储核心104以及译码器区域114。第二区块设置于第一区块之上，并包括存储核心103及译码器区域113。一第三区块设置于第二区块之上，并包括存储核心102及译码器区域112。所述叠层中的一第四区块包括存储核心101及译码器区域111。一隔离层(例如是隔离层123)设置于区块之间。多个存取导体设置于译码器区域111～114中。多个存取导体的多个区段设置于隔离层121～123中。本实施例中，多个存取导体的区段151～153设置于隔离层123中且位于第二区块和第一区块之间。多个存取导体的区段141～143设置于隔离层122中且位于第三区块和第二区块之间。多个存取导体的区段131～133设置于隔离层中且位于第四区块和第三区块之间。
实施例中，多个译码器区域(例如译码器区域111)仅呈现于存储核心(例如存储核心101)的一侧。其他实施例中，多个译码器区域可以其他架构分布，可以包括位于存储核心的两侧的多个区域、位于存储核心的所有侧面的多个区域…等。
本技术可以有利地应用于根据一第一设计规则制作存储核心的情况，其中第一设计规则包括穿过存储核心的垂直导体的特征尺寸(feature size)，可选择用于制作非常致密的存储单元结构。同时，多个存储区块中的多个译码器系根据一较大的第二设计规则，其特征在于其特征尺寸大于穿过存储核心的垂直导体之特征尺寸。
隔离层可以限制一个特定区块中损坏的存储单元在操作上对于叠层中其他区块的影响，上述效果经由以在存储核心中的一非常致密的设计规则制作彼此分开的垂直导体而达到。并且，经由避免多个区块中的存储核心之间的连接，任何一个区块中的损坏的影响不会经由多个存储核心共享导体而被加成放大。再者，多个隔离层可以限制任何工艺中的失准(misalignment)所造成的影响范围。
如前所述，多个存储区块可以包括垂直通道或垂直栅极3D结构。图2和图3绘示经由本文所述的技术叠层的多个3D垂直栅极(3DVG)以及3D垂直通道(3DVC)区块。并且，此些图式呈现可以经由小的设计规则制作于存储核心中的结构，且多个区块的多个译码器区域中的多个译码器耦接至存储核心且可以经由较大的设计规则制作。
图2绘示一种具有3D垂直栅极(3DVG)结构的存储区块，此结构叙述于公元2012年1月12日公开、公元2011年1月31日提出申请的第2012/0007167号「3D Memory Array WithImproved SSL and BL Contact Layout]的美国专利公开案，其内容是在此做为参照。
图式中的绝缘材料系移除以暴露出更进一步的结构特征。举例而言，多个半导体条之间、多个脊状叠层之中、以及半导体条和脊状叠层之间的绝缘层系移除。译码器区域198和199是由方框圈起表示。存储核心197是由方框圈起表示。
多层阵列形成于一个绝缘层上。存储核心197包括多个字线225-1、…、225-n、225-n，此些字线包括多个垂直延伸部，垂直延伸部共形于多个脊状叠层。此些脊状叠层包括多个水平的半导体条212、213、214、215，配置作为区块的各个层上的对应的与非门串的通道。
区块中的多个译码器包括位于译码器区域198中的阶梯结构212A、213A、214A、215A以及位于译码器区域199中的阶梯结构202B、203B、204B、205B。阶梯结构212A、213A、214A、215A终止水平半导体条，例如是半导体条212、213、214、215。如图式所示，阶梯结构212A、213A、214A、215A经由多个垂直导体电性连接至覆盖于此区块之上的不同的数据线，例如是金属层ML3，而连接至页缓冲器及其他译码电路以选择阵列中的平面。在定义多个脊状叠层的时候，可以一起图案化阶梯结构212A、213A、214A、215A，并且采用比用于存储核心内部更大的设计规则。
位于译码器区域199中的阶梯结构202B、203B、204B、205B终止多个半导体条，例如是半导体条202、203、204、205。如图式所示，阶梯结构202B、203B、204B、205B电性连接至不同的数据线，而连接至页缓冲器及其他译码电路以选择阵列中的平面。在定义多个脊状叠层的时候，可以一起图案化阶梯结构2202B、203B、204B、205B，并且采用比用于存储核心内部更大的设计规则。
存储核心197中，任何给定的半导体条的叠层被耦接至阶梯结构212A、213A、214A、215A、或阶梯结构202B、203B、204B、205B，但并非同时耦接至此两者。一个半导体条的叠层具有两个相反的位线端至源极线端的走向或源极线端至位线端的走向的其中之一。举例而言，半导体条212、213、214、215的叠层具有位线端至源极线端的走向，半导体条202、203、204、205的叠层具有源极线端至位线端的走向。
半导体条212、213、214、215的叠层终止于阶梯结构212A、213A、214A、215A的一端，并且通过区域198的多个译码器，包括串选择线栅极结构219和接地选择线226。并且，半导体条212、213、214、215的叠层通过区域199的多个译码器，包括接地选择线227和源极线228，源极线228终止此些半导体条。半导体条212、213、214、215不触及阶梯结构202B、203B、204B、205B。
半导体条202、203、204、205的叠层终止于阶梯结构202B、203B、204B、205B的一端，并且通过区域199的多个译码器，包括串选择线栅极结构209和接地选择线227。并且，半导体条202、203、204、205的叠层通过区域198的多个译码器，包括接地选择线226和源极线(绘示于其他图式部分)。半导体条202、203、204、205不触及阶梯结构212A、213A、214A、215A。
一个存储材料层将字线225-1至225-n以及半导体条212～215和202～205分隔开。
接地选择线226和227包括多个水平线以及多个垂直延伸部，类似于字线，垂直延伸部共形于多个脊状叠层。
每个半导体条的叠层终止于阶梯结构的一端，而另一端终止于源极线。举例而言，半导体条212、213、214、215的叠层的一端终止于阶梯结构212A、213A、214A、215A，另一端终止于源极线228。在图式的右侧，每间隔一个的半导体条的叠层终止于阶梯结构202B、203B、204B、205B，每间隔一个的半导体条的叠层终止于一个间隔开的源极线。在图式的左侧，每间隔一个的半导体条的叠层终止于阶梯结构212A、213A、214A、215A，每间隔一个的半导体条的叠层终止于一个间隔开的源极线。
多个晶体管形成于阶梯结构212A、213A、214A和字线225-1之间。在此些晶体管中，半导体条(例如是半导体条213)作为装置的通道区。多个串选择线栅极结构(例如是串选择线栅极结构219、209)在定义字线225-1～225-n的步骤中同时被图案化。一硅化物层(如图式中斜线表示的部分)可以沿着字线、接地选择线的顶表面形成，并覆盖串选择线栅极结构。存储材料层215可以作为此些晶体管的栅极介电层。此些晶体管作为串选择栅极并耦接至译码电路，以选择阵列中特定的脊状叠层。
多个数据线和串选择线形成于金属层ML1、ML2和ML3上并覆盖存储区块。在一个叠层结构中，此些金属层包括多个导体，此些导体自多个区块连接存取线至多个周边电路，且可以被多个叠层区块共享，而不需针对每个区块重复制作。
本实施例中，第一金属层ML1包括多个导体，此些导体经由平行于半导体材料条的长度走向连接至多个串选择线。第一金属层ML1的此些串选择线经由多个短连通柱(via)连接至不同的串选择线栅极结构(例如是串选择线栅极结构209、219)。
第二金属层ML2包括多个导体，此些导体经由平行于字线的宽度走向连接至多个串选择线。第二金属层ML2的此些串选择线经由多个短连通柱连接至不同的第一金属层ML1的串选择线。
第一金属层ML1的串选择线和第二金属层ML2的串选择线的组合允许一个串选择线讯号去选择一个特定的半导体条的叠层。
第一金属层ML1亦包括经由平行于字线的宽度走向连接至两个源极线的多个导体。
最终，第三金属层ML3包括多个导体，此些导体经由平行于半导体材料条的长度走向连接至多个位线。不同的多个数据线电性连接至阶梯结构212A、213A、214A、215A及202B、203B、204B、205B的不同阶。第三金属层ML3的此些数据线允许一个位线讯号去选择多个半导体条的一个特定水平平面。
因为一个特定的字线允许一个字线去选择多个存储单元的一个特定的平面，此字线讯号、位线讯号及串选择线讯号的三维组合是足以在存储单元的3D阵列中选择一个特定的存储单元。
图3是一实施例的一种垂直通道3D存储区块的示意图，此结构叙述于公元2013年2月20日提出申请的第13/772,058号「3D NAND Flash Memory]的美国专利申请案，其内容系在此做为参照。如图3所示的存储区块可以如本文所述的方式叠层。存储区块包括位于存储核心299中的多个高密度存储单元，以及位于译码器区域298中的多个译码器。
此3D垂直通道存储区块包括一存储单元的与非门串的阵列，并且可以是一个双栅极垂直通道存储阵列(DGVC)。此存储区块包括多个导电条的叠层，彼此是以绝缘材料隔开，并且包括多个导电条的至少一个底平面(接地选择线)、多个中间平面(字线)以及一个顶平面(串选择线)。如图3所示的实施例中，叠层310中的一个叠层包括多个导电条的至少一个底平面(接地选择线)、多个中间平面WL0～WLN-1(字线)以及一个顶平面(串选择线)，其中N是8、16、32、64等。
此些多个位线结构正交设置于此些叠层之上，并且具有多个垂直延伸部共形于此些叠层。此些位线结构具有多个垂直叠层间半导体主体元件320位于叠层之间、以及链接元件(linking element)330位于此些叠层之上且连接此些垂直叠层间半导体主体元件320。本实施例的链接元件330包括一个半导体，例如是多晶硅，且具有高掺杂浓度，如此一来则可具有比垂直叠层间半导体主体元件320更高的导电性，垂直叠层间半导体主体元件320是用以提供叠层的存储单元的通道区。
存储装置包括多个电荷储存结构位于多个交叉点380的多个接口区域中，而此些交叉点380位于多个叠层中的多个中间平面(字线)中的多个导电条的多个侧表面以及字线结构的多个垂直叠层间半导体主体元件320之间。本实施例中，交叉点380中的多个存储单元系架构为垂直双栅极与非门串，其中单一个叠层间半导体主体元件的两个侧表面上的导电条作为双栅极，而且共同操作用以读取、擦除及编程的操作。
存储装置包括多个串选择开关390位于导电条的顶平面的接口区域、以及参考选择开关370位于导电条的底平面(接地选择线)的接口区域。一些实施例中，电荷储存结构的多个介电层可以作为开关370、390的栅极介电层。
一参考导体360设置于导电条的底平面(接地选择线)和集成电路基板(未绘示)之间。此导体可以设置于存储区块的叠层的底部，并且被叠层中的多个区块所共享。一实施例中，为了降低参考导体360的阻值，存储装置可以包括一个底栅极301位于靠近参考导体360处。在读取操作时，底栅极301可以经由施加一个适当的通道电压(pass voltage)至基板中的一个或多个下层掺杂井、或者是其他下层图案化导体结构而开启，以提高参考导体360的导电性。
多个译码器区域中的一个译码器包括一个参考线结构，正交配置于多个叠层之上。译码器包括多个叠层间垂直导体元件340以及多个链接元件350。叠层间垂直导体元件340位于叠层之间，并且电性连通于参考导体。链接元件350位于叠层310之上并连接叠层间垂直导体元件340。相较于叠层间半导体主体元件320，叠层间垂直导体元件340可以具有较高的导电性。
类似于图3所示的存储区块的叠层包括一第一上覆图案化导体层(未绘示)，连接至多个前述的位线结构，并且包括多个总体位线(global bit line)，总体位线耦接至页缓冲器及其他译码电路。此存储装置亦包括一第二上覆导体层(未绘示)，第二上覆导体层可以系图案化，也可以位于第一上覆图案化导体层之上或之下。第二上覆导体层连接至至少一个参考线结构，例如是经由接触在区块的译码器区域中的链接元件350而连接。第二上覆图案化导体层可以将至少一个参考线结构连接至一个参考电压源或一个电路，以提供一个参考电压。
在如图3所示的实施例中，字线结构的链接元件330包括N+掺杂半导体材料。字线结构的叠层间半导体主体元件320包括轻掺杂半导体材料。在如图3所示的实施例中，参考导体360包括N+掺杂半导体材料，至少一个参考线结构的链接元件350包括N+掺杂半导体材料。至少一个参考线结构的叠层间垂直导体元件340亦包括N+掺杂半导体材料。在其他实施例中，金属或金属化合物可以用以取代叠层间垂直导体元件340中的掺杂半导体。
译码器区域中的译码器包括阶梯结构，以在水平字线及接地选择线结构的导体条中提供接触垫区域，阶梯结构是以阶梯方式接触上覆的多个译码电路。在导体条的顶平面中的多个串选择线是独立地耦接至多个串选择线译码电路并经由此些串选择译码电路控制。阶梯结构361和362提供接触垫区域以连接中间平面中的多组字线。层间连接点，例如是层间连接点371、372，耦接至由阶梯结构361、362构成的链接元件中的着陆区，其中链接元件包括多个开口，经由层间连接点延伸并穿过此些开口耦接至较低中间平面中的着陆区。此些着陆区位于层间连接点的多个底表面以及多个链接元件的顶表面之间的接口区。
如图3所示，用于多个中间平面中多个层的多个字符组的层间连接点配置于一个阶梯结构中。据此，层间连接点371、372分别连接至多个中间平面中不同层的着陆区。阶梯结构可以形成于靠近存储单元的与非门串的区块的区域的边界或周边电路区域的边界。
在如图3所示的实施例中，存储装置包括多个链接元件于译码器区域298中，例如是链接元件363，链接元件连接导体条的底平面(接地选择线)中的多组接地选择线。层间连接点耦接至底平面中的链接元件，例如是层间连接点373，其中层间连接点延伸并穿过中间平面(字线)中的链接元件的多个开口。此些着陆区位于层间连接点(例如是层间连接点373)的多个底表面以及多个链接元件(例如是链接元件363)的顶表面之间的接口区。
图4～图9绘示叠层3D存储区块的制造过程，其中绘示多个层间连接点形成于区块的译码器区域中的一个阶梯结构。此些步骤的顺序类似于其他用于叠层区块的译码器区域中的译码器的接点的制作步骤。
图4绘示形成一第一存储区块之后的一个结构。第一存储区块包括一个存储核心401，存储核心401具有多个存储单元的层(例如是4层)；以及一个译码器区域411，包括耦接至存储核心的多个译码器。垂直区段412-1、413-1、414-1、415-1形成于译码器区域411之中，并连接至如图2所示的多个阶梯结构(未绘示)上的多个着陆区。如图4所示的存储区块可以利用参照于本文中的多个参考文献中所述的方式制作。根据图2所制作的一个区块具有4个垂直区段412-1、413-1、414-1、415-1，连接至译码器区域411的阶梯结构，可以具有4个存储单元的平面于存储核心401中。在一个叠层结构中，此区块的宽度可以大于垂直区段412-l、413-1、414-1、415-1所需要的空间，并增加可耦接至各垂直区段的各层的存储单元的行数。
图5绘示形成一隔离层421于第一存储区块之上之后的结构。隔离层421可以使用二氧化硅或其他与集成电路工艺兼容的材料来制作。
图6绘示形成垂直导体的第二区段412-2、413-2、414-2、415-2于译码器区域411之上之后的结构，其中译码器区域411接触垂直导体的第二区段412-2、413-2、414-2、415-2。和存储核心401内部采用的设计规则相比，第二区段412-2、413-2、414-2、415-2可以根据相对较大的设计规则来制作，如使一来可以增加对准的容易度并且提高工艺的可靠性。
图7绘示形成第二存储区块于隔离层421上之后的结构。第二存储区块包括一存储核心501和多个译码器，存储核心501具有多个存储单元的层，译码器位于一个译码器区域511中并耦接至存储核心501。垂直区段512、513、514、515形成于译码器区域511之中，并连接至如图2所示的实施例的阶梯结构(未绘示)上的着陆区。类似于第一区块，当存储核心参照图2所示而制作，使用4个垂直区段512、513、514、515以支持四个存储单元的平面。
图8绘示形成第三区段412-3、413-3、414-3、415-3于第二区块的译码器区域511之后的结构。第三区段412-3、413-3、414-3、415-3对齐并接触位于译码器区域411之上的隔离层421中的垂直导体的第二区段412-2、413-2、414-2、415-2。位于译码器区域411之中的垂直导体的第一区段412-1、413-1、414-1、415-1与对应的第二区段和第三区段组合，而建成自第一区块中的阶梯结构至第二区块中的译码器区域511的垂直接点(verticalconnection)。
图9绘示利用后段工艺制作的多个垂直导体后之结构，其中上覆导体结构接触顶区块的译码器区域511中的多个垂直导体。本实施例中，此些上覆导体结构包括位线BL1～BL8，位线耦接至页缓冲器及其他译码电路。
图10绘示一种位于类似于图9所示的多个叠层区块中的多个阶梯层间导体的端视图。图10绘示有源层601～604位于一第一区块以及有源层605～608位于一第二区块，此两区块由隔离层621分隔开。在区块之中，绝缘层651～654及绝缘层655～658将多个有源层分开。在多个区块的多个译码器区域中，如前所述的阶梯结构提供层间导体的着陆区。本实施例中，层间导体制作于区块中的译码器区域中，并不需要和形成于区块的存储核心内部的导体一样具有严格的设计规则限制。位于较低区块的有源层601～604的各个层间导体可以包括三个区段。因此，层间导体可以由区段615-1、615-2和615-3形成，区段615-1位于较低的区块并接触有源层601，区段615-2位于隔离层621内，区段615-3穿过较高的区块。当多个层间导体穿过上覆的多个有源层，一个隔离层(例如隔离层620)环绕此些层间导体。同时，用于有源层602的层间导体包括位于较低区块中的区段614-1、位于隔离层621中的区段614-2以及位于较高的区块中的区段614-3。用于有源层603的层间导体包括位于较低区块中的区段613-1、位于隔离层621中的区段613-2以及位于较高的区块中的区段613-3。用于有源层604的层间导体不包括通过较低的区块的区段，因为此有源层在本实施例中是区块中的最上层。尽管如此，用于有源层604的层间导体包括位于隔离层621中的区段612-2以及位于较高的区块中的区段612-3。
本实施例中，用于有源层605～608的多个层间导体包括单一区段导体。
如前所述，在区块的译码器区域中形成层间导体之后，以后段工艺制作上覆图案化导体层，例如是位线结构BL1～BL8。
如图10所示的多区段层间连接点接触较低的区块中的有源层，而不电性连接至较高的区块中的存储单元或译码器。此些多区段层间连接点仅为较低的区块提供数据线，于一些实施例中，系提供控制线。
图11～图14绘示用于多个存储区块中的多个译码器的其他类型的连接点。图11绘示一用于串选择线结构的结构，例如是如图2所示的译码器区域198中的串选择线栅极结构219。图12～图13图绘示用于一源极线的一种结构，例如是如图2所示的译码器区域199中的源极线228。图14绘示用于栅极选择线的一种结构，例如是如图2所示的译码器区域199中的源极线228。
图11绘示两个串选择线结构，两个分别连接至导体SSL1和导体SSL2，以连接至用于控制存储器的周边电路。在串选择线结构，有源层包括在各个叠层中的多个主动条。因此，在耦接至导体SSL1的串选择线结构中，第一区块中的有源层601～604的多个条被绝缘层651～654分隔开，本实施例中，尚具有上覆绝缘层664。同时，有源层605～608的多个条被绝缘层655～658分隔开，本实施例中，尚具有上覆绝缘层668。介电层(804-1、804-2、804-3、804-4)作为栅极绝缘层而设置于串选择线结构和多个条之间，此介电层可以是一个多层叠层，也可以用于存储核心中作为介电电荷储存结构。耦接至导体SSL1的串选择线栅极结构包括一第一区段801-1、一第二区段801-2和一第三区段801-3。第一区段801-1上覆于较低的区块中的叠层，第二区段801-2延伸穿过隔离层621，第三区段801-3上覆于较高的区块中的叠层。多个上覆的金属结构形成导体SSL1。以类似的形式，耦接至导体SSL2的串选择线结构上覆第一区块和第二区块中的多个有源层的多个条。此串选择线结构包括一第一区段801-1及一第二区段801-2。第一区段801-1上覆于较低的区块中的叠层。本实施例中，第二区段801-2延伸穿过隔离层621并具有两个部分，此两个部分连接至区块的译码器区域中的多个串选择线结构的两个相对侧。一第三区段801-3上覆于较高的区块中的叠层并连接至第二区段801-2。第一区段801-1的制作可以在第一区块的工艺中以类似于制作字线的方式进行，并且采用较大的设计规则，以容纳一个译码器。类似地，第三区段801-3的制作可以在第二区块的工艺中采用较大的设计规则进行。
如图11所示的串选择线结构是较低区块的译码器的连接点的示例，其中不为上层存储器部分传导数据，但可以控制上层存储器部分。同时，此种结构是自较低区块延伸穿过较高区块的译码器区域的连接点的示例。
图12绘示一种源极线结构，此源极线结构经由连接至参考电压源而终止有源层中的多个条，参考电压源例如是接地、或是基于装置的实施与操作模式的其他参考电压。于一些实施例中，此源极线结构传导电流穿过多个存储单元。图12绘示两个源极线结构，此两者分别连接至位于一图案化导电层中的不同的上覆源极线导体860和861。源极线导体860和861提供译码电路和其他周边电路之间的连接以操作装置。一介电层(例如是介电层854)可以是一个多层叠层，用于存储核心中作为介电电荷储存结构，可以位于源极线结构的侧壁上。
图13绘示有源层601～608中的半导体材料条终止于第一区块和第二区块的译码器区域中的源极线结构的区段851-1和851-3。连接至导体860的源极线结构包括一第一区段851-1，第一区段851-1连接至较低区块的译码器区域中的有源层601～604的多个条。同时，一第二区段851-2穿过隔离层621。一第三区段851-3终止较高区块的译码区域中的有源层605～608的多个条。以类似的方式，连接至导体861的源极线结构包括位于较低区块的译码器区域中的一第一区段851-1、穿过隔离层621的一第二区段851-2及位于较高区块的译码器区域中的一第三区段851-3。
如图12～图13所示的源极线结构提供电性连接，以在较高的存储区块及较低的存储区块中承载存储单元的电流，例如是一个通用源极线(common source line)。不过，此结构是位于存储单元的存储核心之外的译码器区域。
图14绘示另一种设置于第一区块和第二区块的译码器区域中的导体。本实施例中，是描述如图2所示的结构的译码器区域198中的一种接地选择线结构(例如是接地选择线226)。较低区块包括一接地选择线871，较高区块包括一接地选择线872。透过隔离层621，接地选择线871和接地选择线872之间彼此不连接，这使得在有需要时，可以独立地操作接地选择线871和接地选择线872。并且，在其他实施例中，接地选择线871和接地选择线872可以电性耦接至平行配置的邻近区块，或者是其他位于存储区块之外的互连接点结构(interconnect structure)。
因此，如图14所示的接地选择线架构一种用于译码器的连接点，可以用来控制存储区块的操作，并且不耦接至叠层中上覆或下层的区块。
因此，一第一导体组(例如是阶梯数据线)系提供并连接至第一区块和第二区块中的多个译码器，并且设置于第一区块和第二区块的多个存储核心之外的多个译码器区域中。第一导体组包括多个导体，垂直设置于译码器区域中，并连接至第一区块和第二区块中的各层的译码器。
并且，一第二导体组(例如是串选择线栅极或源极线)系提供并连接至第一区块和第二区块中的多个译码器，第二导体组设置于第一区块和第二区块中，并设置于存储核心之外的第一区块和第二区块之中。第二导体组的各导体包括多个垂直延伸部，此些垂直延伸部穿过第一区块和第二区块的所有层。
图15绘示一种叠层存储单元的区块的制造过程。此流程图开始于步骤1000，其中是提供一集成电路基板，用以形成叠层三维存储装置于其上。此制造过程包括形成一第一存储区块，如前文所述，第一存储区块包括一存储核心及一译码器区域(步骤1001)。当然，多个存储区块可以形成在多个区块的一第一层中，以提供具有较大容量的高密度存储器。形成一隔离层于第一存储区块之上(步骤1002)。隔离层提供的作用是将第一区块的存储核心和第二区块的存储核心分隔开。隔离层隔离出小的设计规则、操作装置中叠层区块中存储核心的高密度特征。接着，形成一第二存储区块(或多个第二存储区块的一层)于隔离层上(步骤1003)。第二存储区块包括一存储核心及一译码器区域，两者对齐第一存储区块中的对应区域之上。
此制造过程包括提供多个存取导体，耦接至第一区块和第二区块中的多个译码器。在所述的实施例中，存取导体包括一第一导体组，例如是阶梯数据线，连接至第一区块和第二区块中的译码器，垂直设置于区块的译码器区域中(步骤1004)。第一导体组用以连接至第一区块和第二区块中的各层的译码器，并且不接触或控制其他区块中的元件。
所述实施例的制造过程中，存取导体亦包括一第二导体组，例如是串选择线栅极或源极线)，连接至第一区块和第二区块中的译码器，并包括多个垂直延伸部穿过第一区块和第二区块的所有层(步骤1005)。第二导体组用以连接至第一区块和第二区块中的所有层的译码器，并且可以用来控制此两者区块中的译码器。
此制造过程可以包括制作如本文前述的其他导体。
再者，根据所述的制造过程，提供多个周边电路，配置以经由选择的存储区块中的译码器存取选择的存储单元，并利用第一导体组和第二导体组完成(步骤1006)。
进行后段制成以完成装置的制作，如流程图的步骤1007所示。
此流程图是用以提供一个基本的制造过程，其他的步骤可以根据特定的实施方式作改变。同样地，根据其他特定实施例的存储区块以及存取的译码器，其他类型的导体也可以应用于第一导体组和第二导体组。
图16绘示一种包括具有隔离的存储核心之叠层区块的3D存储阵列的集成电路的方块图，周边电路用以存取区块中的存储单元及其他用途。一列译码器901耦接至并电性连通于区块912中的一串选择线、一接地选择线及字线驱动器，此些驱动器驱动串选择线、接地选择线及字线902沿着存储阵列900的列配置。
一页缓冲器906耦接至并电性连通于沿着存储阵列900的行配置的多个字线904，用以从存储阵列900的存储单元读取数据或写入数据至存储阵列900的存储单元。地址在总线905上提供至列译码器901及页缓冲器906。数据经由数据输入线911由集成电路950上的输入/输出端提供至页缓冲器906。数据经由数据输出线915由页缓冲器906提供至集成电路950上的输入/输出端，或者至其他位于集成电路950内部或外部的数据目的地。一状态机、时钟电路及其他控制逻辑电路位于电路909中。利用充电汞或其他电压源于区块908中产生偏压安排供给电压，并提供至区块912的字线驱动器以及集成电路上的其他电路。此集成电路950包括用以连接至一电源供应器的多个端点，可提供电压VDD和VSS至芯片。
此集成电路950可以包括其他未绘示于图式中的周边电路，例如是处理器、栅极阵列、输入电路(login circuitry)等。
一种适于垂直栅极类型3D区块和垂直通道类型3D区块的3D存储结构。此结构包括一3D区块的叠层，各区块具有存储核心和译码器区域。连接点延伸穿过叠层中超过一个的区块并仅设置于存储核心之外的译码器区域，并且可采用较大的设计规则。此些连接点包括只连接至一个区块的译码器、但穿过译码器区域中上覆的多个区块的连接点。此些连接点可包括连接至叠层中所有区块的译码器区域中的译码器的连接点。
虽然本发明是参考上述的较佳实施例及例子而揭露，但吾人应理解到这些例子是意图呈现一种说明而非限制的意义。吾人考虑到熟习本项技艺者将轻易想到多种修改及组合，这些修改及组合将落在本发明是精神及随附权利要求范围是范畴之内。

Claims (25)

1.一种存储器，包括：
多个存储区块，各该存储区块包括：
一存储核心(memory kernel)，该存储核心具有多个存储单元的层及多个垂直导体(vertical conductors)，这些垂直导体穿过这些层；及
多个译码器，耦接至该存储核心，这些存储区块包括一第一区块以及一第二区块，该第二区块设置于该第一区块之上；
一隔离层(isolation layer)位于该第一区块和该第二区块之间，以隔离该第一区块和该第二区块的这些存储核心中的这些垂直导体；
多个存取导体(access conductor)，耦接至该第一区块和该第二区块中的这些译码器；以及
多个周边电路(peripheral circuit)，耦接至这些存取导体，这些周边电路被配置以经由选择的这些存储区块中的这些译码器存取选择的这些存储单元。
2.根据权利要求1所述的存储器，其中这些存取导体包括：
一第一导体组(first set of conductors)，连接至该第一区块和该第二区块中的这些译码器，并设置于该第一区块和该第二区块的这些存储核心之外的一译码器区域(decoding element region)，该第一导体组包括多个导体，垂直设置于该译码器区域中，并连接至该第一区块和该第二区块中的各该层的这些译码器；以及
一第二导体组，连接至该第一区块和该第二区块中的这些译码器，并设置于该第一区块和该第二区块中，该第二导体组包括多个导体，该第二导体组的各该导体包括多个垂直延伸部(vertical extension)，这些垂直延伸部穿过这些存储核心之外的该第一区块和该第二区块的所有这些层。
3.根据权利要求1所述的存储器，其中该存取导体包括一垂直元件，连接于该第一区块和该第二区块中的这些译码器，并设置于该第一区块和该第二区块之中，该垂直元件包括：
一第一区段(segment)，连接至该第一区块中的这些译码器之一；
一第二区段，连接至该第二区块中的这些译码器之一并对齐于(aligned with)对应的该第一区段；以及
一第三区段，穿过该隔离层以连接该第一区段和该第二区段。
4.根据权利要求2所述的存储器，其中该第一导体组连接至位于多个阶梯结构的这些存储核心的对应的这些层，这些阶梯结构包括多个着陆区(landing area)，这些着陆区水平延伸至该译码器区域中。
5.根据权利要求1所述的存储器，其中该存取导体包括一垂直元件，连接于该第一区块中的这些译码器，该垂直元件包括：
一第一区段，邻接于该第二区块设置；
一第二区段，对齐于邻接设置于该第一区块的该第一区段，并接触该第一区块中的这些译码器之一；以及
一第三区段，穿过该隔离层以连接该第一区段和该第二区段。
6.根据权利要求2所述的存储器，其中该第二导体组中的这些导体之一操作上(operatively)耦接至该第一区块中的这些译码器之一以及至该第二区块中的这些译码器之一。
7.根据权利要求1所述的存储器，其中这些存储区块的这些存储核心包括多个垂直字线。
8.根据权利要求1所述的存储器，其中这些存储区块的这些存储核心包括多个垂直通道。
9.根据权利要求1所述的存储器，其中这些存储区块的这些译码器包括多个垂直源极线，该第一区块中的这些垂直源极线穿过该隔离层连接至该第二区块中的这些垂直源极线。
10.根据权利要求1所述的存储器，其中这些存储核心包括多个水平与非门串(horizontal NAND strings)，这些译码器包括多个串选择开关(string select switch)，这些串选择开关耦接至用以提供多个垂直串选择线的这些存取导体，该第一区块中的这些垂直串选择线穿过该隔离层连接至该第二区块中的这些垂直串选择线。
11.根据权利要求1所述的存储器，其中这些存储核心中的这些垂直导体具有根据一第一设计规则(design rule)的尺寸，这些存储核心中的这些译码器具有根据一第二设计规则的尺寸，该第二设计规则大于该第一设计规则。
12.一种存储器的制造方法，包括：
形成一第一存储区块和一第二存储区块，该第二存储区块形成于一隔离层上，该第一存储区块和该第二存储区块各包括一存储核心及多个译码器，该存储核心具有多个存储单元的层，这些译码器耦接至该存储核心；
形成一隔离层于该第一存储区块之上；
提供一第一导体组，该第一导体组连接至该第一存储区块和该第二存储区块中的这些译码器，并设置于该第一存储区块和该第二存储区块的这些存储核心之外的一译码器区域，该第一导体组包括多个导体，垂直设置于该译码器区域中，并连接至该第一存储区块和该第二存储区块中的各该层的这些译码器；以及
提供一第二导体组，该第二导体组连接至该第一存储区块和该第二存储区块中的这些译码器，并设置于这些存储核心之外的该第一存储区块和该第二存储区块中，该第二导体组包括多个导体，该第二导体组的各该导体包括多个垂直延伸部(vertical extension)，这些垂直延伸部穿过这些存储核心之外的该第一存储区块和该第二存储区块的所有这些层。
13.根据权利要求12所述的方法，更包括：
形成多个阶梯结构，这些阶梯结构包括多个着陆区(landing area)，这些着陆区水平延伸至该译码器区域中，其中该第一导体组连接至位于这些着陆区的这些存储核心的对应的这些层。
14.根据权利要求12所述的方法，其中该第二导体组中的这些导体之一操作上(operatively)耦接至该第一存储区块中的这些译码器之一以及至该第二存储区块中的这些译码器之一。
15.根据权利要求12所述的方法，其中这些存储区块的这些存储核心包括多个垂直字线，该第一存储区块中的这些垂直位线经由多个水平线(horizontal lines)连接成横列(rows)，而不穿过该隔离层连接至该第二存储区块中的这些垂直位线。
16.根据权利要求12所述的方法，其中这些存储区块的这些存储核心包括多个垂直通道，该第一存储区块中的这些垂直通道经由多个水平线(horizontal lines)连接成行(columns)，而不穿过该隔离层连接至该第二存储区块中的这些垂直通道。
17.根据权利要求12所述的方法，其中这些存储区块的这些译码器包括多个垂直源极线，该第一存储区块中的这些垂直源极线穿过该隔离层连接至该第二存储区块中的这些垂直源极线。
18.根据权利要求12所述的方法，其中这些存储核心包括多个水平与非门串，这些译码器包括多个串选择开关，这些串选择开关耦接至多个垂直串选择线，该第一存储区块中的这些垂直串选择线穿过该隔离层连接至该第二存储区块中的这些垂直串选择线。
19.根据权利要求12所述的方法，其中该第一存储区块和该第二存储区块的这些存储核心包括多个垂直元件(vertical element)，这些垂直元件具有根据一第一设计规则(design rule)的尺寸，该第一存储区块和该第二存储区块的至少部分这些译码器具有根据一第二设计规则的尺寸，该第二设计规则大于该第一设计规则。
20.根据权利要求12所述的方法，更包括提供多个周边电路，这些周边电路被配置以经由选择的这些存储区块中的这些译码器存取选择的这些存储单元。
21.一种存储器，包括：
多个存储区块，各该存储区块包括：
一存储核心，该存储核心具有多个存储单元的层及多个垂直元件，该存储核心的这些垂直元件具有根据一第一设计规则的布局尺寸(layout view dimension)；及
多个译码器，耦接至该存储核心且具有多个垂直元件，这些译码器的这些垂直元件具有根据一第二设计规则的布局尺寸，该第二设计规则大于该第一设计规则，这些存储区块包括一第一区块以及一第二区块，该第二区块设置于该第一区块之上；
一隔离层位于该第一区块和该第二区块之间；
多个阶梯结构，连接至该第一区块和该第二区块中的这些译码器，这些阶梯结构包括多个着陆区，这些着陆区水平延伸至一译码器区域中，该译码器区域位于该第一区块和该第二区块之外；
一第一导体组，包括多个导体，垂直设置于该译码器区域中，并连接至该第一区块和该第二区块中的各该层的这些阶梯结构中的这些着陆区；
一第二导体组，连接至该第一区块和该第二区块中的这些译码器，并设置于该第一区块和该第二区块中，该第二导体组包括多个导体，该第二导体组的各该导体包括多个垂直延伸部，这些垂直延伸部穿过这些存储核心之外的该第一区块和该第二区块的所有这些层；以及
多个周边电路，这些周边电路被配置以经由选择的这些存储区块中的该第一导体组和该第二导体组存取选择的这些存储单元。
22.根据权利要求21所述的存储器，其中这些存储区块的这些存储核心包括多个垂直字线，该第一区块中的这些垂直位线经由多个水平线连接成横列，而不穿过该隔离层连接至该第二区块中的这些垂直位线。
23.根据权利要求21所述的存储器，其中这些存储区块的这些存储核心包括多个垂直通道，该第一区块中的这些垂直通道经由多个水平线连接成行，而不穿过该隔离层连接至该第二区块中的这些垂直通道。
24.根据权利要求21所述的存储器，其中这些存储区块的这些译码器包括多个垂直源极线，该第一区块中的这些垂直源极线穿过该隔离层连接至该第二区块中的这些垂直源极线。
25.根据权利要求21所述的存储器，其中这些存储核心包括多个水平与非门串，这些译码器包括多个串选择开关，这些串选择开关耦接至多个垂直串选择线，该第一区块中的这些垂直串选择线穿过该隔离层连接至该第二区块中的这些垂直串选择线。
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