CN104051330A - 层间导体结构及其制造方法 - Google Patents

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CN104051330A CN201310542780.8A CN201310542780A CN104051330A CN 104051330 A CN104051330 A CN 104051330A CN 201310542780 A CN201310542780 A CN 201310542780A CN 104051330 A CN104051330 A CN 104051330A
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Abstract

本发明公开了一种层间导体结构及其制造方法。一衬垫叠层耦接于个别电路的有源层，以形成内连导体结构。呈多列的层问导体在X方向上延伸，并在叠层中与对应的衬垫接触于着陆区。相邻的列的层问导体问在Y方向上彼此分隔，该Y方向垂直于X方向。同一列的层问导体在X方向上具有第一间距。相邻的排的层问导体之间在X方向上偏移，偏移量小于第一间距。内连导体形成于层问导体之上并与之接触。内连导体在Y方向上延伸并具有第二间距，其中第二间距小于第一间距。

Description

层间导体结构及其制造方法
技术领域
本发明是有关于一种高密度装置，尤其，本发明实施例提供一种制造方法及结构，用以在三维高密度半导体装置(如存储器装置)中链接导体与多重平面。
背景技术
三维(3D)半导体装置的特征为多层。在存储器装置中，每一层可包括一存储单元的平面阵列。对于某些三维的叠层存储器装置，有源层可包括有源条，是以作为位线或字线的材料所构成，用以叠层为间隔开的脊状(ridge-like)结构的存储单元。有源层可由掺杂的(p型或n型)或未掺杂的半导体材料所形成。在此种三维存储器中，存储单元可以排列在叠层的位线或字线以及交叉的字线或位线的交叉点，以形成一三维存储器阵列。
此类存储器装置的实施例已描述于美国专利公开号2012／0182806，申请日期2011年4月1日，专利名称为Memory Architecture of3D Array WithAlternating Memory String Orientation and String Seclect Structures，发明人为Shih-Hung Chen和Hang-Ting Lue以及美国专利号8,363,476，申请日2011年1月19日，发明名称为Memory Device，Manufacturing Method AndOperating Method Of The Same，发明人为Hang-Ting Lue和Shi-Hung Chen，两案例皆引用于本发明以供参考。在这些案例中，每一层的同一组有源条皆耦接于叠层衬垫中个别的衬垫。衬垫提供着陆区给层间导体，使存储器装置中层间导体可以与作为位线的覆盖导线链接。在三维装置中，层间导体垂直延伸通过衬垫叠层，且特别是当叠层层数增加时，布局上可能需要相对较大的区域以解决制造时所产生的锥体和排列的间题。相对较大的区域需求可能成为覆盖的内联机的密度的限制因子，内联机例如是总体位线。
内联机的密度对于装置的执行与花费可能相当关键。例如，与非门(NAND)存储器可包括页面操作，页面操作包括页面读取与编程。在此装置中，页面尺寸和数据传输速率取决于总体位线的密度。为达成较高密度的位线和较快的存储器装置，需要降低位线间距(间距代表的是介于邻近特征，例如是相邻位线之间的中央距离至中心点的平均距离)。
因此，本发明欲提供制造内连接线的方法和结构，内连接线例如是高密度位线，以接触三维装置中的多个层迭。
发明内容
本发明是有关于一种形成内连导体结构的方法，如下所述。形成一衬垫叠层并与电路的个别有源层耦接。形成多列的层间导体，在对应的衬垫叠层中以X方向延伸并接触于着陆区，相邻的列的层间导体则在Y方向上彼此分开，Y方向大致上垂直于X方向。在同一列的层间导体间在X方向上具有第一间距，在相邻的列的层间导体间在X方向上的偏移量少于第一间距。内连导体形成于层间导体之上，并与层间导体接触，内连导体在Y方向上延伸且具有第二间距，而第二间距小于第一间距。
一装置包括衬垫叠层、层间导体、和内连导体。衬垫叠层耦接于个别电路的有源层。层间导体在X方向上延伸排列呈多列，且与衬垫叠层中对应衬垫的着陆区接触，相邻的列则在Y方向上彼此分开，该Y方向大致上垂直于X方向。同一列的层间导体间在X方向上具有第一间距，相邻的列的层间导体之间在X方向上的偏移量少于第一间距。内连导体形成于层间导体之上并与之接触。内连导体在Y方向上延伸并具有第二间距，而第二间距小于第一间距。
在不同的实施例中，本发明的方法与结构允许三维装置中高密度及狭窄间距的内连导体结构。
此项技术的其他层面与优点皆描述于下列的详细实施方式与权利要求范围当中，并附有参考图式加以说明。
附图说明
图1绘示一包括层间导体的半导体衬垫的半导体装置的透视图。
图2绘示一包括三维半导体装置中导体结构的接点开孔的半导体衬垫叠层的剖面图。
图2A绘示类似图2的半导体衬垫叠层剖面图，为三维半导体装置的导体结构，具图2装置的两倍密度。
图3-图9绘示三维半导体装置中形成层间导体的各阶段方法。
图3绘示形成三维半导体装置的层间导体的衬垫叠层的上视图。
图3A绘示图3的剖面图。
图4绘示三维半导体装置中形成层间导体阶段的结构的上视图，接续图3和图3A。
图5A绘示三维半导体装置中形成层间导体阶段的结构的上视图，接续图4。
图5绘示为对应图5A结构的剖面图。
图6绘示三维半导体装置中形成层间导体的阶段的剖面图，接续图5和图5A。
图7A绘示三维半导体装置中形成层间导体阶段的结构的上视图，接续图6。
图7绘示对应图7A结构的剖面图。
图8绘示于图7的结构中用导体材料填充接触开口之后形成层间导体。
图8A绘示于图8的结构中在形成层间导体上端的绝缘层之后，贯穿绝缘层而往层间导体延伸以形成相对狭窄的开孔，用导体材料填充相对狭窄的开孔，以制造层间导体延长部分。
图8B绘示简化的上视图，基于图8A的结构显示层间导体和层间导体延长部分的尺寸与空间。
图9绘示包括三维半导体装置的层间导体的内连导体结构的布局图，接续图8A和8B图的步骤。
图9A绘示图9中三维半导体装置的不同元件的相对尺寸和位置，这些元件包括：内连导体、层间导体延长部分、和层间导体。
图9B绘示图9中三维半导体装置的不同元件的相关尺寸和位置，这些元件包括：内连导体、层间导体延长部分、和层间导体。
图9C绘示图9中沿着9C至9C联机的剖面图。
图9D绘示图9中沿着9D至9D联机的剖面图。
图10-图16B绘示三维半导体装置中形成层间导体的阶段，与图3-图9中的方法不同。
图10A绘示三维半导体装置中形成导体的方法的半导体衬垫叠层的上视图。
图10绘示图10A的剖面图。
图11绘示三维半导体装置中形成层间导体方法的阶段的半导体衬垫叠层的放大视图。
图11A绘示图11中半导体衬垫叠层的对应上视图。
图12绘示图11A中沿着12至12联机的三维半导体装置中形成层间导体的阶段的剖面图，接续图11和图11A。
图13A绘示三维导体中形成层间导体阶段的结构的上视图，接续图12。
图13绘示图11A中沿着12至12联机的对应图13A结构的剖面图。
图14A绘示在三维半导体装置中形成层间导体阶段的结构的上视图，接续图13和图13A。
图14绘示对应图14A结构的剖面图。
图15绘示于图14的结构中以导体材料填充接触开孔之后形成层间导体。
图15A绘示图15的结构，在形成层间导体上端的绝缘层之后，贯穿绝缘层并往层间导体延伸而形成相对狭窄的开孔，用导体材料填充相对狭窄的开孔，以制造层间导体延长部分。
图15B绘示基于图15A的结构的简化的上视图，，显示层间导体与层间导体延长部分的尺寸与空间。
图16绘示三维半导体装置的内连导体、层间导体延长部分、和层间导体的布局图，接续图15A和图15B的步骤。
图16A绘示简化的上平面视图，而图16B绘示简化的图16结构的部分剖面图，显示三维半导体装置中不同元件的相对尺寸和位置，这些元件包括：内连导体、层间导体延长部分、和层间导体，图16B则显示层间导体的锥体。
图17绘示三维半导体装置中形成层间导体和内连导体的工艺流程图。
图18绘示本发明实施例中简化的集成电路框图。
【符号说明】
100：装置
102、103、104、105：有源条
102B、103B、104B、105B、112B、113B、114B、115B、206、226、310、312、314、316、318、320、322、324、1010、1012、1014、1016、1018、1020、1022、1024：衬垫
102C1、102C2、102C3、103C1、103C2、104C1：开孔
119：源极线终端
125—1、125-N：导体
126、127：栅极选择线
128：源极线
152、154：层
200、220、901、1000：叠层
202、208、222、224、300：图
204：层间绝缘体
210、230、401、702、803：开孔
232、234：间距
302：第一侧
304、306、602、801、1026、1028、1501：绝缘层
402、404、1070、1072、1074、1076：列
408：左侧
410、412、414、416、418、420、422、424、1040、1042、1044、1046、1048、1050、1052、1054：着陆区
430、820、940、1055、1522、1524、1620：间距
432、1057：偏移量
704：接触区域
705：侧壁绝缘体
802、804、806、808、810、812、814、816、1502、1504、1506、1508、1510、1512、1514、1516、1518：层间导体
802.1、804.1、806.1、808.1、810.1、821.1、814.1、816.1、15021、1504.1、1506.1、1508.1、1510.1、1512.1、1514.1、1516.1、1518.1:层间导体延长部分
830、1305:表面
822、833:偏移距离
A、B、9C、9D、12:联机端点
906:源极选择栅极
920:有源条
922、924、926、928、930、932、934、936、1602、1604、1606、1608、1610、1612、1614、1616:内连导体
W1、W2、W3:宽度
1030:侧边
1080、1302:开孔
1301:绝缘填充材料
1302b、1302t:区域
1303:层
Y1:长度
1700:流程图
1702、1704、1706、1708:步骤
958、961、963:译码器
959:位线
960:阵列
962:字线
964:源极选择线
965、967:总线
966、968:区块
969:状态机
971:数据输入线
972:数据输出线
974:电路
975:集成电路
具体实施方式
本发明不同实施例的详细描述可参阅图式。以下揭露的内容大多需要配合参考特定结构实施例及方法。应了解的是，本发明并非被限制于特定的揭露实施例与方法，本发明可使用其他特征、元件、方法与实施例加以实行。本发明所揭露的内容虽然可以透过实施例来说明，但这些实施例不可用来限定本发明的范围。本领域具有通常知识者于参考本发明揭露内容后，应可了解其他可能的均等实施方式。除非有特别说明，本发明所使用的特定关系词，如「平行」、「对齐」或「在相同平面」代表在工艺和变换制造当中所限制的特定关系。除非有特别描述，当以「耦接」、「连结」、「接触于」或「彼此接触」描述组成对象时，这些组成对象彼此并不需要物理性的直接接触。不同实施例中相同的元件通常以相同的元件符号表示。
图1绘示一种三维半导体装置(如存储器装置)100的实施例的透视图，类似于上述美国公开号2012／0182806的申请案。为了更清楚地绘示有源层，包括半导体条、用以连结层间导体的半导体衬垫和其他元件，以及形成的各种绝缘材料皆系未绘示。三维半导体装置100形成覆盖于一衬底(未显示)上，衬底具有绝缘层(未显示)形成于其中。衬底可包括一或更多的集成电路以及其他结构。图中绘示有源层叠层的近端具有四个半导体衬垫102B、103B、104B与105B，而于叠层的远程具有4半导体衬垫112B、113B、114B与115B，但是有源层和对应的半导体衬垫的数量可以延伸至任一数字的N层，其中N为大于1的整数。如图所示，三维半导体装置100包括有源条(如102、103、104、105)叠层，此些叠层是以绝缘材料分隔。半导体衬垫(如102B、103B、104B、105B)终止对应有源层中的有源条。如图所示，半导体衬垫102B、103B、104B和105B电性耦接于有源层，以于阵列中链接译码电路以及选择层。半导体衬垫102B、103B、104B与105B可在有源层图案化时一同进行图案化，而层间导体的接点可能除外。在所绘示的实施例中，每个有源条包括适于作为通道区域的半导体材料。脊型的有源条延伸于图中的Y轴，使得有源条102、103、104、105可构成主体，主体包括快闪存储单元串的通道区域，例如水平的与非门(NADA)串配置。如图所示，在本实施例中一存储器材料层152系涂布于多个有源条叠层，在其他实施例中存储器材料层152系至少涂布于有源条的侧壁。在其他实施例，有源条可为垂直与非门配置中的字线。上述实施例揭露于美国专利号8,363,476的申请案中。
每个有源条叠层的一端皆终止于半导体衬垫，而另一端则终止于源极线。因此，有源条102、103、104、105通过半导体衬垫102B、103B、104B与105B终止于近端，且在有源条远程的源极线终端119通过栅极选择线127。有源条112、113、114、115由半导体衬垫112B、113B、114B、115B终止于远程，而一源极线终端(如源极线128)通过栅极选择线126且邻近于有源条的近端。
在图1的实施例中，多个导体125—1到125-N正交排列于多个有源条叠层之上。在以多个叠层定义的沟槽(trench)中，导体125—1至125-N具有与于多个有源条叠层共形(conformal)的表面，和在叠层上的有源条102、103、104、105(例如字线或源极选择线)侧面以及导体125—1到125-N之间的交叉点定义接口区域的多层阵列。如图所示，硅化物(例如硅化钨、硅化钴、硅化钛、硅化镍)层154可形成于导体的上表面(例如字线或源极选择线)。
取决于实施方式，半导体材料层152可包括多层介电电荷储存结构。例如，多层介电电荷储存结构包括含有氧化硅的隧穿层(tunneling layer)、含有氮化硅的电荷捕捉层(trapping layer)及含有氧化硅的隔离层(blockinglayer)。在某些实施例中，介电电荷储存层中的隧穿层可包括厚度小于约2纳米的第一氧化硅层、厚度小于约3纳米的氮化硅层以及厚度小于约3纳米的第二层氧化硅。在其他实施方式中，存储器材料层152可只包括电荷捕捉层，而没有隧穿层或隔离层。
在另一实施例中，可使用例如具有厚度为1至5纳米等级的反熔丝(Anti-fuse)材料，例如二氧化硅，氮氧化硅或其他氧化硅。亦可使用其他反熔丝材料，如氮化硅。在反熔丝实施例中，有源条102、103、104、105可以是第一导电型(如p型)的半导体材料。导体(如字线或源极选择线)125-N可以是第二导电型(如n型)的半导体材料。举例来说，有源条102、103、104、105可以利用p型多晶硅制成，而导体125-N则可利用相对重掺杂的n+型多晶硅制成。在反熔丝的实施例中，有源层的宽度应提供足够的空间给空乏区(depletion region)，以支持二极管运作。因此，包括一整流器的存储单元形成于多晶硅条与导线间的交叉点的三维阵列中，存储单元系由阳极和阴极之间由p-n结(junction)及可编程反熔丝层所形成。
在其他实施例中，不同的可编程电阻存储器材料可作为存储器材料，包括金属氧化物，如钨(tungsten)上的氧化钨或掺杂的金属氧化物等。某些此类材料可形成装置，以在多种电压或电流下被编程或擦除，且可执行每个存储单元的多位储存。
如图1所示，半导体衬垫102B、103B、104B与105B在装置的对应层中耦接于有源条的一侧，如通过半导体层的连续图案化而形成。在一些实施例中，衬垫可以耦接于对应层中的有源条的两侧。在其他实施例，衬垫可以利用其他材料和结构与有源条链接，这些材料与结构可允许装置操作所需的电压和电流的电子通讯。在本实施例中，一覆盖的绝缘层(未显示)和半导体衬垫102B、103B、104B与105B，除了最低的衬垫之外，包括开孔102C1、102C2、102C3、103C1、103C2、104C1，这些开口曝露覆盖衬垫上的着陆区，覆盖衬垫形成一阶梯结构。
图2绘示半导体衬垫206(如图1的102B、103B、104B与105B)的叠层200的剖面图202，半导体衬垫206以层间绝缘体204分隔而构成阶梯的形式。对应的上视图208亦如图所示。如剖面图202，绘示的半导体衬垫206的八层，各层皆与一对应的有源层相关。多个开孔210间具有间距234，以暴露出着陆区给层间导体，例如也可曝露出总体位线。
图2A绘示一半导体装置的半导体衬垫226叠层220，此半导体装置的位线密度为图2的叠层200的2倍。亦绘示剖面图222和对应的上视图224。如图所示，开孔230间的间距232紧密且层间导体与开孔230的宽高比(aspect ratio)很高，使制造上面临挑战。
图3-图9绘示导线(如图1的ML3)的形成方法的各个阶段，导线包括层间导体以链接有源元件与不同的控制电路(如包括一读取电路或一译码电路)，用于如图1的存储器装置的高密度三维半导体装置。
图3绘示半导体衬垫(如图1的衬垫102B、103B、104B、105B)叠层的上视图300。图3A绘示在XZ平面对应的剖面图。每个半导体衬垫皆具有一外边界(outer perimeter)和一第一侧302(在本图中沿X方向延伸)耦接于存储器阵列中一对应的有源层。在一实施例中，衬垫包括八个半导体层310、312…至324，亦指半导体衬垫310、312…至324，由绝缘层304分隔开。依实施方式可包括更多层，如多条位线。如图所示，一绝缘层306覆盖在叠层之上。半导体层可以使用合适的杂质(n型或p型)掺杂，亦可不掺杂。
图4绘示如图3中，在覆盖的绝缘层306和半导体衬垫中形成开孔401之后的每个半导体衬垫，以及除了最底的半导体衬垫310的半导体衬垫的上视图。如图所示，开孔401以暴露着陆区给在每个半导体衬垫叠层中各别的层间导体：半导体衬垫324上的着陆区410、半导体衬垫322上的412、半导体衬垫320上的414、半导体衬垫318上的416、半导体衬垫316上的418、半导体衬垫314上的420、半导体衬垫312上的422、半导体衬垫310上的424。开孔401的详细形成方法可参考美国专利号8,383,512，专利名称Method for Making Multilayer Connection Structure，2013年2月26日发行。
从图4中各种不同的上视图中，开口401配置于对应的半导体衬垫中，而着陆区则形成于两列402，404的其中一列。列数可以增加以容纳内连导体狭窄的间距(如图1的ML3)。例如，于衬垫324中，列402，404的开孔401可在外边界(沿着X方向)的第一侧302的平行方向上对齐。为容纳内连导体的紧密间距，列402中的开孔401具有左侧406，列404中的开孔401具有左侧408，其中左侧406与左侧408并非对齐。列402中的开孔401并不对齐于列404的开孔401，而是沿着一交叉方向(Y方向)偏移。
图5绘示图4的半导体衬垫叠层的剖面图，此剖面图是沿着图5A的上视图的A-A和B-B剖面线所得的示意图。由于各个半导体衬垫中开孔的配置，着陆区是以「歪曲的」阶梯形式排列，如图5的剖面图所示。由图5A的上视图可见，着陆区在X方向上对齐，平行于第一侧302且在Y方向上具有侧边偏移量432，以容纳高密度和紧密间距的导线(如图1的ML3)。此外，如图4所示，着陆区于垂直方向或Z方向上不相交。每一列的着陆区之间，如在列402的着陆区410、414、418、422之间以及列404的着陆区412、416、420、424之间，在上视图的X方向上具有间距430。
图6绘示于沉积绝缘层602之后，如图5的剖面图。绝缘层602沿开孔401形成并覆盖绝缘层306的上表面502。
图7绘示于如图6的上表面502和着陆区410-424的上蚀刻绝缘层602的部分之后的剖面图。蚀刻后形成多个接点开孔或接触开孔702，接点开孔702的侧边由侧壁绝缘体705所围绕。图7A绘示对应的上视图。在每个半导体衬垫上，每个接点开孔702暴露接触区域704给层间导体。在本实施例中，接点开孔702系位于开孔401中的绝缘填充602内的正中央，因此侧壁绝缘体705在接触开孔的每一侧皆具有相同的厚度。然而，在某些实施例中，在第一列402的接点开孔702可以形成于靠近着陆区的左侧与右侧其中之一，而在第二列404的接点开孔则形成于靠近着陆区的左侧与右侧其中之另一(即与第一列相反的另一侧)，以改善工艺容许度(processwindow)。此外，接点开孔702在XY平面具有一长度和一宽度，此长度和宽度不会大于对应着陆区410-424的长度和宽度。
图8显示图7中在导体材料沉积而填充每个接点开口702之后，以形成多个层间导体802、804、…、814、816的结构。如图所示，导体材料可以自绝缘体填充材料与绝缘体材料表面830移除，以在层间导体间形成物理性的阻隔。依据实施例，层间导体802、804、…、814、816可以是多晶硅材料(掺杂p或掺杂n)或金属材料。
图8A显示相似于图8的结构，在表面830沉积绝缘层801之后，接着在绝缘层801之中形成相对狭窄的开孔803以开启层间导体802，804，…814，816的上表面。开孔803相对狭窄于层间导体的截面积。接着以导体材料填充开孔803而形成层间导体延长部分802.1，804.1，...814.1，816.1，这些层间导体延长部分皆电性接触于各自的层间导体。用于绝缘层801与层间导体延长部分的材料可以分别与绝缘层304，306和层间导体802，804，…814，816所使用的材料相同。
图8B为基于图8A的结构所简化的上视图，层间导体802，804，...814，816和各自对应的层间导体延长部分802.1，804.1，…814.1，816.1排列于第一列402与第二列404。在同一列的层间导体与层间导体延长部分在X方向上相互对齐，而层间导体802，804，…814，816在对应的半导体衬垫310，312，…，322，324上接触于接触区域704。此外，同一列的层间导体802，804，…814，816与同一列的层间导体延长部分802.1，804.1，…814.1，816.1(如在列402的802.1，806.1)之间在X方向上具有第一间距820。如图8A与图8B所示，而相邻的列的层间导体延长部分(如802.1，804.1)彼此之间具有侧边偏移，从Y方向上看来具有偏移距离822，即狭窄开孔803具有侧边偏移。参阅图9B，偏移距离822大于层间导体延长部分802.1，804.1，…814.1，816.1的宽度W3，因此相邻的列的层间导体延长部分之间完全地侧边偏移。偏移距离822可小于第一间距820。在一些实施例中，偏移距离822会等于第一间距820的1／2，因此层间导体922-936将具有固定的侧边空间(参阅图9)。在一些实施例中，偏移距离822与833皆可小于第一间距820的约1／2。如同上述讨论的，形成层间导体的接点开孔702为高密度导线(如图1的ML3)中限制的平版印刷(1ithography)步骤。通过较大的间距和更宽松的关键尺寸以形成层间导体，三维叠层中的层间导体便可容纳更大数量的半导体层。
图9绘示半导体衬垫310，312，…322，324叠层901的布局图，如图8B，多个内连导体922，924，...934，936形成于各自的层间导体802，804，…814，816之上并且与层间导体延长部分802.1，804.1，…814.1，816.1接触。参阅图9C和图9D的剖面图。由于制造接触开孔702时的固有锥体以及因而形成的层间导体，层间导体顶部的尺寸可以大于层间导体底部(邻近于着陆区410-424)的尺寸。参阅第16B图。当欲决定相邻的组成物之间可以多靠近之时，相对于开孔底部而言，开孔顶部的接触开孔702的尺寸可以是关键的限制尺寸。多个内连导体以虚线绘示，可提供更好的视觉效果以了解装置中其他元件的关系。内连导体922，924，…934，936延伸超过有源条，如图1的有源条102—105，以将每个半导体衬垫310，312，…322，324连接于各自的操作电路。此类操作电路可包括读取电路或译码电路。在本实施例中，有源条920连结于半导体衬垫324并通过源极选择栅极906到有源条920远程的源极线终端。内连导体922通过层间导体延长部分802.1而与层间导体802间具有物理性与电性的接触，并且不需与层间导体802对齐。内连导体922亦位于层间导体804的一部分之上，但具有绝缘层801以电性阻隔层间导体804。内连导体922-936在X方向上具有第二间距940。层间导体延长部分之间在X方向上的第二间距940小于第一间距820(参阅图9A)，允许内连导体的紧密配置并使层间导体具有相对宽松的关键尺寸。参阅图9A，依据侧边偏移距离822，层间导体延长部分的第一间距820可以是内连导体第二间距940的2倍、3倍、或更多倍。如图9A所绘示的简化图，显示层间导体802，804，806，808与层间导体延长部分802.1，804.1，806.1，808.1相对于对应的覆盖的内连导体922，924，926，928。
图9B绘示层间导体(如802)上端，层间导体延长部分(如822.1)，和内连导体(如922，924)的相对尺寸。每个层间导体(如802)的上端之间在纵向(X方向)上具有宽度W1。宽度W1大于层间导体延长部分802.1的宽度W3，且宽度W3大于内连导体922，924的宽度W2。
图10-图16绘示另一实施方法，如图3-图9B所述，以形成高密度三维半导体装置的内连导体。本实施方式所绘示的图10-图16可以应用于大数量有源层叠层和和需要狭窄间距的紧密内连导体(如图1ML3)。图中显示半导体衬垫叠层1000，所绘示的8个半导体衬垫1010，1012，1014，1018，1020，1022，1024的叠层1000受到绝缘层1026分隔，图中还可包括更多的半导体衬垫。此叠层还包括覆盖于半导体衬垫1010-1024上的绝缘层1028。在半导体阵列(如存储器阵列)中的每个半导体衬垫1010—1024具有外边界和侧边1030，耦接于对应的有源层。
下一阶段的制造方法包括在半导体衬垫1010—1024中形成开孔1080，以在每个衬垫中暴露着陆区。图11绘示半导体衬垫1010—1024叠层的放大视图，除了最底衬垫1010之外，在每个衬垫中形成开孔1080。开孔1080在每个半导体衬垫上暴露着陆区：在半导体衬垫1024上的着陆区1054，在半导体衬垫1022上的着陆区1052，在半导体衬垫1020上的着陆区1050，在半导体衬垫1018上的着陆区1048，在半导体衬垫1016上的着陆区1046，在半导体衬垫1014上的着陆区1044，在半导体衬垫1012上的着陆区1042，在半导体衬垫1010上的着陆区1040。由本实施例的上视图可知，开孔形成于每个衬垫之上，在每个衬垫上列1070，1072，1074，1076的其中之一形成着陆区。列与列之间在Y方向上具有侧边偏移，平行并对齐于X方向。着陆区在Z方向上并无相交，并形成”歪曲”的阶梯形式，如图11的放大视图所示。形成开孔的详细实施方法可参考美国专利公开号8,383,512。
图11A绘示图11中半导体衬垫1010—1024叠层的上视图。如上视图所示，着陆区1040—1054配置于列1070，1072，1074，1076。在X方向上，每一列皆平行对齐于侧边1030。在本实施例中，于不同列的多个着陆区(本实施例中有4个着陆区：1048，1050，1052，1054)在Y方向上至少有部分的偏移。在相邻的列1070，1072的着陆区1048，1050之间具有偏移量1057。每一列的着陆区在X方向上具有间距1055。如图所示，本实施例中具有8个半导体衬垫1010—1024的叠层，着陆区共有4列，每一列具有2个着陆区。依据装置所需的位线数及执行时的位线密度，列数和每一列的着陆区数可以更多。图12是XZ平面上对应的衬垫叠层剖面图，绘示于开孔形成之后，为图11A的12至12联机的剖面。
图13所绘示的结构为图12中沉积绝缘填充材料以填充每个开孔1080之后。对应的上视图绘示于图13A。绝缘填充材料1301可具有表面构形，可利用化学机械抛光工艺或蚀刻后工艺以平面化。
图14绘示下一阶段的制造方法，包括在每个半导体衬垫上的绝缘填充材料1301中，形成接点开孔1302，有时称作接触开孔1302，以暴露接触区域给层间导体。如图所示，每个接点开口1302在绝缘层1028的上表面可具有一区域(如1302t)，此区域大于对应的着陆区1040—1054的区域(如1302b)。绝缘填充材料1301的层1303环绕于每个开孔1302。图14A为对应的上视图。由于制造上的限制，接点开孔1302邻近于绝缘层1028上表面的区域(如1302t)大于邻近于着陆区1040—1054的底部区域(1302b)，并呈现为锥体。其中一种结果的锥体接点开孔1302以夸张的形式绘示于图16B。然而，为了简化图式，接点开孔1302在大部分的图中皆未以锥体绘示。因为锥体，顶部开孔1302的尺寸可大于邻近于着陆区1040—1054的底部开孔1302的尺寸。当欲决定相邻的组成物之间可以多靠近之时，相对于开孔底部而言，开孔顶部的开孔1302的尺寸可以是关键的限制尺寸。
图15绘示如的14图的结构，在沉积导体材料以填充每个接点开孔1302之后，形成与各自的半导体衬垫1024，1022，…1012，1010具电性及物理性接触的层间导体1502，1504，...1514，1516。依据所需的应用，导体材料可以是金属材料或掺杂(n+或p+)的多晶硅材料。可以自绝缘填充与覆盖的绝缘材料表面移除导体材料，以物理性地隔绝层间导体，如制造平面化的表面1305。
图15A绘示如图15的结构，于表面1305沉积绝缘层1501之后，在绝缘层1501中形成相对狭窄的开孔1503，以开启层间导体1502，1504，…1514，1516的上表面。接着以导体材料填充开孔1503，以形成层间导体延长部分1502.1，1504.1，…1514.1，1516.1，并电性接触于个别的层间导体。
如图15B所示，每一列的层间导体延长部分(如1508.1，1518.1)之间在X方向上具有第一间距1522。参阅上视图，相邻的列的层间导体延长部分之间在X方向上具有偏移距离1524。偏移距离1524小于第一间距1522，在本实施例中，为第一间距1522的约1／4。
图16绘示半导体衬垫1010，1012，…1022，1024的布局图，在半导体衬垫叠层上形成内连导体1602，1604，...1614，1616(如总体位线)之后，与对应的层间导体延长部分1502.1，1504.1，…1514.1，1516.1／层间导体1502，1504，…1514，1516接触。内连导体以虚线绘示而使其他不同的相关元件可以更清楚的显示。层间导体延长部分1502.1，1504.1，…1514.1，1516.1在X方向上具有第二间距1620。由于相邻的列的层间导体延长部分之间具有偏移距离1524，内连导体的第二间距1620可以小于同一列的层间导体之间在X方向上的第一间距1522，为第一间距1522的约1／4。当欲决定相邻的组成物之间可以多靠近之时，相对于开孔底部而言，开孔顶部的开孔1302的尺寸可以是关键的限制尺寸。图16A绘示简化的层间导体延长部分1502.1，1504.1，…1514.1，1516.1的第一间距及相对于内连导体1602—1616在X方向上的第二间距。在本实施例中，同一列层间导体延长部分的第一间距1522为内连导体在X方向上的间距1620的约4倍。图16A亦显示相邻的列的层间导体延长部分具有偏移距离1524，并小于第一间距1522。如同于图9，图9A与图9B所讨论的，在不同实施例中，此种设置有助于限制的平版印刷工艺，以于覆盖的高密度内连导体形成层间接点开孔。
图16B绘示内连导体(如1602，1604)，层间导体延长部分(如1502.1)，层间导体(如1502)的相对尺寸。相对于层间导体延长部分1502.1，1504.1，…1514.1，1516.1的宽度W3(量测于表面1305)而言，层间导体1502，1504，…1514，1516上端具有较大的宽度W1。层间导体1502，1504，…1514，1516上端的宽度W1可以大于覆盖的内连导体1602—1616的宽度W2。在层间导体1502中，其顶部的表面1305宽度大于底部的宽度，该底部邻近于接触区域704。层间导体1502，1504，…1514，1516的宽度W1亦大于长度Y1。
于本实施例中，宽度W1为每个宽度W2，宽度W3，和长度Y1的约4倍。普遍而言，每个层间导体的上端宽度W1可为内连导体1602—1616的宽度W2的约X倍，其中X代表层间导体的数量，且层间导体覆盖偏移的着陆区1048，1050，1052，1054。
图17绘示工艺流程1700，为三维半导体装置中形成层间导体的制造方法，如图1的装置。该制造方法包括下述步骤。
步骤1702：形成衬垫叠层(如310-324)，该衬垫叠层耦接于各自电路的有源层，与有源层一同形成而具有第一侧。有源层可以是存储器装置的区域位线(local bit lines)。在一些实施例中，衬垫叠层的形成包括图案化有源层以形成半导体材料的平行条，且平行条终止于个别的衬垫。在一些实施例中，半导体材料的平行条系作为存储单元的通道，而在其他实施例中，平行条系作为存储单元的字线。
步骤1704：形成层间导体(如802—816)，其中层间导体具有底端以与对应的衬垫叠层接触，并具有顶端以作为第一表面(830)。
步骤1706：形成层间导体延长部分，延长部分的底端与层间导体的顶端接触，且延长部分的顶端具有第二表面。层间导体延长部分在X方向上延伸排列呈多列(如402，404)，而相邻的列在Y方向上彼此分开，其中Y方向垂直于X方向。同一列的层间导体延长部分在X方向上具有第一间距(如820)。层间导体延长部分在X方向上具有层间导体延长部分的宽度(如W3)。相邻的列的层间导体延长部分在X方向上具有侧边偏移距离(如822)，侧边偏移距离大于层间导体延长部分的宽度。在第一列层间导体上端，层间导体延长部分可以在其左侧或右侧，而在相邻的第二列层间导体的上端，层间导体延长部分可以在其相对的另一侧(如图8B)。
步骤1708：在层间导体延长部分之上形成内连导体(如922-936)，并与之接触。内连导体在Y方向上延伸并在X方向上具有第二间距(如940)，其中第二间距小于第一间距。内连导体可以在垂直于第一侧的方向上延伸并超过半导体衬垫叠层。
根据不同的实施例，上述依序的步骤提供高密度三维装置中形成狭窄间距的内连导体的方法。本方法提供层间导体形成接触开孔的方式，让覆盖的高密度内连导体结构使用更宽松的关键尺寸。
根据本发明的一实施例，图18为集成电路的简化框图。集成电路线975包括三维与非门闪存阵列960，具有如同图1的结构，例如，在半导体衬底上的高密度与狭窄间距的总体位线。列译码器961耦接于多个字线962，并在存储器阵列960中配置呈多列。行译码器963耦接于多个的SSL线964，对应于存储器阵列960中的叠层而配置呈多行，以从阵列960中的存储单元读取与编程数据。在存储器阵列960中，平面译码器958经由位线959耦接于多个平面。地址(addresses)由总线965传输至行译码器963，列译码器961，平面译码器958。在本实施例中，在区块(block)966中的感测放大器与数据输入结构经由数据总线967耦接于行译码器963。数据经由数据输入线971提供，从集成电路975上的输入／输出端口，或从其他集成电路975内部或外部的数据来源，传输至区块966中的数据输入结构。在所绘示的实施例中，其他电路974包括集成电路，如一般用途处理器或特殊用途应用电路，或结合模块以提供与非门快闪存储单元阵列所支持的系统单芯片功能。数据经由数据输出线972从区块966中的感测放大器传输给集成电路975上的输入／输出端口，或其他机体电路975内部或外部的数据标的。
在本实施例中，控制器利用偏压配置状态机969控制偏压配置供应电压的使用，该偏压配置供应电压是经由区块968中的电压供应器所产生或提供，例如读取，擦除，编程，擦除确认与编程确认电压。本领域人士熟知控制器可以利用特殊用途逻辑电路而操作。在替代的实施例中，控制器包括一般用途处理器，而一般用途处理器可以施行于同样的集成电路并执行计算机程序以控制装置的操作。在其他实施例中，控制器的执行可以利用特殊用途逻辑电路以及一般用途处理器的组合。
在不同实施例中，提供三维阵列装置，如存储器装置。三维阵列装置包括半导体材料的多个图案化层。每个图案化层包括报导体材料的平行条，该平行条两端的其中之一连接半导体衬垫的第一侧。链接于多个图案化层的半导体衬垫排列成一叠层。每个半导体衬垫包括层间导体的着陆区，该层间导体连结于覆盖的内连导体，该内连导体沿半导体材料的平行条对齐。参阅上视图，层间导体配置呈多列并且排列于被绝缘材料所围绕的接点结构中。每一列皆平行于第一侧，沿X方向对齐。每一列的层间导体之间在X方向上具有第一间距。在不同的实施例中，层间导体在Y方向上至少具有部分偏移，其中Y方向垂直于X方向。由于有所偏移，内连导体在Y方向上延伸并且在X方向上具有第二间距，其中第二间距小于第一间距。在不同实施例中，如图5和图12所示，可以歪曲的阶梯形式形成着陆区，以增加内连导体(如位线或字线)的密度并增加装置的数据速率。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (18)

1.一种内连导体结构的制造方法，包括：
形成一衬垫叠层，该衬垫叠层与一电路的个别的有源层耦接；
形成多个层间导体，这些层间导体在一X方向上延伸排列呈多列，且与该衬垫叠层中的衬垫对应的多个着陆区接触，相邻的列在一Y方向上彼此分开，该Y方向垂直于该X方向，在同一列的这些层间导体间在该X方向上具有一第一间距，且在相邻的列的这些层间导体间在该X方向上的偏移量，少于该第一间距；以及
形成多个内连导体于这些层间导体上并与这些层间导体接触，这些内连导体在该Y方向上延伸且具有一第二间距，该第二间距小于该第一间距。
2.根据权利要求1所述的内连导体结构的制造方法，包括为该衬垫叠层中的这些层间导体形成N列开孔，其中N为大于2的整数。
3.根据权利要求1所述的内连导体结构的制造方法，其中该X方向平行于一第一侧。
4.根据权利要求1所述的内连导体结构的制造方法，其中形成这些层间导体的步骤更包括：
在该衬垫叠层上形成多列接点开孔，用以于这些有源层上曝露这些着陆区，使同一列的这些着陆区相对于相邻的列的这些着陆区，在该Y方向上具有部分偏移；
填充一绝缘材料于这些接点开孔；
于这些接点开孔的绝缘材料中形成多个接触开孔，以于这些着陆区上曝露这些接触区域；及
形成这些层间导体于这些接触开孔中。
5.根据权利要求4所述的内连导体结构的制造方法，其中在形成这些层间导体的步骤中，包括在一第一列中形成多个层间导体延长部分于靠近这些层间导体上端的左侧与右侧其中之一，且在相邻的第二列中形成多个层间导体延长部分于靠近这些层间导体上端的左侧与右侧其中之另一。
6.根据权利要求1所述的内连导体结构的制造方法，其中这些内连导体沿该第一侧的垂直方向延伸超过该衬垫叠层。
7.根据权利要求1所述的内连导体结构的制造方法，其中形成该衬垫叠层的步骤包括图案化这些有源层，以形成平行的半导体材料条，这些半导体材料条各别终止于这些衬垫，以作为存储单元的通道。
8.根据权利要求1所述的内连导体结构的制造方法，其中形成该衬垫叠层的步骤包括图案化这些有源层，以形成平行的半导体材料条，这些半导体材料条各别终止于这些衬垫，以作为存储单元的字线。
9.根据权利要求1所述的内连导体结构的制造方法，其中：
形成这些层间导体的步骤包括形成包含有多个底部的层间导体与层间导体延长部分，这些层间导体延长部分从这些底部的上端延伸，这些层间导体延长部分在该X方向上具有一层间导体延长部分宽度，这些底部的上端在该X方向上具有一上端宽度，该层间导体延长部分宽度小于该上端宽度，于相邻的列的这些层间导体延长部分以一侧边偏移距离在该X方向上产生偏移，该侧边偏移距离大于该层间导体延长部分宽度；及
形成这些内连导体于这些层间导体延长部分之上并接触这些层间导体延长部分。
10.一种装置，包括：
一衬垫叠层，耦接于一电路的个别的有源层；
多个层间导体，在一X方向上延伸排列呈多列，且与该衬垫叠层中的衬垫对应的多个着陆区接触；
相邻的列在一Y方向上彼此分开，该Y方向垂直于该X方向；
同一列的这些层间导体间在该X方向上具有一第一间距；
相邻的列的这些层间导体间在该X方向上的偏移量，少于该第一间距；以及
多个内连导体，位于这些层间导体的上方并与这些层间导体接触，这些内连导体在该Y方向上延伸且具有一第二间距，该第二间距小于该第一间距。
11.根据权利要求10所述的装置，其中这些层间导体是被一绝缘填充物所围绕。
12.根据权利要求10所述的装置，其中该X方向平行于一第一侧。
13.根据权利要求10所述的装置，其中这些内连导体延伸超过该衬垫叠层且垂直于该第一侧。
14.根据权利要求10所述的装置，其中这些内连导体包括一掺杂的半导体材料。
15.根据权利要求10所述的装置，其中这些内连导体包括一金属材料。
16.根据权利要求10所述的装置，其中这些有源层包括平行的半导体材料条，这些半导体材料条终止于这些衬垫，以作为存储单元的通道。
17.根据权利要求10所述的装置，其中这些内连导体将这些有源层个别与一译码电路或一读取电路连接。
18.根据权利要求10所述的装置，更包括：
这些层间导体包括多个底部与层间导体延长部分，这些层间导体延长部分从这些底部的上端延伸；
这些层间导体延长部分在该X方向上具有一层间导体延长部分宽度，这些底部的上端在该X方向上具有一上端宽度，该层间导体延长部分宽度小于该上端宽度；
于相邻的列的这些层间导体延长部分以一侧边偏移距离在该X方向上产生偏移，该侧边偏移距离大于该层间导体延长部分宽度；及
这些内连导体位于这些层间导体延长部分之上且接触这些层间导体延长部分。
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