TWI715471B - 半導體結構及其製造方法 - Google Patents

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李岱螢
李明修
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半導體結構及其製造方法。半導體結構包括一栓塞元件及一通孔元件。栓塞元件包括一鎢栓塞。栓塞元件具有一橫方向上的一栓塞尺寸。通孔元件電性連接在栓塞元件上。通孔元件相對於栓塞元件在一縱方向上延伸的一中心線呈非對稱配置。通孔元件具有橫方向上的一通孔尺寸。栓塞尺寸大於通孔尺寸。

Description

半導體結構及其製造方法
本發明是有關於一種半導體結構及其製造方法。
近年來，半導體裝置的尺寸已逐漸縮小。在半導體技術中，特徵尺寸的縮小、速度、效能、密度與每單位積體電路之成本的改良皆為相當重要的目標。在實際應用上，裝置尺寸縮小的同時，仍須保持裝置的電性以符合商業需求。例如，損傷的層及元件會對電子性能產生可觀的影響，因此如何降低或避免層及元件的損傷是製造商面臨的重要議題之一。一般而言，具有良好電子性能的半導體裝置需要元件具有完整輪廓(profiles)。
本發明係有關於一種半導體結構及其製造方法。
根據本發明之一方面，提出一種半導體結構，其包括一栓塞元件及一通孔元件。栓塞元件包括一鎢栓塞。栓塞元件具有一橫方向上的一栓塞尺寸。通孔元件電性連接在栓塞元件上。通孔元件相對於栓塞元件在一縱方向上延伸的一中心線呈非 對稱配置。通孔元件具有橫方向上的一通孔尺寸。栓塞尺寸大於通孔尺寸。
根據本發明之另一方面，提出一種半導體結構，其包括一栓塞元件及一通孔元件。栓塞元件包括一鎢栓塞。栓塞元件包括相對的一第一側栓塞表面與一第二側栓塞表面。通孔元件電性連接在栓塞元件上。通孔元件包括相對的一第一側通孔表面與一第二側通孔表面。第一側栓塞表面與第二側栓塞表面分別在第一側通孔表面與第二側通孔表面的外側。第一側栓塞表面與第一側通孔表面在一橫方向上的一第一間距是不同於第二側栓塞表面與第二側通孔表面在橫方向上的一第二間距。
根據本發明之又另一方面，提出一種半導體結構的製造方法，包括以下步驟。形成一開孔於一介電層中。形成一鎢栓塞於開孔內。形成一介電膜於鎢栓塞上。形成一孔洞於介電膜中。孔洞小於開孔且未對準開孔的一中心線。形成一通孔元件於孔洞內。通孔元件電性連接在鎢栓塞上。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
110:導電結構
230:栓塞元件
230U:上栓塞表面
236:阻障層
236M:第一側栓塞表面
236N:第二側栓塞表面
240:鎢栓塞
240K:內栓塞表面
240M:第一側栓塞表面
240N:第二側栓塞表面
240U:上栓塞表面
240W:栓塞尺寸
241:縫隙
350:通孔元件
350U:上通孔表面
350W:尺寸
360:阻障膜
360B:下通孔表面
360M:第一側通孔表面
360N:第二側通孔表面
360W:通孔尺寸
370:導通孔
480,580,680:記憶體裝置
482,582:記憶材料層
482W:尺寸
484:上電極
486:介電膜
486K:內側介電表面
486U:上介電表面
487:縫隙
488:介電層
488U:上介電表面
489:開孔
491:孔洞
492:導電材料層
582U:上記憶表面
582W:尺寸
590:介面層
693:介電膜
694:凹口
695:遮罩層
696:介電膜
696U:上介電表面
697:孔洞
C:中心線
D1:橫方向
D2:縱方向
MW:第一間距
NW:第二間距
第1圖繪示根據一實施例之半導體結構的導電結構的縱剖面圖。
第2圖繪示根據一實施例之半導體結構的記憶體裝置的縱剖面圖。
第3圖繪示根據另一實施例之半導體結構的記憶體裝置的縱剖面圖。
第4A圖至第4E圖繪示根據一實施例之半導體結構的製造方法。
第5圖繪示根據一實施例之半導體結構的製造方法。
第6A圖至第6F圖繪示根據一實施例之半導體結構的製造方法。
第7圖繪示根據一實施例之半導體結構的製造方法。
第8圖繪示比較例之半導體結構的剖面圖。
第9圖繪示比較例之半導體結構的剖面圖
以下係以一些實施例做說明。須注意的是，本揭露並非顯示出所有可能的實施例，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。另外，實施例中之敘述，例如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，並非對本揭露欲保護之範圍做限縮。實施例之步驟和結構各自細節可在不脫離本揭露之精神和範圍內根據實際應用製程之需要而加以 變化與修飾。以下是以相同/類似的符號表示相同/類似的元件做說明。
第1圖繪示根據一實施例之半導體結構的導電結構110的縱剖面圖。導電結構110包括栓塞(plug)元件230與通孔(via)元件350。
栓塞元件230可包括阻障層236與鎢栓塞240。鎢栓塞240在阻障層236上。一實施例中，鎢栓塞240可包括一內栓塞表面240K，內栓塞表面240K定義出縫隙(seam/void)241。
通孔元件350電性連接在栓塞元件230上。通孔元件350可包括阻障膜360與導通孔370。導通孔370在阻障膜360上。通孔元件350的阻障膜360的下通孔表面360B可只電性接觸在栓塞元件230的上栓塞表面上。例如，阻障膜360的下通孔表面360B可只電性接觸在鎢栓塞240的上栓塞表面240U上。
阻障層236包括相對的第一側栓塞表面236M與第二側栓塞表面236N。第一側栓塞表面236M與第二側栓塞表面236N為栓塞元件230的外側栓塞表面。鎢栓塞240包括相對的第一側栓塞表面240M與第二側栓塞表面240N。第一側栓塞表面240M與第二側栓塞表面240N為鎢栓塞240的外側栓塞表面。
阻障膜360包括相對的第一側通孔表面360M與第二側通孔表面360N。第一側通孔表面360M與第二側通孔表面360N為通孔元件350的外側通孔表面。第一側栓塞表面236M、240M與第一側通孔表面360M在導電結構110的相同一側，第二 側栓塞表面236N、240N與第二側通孔表面360N在導電結構110的相同另一側。第一側栓塞表面236M、240M與第二側栓塞表面236N、240N分別在第一側通孔表面360M與第二側通孔表面360N的外側。
栓塞元件230具有橫方向D1上的栓塞尺寸。通孔元件350具有橫方向D1上的通孔尺寸。栓塞尺寸大於通孔尺寸。舉例來說，鎢栓塞240定義在第一側栓塞表面240M與第二側栓塞表面240N之間的栓塞尺寸240W可為100nm至400nm，例如300nm。通孔元件350定義在阻障膜360之第一側通孔表面360M與第二側通孔表面360N之間的通孔尺寸360W可為50nm至200nm，例如100nm。
實施例中，通孔元件350相對於栓塞元件230在縱方向D2上延伸的中心線C呈非對稱配置。藉此，能避免通孔元件350對應栓塞元件230中的縫隙241導致通孔元件350坍塌或上通孔表面350U不平整的問題。通孔元件350能具有期望完整、且平坦上通孔表面350U的結構特徵。從而能確保導電結構110與形成在其上的裝置電性連接，提高產品良率及操作效率。通孔元件350未對準中心線C。通孔元件350偏離中心線C。中心線C未穿過通孔元件350。一實施例中，中心線C可穿過縫隙241。通孔元件350未對準縫隙241。第一側栓塞表面236M與第一側通孔表面360M在橫方向D1上的第一間距MW是不同於第二側栓塞表面236N與第二側通孔表面360N在橫方向D1上的第二間 距NW。此揭露中，橫方向D1(例如X方向)可實質上垂直於縱方向D2(例如Y方向)。
第2圖繪示根據一實施例之半導體結構的記憶體裝置480的縱剖面圖。記憶體裝置480可包括用做下電極的導電結構110、記憶材料層482與上電極484。記憶材料層482電性連接在導電結構110(下電極)與上電極484之間。通孔元件350電性連接在栓塞元件230與記憶材料層482之間。此實施例中，記憶材料層482可在通孔元件350的上通孔表面350U與介電膜486的上介電表面486U上。記憶材料層482的在橫方向D1上的尺寸482W大於通孔元件350在橫方向D1上的尺寸350W。上電極484可在記憶材料層482上。
記憶體裝置480可為相變化記憶體(phase change memory,PCM)裝置。一實施例中，記憶材料層482包括相變化記憶材料，可包括GeSbTe(GST)等。
阻障層236可在介電層488中。介電膜486可從鎢栓塞240的內栓塞表面240K延伸至栓塞元件230的上栓塞表面230U與介電層488的上介電表面488U上。介電膜486可定義出縫隙487。縫隙487在鎢栓塞240內。
第3圖繪示根據另一實施例之半導體結構的記憶體裝置580的縱剖面圖。第3圖的記憶體裝置580與第2圖的記憶體裝置480之間的差異說明如下。記憶體裝置580可包括記憶材料層582與介面層(interface layer)590。記憶材料層582在通孔元 件350的上通孔表面350U上。介面層590在記憶材料層582的上記憶表面582U與介電膜486的上介電表面486U上。上電極484在介面層590上。記憶材料層582電性連接在導電結構110(下電極)與上電極484之間。通孔元件350電性連接在栓塞元件230與記憶材料層582之間。
記憶材料層582的在橫方向D1上的尺寸582W可等於通孔元件350在橫方向D1上的尺寸350W。例如，記憶材料層582的面積可等於通孔元件350的面積。或者，記憶材料層582的面積可等於導通孔370的面積。一實施例中，記憶體裝置580可為可變電阻式記憶體(Resistive random-access memory，ReRAM)裝置。記憶材料層582包括可程式電阻記憶材料，例如金屬氧化物，例如TiON、WOx、HfOx、TaON、TiOx、TaOx、SiOx等。
第4A圖至第4E圖繪示根據一實施例之半導體結構的製造方法。
請參照第4A圖，提供介電層488。介電層488的材質可包括SiO2、SiN、SiON、Al2O3等。形成開孔489於介電層488中。開孔489可具有中心線C。例如，中心線C至開孔489之相對內側壁的兩距離係實質上彼此相同。阻障層236可形成在開孔489中。阻障層236可包括金屬阻障材料，例如包括TiN、Ta、Co、Ti、TaN、Si、Mn等。鎢栓塞240可形成在開孔489內的阻障層236上。一實施例中，可利用沉積方式形成阻障層236與導電材料層於開孔489中與介電層488的上介電表面488U上。 然後，可移除阻障層236與導電材料層在介電層488的上介電表面488U上的部分，並留下阻障層236與導電材料層在開孔489內的部分，從而形成栓塞元件230。導電材料層在開孔489內的部分即為導電栓塞。可利用化學機械研磨或其它合適的蝕刻方式進行此移除步驟。一實施例中，導電材料層的材質為鎢，導電栓塞為鎢栓塞240。一實施例中，鎢栓塞240並未完全填滿開孔489，且鎢栓塞240具有內栓塞表面240K定義出縫隙241。中心線C可穿過縫隙241。另一實施例中，鎢栓塞240可完全填滿開孔489，且鎢栓塞240中並不具有縫隙(未顯示)。
請參照第4B圖，介電膜486可形成在縫隙241露出的鎢栓塞240的內栓塞表面240K上，並延伸至栓塞元件230的上栓塞表面230U與介電層488的上介電表面488U上。一實施例中，介電膜486並未完全填滿縫隙241，且介電膜486具有內側介電表面486K定義出縫隙487。中心線C可穿過縫隙487。另一實施例中，介電膜486可完全填滿縫隙241，且介電膜486中並不具有縫隙(未顯示)。介電膜486的厚度可為200埃至2000埃，例如1000埃。介電膜486的材質可包括SiO2、SiN、SiON、Al2O3等。
請參照第4C圖，可例如例用黃光微影蝕刻製程於介電膜486中形成孔洞491。孔洞491小於開孔489且未對準中心線C。中心線C未穿過孔洞491。孔洞491的底部可只露出栓塞元件230的上栓塞表面230U。例如，孔洞491的底部可只露出 鎢栓塞240的上栓塞表面240U。
請參照第4D圖，阻障膜360可形成於孔洞491露出的栓塞元件230(例如鎢栓塞240)的上栓塞表面230U(上栓塞表面240U)與介電膜486的側介電表面上，並在介電膜486的上介電表面486U上。阻障膜360可包括金屬阻障材料，例如包括TiN、Ta、Co、Ti、TaN、Si、Mn等。導電材料層492可形成在阻障膜360上。導電材料層492可包括金屬，例如包括TiN、Ti、Ta、TaN、W、Si、Cu等。
請參照第4E圖，可移除阻障膜360與導電材料層492在介電膜486的上介電表面486U上的部分，並留下阻障膜360與導電材料層492在孔洞491內的部分，從而形成通孔元件350。導電材料層492在孔洞491內的部分即為導通孔370。可利用化學機械研磨或其它合適的蝕刻方式進行此移除步驟。
然後，請參照第2圖，可形成記憶材料層482覆蓋在通孔元件350與介電膜486上，並形成上電極484覆蓋記憶材料層482上，然後利用黃光微影蝕刻製程對記憶材料層482與上電極484進行圖案化步驟。如此，可形成如第2圖所示的記憶體裝置480。上電極484的材料可包括W、TiN、TaN、Ti、Ta、Hf、Pt、Ru、Ir、Cu等合適的導電材料。
另一實施例中，在參照第4E圖所述的步驟之後，可進行如第5圖所示的步驟。請參照第5圖，可形成記憶材料層582在通孔元件350的上通孔表面350U上。一實施例中，記憶材 料層582為從通孔元件350之上通孔表面350U進行氧化處理所形成的金屬氧化物層，例如包括TiON、WOx、HfOx、TaON、TiOx、TaOx、SiOx等。氧化處理方式可包括利用氧氣(O2)或臭氧(O3)所進行的氧化處理製程或電漿製程，但不限於此。
然後，請參照第3圖，可形成介面層590覆蓋在通孔元件350與介電膜486上，並形成上電極484覆蓋介面層590上，然後利用黃光微影蝕刻製程對介面層590與上電極484進行圖案化步驟。如此，可形成如第3圖所示的記憶體裝置580。介面層590的材料可包括Ti、Ta、TiN、TaN、Si等。
第6A圖至第6F圖繪示根據一實施例之半導體結構的製造方法。
一實施例中，在參照第4C圖所述的步驟之後，可進行如第6A圖所示的步驟。請參照第6A圖，形成介電膜693於介電膜486的孔洞491中，並延伸至介電膜486的上介電表面486U上。介電膜693定義出凹口694對應孔洞491。介電膜696包括介電膜486與介電膜693。介電膜693的厚度可為500埃至2500埃，例如1500埃。
請參照第6B圖，可形成遮罩層695於介電膜693上。一實施例中，遮罩層695的材質可包括金屬阻障材料，例如TiN、TaN、Ti、Ta、Si等，但不限於此，也可使用其它合適的遮罩材料。遮罩層695可厚度可為10埃至100埃，例如25埃。
請參照第6C圖，可例如利用非等向蝕刻方法，或 其它合適的蝕刻方式，移除遮罩層695在介電膜693之上介電表面上的部分，而留下在介電膜693的側介電表面上的部分。
請參照第6D圖，以遮罩層695作為蝕刻遮罩進行蝕刻步驟，以移除凹口694露出下方之介電膜696的介電膜693，從而形成孔洞697。一實施例中，可在形成孔洞697之後移除遮罩層695。另一實施例中，可不移除遮罩層695。
請參照第6E圖，在孔洞697中形成包含阻障膜360與導通孔370的通孔元件350。
請參照第6F圖，記憶材料層482形成在通孔元件350與介電膜696上。上電極484形成在記憶材料層482上。
此實施例中，透過第6A圖至第6D圖所述方法形成的孔洞697可小於第4C圖所示的孔洞491。因此，第6F圖所示記憶體裝置680的通孔元件350的尺寸350W可小於第2圖所示之通孔元件350的尺寸350W。
請參照第6F圖，一實施例中，鎢栓塞240定義在第一側栓塞表面240M與第二側栓塞表面240N之間的栓塞尺寸240W可為100nm至400nm，例如300nm。通孔元件350定義在阻障膜360之第一側通孔表面360M與第二側通孔表面360N之間的通孔尺寸360W可為10nm至50nm，例如30nm。但本揭露不限於此。舉例來說，栓塞尺寸240W除以通孔尺寸360W的值可為大於4。
另一實施例中，在參照第6E圖所述的步驟之後， 可進行如第7圖所示的步驟。請參照第7圖，可形成記憶材料層582在通孔元件350的上通孔表面350U上。然後，介面層590形成在記憶材料層582的上記憶表面582U與介電膜696的上介電表面696U上。上電極484形成在介面層590上。
第8圖與第9圖繪示比較例之半導體結構的剖面圖，其與上述實施例的差異在於，中心線C穿過通孔元件350。從第8圖可知，此差異可能造成通孔元件350的導通孔370填入縫隙487造成坍塌或上通孔表面350U不平整的問題，這可能是在參照例如第4D圖與第4E圖所述施加在導電材料層492上的化學機械研磨步驟擠壓力所造成。在第9圖中，具有更小尺寸的通孔元件350可能藉由介電膜486電性隔離鎢栓塞240，通孔元件350與栓塞元件230彼此電性斷路。這將使得形成在此導電結構上的裝置電性缺陷的問題。
實施例中，通孔元件350是相對於栓塞元件230的中心線C呈非對稱配置，藉此，能避免通孔元件350對應栓塞元件230中的縫隙導致通孔元件350坍塌或上通孔表面350U不平整的問題。通孔元件350能具有期望完整、且平坦上通孔表面350U的結構特徵。從而能確保導電結構110與形成在其上的裝置電性連接，提高產品良率及操作效率。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因 此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
110:導電結構
230:栓塞元件
236:阻障層
236M:第一側栓塞表面
236N:第二側栓塞表面
240:鎢栓塞
240K:內栓塞表面
240M:第一側栓塞表面
240N:第二側栓塞表面
240U:上栓塞表面
240W:栓塞尺寸
241:縫隙
350:通孔元件
350U:上通孔表面
360:阻障膜
360B:下通孔表面
360M:第一側通孔表面
360N:第二側通孔表面
360W:通孔尺寸
370:導通孔
C:中心線
D1:橫方向
D2:縱方向
MW:第一間距
NW:第二間距

Claims (9)

  1. 一種半導體結構，包括：一栓塞元件，包括一鎢栓塞，並具有一橫方向上的一栓塞尺寸；一通孔元件，電性連接在該栓塞元件上，並相對於該栓塞元件在一縱方向上延伸的一中心線呈非對稱配置，該通孔元件具有該橫方向上的一通孔尺寸，該栓塞尺寸大於該通孔尺寸；及一縫隙，在該鎢栓塞內部，其中該通孔元件與該縫隙不重疊。
  2. 如請求項1所述的半導體結構，其中該通孔元件未穿過該中心線。
  3. 如請求項1所述的半導體結構，其中該中心線穿過該縫隙。
  4. 一種半導體結構，包括：一栓塞元件，包括一鎢栓塞，並包括一內栓塞表面、相對的一第一側栓塞表面與一第二側栓塞表面；一通孔元件，電性連接在該栓塞元件上，並包括相對的一第一側通孔表面與一第二側通孔表面，其中該第一側栓塞表面與該第二側栓塞表面分別在該第一側通孔表面與該第二側通孔表面的外側，該第一側栓塞表面與該第一側通孔表面在一橫方向上的一第一間距是不同於該第二側栓塞表面與該第二側通孔表面在該橫方向上的一第二間距；及 一縫隙，在該內栓塞表面內，其中該通孔元件與該縫隙不重疊。
  5. 如請求項4所述的半導體結構，其中該第一側栓塞表面與該第二側栓塞表面為該栓塞元件的外側栓塞表面。
  6. 如請求項4所述的半導體結構，更包括一介電膜，在該內栓塞表面上，該縫隙由該介電膜定義出。
  7. 如請求項1或請求項4所述的半導體結構，其中該通孔元件的一下通孔表面只接觸該栓塞元件的一上栓塞表面。
  8. 如請求項1或請求項4所述的半導體結構，包括一記憶體裝置，該記憶體裝置包括：一下電極，包括該栓塞元件與該通孔元件；一上電極；及一記憶材料層，電性連接在該下電極與該上電極之間，該通孔元件電性連接在該栓塞元件與該記憶材料層之間。
  9. 一種半導體結構的製造方法，包括：形成一開孔於一介電層中；形成一鎢栓塞於該開孔內；形成一介電膜於該鎢栓塞上；形成一孔洞於該介電膜中，該孔洞小於該開孔且未對準開孔的一中心線；及 形成一通孔元件於該孔洞內，該通孔元件電性連接在該鎢栓塞上，其中該鎢栓塞的一內栓塞表面定義出一縫隙，該介電膜在該縫隙露出的該內栓塞表面上與該鎢栓塞的一上栓塞表面上，該中心線穿過該縫隙。
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