TW201706988A

TW201706988A - 記憶元件及其製造方法

Info

Publication number: TW201706988A
Application number: TW104125738A
Authority: TW
Inventors: 張維哲; 田中義典; 田中勳
Original assignee: 華邦電子股份有限公司
Priority date: 2015-08-07
Filing date: 2015-08-07
Publication date: 2017-02-16
Also published as: TWI567752B

Abstract

本發明提供一種記憶元件及其製造方法，所述記憶元件包括：基底、多個堆疊結構、多個接觸結構、多個間隙壁結構以及多個介電層。堆疊結構位於基底上。接觸結構分別位於堆疊結構之間的基底上。間隙壁結構分別位於堆疊結構的兩側壁。各間隙壁結構具有空氣間隙。介電層分別位於堆疊結構上。各介電層覆蓋各間隙壁結構的空氣間隙的頂面。

Description

記憶元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶元件及其製造方法。

隨著科技的進步，各類電子產品皆朝向輕薄短小的趨勢發展。然而，在這趨勢之下，隨著記憶元件的積集度愈來愈密集，其位元線與電容接觸窗（ capacitor contact）之間的電容值也愈來愈高。由於記憶元件的位元線與電容接觸窗之間的電容值增加，其使得記憶元件的讀取感應裕度（ sense margin）減少，進而導致記憶元件在操作上愈發困難。如此一來，便容易導致產品良率下降。因此，如何降低位元線與電容接觸窗之間的電容值將變成相當重要的一門課題。

本發明提供一種記憶元件及其製造方法，其可降低位元線與電容接觸窗之間的電容值，進而提升產品良率。

本發明提供一種記憶元件包括：基底、多個堆疊結構、多個接觸結構、多個間隙壁結構以及多個介電層。堆疊結構位於基底上。接觸結構分別位於堆疊結構之間的基底上。間隙壁結構分別位於堆疊結構的兩側壁。各間隙壁結構具有空氣間隙。介電層分別位於堆疊結構上。各介電層覆蓋各間隙壁結構的空氣間隙的頂面。

在本發明的一實施例中，所述記憶元件更包括多個電容器分別位於接觸結構上。

本發明提供一種記憶元件的製造方法，其步驟如下。形成多個堆疊結構於基底上。分別形成多個接觸結構於堆疊結構之間的基底上。分別形成多個間隙壁結構於堆疊結構的兩側壁。各間隙壁結構具有空氣間隙。分別形成多個介電層於堆疊結構上。各介電層覆蓋各間隙壁結構的空氣間隙的頂面。

基於上述，本發明將包含空氣間隙的間隙壁結構配置在堆疊結構（可例如是位元線）與接觸結構（可例如是電容接觸窗）之間。由於空氣比習知常用的介電層具有較低的介電係數，因此，本發明可降低堆疊結構（可例如是位元線）與接觸結構（可例如是電容接觸窗）之間的電容值，以增加讀取感應裕度，進而提升產品良率。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。

圖1是本發明之一實施例的記憶元件的上視示意圖。為圖面清楚起見，在圖1中僅繪示出基底、位元線、主動區、位元線接觸窗以及電容接觸窗，而省略字元線以及隔離結構等。

首先請參照圖1，本發明提供一種記憶元件包括：基底100、多個堆疊結構102b（可例如是位元線BL）、多個主動區AA、多個位元線接觸窗108以及多個接觸結構116（可例如是電容接觸窗CC）。

位元線BL位於基底100上。位元線BL沿著第一方向D1延伸，且沿著第二方向D2相互排列。主動區AA位於基底100中。每一主動區AA具有長邊L1與短邊L2。每一主動區AA的長邊L1橫越所對應的位元線BL的兩側。主動區AA的長邊方向與位元線BL的延伸方向呈一角度θ。在本實施例中，上述角度θ可例如是銳角。但本發明並不限於此，因為主動區AA的面積、位元線BL的線寬以及字元線（未繪示）的線寬等參數都會影響銳角θ的範圍。每一主動區AA與所對應的位元線BL的重疊處具有位元線接觸窗108。因此，每一位元線BL可利用所對應的位元線接觸窗108來電性連接其下方的摻雜區（未繪示）。所述摻雜區位於位元線接觸窗108下方的基底100中。雖然圖1的位元線接觸窗108繪示為矩形，但實際上形成的接觸窗會略呈圓形，且其大小可依製程需求來設計。在一實施例中，第一方向D1與第二方向D2實質上互相垂直。

電容接觸窗CC位於相鄰位元線BL之間的基底100上。詳細地說，電容接觸窗CC排列成多數列（Row）與多數行（Column），其中所述列沿著第一方向D1排列，而所述行沿著第二方向D2排列。電容接觸窗CC分別與所對應的主動區AA的短邊L2兩端重疊。而每一電容接觸窗CC可電性連接至所對應的電容器（未繪示），其中所述電容器位於電容接觸窗CC的上方。雖然圖1的電容接觸窗CC繪示為矩形，但實際上形成的接觸窗會略呈圓形，且其大小可依製程需求來設計。

圖2A至圖13A是沿著圖1之A-A線的記憶元件之製造流程的剖面示意圖。圖2B至圖13B是沿著圖1之B-B線的記憶元件之製造流程的剖面示意圖。

請同時參照圖1、圖2A以及圖2B，本發明提供一種記憶元件的製造方法，其步驟如下。首先，提供基底100。在一實施例中，基底100可例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底（Semiconductor Over Insulator，SOI）。

之後，形成隔離結構101於基底100中。在一實施例中，隔離結構101的材料可例如是摻雜或未摻雜的氧化矽、高密度電漿氧化矽、氮氧化矽、氮化矽、旋塗式玻璃（Spin-on Glass）、低介電常數介電材料（Low-k dielectric）或其組合。隔離結構101可例如是淺溝渠隔離結構。

接著，形成多個堆疊結構102於基底100上，使得多個堆疊結構102之間形成多個開口10、20。每一堆疊結構102包括導體層104與位於導體層104上的頂蓋層106。導體層104的材料可例如是多晶矽、金屬、金屬矽化物或其組合，其形成方法可以是物理氣相沈積法或化學氣相沈積法。頂蓋層106的材料可例如是氮化矽或其他絕緣材料，其形成方法可以是化學氣相沈積法。然後，分別形成多個位元線接觸窗108於堆疊結構102與基底100之間。詳細地說，可先形成介電層103於基底100上。之後，圖案化介電層103，以暴露部分基底100的表面。接著，形成位元線接觸窗108於介電層103中，再形成堆疊結構102於位元線接觸窗108上。在一實施例中，位元線接觸窗108的材料可例如是導體材料，導體材料可以是金屬材料、摻雜多晶矽、金屬矽化物或其組合。介電層103的材料可例如是氧化矽或氮化矽或其組合，其形成方法可以是化學氣相沈積法。

請同時參照圖1、圖3A以及圖3B，分別形成介電層109、110、111於堆疊結構102的兩側壁。具體來說，先共形形成第一介電層與第二介電層於基底100上（未繪示）。第一介電層與第二介電層覆蓋堆疊結構102的表面以及開口10、20的底面。之後，移除部分第二介電層（以形成介電層110），以暴露堆疊結構102的頂面以及開口10、20的底面上的第一介電層（亦即介電層109）。然後，共形形成介電層111於基底100上，使得堆疊結構102的頂面以及開口10、20的底面上具有兩層介電層109、111；而堆疊結構102的兩側壁上具有三層介電層109、110、111。在一實施例中，介電層109、111的材料相同；而介電層110與介電層109、111的材料不同。在一實施例中，介電層109、111的材料可例如是氮化矽；介電層110的材料可例如是氧化矽或氮化鈦。在另一實施例中，介電層109、110與111的材料可皆不相同。在另一實施例中，介電層109的材料可例如是氮化矽；介電層110的材料可例如是氮化鈦；而介電層110的材料可例如是氧化矽。

請同時參照圖1、圖4A以及圖4B，形成介電層112於基底100上，介電層112填入開口10、20，且覆蓋堆疊結構102的表面。在一實施例中，介電層112可例如是氧化矽，氧化矽可以是硼磷矽玻璃（BPSG）、旋塗式玻璃（SOG）以及四乙氧基矽烷（TEOS）等填溝能力較佳的材料。

請同時參照圖1、圖5A以及圖5B，移除部分介電層112，以暴露部分基底100的表面。詳細地說，先形成圖案化光阻層114於介電層112上，其中圖案化光阻層114僅位於A-A線的介電層112上。然後，以圖案化光阻層114為罩幕，依序移除堆疊結構102上的介電層112、介電層111、109以及部分頂蓋層106，以及開口20中的介電層112、介電層111、109以及介電層103。在一實施例中，經過上述步驟之後，圖5B中的介電層110可能會被耗損，使得介電層110的頂面具有些許凹陷（未繪示），但本發明不以此為限。

請同時參照圖1、圖6A以及圖6B，移除圖案化光阻層114。之後，形成導體材料層於基底100上，導體材料層填入開口20中且覆蓋堆疊結構102以及介電層112a的表面。然後，進行平坦化製程，使得圖6A的頂蓋層106a與圖6B的頂蓋層106a的頂面高度一致。如此一來，導體層118配置於堆疊結構102a之間的基底100上，且與基底100接觸。在一實施例中，導體層118的材料可例如是摻雜多晶矽。在一實施例中，平坦化製程可例如是化學機械研磨（CMP）製程或回蝕刻（Etching back）製程。

請同時參照圖1、圖6A、圖6B、圖7A以及圖7B，移除圖6A的部分介電層112b，使得圖7A的介電層112c的頂面低於堆疊結構102a的頂面。形成介電層119於介電層112c上。在一實施例中，介電層119的材料與介電層112c的材料不同。介電層119的材料可例如是氮化矽。在本實施例中，介電層119配置於介電層112c上，可用以當作蝕刻停止層。因此，後續形成電容器CAP（如圖13B所示）時，不會因為過度蝕刻而導致介電層112c的耗損。

請同時參照圖1、圖8A以及圖8B，移除部分導體層118，以形成開口30。在一實施例中，導體層118a的頂面（亦即開口30的底面）低於堆疊結構102a的頂面。

請同時參照圖1、圖8A、圖8B、圖9A以及圖9B，分別形成多個接觸插塞120於開口30中。每一接觸插塞120包括襯層122以及導體層124。襯層122共形形成於開口30中。導體層124位於襯層122上，且填入開口30中。在一實施例中，襯層122的頂面與導體層124的頂面實質上共平面。在一實施例中，襯層122的材料可例如是鈦、氮化鈦、氮化鉭或其組合，其形成方法可以是物理氣相沈積法或化學氣相沈積法。在一實施例中，導體層124的材料可例如是鎢、鈷、鎳、鋁、銅或其組合，其形成方法可以是化學氣相沈積法。在一實施例中，導體層118a可視為第一部分；而接觸插塞120可視為第二部分，所述第一部分與所述第二部分可視為電容接觸窗（以下稱之為接觸結構116）。在一實施例中，導體層118a與接觸插塞120之間可具有金屬矽化物（silicide），所述金屬矽化物可包括矽化鈦（TiSi）、矽化鈷（CoSi）、矽化鎳（NiSi）或其組合。

請同時參照圖1、圖10A以及圖10B，移除部分堆疊結構102a、部分介電層109a、110a、111a以及部分介電層119，使得圖10B中的堆疊結構102b的頂面低於接觸插塞120（亦或是接觸結構116）的頂面。堆疊結構102b的頂面與接觸插塞120的頂面之間具有一高度H1。在一實施例中，高度H1可介於10 nm至110 nm之間。值得一提的是，由於本實施例具有所述高度H1，其可用以避免後續形成電容器CAP（如圖13B所示）時，不會因為過度蝕刻而導致下方的介電層112c及隔離結構101耗損的問題。因此，本實施例的記憶元件可不需要著陸墊（landing pad），亦可增加電容器CAP形成的製程裕度（process window）。另一方面，堆疊結構102b兩側壁的介電層110b具有一高度H2。在一實施例中，高度H2可介於20 nm至120 nm之間。所述高度H2可定義出後續形成的空氣間隙AG（如圖11A與圖11B所示）的高度。在一實施例中，所述高度H2大於或等於導體層104的高度。

請同時參照圖1、圖11A以及圖11B，進行蝕刻製程，移除堆疊結構102b兩側壁的介電層110b，以形成間隙壁結構130。在一實施例中，間隙壁結構130可包括三層結構或更多層結構。以三層結構為例，間隙壁結構130包括介電層109b/空氣間隙AG/介電層111b。在一實施例中，所述蝕刻製程可例如是濕式蝕刻製程，其蝕刻液可例如是緩衝氫氟酸（BHF）、稀釋氫氟酸（DHF）、氫氟酸（HF）、硫酸雙氧水（SPM）、氫氧化氮雙氧水（APM）或其組合。值得注意的是，由於空氣具有較低的介電係數（大約等於1），因此，在本實施例中，配置於堆疊結構102b兩側壁的空氣間隙AG可降低堆疊結構102b（可例如是位元線）與接觸結構116（可例如是電容接觸窗）之間的電容值，以增加讀取感應裕度，進而提升產品良率。

請同時參照圖1、圖12A以及圖12B，形成介電層126於堆疊結構102b上。介電層126覆蓋堆疊結構102b的頂面以及間隙壁結構130的頂面，以密封空氣間隙AG。在一實施例中，介電層126的材料可例如是氮化矽，其形成方法可例如是電漿沈積法。所述電漿沈積法可例如是電漿加強式化學氣相沈積法（PECVD）等填溝能力較差的製程方法，以避免介電層126填入空氣間隙AG中。接著，形成介電層128於介電層126上，以覆蓋接觸結構116的頂面。在一實施例中，介電層128的材料可例如是氮化矽，其形成方法可例如是原子層沈積法（ALD）或化學氣相沈積法。在一實施例中，介電層126的階梯覆蓋率低於介電層128的階梯覆蓋率。另一方面，在另一實施例中，亦可使用相同的形成方法來形成介電層126與介電層128。或者，在其他實施例中，亦可同時形成介電層126與介電層128（未繪示）。在一實施例中，部分介電層126仍有可能填入空氣間隙AG，使得空氣間隙AG的頂面約低於其兩側的介電層109b、111b的頂面（未繪示）。

請同時參照圖1、圖13A以及圖13B，移除部分介電層128之後，使得介電層128a與接觸結構116大致上共平面。然後，形成多個電容器CAP於接觸結構116上。具體來說，每一電容器CAP包括下電極BE、上電極TE及電容介電層DE。每一電容介電層DE位於下電極BE與上電極TE之間。每一下電極BE與所對應的接觸結構116電性連接。在一實施例中，電容介電層DE可包括高介電常數材料層，其材料例如是下述元素的氧化矽，如：鉿、鋯、鋁、鈦、鑭、釔、釓或鉭，又或是氮化鋁，或是上述任意組合。下電極BE與上電極TE的材料例如是氮化鈦、氮化鉭、鎢、鈦鎢、鋁、銅、金屬矽化物或是上述任意組合。

請參考圖13B，本發明提供一種記憶元件包括：基底100、多個堆疊結構102b、多個接觸結構116、多個間隙壁結構130以及多個介電層126、128b。堆疊結構102b位於基底100上。接觸結構116分別位於堆疊結構102b之間的基底100上。接觸結構116包括第一部分118a以及第二部分120。第二部分120位於第一部分118a上。在一實施例中，第一部分118a的底表面與第二部分120的底表面相等。換言之，接觸結構116可例如是內徑一致的長方體結構或圓柱形結構。在本實施例中，由於接觸結構116的內徑幾乎等於相鄰堆疊結構102b之間的距離，因此，本實施例的接觸結構116具有較低的電阻值，以電性連接電容器CAP與基底100（可例如是主動區）。

間隙壁結構130位於堆疊結構102b的兩側壁。間隙壁結構130具有空氣間隙AG。在一實施例中，間隙壁結構130可包括三層結構或更多層結構。以三層結構為例，間隙壁結構130具有介電層109b/空氣間隙AG/介電層111b。介電層126、128b依序位於接觸結構116之間的堆疊結構102b上。介電層126不僅覆蓋堆疊結構102b的頂面，亦覆蓋間隙壁結構130的頂面，以密封空氣間隙AG。此外，本發明的記憶元件還包括多個電容器CAP配置於接觸結構116上。

綜上所述，本發明將包含空氣間隙的間隙壁結構配置在堆疊結構（可例如是位元線）與接觸結構（可例如是電容接觸窗）之間。由於空氣具有較低的介電係數（大約等於1），因此，本發明可降低堆疊結構（可例如是位元線）與接觸結構（可例如是電容接觸窗）之間的電容值，以增加讀取感應裕度，進而提升產品良率。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、20、30‧‧‧開口
100‧‧‧基底
101‧‧‧隔離結構
102、102a、102b‧‧‧堆疊結構
103、103a、109、109a、109b、110、110a、110b、111、111a、111b、112、112a、112b、112c、119、126、128、128a‧‧‧介電層
104、118、124‧‧‧導體層
106、106a、106b‧‧‧頂蓋層
108‧‧‧位元線接觸窗
114‧‧‧圖案化光阻層
116‧‧‧接觸結構
118a‧‧‧導體層（第一部分）
120‧‧‧接觸插塞（第二部分）
122‧‧‧襯層
130‧‧‧間隙壁結構
AA‧‧‧主動區
AG‧‧‧空氣間隙
BE‧‧‧下電極
BL‧‧‧位元線
CAP‧‧‧電容器
CC‧‧‧電容接觸窗
D1‧‧‧第一方向
D2‧‧‧第二方向
DE‧‧‧電容介電層
H1、H2‧‧‧高度
L1‧‧‧長邊
L2‧‧‧短邊
TE‧‧‧上電極
θ‧‧‧角度

圖1 是本發明之一實施例的記憶元件的上視示意圖。圖2A 至圖13A 是沿著圖1 之A-A 線的記憶元件之製造流程的剖面示意圖。圖2B 至圖13B 是沿著圖1 之B-B 線的記憶元件之製造流程的剖面示意圖。

100‧‧‧基底

101‧‧‧隔離結構

102b‧‧‧堆疊結構

103a、109b、111b、126、128a‧‧‧介電層

104、124‧‧‧導體層

106b‧‧‧頂蓋層

116‧‧‧接觸結構

118a‧‧‧導體層(第一部分)

120‧‧‧接觸插塞(第二部分)

122‧‧‧襯層

130‧‧‧間隙壁結構

AG‧‧‧空氣間隙

BE‧‧‧下電極

CAP‧‧‧電容器

DE‧‧‧電容介電層

TE‧‧‧上電極

Claims

一種記憶元件，包括：多個堆疊結構，位於一基底上；多個接觸結構，分別位於該些堆疊結構之間的該基底上；多個間隙壁結構，分別位於該些堆疊結構的兩側壁，其中各該些間隙壁結構具有一空氣間隙；以及多個介電層，分別位於該些堆疊結構上，各該些介電層覆蓋各該些間隙壁結構的該空氣間隙的頂面。
如申請專利範圍第1項所述的記憶元件，其中各該些堆疊結構包括一導體層與位於該導體層上的一頂蓋層。
如申請專利範圍第1項所述的記憶元件，其中各該些接觸結構包括：一第一部分；以及一第二部分，位於該第一部分上，其中該第一部分的底表面與該第二部分的底表面相等。
如申請專利範圍第1項所述的記憶元件，更包括多個電容器分別位於該些接觸結構上。
如申請專利範圍第1項所述的記憶元件，其中各該些間隙壁結構包括三層結構或更多層結構。
一種記憶元件的製造方法，包括：形成多個堆疊結構於一基底上；分別形成多個接觸結構於該些堆疊結構之間的該基底上；分別形成多個間隙壁結構於該些堆疊結構的兩側壁，其中各該些間隙壁結構具有一空氣間隙；以及分別形成多個介電層於該些堆疊結構上，各該些介電層覆蓋各該些間隙壁結構的該空氣間隙的頂面。
如申請專利範圍第6項所述的記憶元件的製造方法，其中在分別形成該些接觸結構於該些堆疊結構之間的該基底上的步驟，包括：分別形成多個第一部分於該些堆疊結構之間的該基底上；移除部分該些第一部分，使得該些第一部分的頂面低於該些堆疊結構的頂面；分別形成多個第二部分於該些第一部分上；以及移除部分該些堆疊結構，使得該些堆疊結構的頂面低於該些第二部分的頂面。
如申請專利範圍第7項所述的記憶元件的製造方法，其中該些第一部分的材料包括摻雜多晶矽，該些第二部分的材料包括鎢、鈷、鎳、鋁、銅、鈦、氮化鈦或其組合。
如申請專利範圍第6項所述的記憶元件的製造方法，其中分別形成該些間隙壁結構於該些堆疊結構的兩側壁的步驟，包括：分別形成包括至少三層結構的多個間隙壁材料層於該些堆疊結構的兩側壁，其中各該些間隙壁材料層包括至少一氧化矽；以及進行一蝕刻製程，以移除該些間隙壁材料層中的該至少一氧化矽。
如申請專利範圍第6項所述的記憶元件的製造方法，其中分別形成該些介電層於該些堆疊結構上的步驟，包括：形成一第一介電材料層於該些堆疊結構上；形成一第二介電材料層於該第一介電材料層上；以及圖案化該第二介電材料層。
如申請專利範圍第10項所述的記憶元件的製造方法，其中該第一介電材料層的階梯覆蓋率低於該第二介電材料層。