CN106469734A - 存储器元件及其制作方法 - Google Patents

Abstract

本发明公开了一种存储器元件及其制作方法。存储器元件包括一基板、一接地层、一叠层结构、多条存储单元串行。接地层位于基板上，其中接地层包括一金属层。叠层结构位于接地层上，且叠层结构包括交替叠层的多个绝缘层和多个导电层。多条存储单元串行穿过叠层结构而与金属层电性接触。

Description

存储器元件及其制作方法

技术领域

本发明是有关于一种半导体结构及其制作方法。本发明更特别是有关于一种存储器元件及其制作法。

背景技术

近来，由于对于更优异的存储器元件的需求已逐渐增加，已提供各种三维(3D)存储器元件，例如是具有多层叠层结构的环绕式栅极垂直通道(Surrounding-Gate Vertical-Channel，SGVC)立体与非门(3D NAND)存储器元件。此类三维存储器元件可达到更高的储存容量，具有更优异的电子特性，例如是具有良好的数据保存可靠性和操作速度。

典型的SGVC 3D NAND存储器元件，包括交替叠层的多个绝缘层和多个导电层(conducting layer)所构成的叠层结构(stacks)以及纵向穿过叠层结构的多个存储层和通道层，在各个导电层与存储层的重叠位置(intersections)定义出多个NAND存储单元，通过通道层串连成多条NAND存储单元串行，并且通过接地选择线(Ground selecting Line，GSL)晶体管与位于叠层结构下方的接地层电性接触。

由于，已知的接地层多以多晶硅材质所构成，阻值相对较大，容易产生电阻电压降效应(IR drop effect)。为了改善以此缺点，一般会在存储区块(block)之间设置金属接触结构纵向穿过叠层结构，藉以引导接地层的电流接地。然而金属接触结构的设置，相对压缩了存储单元串行的布线空间，进而降低SGVC 3D NAND存储器元件的储存空间。

因此，有需要提出一种先进的存储器元件及其制作方法以解决已知技术所面临的问题。

发明内容

在本发明中，提供一种存储器元件及其制作方法，以解决至少一部分上述问题。

根据本发明的一实施例，存储器元件包括一基板、一接地层、一叠层结构、多条存储单元串行。接地层位于基板上，其中接地层包括一金属层。叠层结构位于接地层上，且叠层结构包括交替叠层的多个绝缘层和多个导电层。多条存储单元串行穿过叠层结构而与金属层电性接触。

根据本发明的一实施例，存储器元件中的接地层可为一多层结构。接地层可更包括一半导体层，半导体层位于金属层之上。

根据本发明的一实施例，存储器元件的制作方法包括下列步骤。首先，在一基板上依序形成一第一牺牲层以及一叠层结构；其中，叠层结构包括交替叠层的多个第二牺牲层和多个绝缘层。其次，形成多个串行开口，串行开口穿过叠层结构将一部份第二牺牲层暴露于外。接着，于串行开口的多个侧壁上依序形成多个存储层和多个通道层，使每一通道层邻接存储层之一者，而与第一牺牲层接触。接着，移除第一牺牲层及第二牺牲层。此后，填充一金属材料，藉以于绝缘层之间形成多个导电层并且于叠层结构与基板之间形成一金属层。导电层邻接每一存储层，且金属层与通道层电性接触。

根据本发明的一实施例，存储器元件的制作方法中，在形成叠层结构之前更包括形成一半导体层于第一牺牲层上。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下。然而，本发明的保护范围当视随附的权利要求范围所界定的为准。

附图说明

图1绘示根据本发明的一实施例的存储器元件的上视图。

图2绘示沿图1的A-A’联机的根据本发明的一实施例的存储器元件的剖面图。

图3A至图3M绘示根据本发明的一实施例的存储器元件的形成方法的剖面图。

图4绘示根据本发明的一实施例的存储器元件的等效电路图。

【符号说明】

10：存储器元件

100：存储单元串行

102：基板

104：绝缘层

104a：底部绝缘层

106：导电层

110、310：叠层结构

120：存储层

140：通道层

180：介电材质

10A、10B、100A、100B、100C：区块

306：第二牺牲层

300：串行开口

330：通孔

350：回蚀开口

320：氧化物-氮化物-氧化物结构层

340a：多晶硅覆盖层

340b：多晶硅层

370：导电材料

BL1...BLN：位线

G1：金属层

G2：半导体层

G10：第一牺牲层

GSL、GSL1、GSL2：接地选择线

GND：接地层

M：存储单元

SSL、SSL1、SSL2、SSL3：串行选择线

WL：字线

具体实施方式

在下文的详细描述中，为了便于解释，是提供各种的特定细节以整体理解本发明的实施例。然而，应理解的是，一或多个实施例能够在不采用这些特定细节的情况下实现。在其他情况下，为了简化图式，已知的结构及元件是以示意图表示。

以下将说明所述存储器元件及其制作方法。为易于解释，以下的实施例将特别以三维存储器元件(例如是三维垂直通道存储器元件)为例。然而，本发明并不受限于此，举例来说，所述存储器元件及其制作方法可应用于其他非挥发性存储器、一般的存储器、或一般的存储器元件。

请参照图1和图2，图1绘示根据本发明的一实施例的存储器元件10的上视图；图2绘示沿图1的A-A’联机的根据本发明的一实施例的存储器元件10的剖面图。

存储器元件10包括一基板102、一接地层GND一叠层结构110和存储单元串行100。接地层GND位于基板102上，其中接地层GND包括一金属层G1。叠层结构110位于接地层GND上，且叠层结构110包括交替叠层的多个绝缘层104和多个导电层106。存储单元串行100穿过叠层结构110而与金属层G1电性接触。在本发明的一些实施例中，可通过将这些存储单元串行100排列成多个子及(subset)的方式，将存储器元件10区分为区块10A及10B。

根据本发明的一实施例的存储器元件10，由于存储单元串行100穿过叠层结构110而与金属层G1电性接触，存储单元的电流能够直接聚集至位于下方的金属层G1。并且，由于金属层G1具有低电阻，能够避免产生电阻电压降效应，故能够减少存储区块之间的金属接触结构的设置，使得存储单元串行的布线空间能够增加，进而增加SGVC 3D NAND存储器元件的储存空间。

在一些实施例中，每一存储单元串行100包括一存储层120、一通道层140及多个存储单元M。存储层120穿过叠层结构110而与导电层106邻接。通道层140是邻接存储层120并与金属层G1电性接触。存储单元M形成于导电层106与存储层120的多个重叠位置(intersections)，并通过通道层140彼此串联。

在一些实施例中，基板102及绝缘层104可由氧化物所形成，例如是二氧化硅。

在一些实施例中，导电层106与金属层G1可由相同的导电材料所组成，此导电材料可以是，例如钨(W)或氮化钛(TiN)。

在一些实施例中，通道层140可由半导体材质所形成，例如是掺杂或未掺杂的多晶硅。存储层120可以由包含氧化硅(silicon oxide)层、氮化硅(silicon nitride)层和氧化硅层的复合层(即，ONO层)所构成。

在本发明的一些实施例中，由于接地层GND具有金属层G1，金属层G1与通道层140的接触区域可能会产生肖特基势垒(schottky barrier)，恐对于接触电阻的稳定性有不良的影响。因此，可以选择性地(optionally)将接地层GND设计为一多层结构，通过设置一半导体层G2于金属层G1之上，使半导体层G2能够帮助存储单元M的电流集中于金属层G1中，改善接触电阻的稳定性。

例如，在本实施例中，接地层GND可以为一多层结构。接地层GND更包括一半导体层G2，半导体层G2位于金属层G1之上。金属层G1的导电性是高于半导体层G2的导电性。半导体层G2的厚度HG2是大于每一导电层106的厚度H106。其中，半导体层G1可以是一种重掺杂的多晶硅(heavily doped poly-silicon)层。例如，重掺杂的多晶硅层的掺杂浓度可以实质大于10²⁰/cm³。且重掺杂的多晶硅层可以是P型掺杂或者是N型掺杂。

在一些实施例中，每一存储单元串行100中包括至少一条位于导电层106和接地层GND之间的接地选择线(Ground Selecting Line，GSL)以及至少一个位于存储单元M与接地层GND之间的接地选择线晶体管T。

在一些实施例中，每一存储单元串行100中包括多条接地选择线以及多个接地选择线晶体管，例如在本实施例中，可选择最靠近接地层GND的导电层106来做为接地选择线(以下简称接地选择线GSL1与GSL2)，并将接地选择线GSL1与GSL2与通道层140和存储层120所定义的存储单元M当作为接地选择线晶体管(以下简称接地选择线晶体管T1与T2)。在本实施例的中，接地选择线晶体管T1及T2是位于其他存储单元M与接地层GND之间，且每一接地选择线晶体管T1及T2是被施加于不同的电压。

由于半导体层G2可以是一重掺杂的多晶硅层，掺杂质恐逸散至通道层140中，进而造成接地选择线GSL的漏电流(current leakage)。通过设置多条接地选择线(例如是GSL1与GSL2)及多个施加不同电压的接地选择线晶体管T1与T2的设计，能够使电流的控制有更多选择性，避免单一的接地选择线产生漏电流，造成存储器元件的功率消耗(power consumption)上升的问题。

在一些实施例中，通道层140可进一步穿过接地层GND(在本实施例中包含金属层G1和半导体层G2)延伸至基板102之中。通过穿透叠层结构110和接地层GND的通道层140的链接，可将叠层结构110和接地层GND连结并扎根固定于基板102中。因此，在制造存储器元件10的过程中，特别是刻蚀工艺之后，并不需要另外设置支持结构以提供支撑，即可防止叠层结构110和接地层GND因缺乏支撑而抬升或移位。

通过设置厚度大于其他绝缘层104的任一者的底部绝缘层104a，能够防止半导体层G2所逸散的掺杂质，造成接地选择线GSL的漏电流的问题。例如，在一些实施例中，绝缘层104具有最接近基板102的一底部绝缘层104a，且底部绝缘层104a与其他绝缘层104的任一者之间的厚度比值实质介于1至3之间。

在一些实施例中，存储器元件10还包括填充于通道层340之中并覆盖叠层结构110的介电材质180可。介电材质180可以是氧化物，例如是二氧化硅。

图3A至图3M绘示根据本发明的一实施例的存储器元件的形成方法的剖面图。

请参照图3A，在一基板102上依序形成一第一牺牲层G10以及一叠层结构310。叠层结构310包括交替叠层的多个第二牺牲层306和多个绝缘层104。

在一些实施例中，在形成叠层结构310之前更包括形成一半导体层G2于该第一牺牲层G10上。

在一些实施例中，基板102可由二氧化硅所形成。绝缘层104可由二氧化硅所形成。第二牺牲层306及第一牺牲层G10可由氮化硅(SiN)所形成。

在一些实施例中，半导体层G2可以是一重掺杂的多晶硅层，且具有实质大于10²⁰/cm³的一掺杂浓度。

在一些实施例中，绝缘层104具有最接近基板102的一底部绝缘层104a，且底部绝缘层104a与其他绝缘层104的任一者之间具有实质介于1至3之间的一厚度比值。

请参照图3B，形成多个串行开口300，穿过叠层结构310将一部份第二牺牲层306暴露于外。

在一些实施例中，多个串行开口300是穿过叠层结构310将一部份半导体层G2暴露于外。

在一些实施例中，串行开口300可通过刻蚀法所形成，例如是干刻蚀法。

请参照图3C，形成一氧化物-氮化物-氧化物(Oxide-Nitride-Oxide，ONO)结构层320共形毯覆于叠层结构310上以及串行开口300之中。

在一些实施例中，氧化物-氮化物-氧化物结构层320可通过一沉积工艺(deposition process)所形成。

请参照图3D，形成一多晶硅覆盖层340a于氧化物-氮化物-氧化物结构层320上。多晶硅覆盖层340a可以由未掺杂的多晶硅材料所形成。多晶硅覆盖层340a可通过一沉积工艺所形成。

请参照图3E，移除高于串行开口300的一部份氧化物-氮化物-氧化物结构层320和一部份多晶硅覆盖层340a。于每一串行开口300中形成一通孔(via)330，将一部分的第一牺牲层G10暴露于外。通孔330是延伸穿过第一牺牲层G10，并将一部份基板102暴露于外。通孔330可通过刻蚀法所形成，例如是干刻蚀法。

在一些实施例中，通孔330更将一部分的半导体层G2暴露于外。

请参照图3F，于每一串行开口300和通孔330之中形成一多晶硅层340b，使多晶硅层340b与多晶硅覆盖层340a和第一牺牲层G10接触。多晶硅层340b部分地延伸进入基板102之中。

在一些实施例中，多晶硅层340b可以由未掺杂的多晶硅材料所形成。多晶硅覆盖层340a及多晶硅层340b可以由相同的材料所形成。多晶硅层340b可通过一沉积工艺所形成。

请参照图3G，沉积一介电材质180于多晶硅层340b上。介电材质180是由氧化物所形成，例如是二氧化硅。

请参照图3H，移除高于串行开口300的一部份多晶硅层340b及介电材质180。藉此，于串行开口300的侧壁上形成存储层120以及由剩余的多晶硅覆盖层340a与多晶硅层340b共同形成的通道层140。

请参照图3I，形成多个回蚀开口350，穿过叠层结构310、和第一牺牲层G10。回蚀开口350的深度可大于串行开口300与通孔330所形成的深度。

请参照图3J，进行一回蚀(pull back)工艺，以经由回蚀开口350移除第一牺牲层G10及第二牺牲层306。回蚀工艺可以是一等向刻蚀(isotropicetching)(例如是湿刻蚀法)，且可以是一高选择性刻蚀，例如是选择性刻蚀氮化硅而不刻蚀二氧化硅及多晶硅。

在此步骤中，由于第二牺牲层306及第一牺牲层G10皆被移除，需要通过穿过第一牺牲层G10至基板102中的通道层140来支撑并固定整个结构，以避免叠层结构310在回蚀工艺之中被抬升(lift off)或位移，而不需使用另外的支撑结构来固定叠层结构310。

请参照图3K，在被移除的第二牺牲层306原来的位置填充一导电材料370，藉以于绝缘层104之间形成导电层106，使绝缘层104与导电层106系形成叠层结构110；并且于叠层结构110与基板102之间形成一金属层G1。导电层106邻接存储层120，且金属层G1与通道层140电性接触。导电材料370较佳包含金属，例如是钨(W)或氮化钛(TiN)。在本实施例中，导电层106及金属层G1是同时形成。

请参照图3L，可通过一刻蚀法(例如是一等向刻蚀法)移除高于串行开口300以及位于回蚀开口350中的导电材料370。

请参照图3M，以介电材质180填充回蚀开口350，且介电材质180覆盖叠层结构110。

图4绘示根据本发明的一实施例的存储器元件的等效电路图。

请参照图4，存储器元件10可包括区块100A、100B及100C。在区块100A、100B及100C中，接地层GND上具有多条接地选择线GSL1及GSL2，接地选择线GSL1及GSL2上具有多条字线WL，字线WL之上具有多条串行选择线SSL。串行选择线SSL1、SSL2及SSL3分别对应于区块100A、100B及100C。串行选择线SSL1、SSL2与SSL3分别连接于多条位线BL1...BLN。串行选择线SSL1、SSL2与SSL3分别通过多条存储单元串行100电性连接于字线WL及接地层GND。存储单元串行100与字线WL的交叉点是形成多个存储单元M。每一存储单元串行100与接地选择线GSL1及GSL2的交叉点系形成接地选择线晶体管T。接地选择线晶体管T是被连续连接，且具有捕捉层(trapping layer)。接地选择线晶体管T与存储单元M可具有相同的物理性质。

根据上述实施例，本发明提供一种存储器元件及其制作方法。存储器元件至少包括一基板、一接地层、一叠层结构、多条存储单元串行。接地层位于基板上，其中接地层包括一金属层。叠层结构位于接地层上，且叠层结构包括交替叠层的多个绝缘层和多个导电层。多条存储单元串行穿过叠层结构而与金属层电性接触。

由于存储单元串行穿过叠层结构而与金属层电性接触，能够将存储单元串行中所有存储单元的电流直接传送于下方的金属层。并且，由于金属层具有低电阻，能够避免产生电阻电压降效应，故能够减少存储区块之间的金属接触结构的设置，使得存储单元串行的布线空间能够增加，进而增加SGVC 3D NAND存储器元件的储存空间。

选择性地，接地层可为一多层结构。接地层可更包括一半导体层，半导体层位于金属层之上。半导体层可以是一重掺杂的多晶硅结构。由于接地层具有金属层，金属层与通道层的接触区域可能会产生肖特基势垒，恐对于接触电阻的稳定性有不良的影响。因此，通过将接地层设计为一多层结构，设置一半导体层于金属层之上，半导体层能够帮助存储单元的电流集中于金属层中，改善接触电阻的稳定性。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种存储器元件，包括：

一基板；

一接地层，位于该基板上，其中该接地层包括一金属层；

一叠层结构，位于该接地层上，该叠层结构包括交替叠层(alternativelystacked)的多个绝缘层和多个导电层；以及

多条存储单元串行，穿过该叠层结构而与该金属层电性接触。

2.根据权利要求1所述的存储器元件，其中每一这些存储单元串行包括：

一存储层，穿过该叠层结构而与这些导电层邻接；以及

一通道层，邻接该存储层并与该金属层电性接触；以及

多个存储单元，形成于每一这些导电层与该存储层的多个重叠位置(intersections)，并通过该通道层彼此串联，其中每一这些存储单元串行中更包括多个接地选择线晶体管，位于这些存储单元与该接地层之间，且每一这些接地选择线晶体管系被施加于不同的电压。

3.根据权利要求1所述的存储器元件，其中这些导电层与该金属层是由相同的金属材料所组成。

4.根据权利要求1所述的存储器元件，其中该接地层为一多层结构，该接地层更包括：

一半导体层，位于该金属层之上。

5.根据权利要求4所述的存储器元件，其中该半导体层是一重掺杂的多晶硅(heavily doped poly-silicon)层，且该重掺杂的多晶硅层具有大于10²⁰/cm³的一掺杂浓度。

6.根据权利要求2所述的存储器元件，其中该通道层是穿过该金属层延伸至该基板之中。

7.根据权利要求1所述的存储器元件，其中这些绝缘层具有最接近该基板的一底部绝缘层，且该底部绝缘层与其他这些绝缘层的任一者之间具有介于1至3之间的一厚度比值。

8.一种存储器元件的制作方法，包括：

在一基板上依序形成一第一牺牲层以及一叠层结构；其中，该叠层结构包括交替叠层的多个第二牺牲层和多个绝缘层；

形成多个串行开口，穿过该叠层结构将一部份该第二牺牲层暴露于外；

于这些串行开口的多个侧壁上依序形成多个存储层和多个通道层，使每一这些通道层邻接这些存储层之一者，而与该第一牺牲层接触；

移除该第一牺牲层及这些第二牺牲层；以及

填充一金属材料，藉以于这些绝缘层之间形成多个导电层，邻接每一这些存储层；并且于该叠层结构与该基板之间形成一金属层，且与这些通道层电性接触。

9.根据权利要求8所述的存储器元件的制作方法，其中在形成该叠层结构之前更包括形成一半导体层于该第一牺牲层上。

10.根据权利要求9所述的存储器元件的制作方法，其中该半导体层是一重掺杂的多晶硅层，且具有实质大于10²⁰/cm³的一掺杂浓度。