CN108735754A - 半导体器件 - Google Patents

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Abstract

提供了一种包括堆叠结构的半导体器件。包括多个栅电极的堆叠结构垂直地堆叠在衬底上并在第一方向上延伸。沟道结构包括穿透堆叠结构的垂直沟道以及连接垂直沟道的水平沟道。水平沟道被提供在堆叠结构下方。第一下布线图案设置在衬底与堆叠结构之间并电连接到沟道结构。每个第一下布线图案包括在第一方向上具有彼此不同宽度的第一部分和第二部分。每个第一下布线图案在交叉第一方向的第二方向上延伸并在第二方向上跨过堆叠结构。

Description

半导体器件
技术领域
本发明构思涉及半导体器件。
背景技术
为了高性能和低制造成本，半导体器件已高度集成。为了以更低的成本实现更高集成度的存储单元，已提出了三维半导体器件。
发明内容
根据本发明构思的一示例性实施方式，一种半导体器件被提供如下。包括多个栅电极的堆叠结构垂直地堆叠在衬底上并在第一方向上延伸。沟道结构包括穿透堆叠结构的多个垂直沟道以及连接所述多个垂直沟道的水平沟道。水平沟道被提供在堆叠结构下方。多个第一下布线图案设置在衬底与堆叠结构之间并电连接到沟道结构。所述多个第一下布线图案的每个包括在第一方向上具有彼此不同宽度的第一部分和第二部分。
根据本发明构思的一示例性实施方式，一种半导体器件被提供如下。下层间电介质层在衬底上。多个栅电极彼此垂直地间隔开并堆叠在下层间电介质层上。沟道结构包括穿透所述多个栅电极的多个垂直沟道以及连接到所述多个垂直沟道的每个的底端的水平沟道。下布线图案在下层间电介质层中并电连接到沟道结构。下布线图案包括多个第一下布线图案和多个第二下布线图案。第一下布线图案在第一方向上彼此间隔开。每个第一下布线图案沿交叉第一方向的第二方向延伸。所述多个第二下布线图案在第二方向上彼此间隔开。每个第二下布线图案沿第一方向延伸。所述多个第二下布线图案跨过所述多个第一下布线图案以构成网格结构。所述多个第一下布线图案的每个包括具有远离所述多个第一下布线图案的每个在此交叉所述多个第二下布线图案中的一个的交叉点而减小的宽度的部分。
附图说明
通过参照附图详细描述本发明构思的示例性实施方式，本发明构思的这些和另外的特征将变得更加明显，附图中：
图1是示出根据本发明构思的示例性实施方式的半导体器件的单元阵列的简化电路图；
图2是用于说明根据本发明构思的示例性实施方式的半导体器件的俯视图；
图3A、3B和3C分别是沿图2的线I-I'、II-II'和III-III'截取的剖视图；
图4A和4B是对应于图3B的区域A的放大图；
图5A和5B是用于说明根据本发明构思的示例性实施方式的下布线图案的俯视图；
图5C是示出图2的一部分的俯视图，用于说明根据本发明构思的示例性实施方式的上布线结构；
图6A至18A是对应于图2的线I-I'的剖视图，用于说明制造根据本发明构思的示例性实施方式的半导体器件的方法；
图6B至18B是对应于图2的线II-II'的剖视图；
图10C是用于说明用于第二离子注入工艺的掩模图案的俯视图；以及
图14C至17C是对应于图2的线III-III'的剖视图。
具体实施方式
在下文中，将结合附图详细描述本发明构思的示例性实施方式。当在此使用时，单数“一”和“该”旨在还涵盖复数形式，除非上下文清楚地另行指示。
图1是示出根据本发明构思的示例性实施方式的半导体器件的单元阵列的电路图。
参照图1，根据示例性实施方式的半导体器件的单元阵列包括公共源线CSL、多个位线BL、以及设置在公共源线CSL与位线BL之间的多个单元串CSTR。
公共源线CSL可以是设置在衬底上的导电薄层或形成在衬底中的杂质区域。位线BL可以是与衬底间隔开并设置在衬底上的导电图案(例如金属线)。位线BL被二维地布置，并且单元串CSTR可以与位线BL的每个并联连接。位线BL在第一方向D1上彼此间隔开。位线BL的每个在交叉第一方向D1的第二方向D2上延伸。第一方向D1和第二方向D2可以平行于衬底的顶表面。单元串CSTR共同连接到公共源线CSL。例如，单元串CSTR设置在位线BL的每个与公共源线CSL之间。在一些实施方式中，公共源线CSL被提供成多个。多个公共源极线CSL被二维地布置。例如，多个公共源线CSL可以被供以相同的电压或者彼此独立地被电控制。
单元串CSTR的每个包括连接到公共源线CSL的地选择晶体管GST、连接到位线BL中的一个的串选择晶体管SST、以及设置在地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST沿基本上垂直于第一方向D1和第二方向D2的第三方向D3按所列举的顺序堆叠。第三方向D3可以基本上垂直于衬底的顶表面。地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST串联连接。
公共源线CSL共同连接到每个单元串CSTR中的地选择晶体管GST的源极。此外，公共源线CLS和位线BL可以在其间配置以可分别连接到地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电极的地选择线GSL、多个字线WL1至WLn和多个串选择线SSL。此外，存储单元晶体管MCT的每个可以包括数据存储元件。
图2是用于说明根据本发明构思的示例性实施方式的半导体器件的俯视图。图3A、3B和3C分别是沿图2的线I-I'、II-II'和III-III'截取的剖视图。图4A和4B是对应于图3B的区域A的放大图。图5A和5B是用于说明根据本发明构思的示例性实施方式的半导体器件的下布线图案的俯视图。图5C是示出图2的一部分的俯视图，用于说明根据本发明构思的示例性实施方式的上布线结构。
参照图2、图3A至3C以及图4A，多个堆叠结构ST设置在衬底100上，并且下布线结构150设置在衬底100与堆叠结构ST之间。堆叠结构ST被在第一方向D1上延伸的多个第一分隔区域140水平地分开。例如，如图2所示，堆叠结构ST在第一方向D1上延伸并在交叉(例如垂直于)第一方向D1的第二方向D2上彼此间隔开。第一方向D1和第二方向D2基本上平行于衬底100的顶表面。衬底100可以是具有第一导电性例如p型导电性的半导体衬底。半导体衬底可以包括单晶硅层、SOI(绝缘体上硅)衬底、形成在硅锗(SiGe)层上的硅层、形成在绝缘层上的单晶硅层、或形成在绝缘层上的多晶硅层。下布线结构150包括下层间电介质层110、第一下布线图案152和第二下布线图案154、以及第一连接导电图案156和第二连接导电图案158。下布线结构150将在下面详细说明。
堆叠结构ST的每个包括垂直地和交替地堆叠在衬底100上的多个绝缘图案122P和多个栅电极EL。栅电极EL包括顺序地堆叠在衬底100上的地选择线GSL、多个字线WL和串选择线SSL。地选择线GSL、字线WL和串选择线SSL可以分别对应于参照图1讨论的地选择线GSL、字线WL1至WLn和串选择线SSL。地选择线GSL和串选择线SSL每个被提供成单数形式，并且六个字线WL堆叠在地选择线GSL与串选择线SSL之间。本发明构思不限于此。例如，地选择线GSL和串选择线SSL可以每个被提供成多个，并且七个或更多个字线WL可以被提供。栅电极EL可以包括掺杂半导体(例如掺杂硅等)、金属(例如钨)、导电金属氮化物(例如钛氮化物、钽氮化物或钨氮化物)或过渡金属(例如钛或钽)。
绝缘图案122P可以每个具有基于半导体器件的特性而改变的厚度。在一些实施方式中，绝缘图案122P可以具有基本相同的厚度。在一些实施方式中，绝缘图案122P中的至少一个(例如最上面的绝缘图案)可以形成为比字线WL之间的其它绝缘图案122P更厚。绝缘图案122P可以包括例如硅氧化物层或低k电介质层。
在一些实施方式中，每个堆叠结构ST的串选择线SSL包括通过在第一方向D1上延伸的第二分隔区域130而彼此分开的两个串选择线SSL1和SSL2。例如，堆叠结构ST的每个包括在第一方向D1上延伸并在第二方向D2上彼此间隔开的第一串选择线SSL1和第二串选择线SSL2。分隔绝缘图案132可以在第一串选择线SSL1与第二串选择线SSL2之间被提供在第二分隔区域130中。第二分隔区域130分开串选择线SSL而不分割串选择线SSL下面的字线WL。例如，如图3A至3C所示，分隔绝缘图案132具有高于字线WL中的最上面的字线的顶表面且等于或低于串选择线SSL的底表面的底表面。在该构造中，第一分隔区域140和第二分隔区域130限定第一串选择线SSL1和第二串选择线SSL2。第一分隔区域140水平地分开沿第二方向D2设置的堆叠结构ST的相邻串选择线，并且第二分隔区域130将单个堆叠结构ST中包括的串选择线水平地分成第一串选择线SSL1和第二串选择线SSL2。第一分隔区域140和第二分隔区域130可以沿第二方向D2被交替地提供。例如，第二分隔区域130设置在彼此相邻的第一分隔区域140之间。第二分隔区域130可以具有比第一分隔区域140的宽度更小的宽度。虽然未示出，但是堆叠结构ST可以每个在其端部具有阶梯式结构。例如，堆叠结构ST可以在其端部上具有沿远离堆叠结构ST的方向阶梯式减小的高度。
每个堆叠结构ST中包括的栅电极EL可以与沟道结构CS组合以构成存储单元晶体管(见图1的MCT)、串选择晶体管(见图1的SST)和地选择晶体管(见图1的GST)。沟道结构CS包括穿透堆叠结构ST中的一个的多个垂直沟道VC、以及在堆叠结构ST中的所述一个下方水平地连接垂直沟道VC的水平沟道HC。垂直沟道VC在基本上垂直于衬底100的顶表面的第三方向D3上延伸并连接到栅电极EL。例如，垂直沟道VC可以具有中空管或通心粉形状。在这种情况下，中空的垂直沟道VC可以每个具有用填充绝缘图案134填充的内部。在一些实施方式中，填充绝缘图案134可以包括硅氧化物层。或者，垂直沟道VC可以具有柱形。在这种情况下，可以不提供填充绝缘图案134。多个导电垫D每个位于垂直沟道VC中的一个的上端上。例如，导电垫D每个与垂直沟道VC中的一个的上端接触。导电垫D可以包括杂质掺杂区域或导电材料。
垂直沟道VC可以沿第一方向D1和第二方向D2彼此间隔开设置。在一些实施方式中，穿透堆叠结构ST中的一个的垂直沟道VC包括沿第二方向D2布置成Z字形样式的第一垂直沟道VC1至第八垂直沟道VC8。第一垂直沟道VC1至第四垂直沟道VC4联接到第一串选择线SSL1，并且第五垂直沟道VC5至第八垂直沟道VC8联接到第二串选择线SSL2。例如，第一垂直沟道VC1和第三垂直沟道VC3在第二方向D2上彼此相邻，并且分别设置在与第二垂直沟道VC2和第四垂直沟道VC4对角的方向上。同样地，第五垂直沟道VC5和第七垂直沟道VC7在第二方向D2上彼此相邻，并且设置在与第六垂直沟道VC6和第八垂直沟道VC8对角的方向上。第一垂直沟道VC1至第八垂直沟道VC8的每个沿第一方向D1被提供成多个，第一垂直沟道VC1至第八垂直沟道VC8可以构成第一至第八列。如俯视图中所观察到地，穿透第一串选择线SSL1的第一垂直沟道VC1至第四垂直沟道VC4以及穿透第二串选择线SSL2的第五垂直沟道VC5至第八垂直沟道VC8跨越第一分隔区域140和第二分隔区域130中的一个布置成镜面对称。例如，第四沟道VC4和第八垂直沟道VC8跨越第二分隔区域130或分隔绝缘图案132在第二方向D2上彼此相邻。穿透堆叠结构ST中的一个的垂直沟道VC的列数不限于八个，而是可以被各种各样地改变。例如，堆叠结构ST中的一个可以具有穿透其的四列垂直沟道VC。在这种情况下，第一串选择线SSL1和第二串选择线SSL2可以一体地连接以构成单一体而没有分隔绝缘图案132。
水平沟道HC从垂直沟道VC的底端延伸并设置在堆叠结构ST中的一个下方。水平沟道HC沿第一方向D1延伸并共同连接到沿第一方向D1和第二方向D2布置的垂直沟道VC。垂直沟道VC和水平沟道HC可以由连续延伸而不中断的单个半导体层组成。在一些实施方式中，如图4A所示，水平沟道HC可以具有平行于衬底100的顶表面的板形状。在另外的实施方式中，如图4B所示，水平沟道HC可以具有连接到垂直沟道VC的中空管或通心粉形状。在该构造中，垂直沟道VC和水平沟道HC可以一体地组合以形成单一管形状。在这种情况下，垂直沟道VC和水平沟道HC每个具有用填充绝缘图案134填充的中空内部。例如，填充绝缘图案134从垂直沟道VC的每个的内部延伸到水平沟道HC的内部。如俯视图中所观察到地，水平沟道HC重叠堆叠结构ST中的一个，并具有比堆叠结构ST中的所述一个在第二方向D2上的宽度更小的在第二方向D2上的宽度。
垂直沟道VC和水平沟道HC可以由半导体材料组成，该半导体材料可以不掺杂以杂质或者掺杂以具有与衬底100的导电性相同的第一导电性的杂质。例如，垂直沟道VC和水平沟道HC可以包括硅(Si)、锗(Ge)或其混合物。垂直沟道VC和水平沟道HC可以包括晶体结构、非晶结构和多晶结构。
在一些实施方式中，多个虚设垂直沟道DVC在第一串线SSL1与第二串线SSL2之间穿透堆叠结构ST中的一个。虚设垂直沟道DVC可以穿透分隔绝缘图案132。虚设垂直沟道DVC沿第一方向D1布置。虚设垂直沟道DVC可以具有与垂直沟道VC的结构相同的结构。例如，虚设垂直沟道DVC可以具有连接到水平沟道HC的底端。如图2所示，堆叠结构ST中的一个被配置以垂直沟道的第一至第九列，并且虚设垂直沟道DVC布置在第五列中。虚设垂直沟道DVC不需要连接到下面将描述的位线。
数据存储图案DS设置在堆叠结构ST与垂直沟道VC之间。数据存储图案DS在水平沟道HC与堆叠结构ST的底表面之间延伸，或者还设置在水平沟道HC与堆叠结构ST的底表面之间。例如，数据存储图案DS还设置在水平沟道HC与堆叠结构ST的每个中的栅电极里的最下面的栅电极的底表面之间。剩余数据存储图案DSR插置在水平沟道HC与下层间电介质层110之间，并与数据存储图案DS间隔开。数据存储图案DS和剩余数据存储图案DSR可以由相同的薄层组成。
例如，当采用垂直NAND闪速存储器件作为本发明构思的半导体器件时，如图4A和4B所示，数据存储图案DS和剩余数据存储图案DSR的每个包括隧道绝缘层TL、电荷存储层CL和阻挡绝缘层BIL。存储在数据存储图案DS中的数据可以利用由栅电极EL与包括半导体材料的垂直沟道VC之间的电压差引起的福勒-诺德海姆(Fouler-Nordheim)隧穿而改变。或者，数据存储图案DS可以是基于不同操作原理存储信息的薄层。例如，数据存储图案DS可以是用于相变存储器件或可变电阻存储器件的薄层。
数据存储图案DS和剩余数据存储图案DSR可以被构造为使得电荷存储层CL包括富含陷阱位置的绝缘层和包含纳米颗粒的绝缘层。电荷存储层CL可以使用化学气相沉积工艺或原子层沉积工艺形成。例如，电荷存储层CL可以包括陷阱绝缘层、浮置栅电极、或含导电纳米点的绝缘层。更详细地，电荷存储层CL可以包括硅氮化物层、硅氮氧化物层、富硅氮化物层、纳米晶体硅层或层叠陷阱层。隧道绝缘层TL可以是具有比电荷存储层CL的带隙更宽的带隙的材料中的一种，并且可以使用化学气相沉积工艺或原子层沉积工艺形成。例如，隧道绝缘层TL可以是使用上述沉积技术中的一种形成的硅氧化物层。或者，隧道绝缘层TL可以是诸如铝氧化物层、铪氧化物层等的高k电介质层。阻挡绝缘层BIL可以包括具有比隧道绝缘层TL的带隙更窄且比电荷存储层CL的带隙更宽的带隙的材料。阻挡绝缘层BIL可以包括诸如铝氧化物层、铪氧化物层等的高k电介质层。阻挡绝缘层BIL可以使用化学气相沉积工艺、原子层沉积工艺或湿氧化工艺形成。阻挡绝缘层BIL可以包括第一阻挡绝缘层和第二阻挡绝缘层。在这种情况下，第一阻挡绝缘层可以包括诸如铝氧化物层、铪氧化物层等的高k电介质层，并且第二阻挡绝缘层可以包括其介电常数小于第一阻挡绝缘层的介电常数的材料。或者，第二阻挡绝缘层可以包括高k电介质层，并且第一阻挡绝缘层可以包括其介电常数小于第二阻挡绝缘层的介电常数的材料。
在一些实施方式中，水平绝缘图案HL从数据存储图案DS与栅电极EL中的一个之间延伸到栅电极EL中的所述一个的顶表面和底表面上。水平绝缘图案HL被提供成多个。多个水平绝缘图案HL包括在分隔绝缘图案132与第一串选择线SSL1之间以及在分隔绝缘图案132与第二串选择线SSL2之间延伸的水平绝缘图案。例如，当采用垂直NAND闪速存储器件作为本发明构思的半导体器件时，水平绝缘图案HL可以用作阻挡绝缘层。在这种情况下，水平绝缘图案HL可以包括诸如铝氧化物层、铪氧化物层等的高k电介质层，并且阻挡绝缘层BIL可以包括硅氧化物层。
衬底100在其整个表面上配置以覆盖堆叠结构ST的掩埋绝缘层126。掩埋绝缘层126可以覆盖堆叠结构ST的阶梯式结构的端部。掩埋绝缘层126可以在堆叠结构ST上提供平坦表面。导电垫D穿透掩埋绝缘层126以连接到垂直沟道VC。导电垫D的上表面位于与掩埋绝缘层126的上表面基本相同的高度处。本发明构思不限于此。例如，垂直沟道VC可以在第三方向D3上延伸以穿透掩埋绝缘层126。在这种情况下，垂直沟道VC可以具有在与掩埋绝缘层126的顶表面的高度基本相同的高度处的顶表面。
在下文中，将详细描述下布线结构150。下层间电介质层110设置在衬底100与堆叠结构ST之间。下层间电介质层110可以是单层或多层。例如，下层间电介质层110可以包括硅氧化物、硅氮化物、硅氮氧化物或低k电介质材料。第一下布线图案152和第二下布线图案154分别被提供在穿透下层间电介质层110并暴露衬底100的第一下沟槽T1和第二下沟槽T2中。例如，多个第一下布线图案152沿第一方向D1布置。第一下布线图案152在第二方向D2上延伸。多个第二下布线图案154沿第二方向D2布置。第二下布线图案154在第一方向D1上延伸。第一下布线图案152和第二下布线图案154可以彼此交叉以构成网格结构。在该构造中，第一下布线图案152和第二下布线图案154在它们的交叉区域处或者在它们的交叉点处彼此连接。第一下布线图案152和第二下布线图案154可以包括例如多晶硅的导电材料。
如俯视图中所观察到地，第一下布线图案152在第二方向D2上延伸而跨过堆叠结构ST。第一下布线图案152被设置成多个。多个第一下布线图案152在第一方向上布置。第一下布线图案152在第二方向上具有变化的宽度。该宽度在第一方向D1上被测量。例如，第一下布线图案152具有在第一方向D1上测量的宽度，并且第一下布线图案152的该宽度沿第二方向D2变化。例如，参照图5A和5B，第一下布线图案152包括与堆叠结构ST的边缘相邻的第一部分P1、以及在多个第一部分P1中的两个第一部分之间的第二部分P2。第一下布线图案152的第一部分P1重叠第一分隔区域140，并且第一下布线图案152的第二部分P2垂直地重叠第二分隔区域130。第二部分P2具有比第一部分P1的第一宽度W1更小的第二宽度W2。在一些实施方式中，如图5A所示，第一下布线图案152具有从第一部分P1朝第二部分P2逐渐减小的宽度。换言之，第一下布线图案152具有在第一方向D1上彼此面对并向彼此凹入的相对的侧壁。在另外的实施方式中，如图5B所示，第一下布线图案152具有从第一部分P1朝第二部分P2阶梯式减小的宽度。换言之，第一下布线图案152具有在第一方向D1上彼此面对并具有不连续轮廓(即在第二方向D2上彼此不对准)的相对的侧壁。在一些实施方式中，第二部分P2可以是具有最小宽度的部分。
第二下布线图案154位于第一分隔区域140中的一个下方。第二下布线图案154被设置成多个。在此意义上，如俯视图中所观察到地，多个第二下布线图案154重叠第一分隔区域140。第二下布线图案154在第一方向D1上延伸并具有沿第一方向D1均匀的第三宽度W3。第三宽度W3在第二方向D2上被测量。如剖视图中所观察到地，附图示出了第一下布线图案152的第一宽度W1和第二宽度W2以及第二下布线图案154的第三宽度W3每个沿其深度方向是恒定的，但本发明构思不限于此。例如，在剖视图中，第一下布线图案152的第一宽度W1和第二宽度W2以及第二下布线图案154的第三宽度可以随着接近衬底100而减小。在这种情况下，第一至第三宽度W1、W2和W3可以被定义为表示第一下布线图案152和第二下布线图案154的顶端的宽度(即如剖视图中所观察到的最大宽度)。
第一连接导电图案156设置在第一下布线图案152上。第一连接导电图案156与第一下布线图案152接触。第二连接导电图案158设置在第二下布线图案154上。第二连接导电图案158与第二下布线图案154接触。第一连接导电图案156将第一下布线图案152连接到沟道结构CS的水平沟道HC。在该构造中，第一连接导电图案156穿透剩余数据存储图案DSR以联接到水平沟道HC。换言之，剩余数据存储图案DSR不需要插置在第一下布线图案152与水平沟道HC之间。沿第一下布线图案152在第二方向D2上延伸的第一连接导电图案156联接到第二连接导电图案158的侧壁。如图3C所示，第一连接导电图案156与第二连接导电图案158的侧壁接触。第一连接导电图案156具有在第一方向D1上测量并小于第一下布线图案152的宽度W1和W2的第四宽度W4，但本发明构思不限于此。
第二连接导电图案158可以沿着第二连接导电图案158下面的第二下布线图案154在第一方向D1上延伸。第二连接导电图案158连接到水平沟道HC。如图3B所示，水平沟道HC被提供成多个，并且第二连接导电图案158连接多个水平沟道HC中的两个水平沟道。所述两个水平沟道在第二方向D2上彼此间隔开。例如，在第一下布线图案152和第二下布线图案154彼此不交叉的区域上，第二连接导电图案158具有与水平沟道HC、数据存储图案DS和剩余数据存储图案DSR(见图3B)接触的侧壁。相比之下，在第一下布线图案152和第二下布线图案154彼此交叉或相交的区域上，第二连接导电图案158通过第一连接导电图案156连接到水平沟道HC(见图3C)。第二连接导电图案158具有在第二方向D2上测量并大于第二下布线图案154的第三宽度W3的第五宽度W5。本发明构思不限于此。在另外的实施方式中，第五宽度W5可以与第三宽度W3相似。第二连接导电图案158可以具有凸出到第一分隔区域140中的一个中的上部。在这种情况下，第二连接导电图案158的顶端可以低于绝缘图案122P中的最下面的绝缘图案的顶表面。
例如，水平沟道HC可以通过第一连接导电图案156电连接到第一下布线图案152，并通过第二连接导电图案158电连接到第二下布线图案154。垂直沟道VC可以在其底端处连接到水平沟道HC。例如，水平沟道HC可以通过第一连接导电图案156和第二连接导电图案158以及第一下布线图案152和第二下布线图案154连接到衬底100，从而电连接到衬底100。
公共源极区域142被提供在第二连接导电图案158中。公共源极区域142可以沿第二连接导电图案158在第一方向D1上延伸。公共源极区域142可以通过用具有与衬底100的导电性不同的第二导电性的杂质掺杂第二连接导电图案158而形成。例如，公共源极区域142可以包括诸如磷、砷，锑等的n型杂质。第二连接导电图案158还可以包括碳(C)。因为第二连接导电图案158包括碳，所以当第二连接导电图案158被形成时，可以在对多晶硅的湿蚀刻工艺中抑制第二连接导电图案158的蚀刻。第一分隔区域140每个在其中配置以连接到公共源极区域142的公共源极插塞146。公共源极插塞146可以在第一分隔区域140的每个内在第一方向D1上延伸。然而，本发明构思不限于此。例如，公共源极插塞146可以被提供成柱形并局部地连接到公共源极区域142中的一个。公共源极插塞146可以包括金属(例如钨)和导电金属氮化物(例如钛氮化物、钽氮化物或钨氮化物)中的一种或更多种。第二连接导电图案158在其中配置以公共源极区域142中的一个，以在水平沟道HC与公共源极插塞146之间形成减小的电流路径。绝缘间隔物144插置在公共源极插塞146与堆叠结构ST之间。绝缘间隔物144可以包括例如硅氧化物层或硅氮化物层。
掩埋绝缘层126可以在其上顺序地配置以覆盖堆叠结构ST的第一上层间电介质层160、第二上层间电介质层170和第三上层间电介质层180。第一分隔区域140延伸到第一上层间电介质层160中。例如，绝缘间隔物144和公共源极插塞146具有在与第一上层间电介质层160的顶表面的高度基本相同的高度处的顶表面。
辅助线SBL1、SBL2、SBL3和SBL4设置在第二上层间电介质层170上。辅助线SBL1至SBL4可以通过穿透第一上层间电介质层160和第二上层间电介质层170的下接触LCP电连接到垂直沟道VC。例如，辅助线SBL1至SBL4的每个可以电连接到一对垂直沟道VC，该对垂直沟道VC分别连接到彼此不同并在第二方向D2上彼此相邻设置的第一串选择线SSL1和第二串选择线SSL2。
参照图2和5C，第一辅助线SBL1可以连接跨越第二分隔区域130在第二方向D2上彼此间隔开的第三垂直沟道VC3和第七垂直沟道VC7，第二辅助线SBL2可以连接跨越第二分隔区域130在第二方向D2上彼此间隔开的第四垂直沟道VC4和第八垂直沟道VC8。第一辅助线SBL1和第二辅助线SBL2可以沿第一方向D1交替地设置。第一辅助线SBL1和第二辅助线SBL2的每个可以在第二方向D2上伸长并且可以包括在第一方向D1上凸出的部分。第一辅助线SBL1和第二辅助线SBL2可以横越第二分隔区域130。
第三辅助线SBL3可以连接跨越第一分隔区域140在第二方向D2上彼此间隔开的第一垂直沟道VC1和第五垂直沟道VC5。第四辅助线SBL4可以连接跨越第一分隔区域140在第二方向D2上彼此间隔开的第二垂直沟道VC2和第六垂直沟道VC6。第三辅助线SBL3和第四辅助线SBL4可以沿第一方向D1交替地设置。第三辅助线SBL3和第四辅助线SBL4可以在第二方向D2上或者在与第二方向D2相反的方向上分别与第一辅助线SBL1和第二辅助线SBL2间隔开。第三辅助线SBL3和第四辅助线SBL4的每个可以在第二方向D2上伸长并且可以包括在与第一方向D1相反的方向上凸出的部分。第三辅助线SBL3和第四辅助线SBL4可以横越第一分隔区域140。
参照图2、图3A至3C以及图4A，第三上层间电介质层180可以覆盖辅助线SBL1至SBL4，并且位线BL1和BL2可以设置在第三上层间电介质层180上。位线BL1和BL2可以通过穿透第三上层间电介质层180的上接触UCP连接到辅助线SBL1至SBL4。第一上层间电介质层160、第二上层间电介质层170和第三上层间电介质层180的每个可以包括硅氧化物层、硅氮化物层、硅氮氧化物层、以及其介电常数低于硅氧化物层的介电常数的低k电介质层中的一个或更多个。钨或诸如钨的金属材料可以被包括在下接触LCP和上接触UCP、辅助线SBL1至SBL4、以及位线BL1和BL2中。上布线结构可以被定义为包括第一上层间电介质层160、第二上层间电介质层170和第三上层间电介质层180、下接触LCP和上接触UCP、辅助线SBL1至SBL4、以及位线BL1和BL2。
根据本发明构思的实施方式，因为垂直沟道VC通过形成在衬底100上的第一下布线图案152和第二下布线图案154电连接到衬底100，所以可以省略用于将垂直沟道VC连接到衬底100的选择性外延生长工艺、以及用于使其中提供垂直沟道VC的垂直孔的底表面敞开的工艺。此外，因为第一下布线图案152在其纵向方向上包括具有彼此不同宽度的部分，所以可以防止或最小化在形成第一下布线图案152中可发生的工艺故障(例如未蚀刻或间隙填充缺陷)，并且可以提高半导体器件的可靠性和电特性。这将通过以下关于制造半导体器件的方法的讨论详细说明。
图6A至18A是对应于图2的线I-I'的剖视图，用于说明制造根据本发明构思的示例性实施方式的半导体器件的方法。图6B至18B是对应于图2的线II-II'的剖视图。图14C至17C是对应于图2的线III-III'的剖视图。图10C是用来说明用于第二离子注入工艺的掩模图案的俯视图。为了描述的简明，将省略重复描述。
参照图2、6A和6B，下层间电介质层110在衬底100上形成。衬底100可以是具有第一导电性例如p型导电性的半导体衬底。下层间电介质层110可以由例如硅氧化物或硅氮化物形成。
第一下沟槽T1和第二下沟槽T2在下层间电介质层110中形成。第一下沟槽T1和第二下沟槽T2穿透下层间电介质层110并暴露衬底100。第一下沟槽T1和第二下沟槽T2被设置成多个。多个第一下沟槽T1沿第一方向D1彼此间隔开。第一下沟槽T1在第二方向D2上延伸。多个第二下沟槽T2沿第二方向D2彼此间隔开。第二下沟槽T2在第一方向D1上延伸。第一下沟槽T1和第二下沟槽T2可以彼此交叉以在俯视图中形成网格结构，同时在空间上彼此连接。第一下沟槽T1可以包括其在第一方向D1上测量的宽度彼此不同的部分。第一下沟槽T1在第一方向D1上的宽度沿第二方向D2变化。第二下沟槽T2具有在第二方向D2上测量的基本均匀的宽度。第一下沟槽T1可以具有与参照图5A讨论的第一下布线图案152的第一宽度W1和第二宽度W2对应的宽度，同样地，第二下沟槽T2可以具有与参照图5B讨论的第二下布线图案154的第三宽度W3对应的宽度。
参照图2、7A和7B，第一导电图案112和第一牺牲图案114在第一下沟槽T1和第二下沟槽T2中形成。第一导电图案112和第一牺牲图案114可以通过在衬底100上顺序地形成第一导电层和第一牺牲层以完全填充第一下沟槽T1和第二下沟槽T2、然后执行平坦化工艺以暴露下层间电介质层110的顶表面而形成。例如，第一导电层可以由多晶硅形成，并且第一牺牲层可以由硅氮化物形成。平坦化工艺可以包括化学机械抛光(CMP)工艺。第一导电层可以基本上共形地形成在第一下沟槽T1和第二下沟槽T2的内侧壁上。第一下沟槽T1中的第一牺牲层可以形成为包括其在第一方向D1上测量的宽度沿第二方向D2不同的部分。相比之下，第二下沟槽T2中的第一牺牲层可以形成为具有在第二方向D2上测量的均匀宽度。
参照图2、8A和8B，对衬底100的整个表面执行第一离子注入工艺IP1。结果，第一导电图案112可以具有掺杂以杂质的上部。例如，碳可以被掺杂到第一导电图案112的上部中。因为第一导电图案112包括碳，所以其蚀刻可以在随后对多晶硅的湿蚀刻工艺中被防止或最小化。对多晶硅的湿蚀刻工艺可以使用包括例如氨水的蚀刻剂被执行。
参照图2、9A和9B，第二导电层116在衬底100的整个表面上形成。第二导电层116连接到第一导电图案112，覆盖下层间电介质层110和第一牺牲图案114的顶表面。第二导电层116可以由与第一导电层的材料相同的材料形成。例如，第二导电层116可以由多晶硅形成。
参照图2以及图10A至10C，掩模图案MP在第二导电层116上形成。掩模图案MP具有暴露第一导电图案112上的第二导电层116的开口OP。开口OP在掩模图案MP中被设置成多个。如俯视图中所观察到地，开口OP可以重叠第二下沟槽T2。虽然未示出，但是多个开口OP可以在其端部彼此连接以构成闭合曲线形状。掩模图案MP可以包括例如光致抗蚀剂。
使用掩模图案MP作为掩模的第二离子注入工艺IP2被执行以将杂质掺杂到第二导电层116的上部的通过开口OP暴露的部分中。例如，碳可以被掺杂到第二导电层116的上部的通过开口OP暴露的部分中。因为第二导电层116在其上部包括碳，所以其蚀刻可以在随后对多晶硅的湿蚀刻工艺中被防止或最小化。
参照图2、11A和11B，掩模图案MP被去除，此后，多个绝缘层122和多个第二牺牲层124可以交替地和重复地堆叠以在第二导电层116上形成薄层结构120。第二牺牲层124可以由相对于绝缘层122具有蚀刻选择性的材料形成。例如，第二牺牲层124可以相对于绝缘层在用于湿蚀刻的化学溶液中表现出更高的蚀刻选择性并在用于干蚀刻的蚀刻气体中表现出更低的蚀刻选择性。
例如，第二牺牲层124可以包括硅、硅氧化物、硅碳化物、硅锗、硅氮氧化物或硅氮化物，并且可以具有与绝缘层122的材料不同的材料。绝缘层122可以包括硅、硅氧化物、硅碳化物、硅氮氧化物和硅氮化物，并且可以具有与第二导电层116和第二牺牲层124的材料不同的材料。例如，第二导电层116可以由多晶硅层形成，绝缘层122可以由硅氧化物层形成，并且第二牺牲层124可以由硅氮化物层形成。或者，绝缘层122可以由绝缘材料形成，并且第二牺牲层124可以由导电材料形成。
例如，第二牺牲层124可以具有相同的厚度。或者，第二牺牲层124中最下面的第二牺牲层和最上面的第二牺牲层可以形成为比位于第二牺牲层124中最下面的第二牺牲层与最上面的第二牺牲层之间的其它第二牺牲层124更厚。绝缘层122可以具有相同的厚度，或者绝缘层122中的一个或更多个可以具有与其它绝缘层122的厚度不同的厚度。
虽然未示出，但是薄层结构120可以被图案化以在其端部形成阶梯式结构。薄层结构120的图案化可以包括交替地和重复地执行其中掩模图案(未示出)在其水平面积上被减小的工艺、以及其中薄层结构120被各向异性蚀刻的工艺。所述工艺可以被交替地和重复地执行，使得绝缘层122的端部可以沿上升方向自衬底100被顺序地暴露。此后，掩埋绝缘层126被形成以覆盖薄层结构120。掩埋绝缘层126形成为具有平坦化的顶表面。
第二分隔区域130可以形成为穿透掩埋绝缘层126、绝缘层122中最上面的绝缘层、以及第二牺牲层124中最上面的第二牺牲层。第二分隔区域130可以具有在第一方向D1上延伸的沟槽形状，并水平地分开第二牺牲层124中最上面的第二牺牲层。绝缘材料可以填充第二分隔区域130以形成分隔绝缘图案132。分隔绝缘图案132可以包括例如硅氧化物。
多个垂直孔Hv被形成以穿透薄层结构120并暴露第二导电层116的顶表面。例如，垂直孔Hv可以通过在薄层结构120上形成掩模图案(未示出)并使用该掩模图案作为蚀刻掩模对薄层结构120执行各向异性蚀刻工艺而形成。各向异性蚀刻工艺可以过蚀刻第二导电层116的顶表面的部分，因而第二导电层116的顶表面的通过垂直孔Hv暴露的部分凹入至预定深度。与图中所示的不同，各向异性蚀刻工艺可以导致垂直孔Hv具有比上宽度更小的下宽度。如俯视图中所观察到地，垂直孔Hv可以布置成Z字形样式。
参照图2、12A和12B，水平凹陷区域Hr通过横向地蚀刻第二导电层116的经由垂直孔Hv暴露的部分而形成。当第二导电层116由多晶硅形成时，第二导电层116可以使用利用包括氨水的蚀刻剂的湿蚀刻工艺被去除。在湿蚀刻工艺期间，第二导电层116的碳掺杂部分留下。第二导电层116的留下的部分可以在下文中被称为剩余第二导电层116r。
参照图2、13A和13B，初始数据存储图案pDS和沟道结构CS可以在垂直孔Hv和水平凹陷区域Hr的内侧壁上顺序地形成。沟道结构CS包括形成在垂直孔Hv的内侧壁上的垂直沟道VC、以及从垂直沟道VC的底端延伸以填充水平凹陷区域Hr的水平沟道HC。填充绝缘图案134可以在垂直沟道VC的内部部分中形成。
在一些实施方式中，初始数据存储图案pDS、沟道结构CS和填充绝缘图案134的形成可以包括在衬底100上顺序地形成初始数据存储层、半导体层和填充绝缘层以填充垂直孔Hv和水平凹陷区域Hr、然后通过暴露掩埋绝缘层126的平坦化工艺去除薄层结构120上的初始数据存储层、半导体层和填充绝缘层。
初始数据存储层可以由单个薄层或多个薄层形成。例如，初始数据存储层可以包括顺序堆叠的隧道绝缘层、电荷存储层和阻挡绝缘层。初始数据存储层可以形成为在垂直孔Hv的内侧壁和水平凹陷区域Hr的内侧壁上具有均匀的厚度。例如，初始数据存储层可以从垂直孔Hv的内侧壁延伸到薄层结构120的底表面和下层间电介质层110的顶表面。半导体层可以包括硅(Si)、锗(Ge)或其混合物。半导体层可以是杂质掺杂的半导体或掺杂未杂质的本征半导体。半导体层可以包括单晶结构、非晶结构或多晶结构。半导体层可以在垂直孔Hv中具有中空管或通心粉形状，并完全填充水平凹陷区域Hr。然而，本发明构思不限于此。填充绝缘层可以包括例如硅氧化物层。初始数据存储层、半导体层和填充绝缘层可以使用化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成。
多个导电垫D在垂直沟道VC的上端处或上端上形成。导电垫D可以通过使垂直沟道VC的上部凹入以形成凹陷区域、然后用导电材料填充凹陷区域而形成。导电垫D可以被掺杂以其导电性与导电垫D下方的垂直沟道VC的导电性不同的杂质。因此，导电垫D及其下面的部分(例如垂直沟道VC)可以构成二极管。
参照图2以及图14A至14C，第一上层间电介质层160在薄层结构120上形成。第一上层间电介质层160、掩埋绝缘层126和薄层结构120可以被顺序地蚀刻以形成第一导电图案112和第一牺牲图案114通过其暴露的第一分隔区域140。第一分隔区域140具有在第一方向D1上延伸的沟槽形状，并在第二方向D2上彼此分开。第一保护图案136a和第二保护图案136b分别在第一上层间电介质层160的顶表面和第一分隔区域140的侧壁上形成。
第一分隔区域140以及第一保护图案136a和第二保护图案136b的形成可以包括在第一上层间电介质层160上形成第一保护层、使用蚀刻掩模执行各向异性蚀刻工艺以形成第一分隔区域140、在第一保护层的顶表面上和在第一分隔区域140的内侧壁上形成第二保护层、以及执行回蚀刻工艺以去除在第一保护层上和在第一分隔区域140的底表面上的第二保护层。结果，第一保护层可以留在第一上层间电介质层160上以形成第一保护图案136a，并且第二保护层可以留在第一分隔区域140的侧壁上以形成第二保护图案136b。第一保护层和第二保护层可以由例如多晶硅形成。当第一牺牲图案114在后续工艺中被去除时，第一保护图案136a和第二保护图案136b可以保护第二牺牲层124不被蚀刻。各向异性蚀刻工艺可以导致第一分隔区域140具有倾斜的侧壁。绝缘图案122P可以被定义为指的是在第一分隔区域140的形成期间已图案化的绝缘层122。
参照图2以及图15A至15C，通过第一分隔区域140暴露的第一牺牲图案114被选择性地去除以形成第一下凹陷区域114r1和第二下凹陷区域114r2。湿蚀刻工艺可以用于选择性地去除第一牺牲图案114。第一下凹陷区域114r1通过第一下沟槽T1中的第一牺牲图案114的去除而形成，第二下凹陷区域114r2通过第二下沟槽T2中的第一牺牲图案114的去除而形成。
在第一下沟槽T1和第二下沟槽T2内形成为单一体的第一牺牲图案114可以通过经由第一分隔区域140的蚀刻剂侵蚀(etchant attack)而被完全去除。可以对位于第一分隔区域140正下方的第一牺牲图案114容易地发起蚀刻剂侵蚀，使得被侵蚀的第一牺牲图案114可以从第二下沟槽T2被完全地去除。相比之下，几乎无法对第一牺牲图案114的远离第一分隔区域140提供在第一下沟槽T1中的部分发起蚀刻剂侵蚀，使得第一牺牲图案114的未侵蚀部分可留在第一下沟槽T1中。例如，第一牺牲图案114可以在第一下沟槽T1中具有未蚀刻部分。根据本发明构思的实施方式，第一下沟槽T1中的第一牺牲图案114可以形成为具有远离第一分隔区域140定位并拥有比更靠近第一分隔区域140定位的其它部分的宽度更小的宽度的部分。因此，即使少量的蚀刻剂也可以完全去除第一牺牲图案114的远离第一分隔区域140定位的部分。结果，可以防止或抑制以上讨论的未蚀刻故障的发生。
参照图2以及图16A至16C，通过第一下凹陷区域114r1暴露的初始数据存储图案pDS被部分地去除。因此，初始数据存储图案pDS可以转变成彼此间隔开的数据存储图案DS和剩余数据存储图案DSR。数据存储图案DS设置在薄层结构120与垂直沟道VC之间，延伸到水平沟道HC与薄层结构120的底表面之间的区域。剩余数据存储图案DSR插置在水平沟道HC与下层间电介质层110之间，并与数据存储图案DS间隔开。
参照图2以及图17A至17C，导电材料可以通过第一分隔区域140被提供，以在第一下凹陷区域114r1和第二下凹陷区域114r2中以及在其中去除了初始数据存储图案pDS的空的空间中形成第三导电层。第三导电层可以形成为填充第一下凹陷区域114r1和第二下凹陷区域114r2、以及其中去除了初始数据存储图案pDS的空的空间，并形成为覆盖第一保护图案136a的顶表面和第二保护图案136b的侧壁。第三导电层可以由例如多晶硅形成。
蚀刻工艺可以被执行以去除第一分隔区域140中的第三导电层和第二保护图案136b。蚀刻工艺可以被执行直到部分地暴露绝缘图案122P中最下面的绝缘图案的侧壁。因此，第二牺牲层124的侧壁通过第一分隔区域140暴露，同时下布线结构150可以最终被形成。
例如，第一下布线图案152可以由填充第一下凹陷区域114r1的第三导电层和第一下沟槽T1中的第一导电图案112构成。根据本发明构思的实施方式，第一下凹陷区域114r1可以形成为具有远离第一分隔区域140定位并拥有比更靠近第一分隔区域140的其它部分更小的宽度的部分。因此，第三导电层可以容易地填充第一下凹陷区域114r1的远离第一分隔区域140定位的部分。第二下布线图案154可以由填充第二下凹陷区域114r2的第三导电层和第二下沟槽T2中的第一导电图案112构成。第一连接导电图案156由填充其中去除了初始数据存储图案pDS的空的空间的第三导电层构成。第二连接导电图案158由剩余第二导电层116r、在蚀刻工艺之后留在第一分隔区域140中的第二保护图案136b、以及在蚀刻工艺之后留在第一分隔区域140中的第三导电层构成。第一保护图案136a可以在蚀刻工艺期间被完全去除。
参照图2、18A和18B，栅极区域可以通过选择性地去除经第一分隔区域140暴露的第二牺牲层124而形成，然后水平绝缘图案HL和栅电极EL可以在栅极区域中顺序地形成。各向同性蚀刻工艺可以用于选择性地去除第二牺牲层124。例如，当第二牺牲层124是硅氮化物层并且绝缘图案122P是硅氧化物层时，蚀刻工艺可以使用包括磷酸的蚀刻剂被执行。水平绝缘图案HL可以形成为在栅极区域的内侧壁上具有基本均匀的厚度。水平绝缘图案HL可以由单个薄层或多个薄层组成。例如，水平绝缘图案HL可以用作电荷俘获闪速存储晶体管的阻挡绝缘层。栅电极EL可以包括掺杂半导体(例如掺杂硅等)、金属(例如钨)、导电金属氮化物(例如钛氮化物、钽氮化物或钨氮化物)或过渡金属(例如钛或钽)。因为栅电极EL被形成，所以堆叠结构ST可以形成为包括交替地和重复地堆叠在衬底100上的绝缘图案122P和栅电极EL。堆叠结构ST可以在第一方向D1上延伸并在第二方向D2上彼此间隔开。
公共源极区域142可以在通过第一分隔区域140暴露的第二连接导电图案158的上部处或其上部上形成。公共源极区域142可以通过用具有与衬底100的导电性不同的第二导电性的杂质掺杂第二连接导电图案158而形成。公共源极区域142可以在第一方向D1上延伸。
参照回图2以及图3A至3C，绝缘间隔物144和公共源极插塞146可以在第一分隔区域140中顺序地形成。例如，绝缘间隔物144可以由硅氧化物层或硅氮化物层形成。公共源极插塞146可以由金属(例如钨)和导电金属氮化物(例如钛氮化物、钽氮化物或钨氮化物)中的一种或更多种形成。公共源极插塞146可以形成为具有在第一方向D1上延伸的线形状，但本发明构思的实施方式不限于此。
第二上层间电介质层170和第三上层间电介质层180可以在第一上层间电介质层160上形成，并且下接触LCP、辅助线(见图5C的SLB1至SBL4和上接触UCP可以在第一上层间电介质层160、第二上层间电介质层170和第三上层间电介质层180中形成。钨或诸如钨的金属材料可以用于形成下接触LCP和上接触LCP以及辅助线SBL1至SBL4。在一些实施方式中，可以采用镶嵌工艺以形成下接触LCP、辅助线SBL1至SBL4以及上接触UCP。位线BL1和BL2可以在第三上层间电介质层180上形成。通过该工艺，半导体器件最终可以被制造。
根据本发明构思的实施方式，因为垂直沟道具有通过形成在衬底上的下布线图案电连接到衬底的结构，所以可以省略用于将垂直沟道连接到衬底的选择性外延生长工艺、以及用于使其中提供垂直沟道的垂直孔的底表面敞开的工艺。此外，因为第一下布线图案被实施为包括沿其纵向方向具有彼此不同宽度的部分，所以可以防止或最小化在形成第一下布线图案中会发生的故障(例如未蚀刻或间隙填充缺陷)，从而提高半导体器件的可靠性和电特性。
虽然已经参照本发明构思的示例性实施方式显示和描述了本发明构思，但是对本领域普通技术人员将明显的是，可以在其中进行形式和细节上的各种各样的改变而不背离如由所附权利要求限定的本发明构思的精神和范围。
本申请要求享有2017年4月24日在韩国知识产权局提交的韩国专利申请第10-2017-0052500号的优先权，其公开通过引用全文合并于此。

Claims (20)

1.一种半导体器件，包括：
衬底；
堆叠结构，其包括垂直地堆叠在所述衬底上并且在第一方向上延伸的多个栅电极；
沟道结构，其包括穿透所述堆叠结构的多个垂直沟道和连接所述多个垂直沟道的水平沟道，所述水平沟道被提供在所述堆叠结构下方；以及
多个第一下布线图案，所述多个第一下布线图案设置在所述衬底与所述堆叠结构之间并且电连接到所述沟道结构，
其中所述多个第一下布线图案的每个包括在所述第一方向上具有彼此不同宽度的第一部分和第二部分。
2.根据权利要求1所述的半导体器件，其中所述多个第一下布线图案的每个在交叉所述第一方向的第二方向上延伸并且在所述第二方向上跨过所述堆叠结构，以及
其中所述第二部分的宽度小于所述第一部分的宽度。
3.根据权利要求2所述的半导体器件，
其中所述多个第一下布线图案的每个具有在所述第二方向上从所述第一部分到所述第二部分逐渐减小的宽度。
4.根据权利要求2所述的半导体器件，
其中所述多个第一下布线图案的每个具有在所述第二方向上从所述第一部分到所述第二部分阶梯式减小的宽度。
5.根据权利要求2所述的半导体器件，还包括：
分隔绝缘图案，其穿透所述多个栅电极中的最上面的栅电极，
其中所述第二部分垂直地重叠所述分隔绝缘图案，以及
其中所述第二部分是具有最小宽度的部分。
6.根据权利要求5所述的半导体器件，还包括：
多个第二下布线图案，所述多个第二下布线图案设置在所述衬底与所述堆叠结构之间，
其中所述多个第一下布线图案和所述多个第二下布线图案彼此连接以构成网格结构，以及
其中所述第一部分连接到所述多个第二下布线图案中的一个。
7.根据权利要求6所述的半导体器件，
其中所述多个第二下布线图案的每个在所述第一方向上延伸并且在所述第二方向上具有均匀的宽度。
8.根据权利要求1所述的半导体器件，还包括：
下层间电介质层，其插置在所述衬底与所述堆叠结构之间，
其中所述多个第一下布线图案穿透所述下层间电介质层。
9.根据权利要求6所述的半导体器件，还包括：
多个第一连接导电图案，所述多个第一连接导电图案的每个设置在所述多个第一下布线图案中的一个与所述水平沟道之间。
10.根据权利要求8所述的半导体器件，还包括：
剩余数据存储图案，其在所述下层间电介质层与所述水平沟道之间。
11.根据权利要求9所述的半导体器件，还包括：
多个第二连接导电图案，
其中所述多个第二连接导电图案的每个设置在所述多个第二下布线图案中的一个上，
其中所述多个第二连接导电图案的每个与所述水平沟道接触。
12.根据权利要求11所述的半导体器件，
其中所述多个第二连接导电图案的每个具有比所述多个第二下布线图案中的所述一个的宽度更大的宽度。
13.根据权利要求1所述的半导体器件，还包括：
数据存储图案，其设置在所述堆叠结构与所述多个垂直沟道之间，
其中所述数据存储图案还设置在所述水平沟道与所述堆叠结构的底表面之间。
14.一种半导体器件，包括：
在衬底上的下层间电介质层；
多个栅电极，所述多个栅电极彼此垂直地间隔开并且堆叠在所述下层间电介质层上；
沟道结构，其包括穿透所述多个栅电极的多个垂直沟道和连接到所述多个垂直沟道的每个的底端的水平沟道；以及
下布线图案，其在所述下层间电介质层中并且电连接到所述沟道结构，
其中所述下布线图案包括：
在第一方向上彼此间隔开的多个第一下布线图案，所述多个第一下布线图案的每个沿交叉所述第一方向的第二方向延伸；以及
在所述第二方向上彼此间隔开的多个第二下布线图案，所述多个第二下布线图案的每个沿所述第一方向延伸并且跨过所述多个第一下布线图案以构成网格结构，
其中所述多个第一下布线图案的每个包括具有远离所述多个第一下布线图案中的一个与所述多个第二下布线图案中的一个之间的交叉点而减小的宽度的部分。
15.根据权利要求14所述的半导体器件，
其中所述多个第一下布线图案的每个的所述宽度远离所述交叉点而逐渐地减小。
16.根据权利要求14所述的半导体器件，
其中所述多个第一下布线图案的每个的所述宽度远离所述交叉点而阶梯式地减小。
17.根据权利要求14所述的半导体器件，还包括：
多个第一连接导电图案，所述多个第一连接导电图案在所述多个第一下布线图案与所述水平沟道之间；以及
多个第二连接导电图案，
其中所述多个第二连接导电图案的每个设置在所述多个第二下布线图案中的一个上以与所述多个第一连接导电图案中的一个和所述水平沟道接触。
18.根据权利要求14所述的半导体器件，还包括：
数据存储图案，其设置在所述多个栅电极与所述多个垂直沟道之间，
其中所述数据存储图案还设置在所述水平沟道与所述多个栅电极中的最下面的栅电极之间。
19.根据权利要求18所述的半导体器件，还包括：
剩余数据存储图案，其在所述下层间电介质层与所述水平沟道之间，
其中所述剩余数据存储图案和所述数据存储图案包括相同的薄层。
20.根据权利要求14所述的半导体器件，还包括：
多个分隔区域，所述多个分隔区域在所述第一方向上延伸并且在所述第二方向上将所述多个栅电极彼此分开；
其中所述多个第二下布线图案被提供在所述多个分隔区域下方。
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