CN111312716A - 包括沟道结构的半导体器件 - Google Patents

包括沟道结构的半导体器件 Download PDF

Info

Publication number
CN111312716A
CN111312716A CN201910728227.0A CN201910728227A CN111312716A CN 111312716 A CN111312716 A CN 111312716A CN 201910728227 A CN201910728227 A CN 201910728227A CN 111312716 A CN111312716 A CN 111312716A
Authority
CN
China
Prior art keywords
dummy
layer
channel
shadow
patterns
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910728227.0A
Other languages
English (en)
Other versions
CN111312716B (zh
Inventor
孙仑焕
白石千
千志成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN111312716A publication Critical patent/CN111312716A/zh
Application granted granted Critical
Publication of CN111312716B publication Critical patent/CN111312716B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本公开提供了包括沟道结构的半导体器件。一种半导体器件可以包括基板和堆叠结构，在该堆叠结构中多个绝缘层和多个互连层交替地堆叠在基板上。隔离区域可以在第一方向上与堆叠结构交叉。多个第一结构可以在垂直于第一方向的第二方向上延伸到堆叠结构中。多个第一图案可以在隔离区域中在第二方向上延伸到堆叠结构中。所述多个第一图案的底部可以比所述多个沟道结构的底部在第二方向上更远离基板的上表面。

Description

包括沟道结构的半导体器件
技术领域
本公开的各方面涉及半导体器件。
背景技术
随着半导体器件正变得日益集成，在其中可形成沟道结构的沟道孔的高宽比正逐渐增大。高宽比可以是沟道孔的深度相对于沟道孔的直径的比率。高宽比的增大会增加垂直地形成沟道孔的难度。例如，单元块的边缘处的沟道孔会易受工艺缺陷诸如弯曲和/或未开口(not opening)的影响。
发明内容
本公开的发明构思旨在提供具有提高的批量生产效率和提高的集成的半导体器件，这会是有利的。这里公开的发明构思涉及形成这样的半导体器件的方法。
根据一些示例实施方式，提供一种半导体器件，该半导体器件包括基板和堆叠结构，该堆叠结构包括交替地堆叠在基板上的多个绝缘层和多个互连层。隔离区域可以在第一方向上与堆叠结构交叉。多个第一沟道结构可以在垂直于第一方向的第二方向上延伸到堆叠结构中。多个第一图案可以在隔离区域中在第二方向上延伸到堆叠结构中。所述多个第一图案的底部可以比所述多个第一沟道结构的底部在第二方向上更远离基板的上表面。
根据一些示例实施方式，提供一种半导体器件，该半导体器件包括具有第一区域和与第一区域相邻的第二区域的基板。第一堆叠结构可以在基板上，在该第一堆叠结构中多个绝缘层和多个模层(或虚设层)交替地堆叠在第二区域中。隔离区域可以在第一方向上与第一堆叠结构交叉。多个虚设沟道结构可以在垂直于第一方向的第二方向上延伸到第一堆叠结构中。多个虚设图案可以在第二方向上延伸到第一堆叠结构中并在隔离区域中。所述多个虚设图案的底部可以比所述多个虚设沟道结构的底部在第二方向上更远离基板的上表面。
根据一些示例实施方式，提供一种半导体器件，该半导体器件包括下部堆叠结构，在该下部堆叠结构中多个下部绝缘层和多个下部互连层交替地堆叠在基板上。该半导体器件还可以包括上部堆叠结构，在该上部堆叠结构中多个上部绝缘层和多个上部互连层交替地堆叠，并且上部堆叠结构可以在下部堆叠结构上。多个沟道结构可以延伸穿过上部堆叠结构并延伸到下部堆叠结构中，并且可以在垂直于基板的上表面的第二方向上延伸。隔离区域可以在垂直于第二方向的第一方向上与上部堆叠结构和下部堆叠结构交叉。多个下部图案可以在隔离区域中并可以延伸到下部堆叠结构中。多个上部图案可以在隔离区域中并可以延伸到上部堆叠结构中。所述多个下部图案的底部可以比所述多个沟道结构的底部在第二方向上更远离基板的上表面。
附图说明
图1和图2是剖视图，图3是布局图或平面图，用于描述根据本发明构思的示例实施方式的半导体器件。图1是沿着图3的线I-I'截取的剖视图，图2是沿着图3的线II-II'截取的剖视图。
图4至图7是详细示出图3的部分E4和E5的放大图。
图8是详细示出图1的部分E1的放大图，图9是示出图8的主要配置的水平剖视图。
图10是详细示出图2的部分E2的放大图，图11是示出图10的主要配置的水平剖视图。
图12是详细示出图2的部分E3的放大图。
图13是沿着图3的线I-I'截取的剖视图，用于描述根据本发明构思的示例实施方式的半导体器件。
图14是沿着图3的线I-I'截取的剖视图，用于描述根据本发明构思的示例实施方式的半导体器件。
图15是沿着图3的线II-II'截取的剖视图。
图16和图17是详细示出图14的部分E6和E7的放大图。
图18和图19是详细示出图15的部分E8和E9的放大图。
图20和图21是用于描述根据本发明构思的示例实施方式的半导体器件的布局图。
图22是沿着图21的线III-III'截取的剖视图。
图23至图30和图33是沿着图3的线I-I'截取的剖视图，用于描述根据本发明构思的示例实施方式的形成半导体器件的方法。
图31是详细示出图30的部分E10的放大图，图32是示出图31的主要配置的水平剖视图。
图34至图39是沿着图3的线I-I'截取的剖视图，用于描述根据本发明构思的示例实施方式的形成半导体器件的方法。
具体实施方式
图1和图2是垂直剖视图，图3是布局图或平面图，用于描述根据本发明构思的示例实施方式的半导体器件。图1是在一些示例实施方式中沿着图3的线I-I'截取的剖视图，图2是在一些示例实施方式中沿着图3的线II-II'截取的剖视图。图4至图7是详细示出图3的部分E4和E5的放大图。图8是详细示出图1的部分E1的放大图，图9是示出图8的主要配置的水平剖视图。图10是详细示出图2的部分E2的放大图，图11是示出图10的主要配置的水平剖视图。图12是详细示出图2的部分E3的放大图。根据本发明构思的示例实施方式的半导体器件可以包括非易失性存储器件，诸如垂直与非(VNAND)存储器或三维(3D)闪存。根据本发明构思的示例实施方式的半导体器件可以被解释为包括外围上单元(COP)结构。
参照图1，根据本发明构思的一些示例实施方式的半导体器件可以包括基板21、器件隔离层23、多个晶体管25、第一绝缘层27、多个外围电路互连29、下部嵌入导电层31、中间嵌入导电层33、替代导电线35(例如源极线)、支撑板37、有源堆叠(例如“层叠”)结构40A、多个单元沟道孔53、多个单元影子孔(cell ghost hole)54、多个单元沟道结构69、多个单元影子图案(cell ghost pattern)79R、第三绝缘层81、单元隔离沟槽83和隔离绝缘层85。
有源堆叠结构40A可以包括交替且重复地堆叠的多个绝缘层41和多个电极层45。换句话说，彼此相邻的一对电极层45可以通过所述多个绝缘层41中的一个分隔开。
所述多个单元沟道结构69中的每个可以包括信息存储图案65、沟道图案66、芯图案67和位焊盘68。所述多个单元影子图案79R中的每个可以包括单元影子信息存储图案(cell ghost information storage pattern)75R、影子沟道(ghost channel)76、影子芯(ghost core)77和焊盘78。所述多个单元影子孔54、所述多个单元影子图案79R、单元隔离沟槽83和隔离绝缘层85可以设置在单元隔离区域WC中。术语“单元沟道结构”和“单元影子图案”是非限制性的，并且所述多个单元沟道结构69可以在这里被称为多个第一沟道结构，并且所述多个单元影子图案79R可以在这里被称为多个第一图案或多个单元图案。
在一示例实施方式中，单元隔离沟槽83可以是或可以对应于字线切口。所述多个电极层45中的一些可以是或可以对应于字线。所述多个电极层45中的最下层可以是或可以对应于栅极诱导漏极泄漏(GIDL)控制线。所述多个电极层45中的第二最下层可以是或可以对应于接地选择线(GSL)或源极选择线(SSL)。替代导电线35可以是或可以对应于公共源极线(CSL)。所述多个电极层45中的最上层可以是或可以对应于GIDL控制线。所述多个电极层45中的第二和第三最上层可以是或可以对应于串选择线(SSL)或漏极选择线(DSL)。
参照图2，根据本发明构思的一些示例实施方式的半导体器件可以包括基板21、器件隔离层23、多个晶体管25、第一绝缘层27、多个外围电路互连29、源极模层34、支撑板37、第二绝缘层38、非有源堆叠结构40、多个虚设沟道孔53D、多个虚设影子孔54D、多个虚设沟道结构69D、多个虚设影子图案79、第三绝缘层81和隔离绝缘层85。如这里讨论的，在一些示例实施方式中，图1的结构可以位于基板21的第一部分上，图2的结构可以位于同一基板21的第二部分上。
非有源堆叠结构40可以包括交替且重复地堆叠的多个绝缘层41和多个模层43。换句话说，彼此相邻的一对绝缘层41可以通过所述多个模层43中的一个分隔开。所述多个虚设沟道结构69D中的每个可以设置在所述多个虚设沟道孔53D中的相应一个中，每个虚设沟道结构69D可以包括信息存储图案65、沟道图案66、芯图案67和位焊盘68。所述多个虚设影子图案79中的每个可以设置在所述多个虚设影子孔54D中的相应一个中，所述多个虚设影子图案79中的每个可以包括虚设影子信息存储图案75、影子沟道76、影子芯77和焊盘78。所述多个虚设影子孔54D和所述多个虚设影子图案79可以设置在虚设隔离区域DWC中。术语“虚设沟道结构”和“虚设影子图案”是非限制性的，并且所述多个虚设沟道结构69D可以在这里被称为多个第二沟道结构，所述多个虚设影子图案79可以在这里被称为多个第二图案或多个虚设图案。所述多个模层43可以在这里被称为多个虚设层。
参照图3，根据本发明构思的一些示例实施方式的一些半导体器件可以包括具有第一区域CE和第二区域DM的基板21。如这里讨论的，图1是在一些示例实施方式中沿着图3的线I-I'截取的剖视图，图2是在一些示例实施方式中沿着图3的线II-II'截取的剖视图。多个单元沟道孔53可以设置在第一区域CE中。多个虚设沟道孔53D可以设置在第二区域DM中。可以设置与第一区域CE交叉的多个单元隔离区域WC。可以设置与第二区域DM交叉的多个虚设隔离区域DWC。多个单元隔离区域WC可以在第一方向上与第一区域CE交叉，并且多个虚设隔离区域DWC可以在第一方向上与第二区域DM交叉。多个单元隔离沟槽83可以设置在所述多个单元隔离区域WC中。至少一个虚设隔离沟槽83D可以设置在所述多个虚设隔离区域DWC中。多个单元影子孔54可以设置在所述多个单元隔离区域WC中。多个虚设影子孔54D可以设置在所述多个虚设隔离区域DWC中。多个选择线隔离图案58可以设置在第一区域CE和第二区域DM中。
在一些示例实施方式中，第一区域CE可以对应于单元区域。第二区域DM可以对应于虚设区域。第二区域DM可以与第一区域CE的外侧或外部分相邻地设置。第二区域DM可以设置为比第一区域CE更靠近基板21的边缘。
在一些示例实施方式中，在所述多个虚设隔离区域DWC中的至少一个中，可以省略虚设隔离沟槽83D。所述多个虚设隔离区域DWC中的其中省略虚设隔离沟槽83D的所述至少一个可以设置在距第一区域CE相对远的距离处。换句话说，可以存在第一虚设隔离区域DWC和远离第一区域CE定位的第二虚设隔离区域DWC，并且虚设隔离沟槽83D可以从第二虚设隔离区域DWC省略。所述多个虚设隔离区域DWC中的其中省略虚设隔离沟槽83D的所述至少一个可以设置在第二区域DM的最外部分处，或者可以是距离第一区域CE最远的虚设隔离区域DWC。
再次参照图1至图3，在一些示例实施方式中，其中多个绝缘层41和多个互连层(43和45)交替地堆叠的多个堆叠结构(40和40A)可以设置在基板21上。所述多个互连层(43和45)可以包括多个模层43和多个电极层45。所述多个堆叠结构(40和40A)可以包括非有源堆叠结构40和有源堆叠结构40A。可以提供与所述多个堆叠结构(40和40A)交叉的多个隔离区域(WC和DWC)。所述多个隔离区域(WC和DWC)可以包括多个单元隔离区域WC和多个虚设隔离区域DWC。所述多个隔离区域(WC和DWC)可以在第一方向上与所述多个堆叠结构(40和40A)交叉。
多个沟道孔(53和53D)可以延伸到所述多个堆叠结构(40和40A)中。所述多个沟道孔(53和53D)可以在垂直于第一方向的第二方向上延伸到所述多个堆叠结构(40和40A)中。所述多个沟道孔(53和53D)可以垂直于或可以基本上垂直于基板21的上表面。所述多个沟道孔(53和53D)可以包括多个单元沟道孔53和多个虚设沟道孔53D。多个沟道结构(69和69D)可以设置在所述多个沟道孔(53和53D)中。所述多个沟道结构(69和69D)可以垂直于或可以基本上垂直于基板21的上表面。所述多个沟道结构(69和69D)可以包括多个单元沟道结构69和多个虚设沟道结构69D。可以提供多个影子孔(54和54D)，其设置在所述多个隔离区域(WC和DWC)中并穿过所述多个堆叠结构(40和40A)。所述多个影子孔(54和54D)可以在第二方向上延伸到所述多个堆叠结构(40和40A)中。所述多个影子孔(54和54D)可以垂直于或可以基本上垂直于基板21的上表面。所述多个影子孔(54和54D)可以包括多个单元影子孔54和多个虚设影子孔54D。
多个影子图案(79和79R)可以设置在所述多个影子孔(54和54D)中。所述多个影子图案(79和79R)可以垂直于或可以基本上垂直于基板21的上表面。所述多个影子图案(79和79R)可以包括多个虚设影子图案79和多个单元影子图案79R。所述多个影子孔(54和54D)的底部可以设置在比所述多个沟道孔(53和53D)的底部高的水平面处。所述多个影子孔(54和54D)的底部可以设置在比所述多个互连层(43和45)中的最下层高的水平面处。所述多个影子图案(79和79R)的底部可以设置在比所述多个沟道结构(69和69D)的底部高的水平面处。所述多个影子图案(79和79R)的底部可以设置在比所述多个互连层(43和45)中的最下层高的水平面处。
多个隔离沟槽(83和83D)可以设置在所述多个隔离区域(WC和DWC)中。所述多个隔离沟槽(83和83D)可以在第一方向上与所述多个堆叠结构(40和40A)交叉，并可以在垂直于第一方向的第二方向上垂直延伸到所述多个堆叠结构(40和40A)中(例如穿过所述多个堆叠结构(40和40A)的至少一部分)。所述多个隔离沟槽(83和83D)可以垂直地延伸以穿过所述多个影子孔(54和54D)的至少一部分。所述多个隔离沟槽(83和83D)可以包括多个单元隔离沟槽83和至少一个虚设隔离沟槽83D。隔离绝缘层85可以设置在所述多个隔离沟槽(83和83D)中。
在一些示例实施方式中，其中所述多个绝缘层41和所述多个电极层45交替地堆叠的有源堆叠结构40A可以在第一区域CE中设置在基板21上。其中所述多个绝缘层41和所述多个模层43交替地堆叠的非有源堆叠结构40可以在第二区域DM中设置在基板21上。所述多个电极层45中的每个可以设置在与所述多个模层43中的相应一个基本上相同的水平面处。所述多个单元隔离区域WC可以与有源堆叠结构40A交叉。所述多个虚设隔离区域DWC可以与非有源堆叠结构40交叉。
所述多个单元沟道孔53可以延伸到有源堆叠结构40A中。所述多个虚设沟道孔53D可以延伸到非有源堆叠结构40中。所述多个单元沟道结构69可以设置在所述多个单元沟道孔53中。虚设沟道结构69D可以设置在所述多个虚设沟道孔53D中。所述多个单元影子孔54可以在所述多个单元隔离区域WC中并可以延伸到有源堆叠结构40A中。所述多个虚设影子孔54D可以在所述多个虚设隔离区域DWC中并可以延伸到非有源堆叠结构40中。所述多个单元影子图案79R可以设置在所述多个单元影子孔54中。所述多个虚设影子图案79可以设置在所述多个虚设影子孔54D中。
所述多个虚设影子图案79中的每个可以包括影子沟道76和围绕影子沟道76的外侧的虚设影子信息存储图案75。所述多个单元影子孔54的底部可以设置在比所述多个单元沟道孔53的底部高的水平面处。所述多个虚设影子孔54D的底部可以设置在比所述多个虚设沟道孔53D的底部高的水平面处。所述多个影子图案(79和79R)的底部可以设置在比所述多个沟道结构(69和69D)的底部高的水平面处。所述多个虚设影子孔54D的底部可以设置在比所述多个模层43中的最下层高的水平面处。
所述多个单元隔离沟槽83可以设置在所述多个单元隔离区域WC中并可以延伸到有源堆叠结构40A中和/或穿过有源堆叠结构40A。隔离绝缘层85可以设置在所述多个单元隔离沟槽83中。所述多个单元隔离沟槽83可以穿过所述多个单元影子孔54。所述多个单元沟道结构69中的每个和所述多个虚设沟道结构69D中的每个可以包括沟道图案66和围绕沟道图案66的外侧的信息存储图案65。所述多个单元影子图案79R中的每个可以包括影子沟道76和单元影子信息存储图案75R。单元影子信息存储图案75R可以设置在影子沟道76和有源堆叠结构40A之间。
参照图4，所述多个影子孔(54和54D)可以具有与所述多个沟道孔(53和53D)不同的形状和尺寸。当在平面图中观看时，所述多个影子孔(54和54D)可以具有与所述多个沟道孔(53和53D)不同的截面形状。在一些示例实施方式中，所述多个沟道孔(53和53D)中的每个可以具有圆形形状，并且所述多个影子孔(54和54D)中的每个可以具有矩形形状或椭圆形形状。所述多个影子孔(54和54D)中的每个的水平宽度可以小于所述多个沟道孔(53和53D)中的每个的水平宽度。所述多个单元影子孔54中的每个的水平宽度可以小于所述多个单元沟道孔53中的每个的水平宽度。所述多个虚设影子孔54D中的每个的水平宽度可以小于所述多个虚设沟道孔53D中的每个的水平宽度。在一些示例实施方式中，设置在所述多个影子孔(54和54D)中的所述多个影子图案(79R和79)可以具有与设置在所述多个沟道孔(53和53D)中的所述多个沟道结构(69和69D)不同的形状和尺寸。当在平面图中观看时，所述多个影子图案(79R和79)可以具有与所述多个沟道结构(69和69D)不同的截面形状。
在一些示例实施方式中，所述多个影子孔(54和54D)中的每个可以具有小于或等于所述多个单元沟道孔53中的每个的宽度以及所述多个虚设沟道孔53D中的每个的宽度的宽度。所述多个虚设沟道孔53D中的每个可以具有与所述多个单元沟道孔53中的每个基本上相同的水平宽度。所述多个单元沟道孔53中的每个和所述多个虚设沟道孔53D中的每个可以具有第一宽度W1。所述多个单元影子孔54中的每个和所述多个虚设影子孔54D中的每个可以具有第二宽度W2。第二宽度W2可以小于或等于第一宽度W1。第二宽度W2可以是第一宽度W1的0.5至1倍。
在穿过从所述多个单元影子孔54当中选择的至少一个和从所述多个单元沟道孔53当中选择的至少两个的直线上，所述多个单元影子孔54中所选择的至少一个和所述多个单元沟道孔53中所选择的至少两个中的相邻一个之间的间隔或距离可以与所述多个单元沟道孔53中所选择的至少两个之间的间隔基本上相同。在穿过从所述多个虚设影子孔54D当中选择的至少一个和从所述多个虚设沟道孔53D当中选择的至少两个的直线上，所述多个虚设影子孔54D中所选择的至少一个和所述多个虚设沟道孔53D中所选择的至少两个中的相邻一个之间的间隔或距离可以与所述多个虚设沟道孔53D中所选择的至少两个之间的间隔基本上相同。
在一些示例实施方式中，在穿过从所述多个影子孔(54和54D)当中选择的至少一个和从所述多个沟道孔(53和53D)当中选择的至少两个的直线上，所述多个沟道孔(53和53D)中所选择的至少两个之间的间隔可以是第一距离d1，并且所述多个影子孔(54和54D)中所选择的至少一个和所述多个沟道孔(53和53D)中所选择的至少两个中的相邻一个之间的间隔可以是第二距离d2。第二距离d2可以与第一距离d1基本上相同。
参照图5，所述多个沟道孔(53和53D)中的每个可以具有圆形形状，并且所述多个影子孔(54和54D)中的每个可以包括各种形状，诸如矩形、椭圆形或其组合。
参照图6，所述多个沟道孔(53和53D)中的每个可以具有圆形形状，并且所述多个影子孔(54和54D)中的每个可以具有比所述多个沟道孔(53和53D)中的每个的圆形形状小的圆形形状。
参照图7，所述多个沟道孔(53和53D)中的每个可以具有圆形形状，并且所述多个影子孔(54和54D)中的每个可以具有半圆形状。
参照图8和图9，在单元沟道结构69中，沟道图案66可以围绕芯图案67的外侧。信息存储图案65可以包括围绕沟道图案66的外侧的隧道绝缘层62、围绕隧道绝缘层62的外侧的电荷存储层63、以及围绕电荷存储层63的外侧的阻挡层64。
在单元影子图案79R中，影子沟道76可以设置在影子芯77和单元影子信息存储图案75R之间。单元影子信息存储图案75R可以设置在影子沟道76和有源堆叠结构40A(例如绝缘层41和/或电极层45)之间。单元影子信息存储图案75R可以包括设置在影子沟道76和有源堆叠结构40A之间的影子隧道层72、设置在影子隧道层72和有源堆叠结构40A之间的影子交换层73R、以及设置在影子交换层73R和有源堆叠结构40A之间的影子阻挡层74。
影子沟道76、影子隧道层72和影子阻挡层74中的每个可以包括与沟道图案66、隧道绝缘层62和阻挡层64中的相应一个相同的材料。影子交换层73R可以包括与电荷存储层63的材料不同的材料。影子交换层73R可以包括与所述多个电极层45相同的材料。影子交换层73R可以包括W、Ti、TiN、Ta、TaN、AlO、SiN、SiON或其组合。
参照图10和图11，虚设沟道结构69D可以类似于参照图8和图9描述的单元沟道结构69。在虚设影子图案79中，虚设影子信息存储图案75可以包括围绕影子沟道76的外侧的影子隧道层72、围绕影子隧道层72的外侧的影子电荷存储层73、以及围绕影子电荷存储层73的外侧的影子阻挡层74。影子沟道76、影子隧道层72、影子电荷存储层73和影子阻挡层74中的每个可以包括与沟道图案66、隧道绝缘层62、电荷存储层63和阻挡层64中的相应一个相同的材料。
参照图12，源极模层34可以包括顺序地堆叠的下源极模层34A、中间源极模层34M和上源极模层34B。
图13是沿着图3的线I-I'截取的剖视图，用于描述根据本发明构思的一些示例实施方式的半导体器件。
参照图13，根据本发明构思的一些示例实施方式的半导体器件可以包括基板21、替代导电线35、支撑板37、有源堆叠结构40A、多个单元沟道孔53、多个单元影子孔54、多个单元沟道结构69、多个单元影子图案79R、第三绝缘层81、单元隔离沟槽83和隔离绝缘层85。图13与例如图1的不同之处在于，在本发明构思的一些示例实施方式中，替代导电线35可以与基板21直接接触。
图14是沿着图3的线I-I'截取的剖视图，用于描述根据本发明构思的一些示例实施方式的半导体器件。图15是沿着图3的线II-II'截取的剖视图。图16和图17是详细示出图14的部分E6和E7的放大图。图18和图19是详细示出图15的部分E8和E9的放大图。
参照图14，根据本发明构思的示例实施方式的一些半导体器件可以包括基板21、器件隔离层23、多个晶体管25、第一绝缘层27、多个外围电路互连29、下部嵌入导电层31、中间嵌入导电层33、替代导电线35、支撑板37、下部有源堆叠结构140A、多个下部单元沟道孔153、多个下部单元影子孔154、多个下部单元影子图案179R、上部有源堆叠结构240A、多个上部单元沟道孔253、多个上部单元影子孔254、多个单元沟道结构269、多个上部单元影子图案279R、第三绝缘层281、单元隔离沟槽283和隔离绝缘层285。
下部有源堆叠结构140A可以包括交替且重复地堆叠的多个下部绝缘层141和多个下部电极层145。所述多个下部单元影子图案179R中的每个可以包括第一虚设图案175、第二虚设交换图案176R和第三虚设图案177。上部有源堆叠结构240A可以包括交替且重复地堆叠的多个上部绝缘层241和多个上部电极层245。所述多个单元沟道结构269中的每个可以包括信息存储图案265、沟道图案266、芯图案267和位焊盘268。
所述多个上部单元影子图案279R中的每个可以包括上部单元影子信息存储图案275R、上部影子沟道276、上部影子芯277和上部焊盘278。所述多个下部单元影子孔154、所述多个下部单元影子图案179R、所述多个上部单元影子孔254、所述多个上部单元影子图案279R、单元隔离沟槽283和隔离绝缘层285可以设置在单元隔离区域WC中。
参照图15，根据本发明构思的一些示例实施方式的一些半导体器件可以包括基板21、器件隔离层23、多个晶体管25、第一绝缘层27、多个外围电路互连29、源极模层34、支撑板37、第二绝缘层38、下部非有源堆叠结构140、多个下部虚设沟道孔153D、多个下部虚设影子孔154D、多个下部虚设影子图案179、上部非有源堆叠结构240、多个上部虚设沟道孔253D、多个上部虚设影子孔254D、多个虚设沟道结构269D、多个上部虚设影子图案279、第三绝缘层281和隔离绝缘层285。
下部非有源堆叠结构140可以包括交替且重复地堆叠的多个下部绝缘层141和多个下部模层143。所述多个下部虚设影子图案179中的每个可以包括第一虚设图案175、第二虚设图案176和第三虚设图案177。上部非有源堆叠结构240可以包括交替且重复地堆叠的多个上部绝缘层241和多个上部模层243。所述多个虚设沟道结构269D中的每个可以包括信息存储图案265、沟道图案266、芯图案267和位焊盘268。
所述多个上部虚设影子图案279中的每个可以包括上部虚设影子信息存储图案275、上部影子沟道276、上部影子芯277和上部焊盘278。所述多个下部虚设影子孔154D、所述多个下部虚设影子图案179、所述多个上部虚设影子孔254D和所述多个上部虚设影子图案279可以设置在虚设隔离区域DWC中。
再次参照图3、图14和图15，在一些示例实施方式中，其中所述多个下部绝缘层141和所述多个下部互连层(143和145)交替地堆叠的下部堆叠结构(140和140A)可以设置在基板21上。所述多个下部互连层(143和145)可以包括所述多个下部模层143和所述多个下部电极层145。所述多个下部堆叠结构(140和140A)可以包括下部非有源堆叠结构140和下部有源堆叠结构140A。下部非有源堆叠结构140可以包括所述多个下部模层143，下部有源堆叠结构140A可以包括所述多个下部电极层145。
所述多个下部沟道孔(153和153D)可以延伸到下部堆叠结构(140和140A)中。所述多个下部沟道孔(153和153D)可以包括所述多个下部单元沟道孔153和所述多个下部虚设沟道孔153D。其中所述多个上部绝缘层241和所述多个上部互连层(243和245)交替地堆叠的上部堆叠结构(240和240A)可以设置在下部堆叠结构(140和140A)上。所述多个上部互连层(243和245)可以包括所述多个上部模层243和所述多个上部电极层245。所述多个上部堆叠结构(240和240A)可以包括上部非有源堆叠结构240和上部有源堆叠结构240A。上部非有源堆叠结构240可以与下部非有源堆叠结构140垂直地重叠，并且上部有源堆叠结构240A可以与下部有源堆叠结构140A垂直地重叠。
所述多个上部沟道孔(253和253D)可以延伸到上部堆叠结构(240和240A)中并可以与所述多个下部沟道孔(153和153D)垂直地重叠或连通。所述多个上部沟道孔(253和253D)可以包括所述多个上部单元沟道孔253和所述多个上部虚设沟道孔253D。所述多个沟道结构(269和269D)可以设置在所述多个上部沟道孔(253和253D)以及所述多个下部沟道孔(153和153D)中。所述多个沟道结构(269和269D)可以包括所述多个单元沟道结构269和所述多个虚设沟道结构269D。
所述多个隔离区域(WC和DWC)可以在第一方向上与上部堆叠结构(240和240A)以及下部堆叠结构(140和140A)交叉。所述多个隔离区域(WC和DWC)可以包括所述多个单元隔离区域WC和所述多个虚设隔离区域DWC。所述多个下部影子孔(154和154D)可以在所述多个隔离区域(WC和DWC)中并可以在垂直于第一方向的第二方向上延伸到下部堆叠结构(140和140A)中。第二方向可以垂直于基板21的上表面。所述多个下部影子孔(154和154D)可以包括所述多个下部单元影子孔154和所述多个下部虚设影子孔154D。所述多个下部影子图案(179和179R)可以设置在所述多个下部影子孔(154和154D)中。所述多个下部影子图案(179和179R)可以包括所述多个下部虚设影子图案179和所述多个下部单元影子图案179R。所述多个下部影子图案(179和179R)可以在第二方向上延伸到下部堆叠结构(140和140A)中。
可在隔离区域(WC和DWC)中的所述多个上部影子孔(254和254D)可以延伸到上部堆叠结构(240和240A)中。所述多个上部影子孔(254和254D)可以在第二方向上延伸并可以垂直于基板21的上表面。所述多个上部影子孔(254和254D)可以包括所述多个上部单元影子孔254和所述多个上部虚设影子孔254D。所述多个上部影子图案(279和279R)可以设置在所述多个上部影子孔(254和254D)中。所述多个上部影子图案(279和279R)可以在第二方向上延伸并可以垂直于基板21的上表面。所述多个上部影子图案(279和279R)可以包括所述多个上部虚设影子图案279和所述多个上部单元影子图案279R。
所述多个下部影子孔(154和154D)的底部可以设置在比所述多个下部沟道孔(153和153D)的底部高的水平面处。所述多个下部影子图案(179和179R)的底部可以在比所述多个下部沟道图案(169和169D)的底部高的水平面处。所述多个下部影子图案(179和179R)的上表面以及下部堆叠结构(140和140A)的上表面可以基本上共平面。所述多个上部影子孔(254和254D)的底部可以设置在比所述多个上部沟道孔(253和253D)的底部高的水平面处。所述多个上部影子图案(279和279R)的底部可以在比所述多个上部沟道图案(269和269D)的底部高的水平面处。所述多个下部影子孔(154和154D)的底部可以设置在比所述多个下部互连层(143和145)中的最下层高的水平面处。所述多个上部影子孔(254和254D)的底部可以设置在比所述多个上部互连层(243和245)中的最下层高的水平面处。
类似于参照图4至图7描述的，所述多个下部影子孔(154和154D)中的每个的水平宽度可以小于所述多个下部沟道孔(153和153D)中的每个的水平宽度。所述多个上部影子孔(254和254D)中的每个的水平宽度可以小于所述多个上部沟道孔(253和253D)中的每个的水平宽度。在穿过从所述多个下部影子孔(154和154D)当中选择的至少一个以及从所述多个下部沟道孔(153和153D)当中选择的至少两个的直线上，所述多个下部影子孔(154和154D)中所选择的至少一个和所述多个下部沟道孔(153和153D)中所选择的至少两个中的相邻一个之间的间隔或距离可以与所述多个下沟道孔(153和153D)中所选择的至少两个之间的间隔或距离基本上相同。在穿过从所述多个上部影子孔(254和254D)当中选择的至少一个以及从所述多个上部沟道孔(253和253D)当中选择的至少两个的直线上，所述多个上部影子孔(254和254D)中所选择的至少一个和所述多个上部沟道孔(253和253D)中所选择的至少两个中的相邻一个之间的间隔或距离可以与所述多个上部沟道孔(253和253D)中所选择的至少两个之间的间隔或距离基本上相同。
参照图16，上部单元影子图案279R可以包括上部单元影子信息存储图案275R、上部影子沟道276和上部影子芯277。上部单元影子信息存储图案275R可以包括上部影子隧道层272、上部影子交换层273R和上部影子阻挡层274。单元沟道结构269可以包括信息存储图案265、沟道图案266和芯图案267。信息存储图案265可以包括围绕沟道图案266的外侧的隧道绝缘层262、围绕隧道绝缘层262的外侧的电荷存储层263、以及围绕电荷存储层263的外侧的阻挡层264。
参照图17，下部单元影子图案179R可以包括第一虚设图案175、第二虚设交换图案176R和第三虚设图案177。
参照图18，上部虚设影子图案279可以包括上部虚设影子信息存储图案275、上部影子沟道276和上部影子芯277。上部虚设影子信息存储图案275可以包括上部影子隧道层272、上部影子电荷存储层273和上部影子阻挡层274。虚设沟道结构269D可以包括信息存储图案265、沟道图案266和芯图案267。信息存储图案265可以包括隧道绝缘层262、电荷存储层263和阻挡层264。
参照图19，下部虚设影子图案179可以包括第一虚设图案175、第二虚设图案176和第三虚设图案177。
图20和图21是用于描述根据本发明构思的一些示例实施方式的半导体器件的布局图。图22是沿着图21的线III-III'截取的剖视图。
参照图20，多个虚设隔离沟槽83D可以设置在多个虚设隔离区域DWC中。
参照图21，多个单元隔离沟槽83可以与多个单元影子孔54完全重叠。至少一个虚设隔离沟槽83D可以与多个虚设影子孔54D完全重叠。因此，在形成所述多个单元隔离沟槽83和/或所述至少一个虚设隔离沟槽83D之后，可以从半导体器件去除所述多个单元影子孔54和/或所述多个虚设影子孔54D。在所述多个虚设隔离区域DWC中的至少一个中，可以省略虚设隔离沟槽83D。所述多个虚设影子孔54D可以保留在所述多个虚设隔离区域DWC中的其中省略虚设隔离沟槽83D的至少一个中。
参照图22，单元隔离沟槽83和隔离绝缘层85可以设置在单元隔离区域WC中。在形成单元隔离沟槽83期间，可以去除所述多个单元影子孔54(见图1)和/或所述多个单元影子图案79R(见图1)中的至少一些。
图23至图30和图33是沿着图3的线I-I'截取的剖视图，用于描述根据本发明构思的一些示例实施方式的形成半导体器件的方法，图31是详细示出图30的部分E10的放大图，图32是示出图31的主要配置的水平剖视图。
参照图23，器件隔离层23、多个晶体管25、第一绝缘层27、多个外围电路互连29、下部嵌入导电层31、中间嵌入导电层33、源极模层34、支撑板37和非有源堆叠结构40可以形成在基板21上。非有源堆叠结构40可以包括可交替且重复地堆叠的多个绝缘层41和多个模层43。非有源堆叠结构40可以对应于备用堆叠结构。
基板21可以包括半导体基板，诸如硅晶片。器件隔离层23可以包括通过浅沟槽隔离(STI)方法形成的绝缘层。器件隔离层23可以包括硅氧化物、硅氮化物、硅氮氧化物或其组合。所述多个晶体管25可以包括一个或更多个鳍式场效应晶体管(FinFET)、一个或更多个多桥沟道(MBC)晶体管、一个或更多个纳米线晶体管、一个或更多个垂直晶体管、一个或更多个凹入沟道晶体管、一个或更多个3D晶体管、一个或更多个平面晶体管、或其组合。所述多个外围电路互连29可以包括具有各种形状的水平互连和垂直互连。
第一绝缘层27可以包括硅氧化物、硅氮化物、硅氮氧化物、低K电介质、或其组合。下部嵌入导电层31可以电连接到所述多个外围电路互连29。所述多个外围电路互连29和下部嵌入导电层31可以包括金属、金属氮化物、金属氧化物、金属硅化物、多晶硅、导电碳、或其组合。中间嵌入导电层33可以包括半导体层，诸如包含N型杂质的多晶硅。
如图12所示，源极模层34可以包括可顺序地堆叠的下源极模层34A、中间源极模层34M和上源极模层34B。在一些示例实施方式中，下源极模层34A可以包括硅氧化物，中间源极模层34M可以包括硅氮化物，上源极模层34B可以包括硅氧化物。
支撑板37可以包括半导体层诸如多晶硅。非有源堆叠结构40可以形成在支撑板37上。所述多个模层43可以包括与所述多个绝缘层41的材料不同的材料。例如，所述多个模层43可以包括硅氮化物，所述多个绝缘层41可以包括硅氧化物。
参照图24，可以在非有源堆叠结构40上形成第一掩模图案51。多个单元沟道孔53和多个单元影子孔54可以使用第一掩模图案51作为蚀刻掩模来形成。所述多个单元沟道孔53和所述多个单元影子孔54可以使用各向异性蚀刻工艺形成。所述多个单元影子孔54中的每个的水平宽度可以小于所述多个单元沟道孔53中的每个的水平宽度。所述多个单元影子孔54的底部可以形成在比所述多个单元沟道孔53的底部高的水平面处。
所述多个单元沟道孔53和所述多个单元影子孔54可以延伸到非有源堆叠结构40中。在一些示例实施方式中，所述多个单元沟道孔53可以穿过(例如可以完全穿过)非有源堆叠结构40、支撑板37和源极模层34。中间嵌入导电层33可以暴露于所述多个单元沟道孔53的底部。所述多个单元影子孔54可以部分地穿过非有源堆叠结构40。从所述多个绝缘层41或所述多个模层43当中选择的一个可以暴露于所述多个单元影子孔54的底部。
再次参照图4至图7，所述多个单元影子孔54可以帮助提供对第一掩模图案51的高宽比的更均匀的控制。所述多个单元影子孔54可以用于减少工艺缺陷，诸如所述多个单元沟道孔53的弯曲和/或未开口。
参照图25，可以在所述多个单元沟道孔53中形成多个单元沟道结构69，并且可以在所述多个单元影子孔54中形成多个虚设影子图案79。所述多个单元沟道结构69中的每个可以包括信息存储图案65、沟道图案66、芯图案67和位焊盘68。如图8和图9所示，信息存储图案65可以包括隧道绝缘层62、电荷存储层63和阻挡层64。
芯图案67可以包括绝缘层诸如硅氧化物或半导体层诸如多晶硅。沟道图案66可以围绕芯图案67的外侧。沟道图案66可以包括半导体层诸如多晶硅。隧道绝缘层62可以围绕沟道图案66的外侧。隧道绝缘层62可以包括绝缘层诸如硅氧化物。电荷存储层63可以围绕隧道绝缘层62的外侧。电荷存储层63可以包括硅氮化物。阻挡层64可以围绕电荷存储层63的外侧。阻挡层64可以包括硅氧化物、金属氧化物或其组合。位焊盘68可以包括导电层，诸如多晶硅、金属、金属硅化物、金属氮化物、金属氧化物、导电碳、或其组合。
所述多个虚设影子图案79可以对应于备用影子图案。所述多个虚设影子图案79中的每个可以包括虚设影子信息存储图案75、影子沟道76、影子芯77和焊盘78。如图10和图11所示，虚设影子信息存储图案75可以包括围绕影子沟道76的外侧的影子隧道层72、围绕影子隧道层72的外侧的影子电荷存储层73、以及围绕影子电荷存储层73的外侧的影子阻挡层74。
影子隧道层72、影子电荷存储层73、影子阻挡层74、影子沟道76、影子芯77和焊盘78中的每个可以包括与隧道绝缘层62、电荷存储层63、阻挡层64、沟道图案66、芯图案67和位焊盘68中的对应一个同时形成的相同材料。
所述多个单元沟道结构69和所述多个虚设影子图案79可以使用多个薄膜形成工艺和至少一个平坦化工艺来形成。所述至少一个平坦化工艺可以包括化学机械抛光(CMP)工艺、回蚀刻工艺或其组合。非有源堆叠结构40的上表面、所述多个单元沟道结构69的上表面和所述多个虚设影子图案79的上表面可以暴露在基本上相同的表面上。
参照图26，可以在非有源堆叠结构40、所述多个单元沟道结构69和所述多个虚设影子图案79上形成第三绝缘层81。单元隔离沟槽83可以形成在单元隔离区域WC中。单元隔离沟槽83可以垂直地穿过第三绝缘层81、非有源堆叠结构40和支撑板37。源极模层34可以暴露于单元隔离沟槽83的底部。单元隔离沟槽83可以垂直地穿过所述多个单元影子孔54和所述多个虚设影子图案79中的一些的至少一部分。所述多个虚设影子图案79的剩余部分可以暴露于单元隔离沟槽83的侧壁。
参照图27，可以在单元隔离沟槽83的侧壁上形成牺牲间隔物84。牺牲间隔物84可以使用薄膜形成工艺和各向异性蚀刻工艺来形成。牺牲间隔物84可以包括相对于源极模层34、所述多个绝缘层41和所述多个模层43具有蚀刻选择性的材料。例如，牺牲间隔物84可以包括多晶硅。
参照图28，可以去除源极模层34，并且可以在支撑板37下面形成底切区域34UC。
参照图29，可以在底切区域34UC中形成替代导电线35。可以去除牺牲间隔物84，使得所述多个绝缘层41、所述多个模层43和所述多个虚设影子图案79中的部分可以暴露于单元隔离沟槽83的侧壁。替代导电线35可以包括金属、金属氮化物、金属氧化物、金属硅化物、多晶硅、导电碳、或其组合。在一示例实施方式中，替代导电线35可以包括半导体层，诸如包含N型杂质的多晶硅。
参照图30，多个间隙区域43G可以通过去除所述多个模层43来形成。
参照图31和图32，在去除所述多个模层43的同时，可以去除所述多个虚设影子图案79中的影子电荷存储层73，从而可以形成窄间隙73G。
参照图33，可以在所述多个间隙区域43G中形成多个电极层45。所述多个绝缘层41和所述多个电极层45可以构成有源堆叠结构40A。所述多个电极层45可以包括金属、金属氮化物、金属氧化物、金属硅化物、多晶硅、导电碳、或其组合。
当形成所述多个电极层45时，影子交换层73R可以形成在窄间隙73G中，如图8和图9所示。影子隧道层72、影子交换层73R和影子阻挡层74可以构成单元影子信息存储图案75R。单元影子信息存储图案75R、影子沟道76、影子芯77和焊盘78可以构成单元影子图案79R。
影子交换层73R可以包括与电荷存储层63的材料不同的材料。影子交换层73R可以包括与所述多个电极层45相同的材料。影子交换层73R可以包括W、Ti、TiN、Ta、TaN、AlO、SiN、SiON或其组合。例如，影子交换层73R可以包括W层。影子交换层73R可以包括W层和TiN层。影子交换层73R可以包括AlO层。影子交换层73R可以包括AlO层和SiN层。
再次参照图1，可以形成填充单元隔离沟槽83的内部的隔离绝缘层85。第三绝缘层81和隔离绝缘层85中的每个可以包括绝缘材料诸如硅氧化物。
再次参照图1和图2，当图1中示出的部件形成在第一区域CE中时，图2中示出的部件可以形成在第二区域DM中。
图34至图39是沿着图3的线I-I'截取的剖视图，用于描述根据本发明构思的一些示例实施方式的形成半导体器件的方法。
参照图34，器件隔离层23、多个晶体管25、第一绝缘层27、多个外围电路互连29、下部嵌入导电层31、中间嵌入导电层33，源极模层34、支撑板37、下部非有源堆叠结构140、多个下部单元沟道孔153、多个下部单元影子孔154、多个下部牺牲沟道结构169以及多个下部虚设影子图案179可以形成在基板21上。下部非有源堆叠结构140可以包括交替且重复地堆叠的多个下部绝缘层141和多个下部模层143。下部非有源堆叠结构140可以对应于备用堆叠结构。
所述多个下部牺牲沟道结构169中的每个可以包括第一牺牲层165、第二牺牲层166和第三牺牲层167。在一示例实施方式中，第一牺牲层165可以包括硅氧化物。第二牺牲层166可以包括硅氮化物。第三牺牲层167可以包括多晶硅。所述多个下部虚设影子图案179中的每个可以包括第一虚设图案175、第二虚设图案176和第三虚设图案177。第二虚设图案176可以围绕第三虚设图案177的外侧。第一虚设图案175可以围绕第二虚设图案176的外侧。第一虚设图案175、第二虚设图案176和第三虚设图案177中的每个可以包括与第一牺牲层165、第二牺牲层166和第三牺牲层167中的相应一个同时形成的相同材料。
所述多个下部单元影子孔154的底部可以形成在比所述多个下部单元沟道孔153的底部高的水平面处。下部非有源堆叠结构140的上表面、所述多个下部牺牲沟道结构169的上表面和所述多个下部虚设影子图案179的上表面可以暴露在基本上相同的表面上。
参照图35，上部非有源堆叠结构240可以形成在下部非有源堆叠结构140、所述多个下部牺牲沟道结构169和所述多个下部虚设影子图案179上。上部非有源堆叠结构240可以包括交替且重复地堆叠的多个上部绝缘层241和多个上部模层243。上部非有源堆叠结构240可以对应于备用堆叠结构。
第二掩模图案251可以形成在上部非有源堆叠结构240上。多个上部单元沟道孔253和多个上部单元影子孔254可以使用第二掩模图案251作为蚀刻掩模来形成。所述多个上部单元影子孔254中的每个的水平宽度可以小于所述多个上部单元沟道孔253中的每个的水平宽度。所述多个上部单元影子孔254的底部可以形成在比所述多个上部单元沟道孔253的底部高的水平面处。
在一示例实施方式中，所述多个上部单元沟道孔253可以穿过(例如可以完全穿过)上部非有源堆叠结构240，以与所述多个下部单元沟道孔153连通。第三牺牲层167可以暴露于所述多个上部单元沟道孔253的底部。所述多个上部单元影子孔254可以部分地穿过上部非有源堆叠结构240。从所述多个上部绝缘层241或者所述多个上部模层243当中选择的一个可以暴露于所述多个上部单元影子孔254的底部。
参照图36，可以去除所述多个下部牺牲沟道结构169。多个单元沟道结构269可以形成在所述多个上部单元沟道孔253和所述多个下部单元沟道孔153中。多个上部虚设影子图案279可以形成在所述多个上部单元影子孔254中。
所述多个单元沟道结构269中的每个可以包括信息存储图案265、沟道图案266、芯图案267和位焊盘268。所述多个上部虚设影子图案279中的每个可以包括上部虚设影子信息存储图案275、上部影子沟道276、上部影子芯277和上部焊盘278。上部虚设影子信息存储图案275、上部影子沟道276、上部影子芯277和上部焊盘278中的每个可以包括与信息存储图案265、沟道图案266、芯图案267和位焊盘268中的相应一个同时形成的相同材料。上部非有源堆叠结构240的上表面、所述多个单元沟道结构269的上表面和所述多个上部虚设影子图案279的上表面可以暴露在基本上相同的表面上。
参照图37，第三绝缘层281可以形成在上部非有源堆叠结构240、所述多个单元沟道结构269和所述多个上部虚设影子图案279上。单元隔离沟槽283可以形成在单元隔离区域WC中。单元隔离沟槽283可以垂直地穿过第三绝缘层281、上部非有源堆叠结构240、下部非有源堆叠结构140和支撑板37。可以去除源极模层34并且可以形成替代导电线35。单元隔离沟槽283可以垂直地穿过所述多个下部单元影子孔154、所述多个下部虚设影子图案179、所述多个上部单元影子孔254和所述多个上部虚设影子图案279中的每个的至少一部分。所述多个下部虚设影子图案179的一部分和所述多个上部虚设影子图案279的一部分可以暴露于单元隔离沟槽283的侧壁。
参照图38，多个下部间隙区域143G和多个上部间隙区域243G可以通过去除所述多个下部模层143和所述多个上部模层243来形成。
参照图39，多个下部电极层145和多个上部电极层245可以形成在所述多个下部间隙区域143G和所述多个上部间隙区域243G中。所述多个下部绝缘层141和所述多个下部电极层145可以构成下部有源堆叠结构140A。所述多个上部绝缘层241和所述多个上部电极层245可以构成上部有源堆叠结构240A。
当形成所述多个下部电极层145和所述多个上部电极层245时，可以去除上部影子电荷存储层273并且可以形成上部影子交换层273R，如图16所示。上部影子隧道层272、上部影子交换层273R和上部影子阻挡层274可以构成上部单元影子信息存储图案275R。上部单元影子信息存储图案275R、上部影子沟道276和上部影子芯277可以构成上部单元影子图案279R。
当形成所述多个下部电极层145和所述多个上部电极层245时，可以去除第二虚设图案176并且可以形成第二虚设交换图案176R，如图17所示。第一虚设图案175、第二虚设交换图案176R和第三虚设图案177可以构成下部单元影子图案179R。
再次参照图14，可以形成填充单元隔离沟槽283的内部的隔离绝缘层285。
再次参照图14和图15，当图14所示的部件形成在第一区域CE中，图15所示的部件可以形成在第二区域DM中。换句话说，形成在第一区域CE中的部件可以与形成在第二区域DM中的部件同时形成。
根据这里提供的本发明构思的示例实施方式，可以在隔离区域中提供多个影子孔。所述多个影子孔可以用于为掩模图案的高宽比提供更大的均匀性。所述多个影子孔还可以用于减少工艺缺陷诸如多个单元沟道孔的弯曲和/或未开口。因此，本公开的方面可以提供具有提高的批量生产效率和提高的集成的半导体器件，这会是有利的。
尽管已经参照附图描述了本公开的各方面，但是本领域技术人员应当理解，在不脱离本发明构思的范围且不改变其本质特征的情况下，可以进行各种修改。因此，上述实施方式仅以描述性的含义来提供，而不是为了限制的目的。
本申请要求于2018年12月11日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2018-0158743号的优先权的权益，其公开内容通过引用整体地结合于此。

Claims (25)

1.一种半导体器件，包括：
基板；
堆叠结构，包括交替地堆叠在所述基板上的多个绝缘层和多个互连层；
隔离区域，在第一方向上与所述堆叠结构交叉；
多个第一沟道结构，在垂直于所述第一方向的第二方向上延伸到所述堆叠结构中；以及
多个第一图案，在所述隔离区域中并在所述第二方向上延伸到所述堆叠结构中，
其中所述多个第一图案的底部比所述多个第一沟道结构的底部在所述第二方向上更远离所述基板的上表面。
2.根据权利要求1所述的半导体器件，其中所述多个第一图案的所述底部比所述多个互连层中的最下层在所述第二方向上更远离所述基板的所述上表面。
3.根据权利要求1所述的半导体器件，其中所述多个第一图案中的每个的水平宽度小于所述多个第一沟道结构中的每个的水平宽度。
4.根据权利要求1所述的半导体器件，其中延伸到所述堆叠结构中的所述多个第一沟道结构的每个具有第一截面形状，并且延伸到所述堆叠结构中的所述多个第一图案的每个具有不同于所述第一截面形状的第二截面形状。
5.根据权利要求1所述的半导体器件，还包括：
隔离沟槽，在所述隔离区域中并延伸穿过所述堆叠结构，其中所述第一图案中的至少一些与所述隔离沟槽邻接；和
在所述隔离沟槽中的隔离绝缘层。
6.一种半导体器件，包括：
基板，具有第一区域和与所述第一区域相邻的第二区域；
第一堆叠结构，其中多个绝缘层和多个虚设层交替地堆叠在所述基板上的所述第二区域中；
虚设隔离区域，在第一方向上与所述第一堆叠结构交叉；
多个虚设沟道结构，在垂直于所述第一方向的第二方向上延伸到所述第一堆叠结构中；以及
多个虚设图案，在所述虚设隔离区域中并在所述第二方向上延伸到所述第一堆叠结构中，
其中所述多个虚设图案的底部比所述多个虚设沟道结构的底部在所述第二方向上更远离所述基板的上表面。
7.根据权利要求6所述的半导体器件，其中所述多个虚设图案的所述底部比所述多个虚设层中的最下层更远离所述基板的所述上表面。
8.根据权利要求6所述的半导体器件，其中所述多个虚设图案中的每个的水平宽度小于所述多个虚设沟道结构中的每个的水平宽度。
9.根据权利要求6所述的半导体器件，其中所述多个虚设沟道结构中的彼此相邻的两个虚设沟道结构以第一距离间隔开，并且其中所述多个虚设图案中的与所述两个虚设沟道结构中的一个相邻的一个虚设图案与所述两个虚设沟道结构中的相邻的一个虚设沟道结构间隔开所述第一距离。
10.根据权利要求6所述的半导体器件，还包括：
第二堆叠结构，其中多个绝缘层和多个电极层在所述第一区域中交替地堆叠在所述基板上；
单元隔离区域，在所述第一方向上与所述第二堆叠结构交叉；以及
多个单元沟道结构，在所述第二方向上延伸到所述第二堆叠结构中。
11.根据权利要求10所述的半导体器件，还包括：
多个单元图案，在所述第二方向上延伸到所述第二堆叠结构中，
其中所述多个单元图案的底部比所述多个单元沟道结构的底部在所述第二方向上更远离所述基板的所述上表面。
12.根据权利要求11所述的半导体器件，还包括：
单元隔离沟槽，在所述单元隔离区域中并穿过所述第二堆叠结构；和
在所述单元隔离沟槽中的隔离绝缘层，
其中所述单元隔离沟槽穿过所述多个单元图案。
13.根据权利要求12所述的半导体器件，其中所述多个单元沟道结构和所述多个虚设沟道结构中的每个包括：
沟道图案；和
围绕所述沟道图案的外侧的信息存储图案，
其中所述信息存储图案包括：
围绕所述沟道图案的外侧的隧道绝缘层，
围绕所述隧道绝缘层的外侧的电荷存储层，以及
围绕所述电荷存储层的外侧的阻挡层。
14.根据权利要求13所述的半导体器件，其中所述多个虚设图案中的每个包括：
虚设沟道图案；和
围绕所述虚设沟道图案的外侧的虚设信息存储图案，
其中所述虚设信息存储图案包括：
围绕所述虚设沟道图案的外侧的虚设隧道层，
围绕所述虚设隧道层的外侧的虚设电荷存储层，和
围绕所述虚设电荷存储层的外侧的虚设阻挡层，并且
其中所述虚设图案的所述虚设沟道图案、所述虚设隧道层、所述虚设电荷存储层和所述虚设阻挡层中的每个包括与所述虚设沟道结构的所述沟道图案、所述隧道绝缘层、所述电荷存储层和所述阻挡层中的相应一个相同的材料。
15.根据权利要求13所述的半导体器件，其中所述多个单元图案中的每个包括：
沟道；和
单元信息存储图案，在所述沟道和所述第二堆叠结构之间，
其中所述单元信息存储图案包括：
在所述沟道和所述第二堆叠结构之间的隧道层，
在所述隧道层和所述第二堆叠结构之间的交换层，和
在所述交换层和所述第二堆叠结构之间的阻挡层，并且
其中所述单元图案的所述沟道、所述隧道层和所述阻挡层中的每个包括与所述单元沟道结构的所述沟道图案、所述隧道绝缘层和所述阻挡层中的相应一个相同的材料。
16.根据权利要求15所述的半导体器件，其中所述单元图案的所述交换层包括与所述单元沟道结构的所述电荷存储层的材料不同的材料。
17.根据权利要求15所述的半导体器件，其中所述单元图案的所述交换层包括与所述多个电极层相同的材料。
18.根据权利要求15所述的半导体器件，其中所述交换层包括W、Ti、TiN、Ta、TaN、AlO、SiN、SiON或其组合。
19.一种半导体器件，包括：
基板；
下部堆叠结构，其中多个下部绝缘层和多个下部互连层交替地堆叠在所述基板上；
上部堆叠结构，其中多个上部绝缘层和多个上部互连层交替地堆叠在所述下部堆叠结构上；
多个沟道结构，在垂直于所述基板的上表面的第二方向上延伸穿过所述上部堆叠结构并延伸到所述下部堆叠结构中；
隔离区域，在垂直于所述第二方向的第一方向上与所述上部堆叠结构和所述下部堆叠结构交叉；
多个下部图案，在所述隔离区域中并延伸到所述下部堆叠结构中；以及
多个上部图案，在所述隔离区域中并延伸到所述上部堆叠结构中，
其中所述多个下部图案的底部比所述多个沟道结构的底部在所述第二方向上更远离所述基板的所述上表面。
20.根据权利要求19所述的半导体器件，其中所述多个下部图案的上表面和所述下部堆叠结构的上表面共平面。
21.根据权利要求19所述的半导体器件，其中所述多个上部图案部分地延伸穿过所述上部堆叠结构。
22.根据权利要求19所述的半导体器件，其中：
所述多个下部图案的所述底部比所述多个下部互连层中的最下层在所述第二方向上更远离所述基板的所述上表面，并且
所述多个上部图案的底部比所述多个上部互连层中的最下层在所述第二方向上更远离所述基板的所述上表面。
23.根据权利要求19所述的半导体器件，其中所述多个下部图案中的每个的水平宽度小于所述多个沟道结构中的每个的水平宽度。
24.根据权利要求19所述的半导体器件，其中所述多个上部图案中的每个的水平宽度小于所述多个沟道结构中的每个的水平宽度。
25.根据权利要求19所述的半导体器件，还包括：
隔离沟槽，在所述隔离区域中并延伸穿过所述上部堆叠结构和所述下部堆叠结构，其中所述上部图案和所述下部图案中的至少一些与所述隔离沟槽邻接；和
在所述隔离沟槽中的隔离绝缘层。
CN201910728227.0A 2018-12-11 2019-08-08 包括沟道结构的半导体器件 Active CN111312716B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180158743A KR102460073B1 (ko) 2018-12-11 2018-12-11 채널 홀을 갖는 반도체 소자
KR10-2018-0158743 2018-12-11

Publications (2)

Publication Number Publication Date
CN111312716A true CN111312716A (zh) 2020-06-19
CN111312716B CN111312716B (zh) 2024-04-16

Family

ID=70972202

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910728227.0A Active CN111312716B (zh) 2018-12-11 2019-08-08 包括沟道结构的半导体器件

Country Status (4)

Country Link
US (1) US10930664B2 (zh)
JP (1) JP2020096165A (zh)
KR (1) KR102460073B1 (zh)
CN (1) CN111312716B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114121995A (zh) * 2020-08-31 2022-03-01 美光科技公司 包含突出到上部导柱部分中的隔离结构的微电子装置以及相关方法和系统

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220037282A (ko) 2020-09-17 2022-03-24 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
TWI759092B (zh) * 2021-02-01 2022-03-21 鴻海精密工業股份有限公司 半導體裝置及半導體裝置製造方法
JP2022138934A (ja) 2021-03-11 2022-09-26 メルク パテント ゲゼルシャフト ミット ベシュレンクテル ハフツング 基板表面処理液、これを用いる洗浄された基板の製造方法およびデバイスの製造方法
US20220336484A1 (en) * 2021-04-16 2022-10-20 Sandisk Technologies Llc Three-dimensional memory device with isolated source strips and method of making the same
US11545226B1 (en) * 2021-06-23 2023-01-03 Sandisk Technologies Llc Systems and methods for compensating for erase speed variations due to semi-circle SGD

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1913132A (zh) * 2005-08-09 2007-02-14 三星电子株式会社 非易失性半导体集成电路器件及其制造方法
CN105047668A (zh) * 2014-05-02 2015-11-11 三星电子株式会社 半导体存储器装置及其制造方法
CN107665895A (zh) * 2016-07-27 2018-02-06 三星电子株式会社 垂直存储器件及其制造方法
CN108735754A (zh) * 2017-04-24 2018-11-02 三星电子株式会社 半导体器件

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102044823B1 (ko) 2013-02-25 2019-11-15 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102078597B1 (ko) * 2013-06-27 2020-04-08 삼성전자주식회사 반도체 장치
KR102128465B1 (ko) * 2014-01-03 2020-07-09 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR20150116995A (ko) 2014-04-09 2015-10-19 삼성전자주식회사 수직형 메모리 장치
KR102171263B1 (ko) * 2014-08-21 2020-10-28 삼성전자 주식회사 제어된 다결정 반도체 박막을 포함하는 집적회로 소자 및 그 제조 방법
KR102244219B1 (ko) * 2014-09-29 2021-04-27 삼성전자주식회사 메모리 장치 및 그 제조 방법
KR20160106972A (ko) 2015-03-03 2016-09-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9508730B2 (en) * 2015-03-11 2016-11-29 SK Hynix Inc. Semiconductor device and manufacturing method thereof
KR102282139B1 (ko) * 2015-05-12 2021-07-28 삼성전자주식회사 반도체 장치
KR20160137103A (ko) 2015-05-22 2016-11-30 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
JP6495838B2 (ja) * 2016-01-27 2019-04-03 東芝メモリ株式会社 半導体記憶装置及びその製造方法
KR102551350B1 (ko) * 2016-01-28 2023-07-04 삼성전자 주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
KR102604053B1 (ko) * 2016-05-09 2023-11-20 삼성전자주식회사 수직형 메모리 장치
KR102618562B1 (ko) * 2016-05-16 2023-12-27 삼성전자주식회사 반도체 칩 및 그 제조 방법
KR102626838B1 (ko) * 2016-06-20 2024-01-18 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
KR102607749B1 (ko) * 2016-08-02 2023-11-29 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치
KR102620596B1 (ko) * 2016-08-22 2024-01-04 삼성전자주식회사 반도체 장치
KR102629454B1 (ko) 2016-08-22 2024-01-26 에스케이하이닉스 주식회사 반도체 메모리 장치
JP2018157106A (ja) * 2017-03-17 2018-10-04 東芝メモリ株式会社 記憶装置および容量素子
KR102380824B1 (ko) * 2017-12-04 2022-03-31 삼성전자주식회사 반도체 소자
KR102630926B1 (ko) 2018-01-26 2024-01-30 삼성전자주식회사 3차원 반도체 메모리 소자
KR102593706B1 (ko) * 2018-07-12 2023-10-25 삼성전자주식회사 부분적으로 확대된 채널 홀을 갖는 반도체 소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1913132A (zh) * 2005-08-09 2007-02-14 三星电子株式会社 非易失性半导体集成电路器件及其制造方法
CN105047668A (zh) * 2014-05-02 2015-11-11 三星电子株式会社 半导体存储器装置及其制造方法
CN107665895A (zh) * 2016-07-27 2018-02-06 三星电子株式会社 垂直存储器件及其制造方法
CN108735754A (zh) * 2017-04-24 2018-11-02 三星电子株式会社 半导体器件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114121995A (zh) * 2020-08-31 2022-03-01 美光科技公司 包含突出到上部导柱部分中的隔离结构的微电子装置以及相关方法和系统
US11800717B2 (en) 2020-08-31 2023-10-24 Micron Technology, Inc. Microelectronic devices including isolation structures protruding into upper pillar portions, and related methods and systems

Also Published As

Publication number Publication date
US10930664B2 (en) 2021-02-23
US20200185402A1 (en) 2020-06-11
JP2020096165A (ja) 2020-06-18
KR102460073B1 (ko) 2022-10-28
CN111312716B (zh) 2024-04-16
KR20200071241A (ko) 2020-06-19

Similar Documents

Publication Publication Date Title
CN111312716B (zh) 包括沟道结构的半导体器件
US10685975B2 (en) Vertical memory device and method of fabrication the same
US11393755B2 (en) Three-dimensional semiconductor memory devices
US10134672B2 (en) Semiconductor memory device having a stepped structure and contact wirings formed thereon
KR102343847B1 (ko) 3차원 반도체 메모리 장치
US9515023B2 (en) Multilevel contact to a 3D memory array and method of making thereof
CN110518015B (zh) 包括支撑物的3d半导体器件及其形成方法
CN111312715B (zh) 包括接触虚设沟道结构的接触结构的半导体器件
US10177160B2 (en) Semiconductor device and method of fabricating the same
KR101868047B1 (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR102074982B1 (ko) 비휘발성 메모리 장치 및 그 제조 방법
EP1696491A1 (en) Non volatile memory and fabrication method thereof
EP3449501B1 (en) Reduced size split gate non-volatile flash memory cell and method of making same
KR20130045047A (ko) 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US11056502B2 (en) Semiconductor device including multi-stack structure
US9455271B1 (en) Semiconductor memory device and method of manufacturing semiconductor memory device and method of layouting auxiliary pattern
US9853052B1 (en) Semiconductor device and method for manufacturing same
US20150263023A1 (en) Nonvolatile semiconductor storage device and method of manufacturing the same
JP4864756B2 (ja) Ｎａｎｄ型不揮発性半導体記憶装置
JP2006093230A (ja) 不揮発性半導体記憶装置
JP2014222731A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2013183138A (ja) 半導体装置およびその製造方法
JP2008283134A (ja) 半導体記憶装置及びその製造方法
US20150263018A1 (en) Semiconductor device and method of manufacturing the same
KR100890400B1 (ko) 도전성 구조물 및 그 형성 방법, 이를 포함하는 비휘발성메모리 소자 및 그 제조 방법.

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant