CN108122925A - 三维半导体存储器件 - Google Patents

三维半导体存储器件 Download PDF

Info

Publication number
CN108122925A
CN108122925A CN201711234274.7A CN201711234274A CN108122925A CN 108122925 A CN108122925 A CN 108122925A CN 201711234274 A CN201711234274 A CN 201711234274A CN 108122925 A CN108122925 A CN 108122925A
Authority
CN
China
Prior art keywords
channel structure
electrode
layer
pattern
pseudo
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201711234274.7A
Other languages
English (en)
Inventor
崔茂林
李奉镕
林濬熙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020160160747A external-priority patent/KR102679021B1/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN108122925A publication Critical patent/CN108122925A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

公开了一种三维半导体存储器件。该三维半导体存储器件包括：公共源极区域、在公共源极区域之间的电极结构、穿透电极结构的第一沟道结构以及在第一沟道结构之间并穿透电极结构的第二沟道结构。所述电极结构包括垂直堆叠在衬底上的电极。所述第一沟道结构包括第一半导体图案和第一垂直绝缘层。所述第二沟道结构包括围绕第二半导体图案的第二垂直绝缘层。所述第二垂直绝缘层的底面低于第一垂直绝缘层的底面。

Description

三维半导体存储器件
相关申请的交叉引用
本申请要求2016年11月29日提交的题为“三维半导体存储器件”的韩国专利申请No.10-2016-0160747的优先权，其全部内容通过引用合并于此。
技术领域
本文描述的一个或多个实施例涉及一种三维半导体存储器件。
背景技术
为了满足性能和成本要求，正尝试增加半导体器件的集成度。二维(或平面)半导体器件的集成度主要基于其单位存储单元所占据的面积。因此，这种器件中精细图案的尺寸是一因素。然而，需要非常昂贵加工设备来产生精细图案。近来，已经提出了具有三维布置的存储单元的半导体存储器件。
发明内容
根据一个或多个实施例，三维半导体存储器件包括：公共源极区域，在衬底中彼此间隔开并沿第一方向延伸；电极结构，位于彼此相邻的公共源极区域之间并沿第一方向延伸，所述电极结构包括垂直堆叠在所述衬底上的电极；第一沟道结构，穿透所述电极结构并包括第一半导体图案和第一垂直绝缘层；以及第二沟道结构，位于彼此相邻的第一沟道结构之间并穿透所述电极结构，所述第二沟道结构包括第二半导体图案和第二垂直绝缘层，其中所述第二垂直绝缘层围绕所述第二半导体图案并在所述衬底和所述第二半导体图案的底面之间延伸，且其中所述第二垂直绝缘层的底面低于所述第一垂直绝缘层的底面。
根据一个或多个其他实施例，三维半导体存储器件包括：第一杂质层，在第一方向上延伸并彼此间隔开，所述第一杂质层包括第一杂质；第二杂质层，沿第一方向在彼此相邻的第一杂质层之间延伸，第二杂质层包括与第一杂质不同的第二杂质；电极结构，位于彼此相邻的第一杂质层之间并覆盖所述第二杂质层，所述电极结构包括垂直堆叠在衬底上的多个电极；第一沟道结构，位于第一杂质层之间的衬底上，并穿透所述电极结构；以及第二沟道结构，位于第二杂质层上并穿透所述电极结构。
根据一个或多个其他实施例，提供了一种三维半导体存储器件，包括：公共源极区域，在衬底中彼此间隔开并沿第一方向延伸；电极结构，位于衬底上彼此相邻的公共源极区域之间，并包括垂直堆叠在衬底上的电极；第一沟道结构，穿透所述电极结构并与所述衬底电连接；以及第二沟道结构，位于彼此相邻的第一沟道结构之间，并穿透所述电极结构且与所述衬底电分离。
根据一个或多个其他实施例，三维半导体存储器件包括：公共源极区域；垂直堆叠电极，位于所述公共源极区域之间；第一沟道结构，与垂直堆叠的电极相邻，第一沟道结构中的每一个包括第一半导体图案和第一垂直绝缘层；以及第二沟道结构，位于第一沟道结构的相邻第一沟道结构之间，第二沟道结构中的每一个包括围绕第二半导体图案的第二垂直绝缘层，所述第二垂直绝缘层的底面低于第一垂直绝缘层的底面。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，在附图中：
图1示出了三维半导体存储器件的实施例；
图2示出了三维半导体存储器件的单元阵列的实施例的平面图；
图3和4示出了沿图2中的截面线I-I′和II-II′的视图；
图5A至5D示出了图3的截面A的放大视图实施例；
图6至17示出了用于制造三维半导体存储器件的方法的实施例中的阶段，其中，图10、12和14分别是图9、11和13中的截面B的放大视图实施例。
图18示出了三维半导体存储器件的另一实施例；
图19、21和23示出了沿图18中的截面线III-III’的视图；
图20、22和24分别示出了图19、21和23中的截面B的实施例；
图25A至29A示出了在用于制造三维半导体存储器件的方法的另一实施例中的阶段；
图25B至29B分别示出了沿图25A至29A中的截面线IV-IV′的视图，与用于制造三维半导体存储器件的方法的另一实施例中的阶段相对应；以及
图30示出了图29B中截面C的放大视图实施例。
具体实施方式
图1示出了三维半导体存储器件的电路图的实施例。参考图1，三维半导体存储器件的单元阵列可以包括公共源极线CSL、多个位线BL以及在公共源极线CSL和位线BL之间的多个单元串CSTR。
位线BL可以被布置为二维图案，且多个单元串CSTR可以与每个位线BL并联连接。单元串CSTR可以共同连接到公共源极线CSL。例如，多个单元串CSTR可以在多个位线BL和一个公共源极线CSL之间。在一个实施例中，可以提供多个公共源极线CSL并且二维布置所述多个公共源极线CSL。可以向公共源极线CSL提供相同的电压，或可以彼此独立地电控制公共源极线CSL。
每个单元串CSTR可以包括与公共源极线CSL相耦接的接地选择晶体管GST，与位线BL相耦接的串选择晶体管SST以及在接地选择晶体管GST和串选择晶体管SST之间的多个存储单元晶体管MCT。接地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以串联连接。
公共源极线CSL可以共同连接到接地选择晶体管GST的源极。此外，在公共源极线CSL和位线BL之间的接地选择线GSL、多个字线WL0至WL3以及多个串选择线SSL可以分别用作接地选择晶体管GST、存储器单元晶体管MCT和串选择晶体管SST的栅电极。每个存储单元晶体管MCT可以包括数据存储元件。
图2示出了单元阵列的平面图实施例，其中所述单元阵列例如可以包括在图1的三维半导体存储器件中。图3和4分别示出了沿图2的线I-I′和II-II′截取的横截面视图。图5A至5D是图3的截面A的放大视图实施例。
参考图2、3和4所示，衬底10可以包括沿第一方向D1延伸并沿第二方向D2彼此间隔开的多个公共源极区域CSR。衬底10可以由具有半导体特性的材料(例如，硅晶片)、绝缘材料(例如玻璃)、用绝缘材料覆盖的半导体或导体制成。例如，衬底10可以是具有第一导电类型的硅晶片。
公共源极区域CSR可以是在衬底10中掺杂杂质的区域。例如，可以通过用第二导电类型杂质(例如，诸如砷(As)或磷光体(P)等N型杂质)注入第一导电类型衬底10，来形成公共源极区域CSR。
伪杂质层DIL可以位于彼此相邻的公共源极区域CSR之间。伪杂质层DIL可以沿第一方向D1平行于公共源极区域CSR延伸。伪杂质层DIL可以是通过用诸如碳(C)、氮(N)或氟(F)等杂质注入衬底10而形成的杂质区域。
第一电极结构ST1和第二电极结构ST2可以在衬底上平行于第一方向D1延伸并且沿第二方向D2彼此间隔开。第一电极结构ST1和第二电极结构ST2中的每一个可以包括垂直堆叠的多个电极EL以及第一串选择电极SEL1和第二串选择电极SEL2，其中所述第一串选择电极SEL1和第二串选择电极SEL2在所述电极EL的最上面的一个电极上彼此水平间隔开。缓冲绝缘层11可以位于衬底10和电极EL中的最下面的一个电极之间。第一串选择电极SEL1和第二串选择电极SEL2可以通过分离绝缘图案35彼此线性分离，其中所述分离绝缘图案35在第一选择电极SEL1和第二选择电极SEL2之间沿第一方向D1延伸。
第一电极结构ST1和第二电极结构ST2还可以包括彼此垂直相邻的电极EL之间的绝缘层ILD。绝缘层ILD的厚度可以是不同的，例如，取决于半导体存储器件的特性。例如，绝缘层ILD可以具有基本上相同的厚度，或者绝缘层ILD中的一个或多个可以比其它绝缘层ILD厚。在一些实施例中，绝缘层ILD可以包括氧化硅层或低k介质层。
在一些实施例中，电极结构ST1和ST2中的每一个可以在彼此相邻的公共源极区域CSR之间。例如，每个公共源极区域CSR可以位于衬底10中第一电极结构ST1和第二电极结构ST2之间，并且可以沿第一方向D1平行于第一电极结构ST1和第二电极结构ST2延伸。在一些实施例中，伪杂质层DIL可以在衬底10上被第一电极结构ST1和第二电极结构ST2覆盖。
第一电极结构ST1和第二电极结构ST2中的每一个可以被多个第一至第四沟道结构VS1、VS2、VS3和VS4以及伪沟道结构DVS穿透。导电焊盘PAD可以在第一至第四沟道结构VS1至VS4以及伪沟道结构DVS中的每一个的顶端。导电焊盘PAD可以是掺杂杂质的区域，或者可以包括导电材料。
例如，第一至第四沟道结构VS1至VS4可以穿透第一串选择电极SEL1和第二串选择电极SEL2中的每一个。第一至第四沟道结构VS1至VS4可以顺序地与公共源极区域CSR间隔开一水平距离(例如，在第二方向D2上的距离)，所述水平距离按照上述顺序增加。第一沟道结构VS1可以沿着第一方向D1在第一列上第二沟道结构VS2可以沿着第一方向D1在第二列上。第三沟道结构VS3可以沿着第一方向D1在第三列上。第四沟道结构VS4可以沿着第一方向D1在第四列上。第一沟道结构VS1和第三沟道结构VS3可以相对于第二沟道结构VS2和第四沟道结构VS4沿倾斜方向布置。穿过第一串选择电极SEL1和第二串选择电极SEL2的第一至第四沟道结构VS1至VS4可以布置成在分离绝缘图案35(或沿第一方向D1布置的伪沟道结构DVS)两端具有镜像对称性。
第一至第四沟道结构VS1至VS4可以穿透第一电极结构ST1和第二电极结构ST2并接触衬底10。第一至第四沟道结构VS1至VS4中的每一个可以包括垂直沟道图案VC和围绕垂直沟道图案VC的第一垂直绝缘图案VP。垂直沟道图案VC可以电连接到衬底10中具有第一导电类型的阱杂质层。第一至第四沟道结构VS1至VS4的垂直沟道图案VC可以是中空管状或具有封闭底端的通心形状。在一个实施例中，第一至第四沟道结构VS1至VS4可以具有圆柱形的垂直沟道图案VC。
伪沟道结构DVS可以穿透第一电极结构ST1和第二电极结构ST2，并接触衬底10中的伪杂质层DIL。伪沟道结构DVS可以在伪杂质层DIL上，且可以在第一串选择电极SEL1和第二串选择电极SEL2之间垂直延伸。
在平面图中，伪沟道结构DVS可以沿着第一方向D1彼此间隔开。伪沟道结构DVS可以与公共源极区域CSR间隔开第一水平距离。第一至第四沟道结构VS1至VS4可以与公共源极区域CSR间隔开对应水平距离，该水平距离小于第一水平距离。伪沟道结构DVS的下宽度可以与第一至第四沟道结构VS1至VS4基本相同，且其上宽度与第一至第四沟道结构VS1至VS4基本相同。
伪沟道结构DVS中的每一个可以包括伪垂直沟道图案DVS和围绕伪垂直沟道图案DVS的第二垂直绝缘图案DVP。伪垂直沟道图案DVS可以包括与垂直沟道图案VC相同的材料。第二垂直绝缘图案DVP可以在伪杂质层DIL和伪垂直沟道图案DVC的底面之间。在该配置中，伪垂直沟道图案DVC可以与衬底10电分离或电绝缘。因此，即使当在三维半导体存储器件的重复操作期间在第二垂直绝缘图案DVP处发生介质击穿时，或当在制作工艺期间在第二垂直绝缘图案DVP上存在缺陷时，也可以防止漏电流穿过伪垂直沟道图案DVC。
图5A至5D示出了第一至第四沟道结构VS1至VS4以及伪沟道结构DVS的实施例。
侧壁绝缘间隔件SP可以在第一电极结构ST1和第二电极结构ST2中的每一个的相对侧壁上。侧壁绝缘间隔件SP可以在相邻的第一电极结构ST1和第二电极结构ST2之间彼此面对。在一个实施例中，侧壁绝缘间隔件SP可以填充在彼此相邻的第一电极结构ST1和第二电极结构ST2之间。
公共源极插头CSP可以在第一电极结构ST1和第二电极结构ST2之间，使得公共源极区域CSR可以耦接到公共源极插头CSP。例如，公共源极插头CSP可以具有基本均匀的上宽度并且平行于第一方向D1延伸。例如，侧壁绝缘间隔件SP可以在公共源极插头CSP以及第一电极结构ST1和第二电极结构ST2的相对侧壁之间。在一个实施例中，公共源极插头CSP可以穿透侧壁绝缘间隔件SP，以与公共源极区域CSR局部耦接。
封盖绝缘图案45可以在第一电极结构ST1和第二电极结构ST2上，以覆盖第一至第四沟道结构VS1至VS4和伪沟道结构DVS的导电焊盘PAD的顶面。第一层间介质层51可以在封盖绝缘图案45上，并且可以覆盖公共源极插头CSP的顶面。
第一层间介质层51可以与第一辅线SBL1、第二辅线SBL2、第三辅线SBL3和第四辅线SBL4一起设置在封盖绝缘图案45上。第一至第四辅线SBL1至SBL4可以在第二方向D2上具有它们各自的长轴(major axis)。
第一辅线SBL1可以通过下触点LCP电连接到第一电极结构ST1和第二电极结构ST2的第一沟道结构VS1。第二辅线SBL2可以通过其他下触点LCP电连接到第一电极结构ST1和第二电极结构ST2的第二沟道结构VS2。例如，第一辅线SBL1和第二辅线SBL2可以在第一电极结构ST1和第二电极结构ST2上，并且跨越公共源极区域CSR。第二辅线SBL2在第二方向D2上可以比第一辅线SBL1长。
第三辅线SBL3可以电连接到第三沟道结构VS3，，在第一电极结构ST1和第二电极结构ST2的每一个中，所述第三沟道结构VS3穿透第一串选择电极SEL1和第二串选择电极SEL2。第四辅线SBL4可以电连接到第四沟道结构VS4，，在第一电极结构ST1和第二电极结构ST2的每一个中，所述第三沟道结构VS3穿透第一串选择电极SEL1和第二串选择电极SEL2。例如，第三辅线SBL3和第四辅线SBL4可以在第一电极结构ST1和第二电极结构ST2中的每一个上，并且跨越第一电极结构ST1和第二电极结构ST2中的每一个中的分离绝缘图案35。第三辅线SBL3在第二方向D2上可以比第四辅线SBL4长。
第一层间介质层51可以在其上设置有覆盖第一至第四辅线SBL1至SBL4的第二层间介质层53。第一位线BL1和第二位线BL2可以在第二层间介质层53上。第一位线BL1和第二位线BL2可以沿第二方向D2延伸，并且沿着第一方向D1交替地设置。
第一位线BL1可以通过上触点UCP连接到第一辅线SBL1或第二辅线SBL2。第二位线BL2可以通过其它上触点UCL连接到第三辅线SBL3或第四辅线SBL4。
在一些实施例中，三维半导体存储器件可以是参考图1讨论的垂直NAND闪速存储器件。例如，可以通过第一串选择电极SEL1和第二串选择电极SEL2以及第一电极结构ST1和第二电极结构ST2的电极EL，来控制第一至第四沟道结构VS1至VS4的垂直沟道图案VC的电势。可以在第一至第四沟道结构VS1至VS4中创建公共源极区域CSR以及位线BL1和BL2之间的电流路径。当运行垂直NAND闪速存储器件时，可以在公共源极区域CSR和伪沟道结构DVS的伪垂直沟道图案VC之间不创建电流路径，例如，伪垂直沟道图案VC可以是电浮置的。
在第一电极结构ST1和第二电极结构ST2上，第一串选择电极SEL1和第二串选择电极SEL2中的最上面的选择电极可以用作控制位线BL与第一至第四沟道结构VS1至VS4之间的电连接的串选择晶体管(例如，图2的SST)的栅电极。可以将电极EL中的最下面的电极用作控制公共源极区域CSR与第一至第四沟道结构VS1至VS4之间的电连接的接地选择晶体管(例如，图2的GST)的栅电极。最上面的电极和最下面的电极之间的电极EL可以用作存储单元晶体管(例如，图2的MCT)的控制栅电极，且字线连接所述控制栅电极。
参考图5A和5D所示，如上所述，第一至第四沟道结构VS1至VS4中的每一个可以包括垂直沟道图案(例如，图3的VC)和第一垂直绝缘图案VP。垂直沟道图案VC可以包括下半导体图案LSP和上半导体图案USP。
下半导体图案LSP可以穿透电极结构ST的下部以与衬底10耦接。下半导体图案LSP可以具有例如穿透最下面的电极EL的柱状形状。下半导体图案LSP的底面可以低于衬底10的顶面，且其顶面可以高于最下面的电极EL的顶面。在一些实施例中，下半导体图案LSP的下宽度Wa可以小于其上宽度Wb。
下半导体图案LSP可以包括作为衬底10的半导体材料。例如，下半导体图案LSP可以是通过激光结晶技术或使用衬底10作为籽晶的外延技术形成的外延图案。在这种情况下，下半导体图案LSP可以具有单晶结构或具有颗粒度大于通过化学气相沉积形成的结构的颗粒度的多晶结构。在一个实施例中，下半导体图案LSP可以包括多晶半导体材料(例如，多晶硅)。热氧化物层13可以在下半导体图案LSP和最下面的电极EL之间。
上半导体图案USP可以穿透电极结构ST的上部以耦接到下半导体图案LSP。上半导体图案USP可以包括第一半导体图案SP1a、第二半导体图案SP2a和填充绝缘层VI。第一半导体图案SP1a可以在第一垂直绝缘图案VP两端与下半导体图案LSP间隔开，并且可以是具有开口的顶端和底端的通心粉状或管状形状。第二半导体图案SP2a可以是具有封闭底端的通心粉状或中空管状形状。第二半导体图案SP2a可以具有填充有填充绝缘层VI的内部空间。第二半导体图案SP2a可以与第一半导体图案SP1a的内侧壁和下半导体图案LSP的顶面相接触。在该结构中，第二半导体图案SP2a可以将第一半导体图案SP1a电连接到下半导体图案LSP。第二半导体图案SP2a的底面可以低于下半导体图案LSP的顶面。第一半导体图案SP1a和第二半导体图案SP2a可以是未掺杂杂质的或掺杂杂质的，其中杂质具有与衬底10相同的导电性。第一半导体图案SP1a和第二半导体图案SP2a可以是多晶的或单晶的。
第一垂直绝缘图案VP可以在下半导体图案LSP上并围绕上半导体图案USP的侧壁。第一垂直绝缘图案VP可以具有与衬底10间隔开的底面。第一垂直绝缘图案VP可以包括将数据存储在NAND闪速存储器件中的数据存储层。例如，第一垂直绝缘图案VP可以包括构成数据存储层的隧道绝缘层、电荷存储层和阻挡绝缘层。
参考图5A，如上所述，每个伪沟道结构DVS可以包括伪垂直沟道图案DVC和第二垂直绝缘图案DVP。第二垂直绝缘图案DVP可以包括与第一垂直绝缘图案VP相同的材料。例如，第二垂直绝缘图案DVP可以包括将数据存储在NAND闪速存储器件中的数据存储层。数据存储层可以包括隧道绝缘层、电荷存储层和阻挡绝缘层。
在一些实施例中，第二垂直绝缘图案DVP的底面可以低于第一垂直绝缘图案VP的底面以及最下面的电极EL的顶面。第二垂直绝缘图案DVP可以围绕伪垂直沟道图案DVC的侧壁和底面。第二垂直绝缘图案DVP可以在伪杂质层DIL和伪垂直沟道图案DVC的底面之间从伪垂直沟道图案DVC的侧壁延伸。在这种配置中，伪垂直沟道图案DVC可以在第二垂直绝缘图案DVP两端与伪杂质层DIL和衬底10二者间隔开。
伪垂直沟道图案DVC可以包括第一伪半导体图案SP1b、第二伪半导体图案SP2b和填充绝缘层VI。第一伪半导体图案SP1b的底面可以低于第一半导体图案SP1a和第二半导体图案SP2a的底面。第一伪半导体图案SP1b可以在第二垂直绝缘图案DVP上具有均匀的厚度。第二伪半导体图案SP2b可以是底端封闭的管状形状，并且可以填充第一伪半导体图案SP1b的下部。
参考图5B，除了伪垂直沟道图案DVC和第二垂直绝缘图案DVP之外，每个伪沟道结构DVS还可以包括伪下半导体图案DLSP。在这种情况下，第二垂直绝缘图案DVP可以在伪垂直沟道图案DVC的底面和伪下半导体图案DLSP的顶面之间从伪垂直沟道图案DVC的侧壁延伸。在该结构中，伪垂直沟道图案DVC可以与伪下半导体图案DLSP间隔开。伪下半导体图案DLSP可以包括与衬底10具有相同导电性的半导体材料，并且可以是通过例如激光结晶技术或使用衬底10作为籽晶的外延技术形成的外延图案。伪下半导体图案DLSP的顶面可以低于第一至第四沟道结构VS1至VS4的下半导体图案LSP的顶面。伪下半导体图案DLSP的顶面也可以低于最下面的电极EL的顶面。
参考图5C和5D，每个伪沟道结构DVS可以在其下方设置有伪绝缘图案DIP，而不是伪杂质层DIL。每个伪沟道结构DVS可以包括伪垂直沟道图案DVC和第二垂直绝缘图案DVP。在这种情况下，如图5C所示，第二垂直绝缘图案DVP可以在伪绝缘图案DIP与伪垂直沟道图案DVC的底面之间。在一个实施例中，如图5D所示，伪垂直沟道图案DVC的一部分可以穿透第二垂直绝缘图案DVP以与伪绝缘图案DIP耦接。在该配置中，即使伪垂直沟道图案DVC穿透第二垂直绝缘图案DVP，伪垂直沟道图案DVC也可以与衬底10电分离。
图6至图17是与用于制造三维半导体存储器件的方法的实施例的多个阶段相对应的截面图。图10、12和14分别示出了图9、11和13中的截面B的放大视图实施例。
参考图2和6，衬底10可以包括沿第一方向D1延伸的伪杂质层DIL。可以例如通过在衬底10上形成具有沿第一方向D1延伸的线性开口的掩模图案，然后将该掩模图案用作离子注入掩模将杂质注入到衬底10中，来形成所述伪杂质层DIL。可以通过掺杂包括例如碳(C)、氮(N)或氟(F)的杂质来形成伪杂质层DIL。在一个实施例中，伪杂质层DIL可以是通过注入碳形成的碳层。
薄层结构110可以在其中包括伪杂质层DIL的衬底10上。薄层结构110可以包括交替且重复堆叠的牺牲层SL和绝缘层ILD。牺牲层SL可以包括能够被蚀刻的材料，对绝缘层ILD具有刻蚀选择性。例如，牺牲层SL和绝缘层ILD可以对用于湿法蚀刻的化学溶液表现出预定较高的蚀刻选择性，并且对用于干法蚀刻的蚀刻气体表现出较低的蚀刻选择性。在一个实施例中，牺牲层SL和绝缘层ILD可以包括彼此具有不同蚀刻选择性的绝缘材料。例如，牺牲层SL可以由氮化硅层形成，且绝缘层ILD可以由氧化硅层形成。在一些实施例中，牺牲层SL可以具有基本上相同的厚度。在一些实施例中，牺牲层SL中的最下面的牺牲层可以牺牲层SL中的其他牺牲层更厚。绝缘层ILD可以具有基本上相同的厚度，或者绝缘层ILD中的一个或多个绝缘层可以与绝缘层ILD中的其它绝缘层具有不同厚度。
在形成薄层结构110之前，可以形成缓冲绝缘层11以覆盖衬底10的顶面。缓冲绝缘层11可以是例如通过沉积或热氧化形成的氧化硅层。
参考图2和7，薄层结构110和缓冲绝缘层11可以被露出衬底10的顶面的沟道孔CH和暴露伪杂质层DIL的伪沟道孔DCH穿透。在一些实施例中，沟道孔CH可以与图2中的第一至第四沟道结构VS1至VS4相对应。伪沟道孔DCH可以与图2中的伪沟道结构DVS相对应。
伪沟道孔DCH的形状和尺寸可以与沟道孔CH的形状和尺寸大致相同。可以例如通过在薄层结构110上形成掩模图案并使用所述掩模图案作为蚀刻掩模在薄层结构110上执行各向异性蚀刻工艺来形成沟道孔CH和伪沟道孔DCH。各向异性蚀刻工艺可以对衬底10的顶面进行过蚀刻，使得衬底10可以在其暴露于沟道孔CH和伪沟道孔DCH的顶面上凹陷。此外，各向异性蚀刻工艺可以导致沟道孔CH和伪沟道孔DCH的下宽度小于其上宽度并具有倾斜的内壁。
参考图2和8，可以形成下半导体图案LSP以填充沟道孔CH的下部。下半导体图案LSP可以是例如通过使用暴露于沟道孔CH的衬底10作为籽晶层的选择性外延生长(SEG)工艺而形成的外延层。因此，下半导体图案LSP可以具有填充沟道孔CH的下部的柱状形状。下半导体图案LSP的顶面可以比牺牲层SL中的最下面的顶面更高。下半导体图案LSP可以具有相对于衬底10的顶面的倾斜顶面。下半导体图案LSP可以具有例如非平面的顶面。
下半导体图案LSP可以包括单晶硅、多晶硅、多晶锗和/或单晶锗。在一个实施例中，下半导体图案LSP可以包括碳纳米结构、有机半导体材料和/或化合物半导体。下半导体图案LSP可以与衬底10具有相同的导电性。在一个实施例中，在选择性外延生长工艺中，下半导体图案LSP可以原位掺杂有杂质。在一个实施例中，在形成下半导体图案LSP之后，下半导体图案LSP可以掺杂有杂质。
在选择性外延生长工艺中，可以向沟道孔CH和伪沟道孔DCH供应源气(sourcegas)和载气(carrier gas)。源气可以是例如一氯硅烷(SiH3Cl)、DCS(二氯硅烷)、TCS(三氯硅烷)、HCS(六氯硅烷)、SiH4和Si2H6等硅源气。载气可以是例如氢气、氦气、氮气或氩气中的一种或多种。
源气可以通过沟道孔CH供应到衬底10(例如，硅晶片)中，且暴露于沟道孔CH的衬底10可以用作籽晶，可以从沟道孔CH的地表面生长下半导体图案LSP。然而，当进行选择性外延生长工艺时，可以通过暴露于伪沟道孔DCH的伪杂质层DIL中的杂质(例如，碳)来抑制外延生长。因此，伪沟道孔DCH中的外延生长速率可以慢于沟道孔CH中的外延生长速率。例如，伪沟道孔DCH中的硅籽晶的量可以少于在沟道孔CH中的硅籽晶的量。这可以导致伪沟道孔DCH和沟道孔CH之间的生长速率的差异。
因此，如图5A所示，可以不在伪沟道孔DCH中生长下半导体图案LSP，而在沟道孔CH中形成下半导体图案LSP，或如图5B所示，伪垂直沟道图案DVC可以形成为具有小于下半导体图案LSP的第一高度的第二高度。
参考图2、9和10所示，垂直绝缘层VL和第一半导体层SP1可以依次形成在伪沟道孔DCH以及其中形成有下半导体图案LSP的沟道孔CH中。可以使用化学气相沉积(CVD)或原子层沉积(ALD)来形成垂直绝缘层VL，以在沟道孔CH和伪沟道孔DCH的内壁上具有均匀的厚度。垂直绝缘层VL可以是具有预定薄度的单层或多层。在一些实施例中，垂直绝缘层VL可以包括构成垂直NAND闪速存储器件的数据存储层的隧道绝缘层、电荷存储层和阻挡绝缘层。
在一些实施例中，垂直绝缘层VL可以具有底面，其在沟道孔CH中的水平面与其在伪沟道孔DCH中的水平面不同。例如，垂直绝缘层VL的底面可以在伪沟道孔DCH中比在沟道孔CH中更低。由于沟道孔CH和伪沟道孔DCH具有倾斜的侧壁，所以垂直绝缘层VL的底面在沟道孔CH中的宽度可以比在伪沟道孔DCH中的宽度大。
化学气相沉积(CVD)或原子层沉积(ALD)可以用于在垂直绝缘层VL上形成均匀厚度的第一半导体层SP1。第一半导体层SP1可以包括硅(Si)、锗(Ge)或其混合物。第一半导体层SP1可以是掺杂有杂质的半导体或没有掺杂杂质的本征半导体。第一半导体层SP1可以具有包括单晶结构、非晶结构或多晶结构的晶体结构。
在一个实施例中，垂直绝缘层VL和第一半导体层SP1的厚度之和可以约小于沟道孔CH和伪沟道孔DCH中的每一个的上宽度的一半。因此，垂直绝缘层VL和第一半导体层SP1可以在沟道孔CH和伪沟道孔DCH中限定具有较高纵横比的间隙G1和G2。例如，可以在沟道孔CH中限定第一间隙G1，且可以在伪沟道孔DCH中限定第二间隙G2。第二间隙G2的纵横比可以比第一间隙G1大。
参考图2、11和12所示，可以在每个沟道孔CH中形成第一垂直绝缘图案VP和第一半导体图案SP1a，并且可以在每个伪沟道孔DCH中形成第二垂直绝缘图案DVP和第一伪半导体图案SP1b。
可以对垂直绝缘层(例如，图9的VL)和第一半导体层(例如，图9的SP1)执行整体各向异性蚀刻工艺以形成第一垂直绝缘图案VP、第一半导体图案SP1a、第二垂直绝缘图案DVP和第一伪半导体图案SP1b。各向异性蚀刻工艺可以蚀刻在第一间隙G1的地表面上的垂直绝缘层VL和第一半导体层SP1，以便露出下半导体图案LSP。各向异性蚀刻工艺也可以蚀刻在薄层结构110的顶面上的垂直绝缘层VL和第一半导体层SP1。因此，第一垂直绝缘图案VP和第一半导体图案SP1a可以是相对端开口的管状形状。
由于垂直绝缘层VL的底面在沟道孔CH中的水平面不同于在伪沟道孔DCH中的水平面，例如，第二间隙G2的纵横比可以比第一间隙G1更大。在第二间隙G2中执行各向异性蚀刻工艺的效率可以低于在第一间隙G1中执行各向异性蚀刻工艺的效率。因此，垂直绝缘层VL和第一半导体层SP1可以在第二间隙G2中保留而不被蚀刻，而将下半导体图案LSP暴露于第一间隙G1。因此，第二垂直绝缘图案DVP和第一伪半导体图案SP1b可以是封闭底端的管状形状或“U”形。伪杂质层DIL可以不暴露于第二间隙G2。
参考图2、13和14所示，也可以在第一半导体图案SP1a上形成第二半导体图案SP2a，且在第一伪半导体图案SP1b上形成第二伪半导体图案SP2b。因此，可以在下半导体图案LSP上形成上半导体图案USP，并且可以在第二垂直绝缘图案DVP上形成伪垂直沟道图案DVC。
第二半导体图案SP2a和第二伪半导体图案SP2b可以是通过原子层沉积(ALD)或化学气相沉积(CVD)技术形成的多晶硅层。第二半导体图案SP2a和第二伪半导体图案SP2b可以共形地形成为具有足以不完全填充第一间隙G1和第二间隙G2的厚度。填充绝缘层VI可以形成为部分地或完全地填充第一间隙G1和第二间隙G2中的每一个，其中第二半导体图案SP2a和第二伪半导体图案SP2b分别形成在所述第一间隙G1和第二间隙G2中。在一个实施例中，可以不形成填充绝缘层VI。当没有形成填充绝缘层VI或填充绝缘层VI部分地填充第一间隙G1和第二间隙G2中的每一个时，沟道孔CH和伪沟道孔DCH可以在其中包括中空空间或气隙。
可以在第一半导体图案SP1a和第二半导体图案SP2a的顶端以及第一伪半导体图案SP1b和第二伪半导体图案SP2b的顶端处形成导电焊盘PAD。导电焊盘PAD可以是掺杂杂质的区域，或者可以包括导电材料。
分离绝缘图案(例如，参见图4中的35)可以形成为水平划分最上面的牺牲层SL。分离绝缘图案35可以形成在沿第一方向D1彼此相邻的伪垂直沟道图案DVC之间。
参考图2和15，薄层结构110可以被图案化以形成沟槽T，其中通过该沟槽T暴露衬底10。沟槽T可以在第一方向D1上延伸并且可以在第二方向D2上彼此间隔开。每个沟槽T可以在第二方向D2上与伪杂质层DIL间隔开。
沟槽T的形成可以包括：形成封盖绝缘层以覆盖上半导体图案USP和伪垂直沟道图案DVC的顶面；在封盖绝缘层上形成限定沟槽T的平面位置的掩模图案；以及使用掩模图案作为蚀刻掩模来各向异性蚀刻薄层结构110。当形成沟槽T时，封盖绝缘层可以转变成薄层结构110上的封盖绝缘图案45，并且牺牲层SL和绝缘层ILD可以暴露在其侧壁上。
可以执行多种工艺以将电极EL替代为暴露于沟槽T的牺牲层SL。例如，可以通过去除暴露于沟槽T的牺牲层SL，来形成栅极区域GR。可以通过使用对绝缘层ILD具有蚀刻选择性的蚀刻配方各向同性地蚀刻牺牲层SL来形成栅极区域GR。例如，当牺牲层SL是氮化硅层且绝缘层ILD是氧化硅层时，可以使用包括磷酸的蚀刻剂来各向同性地蚀刻牺牲层SL以形成栅极区域GR。栅极区域GR可以从沟槽T水平地延伸以暴露第一垂直绝缘图案VP和第二垂直绝缘图案DVP的部分。栅极区域GR中的最下面的栅极区域可以暴露下半导体图案LSP的一部分。
参考图2和16，水平绝缘图案HP和电极EL可以形成在栅极区域GR中。水平绝缘图案HP和电极EL的形成可以包括：形成水平绝缘层以共形地覆盖栅极区域GR；在水平层上形成栅极导电层以填充栅极区域GR；并且从沟槽T去除栅极导电层以形成彼此垂直间隔开的电极EL。此外，在形成水平绝缘图案HP之前，可以在暴露于最下面的栅极区域GR的下半导体图案LSP的侧壁上形成热氧化物层13。水平绝缘图案HP可以是NAND闪速存储晶体管中的数据存储层的一部分。每个电极EL可以包括顺序沉积的阻挡金属层和金属层。阻挡金属层可以包括金属氮化物层，例如TiN、TaN或WN。金属层可以包括金属材料，例如W、Al、Ti、Ta、Co或Cu。
可以使用例如化学气相沉积或原子层沉积来形成栅极导电层。因此，可以在填充栅极区域GR的同时，在沟槽T的侧壁和封盖绝缘图案45的顶面上形成栅极导电层。当沉积栅极导电层以填充栅极区域GR时，可以将源气从沟槽T水平地供应到栅极区域GR中。可以在沉积于栅极区域GR中的栅极导电层中形成接缝或空隙。所述接缝或空隙可以与例如位于最远离沟槽T的伪沟道结构DVS相邻。由于如上所述地形成电极EL，所以电极结构ST可以形成为包括交替堆叠在衬底10上的绝缘层ILD和电极EL。
在形成电极结构ST之后，可以在暴露于沟槽T的衬底10中形成公共源极区域CSR。公共源极区域CSL可以在第一方向D1上平行地延伸并且在第二方向D2上彼此间隔开。可以通过用导电性不同于衬底10的导电性的杂质来掺杂衬底10，形成公共源极区域CSR。此外，在公共源极区域CSR中掺杂的杂质可以与伪杂质层DIL的杂质不同。公共源极区域CSR可以包括例如N型杂质(例如，砷(As)或磷(P))。
参考图2和17，在形成电极结构ST之后，可以在沟槽T中形成绝缘间隔件SP和公共源极插头CSP。例如，绝缘间隔件SP的形成可以包括：沉积间隔件层以在形成有电极结构ST的衬底10上具有均匀厚度，并且在间隔件层上执行回蚀工艺以暴露公共源极区域CSR。绝缘间隔件SP的厚度可以沿从电极结构ST的下部到电极结构ST的上部的方向减小。
可以沉积导电层以填充其中形成有绝缘间隔件SP的沟槽T。导电层可以被平坦化，直到暴露封盖绝缘图案45的顶面，从而形成源极插头CSP。此后，如图2、3和4所示，可以形成辅线SBL1至SBL4，并且可以形成第一位线BL1和第二位线BL2。
图18是示出了三维半导体存储器件的另一实施例的平面图。图19、21和23是沿图18中的线III-III’的截面图，示出了根据示例性实施例的三维半导体存储器件。图20、22和24分别示出了图19、21和23中的截面B的放大视图实施例。
参考图18、19和20，衬底10可以包括单元阵列区域CAR、连接区域CNR和外围电路区域PCR。连接区域CNR可以在单元阵列区域CAR和外围电路区域PCR之间。外围逻辑电路可以在外围电路区域PCR的衬底10上。外围栅极堆PGS可以跨越外围电路区域PCR的有源区域ACT。每个外围栅极堆PGS可以包括顺序地堆叠在衬底10上的栅极介电层、多晶硅层、金属层和硬掩模层。此外，间隔件可以覆盖每个外围栅极堆PGS的相对侧壁，并且源极/漏极区域可以在每个外围栅极堆PGS的相对侧上的有源区域ACT中。
伪牺牲图案DP可以共形地覆盖外围电路区域PCR上的外围栅极堆PGS。在薄层结构110中，伪牺牲图案DP可以是最下面的牺牲层SL的一部分，例如，参照图6所讨论地。
电极结构ST可以在衬底10上，并沿着第一方向D1从单元阵列区域CAR朝向连接区域CNR延伸。在一个实施例中，电极结构ST可以包括彼此水平间隔开的下电极ELa、在下电极ELa上的下平坦化绝缘层25以及交替且垂直堆叠在下平坦化绝缘层25上的绝缘层ILD和上电极ELb。每个下电极ELa可以具有例如从单元阵列区域CAR朝向连接区域CNR延伸的线性形状。上部电极ELb中的最上面的电极也可以具有线性形状。
电极结构ST可以在连接区域CNR上具有台阶状结构。下平坦化绝缘层25可以比上电极ELb之间的绝缘层ILD更厚，并且可以朝向外围电路区域PCR继续延伸以覆盖伪牺牲图案DP的一部分。
公共源极区域CSR可以沿着第一方向D1从单元阵列区域CAR朝向连接区域CNR延伸，并且可以在第二方向D2上彼此间隔开。公共源极区域CSR之一可以在下电极ELa之间的衬底10中。
在一些实施例中，第一伪杂质层DIL1可以在彼此相邻的公共源极区域CSR之间，并且可以穿透对应的下电极ELa。第一伪杂质层DIL1可以在第一方向D1上平行于公共源极区域CSR延伸。例如，在衬底10上，第一伪杂质层DIL1可以从单元阵列区域CAR的衬底10朝向连接区域CNR延伸。在第一方向D1上，第一伪杂质层DIL1的长度可以小于下电极ELa的长度。在连接区域CNR上，第二杂质层DIL2可以位于下电极ELa之间并且与公共源极区域CSR相邻。此外，在外围电路区域PCR中，第二伪杂质层DIL2可以填充下电极ELa以及伪牺牲图案DP之间的区域。第一伪杂质层DIL1和第二伪杂质层DIL2可以是例如掺杂碳的多晶硅层或硅锗层。
第一至第四沟道结构VS1至VS4以及伪沟道结构DVS可以穿透电极结构ST。第一至第四沟道结构VS1至VS4可以在单元阵列区域CAR的衬底10上，且伪沟道结构DVS可以在单元阵列区域CAR的第一伪杂质层DIL1上。此外，支撑结构SS可以穿透连接区域CNR上的电极结构ST。支撑结构SS的结构可以与第一至第四沟道结构VS1至VS4基本相同。
在一个实施例中，如图20所示，由于第一伪杂质层DIL1穿透单元阵列区域CAR的衬底10上的对应下电极ELa，所以每个伪沟道结构DVS的底面可以比第一至第四沟道结构VS1到VS4中的每一个的底面更高。如上所述，每个伪沟道结构DVS可以包括第二垂直绝缘图案DVP，第二垂直绝缘图案DVP在伪垂直沟道图案DVC的底面和第一杂质层DIL1的顶面之间从伪垂直沟道图案DVC的侧壁延伸。
下平坦化绝缘层25上可以设置有覆盖衬底10的整个表面并具有基本平坦的顶面的上平坦化绝缘层50。上平坦化绝缘层50可以覆盖上电极ELb的端部。单元接触插头CPLG可以穿透上平坦化绝缘层50以及第一层间介质层51和第二层间介质层53，以与上部电极ELb的对应端部耦接。下电极ELa的一端可以连接到单元接触插头CPLG之一，所述单元接触插头穿透第二层间介质层53、第一层间介质层51、上平坦化绝缘层50和下平坦化绝缘层25。外围接触插头PPLG可以穿透第一层间介质层51和第二层间介质层53、上平坦化绝缘层50和伪牺牲图案DP，以与外围栅极堆PGS的源极/漏极区域耦接。第二层间介质层53上可以设置有单元阵列区域CAR的辅线、连接区域CNR的连接线CL和外围电路区域PCR的外围电路线PCL。位线BL可以在第三层间介质层60上沿第二方向D2延伸，并且通过接触插头连接到辅线。
参考图21和22，每个下电极ELa可以具有从单元阵列区域CAR朝向连接区域CNR延伸的预定(例如线性)形状。每个下电极ELa可以具有例如线性开口。第一伪杂质层DIL1可以在通过下电极ELa的开口暴露的衬底10中。下平坦化绝缘层25可以填充下电极Ela的开口，并且可以覆盖第一伪杂质层DIL1。伪沟道结构DVS可以穿透电极结构ST的上电极ELb，以与第一伪杂质层DIL1相耦接，同时与下电极ELa间隔开。在一个实施例中，下平坦化绝缘层25的一部分可以填充连接区CNR上的下电极ELa之间的区域。
参考图23和24，每个下电极ELa可以具有从单元阵列区域CAR朝向连接区域CNR延伸的预定(例如线性)形状。每个下电极ELa可以覆盖第一伪杂质层DIL1。伪沟道结构DVS可以穿透对应下电极ELa以与第一伪杂质层DIL1耦接。
图25A至29A是用于制造三维半导体存储器件的方法的另一实施例的阶段的平面图。图25B至29B分别示出了沿图25A至29A中的截面线IV-IV′的截面图，示出了用于制造三维半导体存储器件的方法的另一实施例。图30示出了图29B中截面C的放大视图实施例。
参考图25A和25B，下模具结构100可以形成在衬底10上。下模具结构100可以包括：下绝缘图案111，在衬底10上沿第一方向D1和第二方向D2上彼此间隔开；第一连接半导体图案115，覆盖下绝缘图案111的侧壁和衬底10的顶面；以及第一牺牲层SL1，填充由第一连接半导体图案115限定的间隙。
第一连接半导体图案115可以包括：地部分，与衬底10的顶面接触；以及侧壁部分，朝向第一水平沟槽T1a、T1b以及第二水平沟槽T2的侧壁延伸。第一连接半导体图案115还可以具有由地部分和侧壁部分限定的间隙。第一连接半导体图案115可以包括例如单晶硅、多晶硅、多晶锗或单晶锗。在一个实施例中，第一连接半导体图案115可以具有碳纳米结构、有机半导体材料和/或化合物半导体。
第一牺牲层SL1可以包括沿第一方向D1延伸的第一部分和沿第二方向D2延伸的第二部分。第一部分和第二部分可以整体地组合在单个主体中。第一牺牲层SL1可以在第一连接半导体图案115上，并且可以完全填充第一水平沟槽T1a、T1b以及第二水平沟槽T2。第一牺牲层SL1可以包括对下绝缘图案111和第一连接半导体图案115具有预定蚀刻选择性的材料。例如，第一牺牲层SL1可以包括多晶硅层、碳化硅层、硅锗层、氮氧化硅层或氮化硅层中的一个或多个。
下模具结构100的形成可以包括：在衬底10上形成下绝缘层；图案化下绝缘层以形成彼此交叉的第一水平沟槽T1a、T1b以及第二水平沟槽T2；形成连接半导体层以共形覆盖第一水平沟槽T1a、T1b以及第二水平沟槽T2；形成第一牺牲层SL1以填充第一水平沟槽T1a、T1b以及第二水平沟槽T2；以及平坦化第一牺牲层SL1和连接半导体层以暴露下绝缘层。
第一水平沟槽T1a和T1b可以在第一方向D1上延伸并且在第二方向D2上彼此间隔开。第二水平沟槽T2可以在第二方向D2上延伸并在第一方向D1上彼此间隔开。第一水平沟槽T1a和T1b可以包括第一沟槽T1a和第二沟槽T1b，其中每个第一沟槽具有第一宽度W1，每个第二沟槽T1b具有小于第一宽度W1的第二宽度W2。在一个实施例中，每个第二沟槽T1b可以在彼此相邻的第一沟槽T1a之间。
连接半导体层可以在第一水平沟槽T1a、T1b以及第二水平沟槽T2的侧壁和地表面上沉积成具有均匀厚度。连接半导体层的沉积厚度可以约小于第二水平沟槽T2的第二宽度W2的一半。因为连接半导体层以如上所述的方式沉积，所以连接半导体层可以限定第一水平沟槽T1a、T1b以及第二水平沟槽T2中的间隙。可以使用化学气相沉积或原子层沉积来形成连接半导体层，其中所述连接半导体层可以是或包括例如多晶硅层。
参考图26A和26B，缓冲绝缘层11和第二牺牲层SL2可以顺序地形成在下模具结构100上。在一个实施例中，在形成缓冲绝缘层11之前，可以通过在第一连接半导体图案115的上部上掺杂杂质(例如碳)来形成阻挡层。
第二牺牲层SL2可以包括例如多晶硅层、碳化硅层、硅锗层、氮氧化硅层或氮化硅层中的一个或多个。在一个实施例中，第二牺牲层SL2可以是没有掺杂杂质的多晶硅层。
第一伪杂质层DIL1和第二伪杂质层DIL2可以形成在第二牺牲层SL2中，并且在第二方向D2上彼此间隔开同时在第一方向D1上延伸。例如，第一伪杂质层DIL1和第二伪杂质层DIL2可以平行于第一沟槽T1a延伸。在平面图中，第一伪杂质层DIL1和第二伪杂质层DIL2可以与第一沟槽T1a相交叠。第一伪杂质层DIL1可以在彼此相邻的第二伪杂质层DIL2之间。例如，可以通过在第二牺牲层SL2中注入杂质(例如碳)来形成第一伪杂质层DIL1和第二伪杂质层DIL2。
参考图27A和27B，薄层结构110可以形成为包括交替堆叠在第二牺牲层SL2上的绝缘层ILD和第三牺牲层SL3，其中所述第二牺牲层SL2包括第一伪杂质层DIL1和第二伪杂质层DIL2。
第三牺牲层SL3可以包括具有对绝缘层ILD和第二牺牲层SL2具有预定蚀刻选择性的材料。例如，第三牺牲层SL3和绝缘层ILD可以对用于湿法蚀刻的化学溶液表现出较高的蚀刻选择性，并且对用于干法蚀刻的蚀刻气体表现出较低的蚀刻选择性。
薄层结构110可以被暴露第二牺牲层SL2的沟道孔CH以及暴露第一伪杂质层DIL1的伪沟道孔DCH穿透。
可以通过横向蚀刻暴露于沟道孔CH的第二牺牲层SL2的部分来形成第一凹陷HR1。可以通过使用对第三牺牲层SL3、绝缘层ILD和衬底10具有蚀刻选择性的蚀刻配方各向同性地蚀刻第二牺牲层SL2，来形成第一凹陷HR1。因此，第一凹陷HR1可以连接到沿着第一方向D1和第二方向D2布置的沟道孔CH。
当蚀刻第二牺牲层SL2时，可以将第一伪杂质层DIL1和第二伪杂质层DIL2用作蚀刻停止层，使得第一凹陷HR1可以暴露第一伪杂质层DIL1和第二伪杂质层DIL2的侧壁。第一杂质层DIL1和第二杂质层DIL2可以用作支撑薄层结构110的支撑体。
可以去除第二牺牲层SL2，然后可以用穿过沟道孔CH和第一凹陷HR1的杂质来掺杂第二沟槽T1b中的第一连接半导体图案115。掺杂在第一连接半导体图案115中的杂质可以与衬底10具有相反的导电性。
参考图28A和28B，可以在第一凹陷HR1和沟道孔CH中形成沟道结构VS。伪沟道结构DVS可以形成在伪沟道孔DCH中。
沟道结构VS可以包括第一垂直绝缘图案VP和沟道图案VC。伪沟道结构DVS可以包括第二垂直绝缘图案DVP和伪垂直沟道图案DVC。第一垂直绝缘层VP和第二垂直绝缘层DVP可以包括形成垂直NAND闪速存储器件的数据存储层的隧道绝缘层、电荷存储层和阻挡绝缘层。
在一个实施例中，如图30所示，沟道结构VS可以包括垂直于衬底10的垂直部分P2和平行于衬底10的水平部分P1。垂直部分P2可以在沟道孔CH中。水平部分P1可以处于第一凹陷HR1中。在该配置中，第一垂直绝缘图案VP和沟道图案VC可以从沟道孔CH的内壁朝向第一凹陷HR1的内壁水平延伸。在第一凹陷HR1中，第一垂直绝缘图案VP可以与第一伪杂质层DIL1和第二伪杂质层DIL2的侧壁接触。伪沟道结构DVS的第二垂直绝缘图案DVP可以延伸到伪垂直沟道图案DVC的底面和第一伪杂质层DIL1的顶面。
在形成沟道结构VS和伪沟道结构DVS之后，可以在薄层结构110上形成封盖绝缘层。然后，可以对封盖绝缘层和薄层结构110进行图案化以形成暴露第一牺牲层SL1的一部分的垂直沟槽T。垂直沟槽T可以沿第一方向D1延伸并穿透薄层结构110和第二伪杂质层DIL2。在一个实施例中，垂直沟槽T可以平行于第二伪杂质层DIL2延伸。
在形成垂直沟槽T之后，伪间隔件PS(例如，参见图28B)可以覆盖暴露于垂直沟槽T的第三牺牲层SL3和绝缘层ILD的侧壁。伪间隔件PS可以由对第一牺牲层SL1和第三牺牲层SL3具有预定蚀刻选择性的材料形成。例如，可以通过在形成垂直沟槽T之后在衬底10上沉积多晶硅层并且各向异性地蚀刻该多晶硅层以部分暴露第一牺牲层SL1，来形成伪间隔件PS。
可以通过各向同性地蚀刻暴露于垂直沟槽T的第一牺牲层SL1，来形成第二凹陷HR2。当第一牺牲层SL1沿着第一方向D1和第二方向D2延伸时，第二凹陷HR2可以暴露缓冲绝缘层11的一部分。
可以执行蚀刻工艺，以顺序地蚀刻缓冲绝缘层11以及暴露于第二凹陷HR2的第一垂直绝缘图案VP的一部分，使得第二凹陷HR2可以部分地暴露沟道结构VS的沟道图案VC。第二凹陷HR2也可以部分地暴露第一伪杂质层DIL1。例如，第一伪杂质DIL1可以防止伪沟道结构DVS的伪垂直沟道图案DVC暴露于第二凹陷HR2。
参考图29A、29B和30，可以形成第二连接半导体图案120以填充第二凹陷HR2。第二连接半导体图案120可以将第一连接半导体图案115电连接到暴露于第二凹陷HR2的半导体图案。例如，在一个实施例中，沟道结构VS的半导体图案可以通过第一连接半导体图案115和第二连接半导体图案120电连接到衬底10。第二连接半导体图案120可以填充第二凹陷HR2，并因此在第一方向D1和第二方向D2上延伸。第一伪杂质层DIL1可以将衬底10与伪沟道结构DVS的伪垂直沟道图案DVC电分离。
在形成第二连接半导体图案120之后，可以从垂直沟槽T中去除伪间隔件PS。因此，第三牺牲层SL3和绝缘层ILD的侧壁可以暴露于垂直沟槽T。第三牺牲层SL3可以被电极EL代替。因此，可以形成电极结构ST以包括垂直堆叠在衬底10上的电极EL。
可以通过在暴露于垂直沟槽T的第一连接半导体图案115和第二连接半导体图案120中掺杂杂质，来形成公共源极区域。可以形成公共源极插头CSP以与第一连接半导体图案115和第二连接半导体图案120连接。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅用于且将被解释为一般的描述性意义，而不是为了限制的目的。在一些情况下，如本领域普通技术人员在提交本申请时将清楚的，除非另有说明，否则结合特定实施例描述的特征、特性和/或元件可以单独地使用，或与结合其他实施例描述的特征、特性和/或元件相组合地使用。因此，在不脱离权利要求中阐述的实施例的精神和范围的情况下，可以进行形式和细节上的各种改变。

Claims (25)

1.一种三维半导体存储器件，包括：
公共源极区域，在衬底中彼此间隔开并沿第一方向延伸；
电极结构，位于彼此相邻的公共源极区域之间并沿第一方向延伸，所述电极结构包括垂直堆叠在所述衬底上的电极；
第一沟道结构，穿透所述电极结构并包括第一半导体图案和第一垂直绝缘层；以及
第二沟道结构，位于彼此相邻的第一沟道结构之间并穿透所述电极结构，所述第二沟道结构包括第二半导体图案和第二垂直绝缘层，其中所述第二垂直绝缘层围绕所述第二半导体图案并在所述衬底和所述第二半导体图案的底面之间延伸，且其中所述第二垂直绝缘层的底面低于所述第一垂直绝缘层的底面。
2.根据权利要求1所述的器件，其中：
所述第一沟道结构与所述公共源极区域间隔开第一水平距离，以及
所述第二沟道结构与所述公共源极区域间隔开第二水平距离，其中所述第二水平距离大于所述第一水平距离。
3.根据权利要求1所述的器件，还包括：
伪杂质层，位于彼此相邻的公共源极区域之间并沿第一方向延伸，其中所述第二沟道结构在所述伪杂质层上。
4.根据权利要求3所述的器件，其中所述第二垂直绝缘层的一部分位于伪杂质层与第二半导体图案的底面之间。
5.根据权利要求1所述的器件，还包括：
第一串选择电极和第二串选择电极，沿第一方向延伸并且在电极结构上彼此水平间隔开，其中所述第一沟道结构垂直延伸以穿透第一串选择电极和第二串选择电极，并且其中所述第二沟道结构在第一串选择电极和第二串选择电极之间垂直延伸。
6.根据权利要求1所述的器件，其中所述第一沟道结构的上宽度和所述第二沟道结构的上宽度相等。
7.根据权利要求1所述的器件，还包括：
下半导体图案，
其中每个下半导体图案位于所述衬底和所述第一沟道结构之一之间，且其中所述第一垂直绝缘层和所述第一半导体图案与所述下半导体图案接触。
8.一种三维半导体存储器件，包括：
第一杂质层，沿第一方向延伸并彼此间隔开，所述第一杂质层包括第一杂质；
第二杂质层，沿第一方向在彼此相邻的第一杂质层之间延伸，第二杂质层包括与第一杂质不同的第二杂质；
电极结构，位于彼此相邻的第一杂质层之间并覆盖所述第二杂质层，所述电极结构包括垂直堆叠在衬底上的多个电极；
第一沟道结构，位于衬底上第一杂质层之间，并穿透所述电极结构；以及
第二沟道结构，位于第二杂质层上并穿透所述电极结构。
9.根据权利要求8所述的器件，其中所述第一沟道结构中的每一个包括：
下半导体图案，穿透所述电极结构的下部并与衬底接触；
上半导体图案，穿透所述电极结构的上部并与下半导体图案接触；以及
第一垂直绝缘层，在下半导体图案上围绕上半导体图案。
10.根据权利要求8所述的器件，其中：
所述第二沟道结构中的每一个包括围绕第二半导体图案的第二垂直绝缘层，
所述第二垂直绝缘层在第二伪杂质层和第二半导体图案的底面之间延伸。
11.根据权利要求10所述的器件，其中：
所述第二沟道结构中的每一个包括在所述第二杂质层上的伪半导体图案，
所述第二垂直绝缘层的一部分在伪半导体图案和第二半导体图案的底面之间延伸。
12.根据权利要求8所述的器件，其中：
所述第一沟道结构与所述第一杂质层间隔开第一水平距离，以及
所述第二沟道结构与所述第一杂质层间隔开第二水平距离，其中所述第二水平距离大于所述第一水平距离。
13.根据权利要求8所述的器件，还包括：
第一串选择电极和第二串选择电极，沿第一方向延伸，
并且在电极结构上彼此水平间隔开，其中所述第一沟道结构垂直延伸以穿透第一串选择电极和第二串选择电极，并且其中所述第二沟道结构在第一串选择电极和第二串选择电极之间垂直延伸。
14.根据权利要求8所述的器件，其中：
所述第一沟道结构与所述衬底电连接；以及
所述第二沟道结构与所述衬底电分离。
15.一种三维半导体存储器件，包括：
公共源极区域，在衬底中彼此间隔开并沿第一方向延伸；
电极结构，位于衬底上彼此相邻的公共源极区域之间，并包括垂直堆叠在衬底上的电极；
第一沟道结构，穿透所述电极结构并与所述衬底电连接；以及
第二沟道结构，位于彼此相邻的第一沟道结构之间，并穿透所述电极结构且与所述衬底电分离。
16.根据权利要求15所述的器件，其中：
所述第一沟道结构与所述公共源极区域间隔开第一水平距离，以及
所述第二沟道结构与所述公共源极区域间隔开第二水平距离，其中所述第二水平距离大于所述第一水平距离。
17.根据权利要求15所述的器件，其中所述第一沟道结构中的每一个包括：
下半导体图案，穿透所述电极结构的下部并与衬底接触；
上半导体图案，穿透所述电极结构的上部并与下半导体图案接触；以及
第一垂直绝缘层，在下半导体图案上围绕上半导体图案。
18.根据权利要求17所述的器件，其中所述第二沟道结构中的每一个包括：
第二半导体图案，穿透所述电极结构；以及
第二垂直绝缘层，围绕所述第二半导体图案并延伸到所述第二半导体图案的底面上。
19.根据权利要求18所述的器件，其中：所述第一垂直绝缘层的底面高于第二垂直绝缘层的底面。
20.根据权利要求18所述的器件，其中：
所述第二沟道结构中的每一个包括与衬底接触的伪半导体图案，
所述第二垂直绝缘层的一部分位于伪半导体图案和第二半导体图案的底面之间。
21.根据权利要求15所述的器件，还包括：
伪杂质层，位于彼此相邻的公共源极区域之间同时沿第一方向延伸，其中所述第二沟道结构与所述伪杂质层接触。
22.根据权利要求15所述的器件，还包括：
第一串选择电极和第二串选择电极，沿第一方向延伸并且在电极结构上彼此水平间隔开，其中：
所述第一沟道结构垂直延伸以穿透第一串选择电极和第二串选择电极，以及
所述第二沟道结构在第一串选择电极和第二串选择电极之间垂直延伸。
23.一种三维半导体存储器件，包括：
公共源极区域；
垂直堆叠电极，位于所述公共源极区域之间；
第一沟道结构，与垂直堆叠电极相邻，每个第一沟道结构包括第一半导体图案和第一垂直绝缘层；以及
第二沟道结构，位于第一沟道结构的相邻第一沟道结构之间，第二沟道结构中的每一个包括围绕第二半导体图案的第二垂直绝缘层，所述第二垂直绝缘层的底面低于第一垂直绝缘层的底面。
24.根据权利要求23所述的器件，其中：
所述第一沟道结构与所述公共源极区域中的至少一个间隔开第一水平距离；
所述第二沟道结构与所述公共源极区域中的至少一个间隔开第二水平距离；以及
所述第二水平距离大于所述第一水平距离。
25.根据权利要求23所述的器件，还包括：
伪杂质层，位于公共源极区域的相邻公共源极区域之间，其中所述第二沟道结构在伪杂质层上。
CN201711234274.7A 2016-11-29 2017-11-29 三维半导体存储器件 Pending CN108122925A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160160747A KR102679021B1 (ko) 2016-11-29 3차원 반도체 메모리 장치
KR10-2016-0160747 2016-11-29

Publications (1)

Publication Number Publication Date
CN108122925A true CN108122925A (zh) 2018-06-05

Family

ID=62190428

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711234274.7A Pending CN108122925A (zh) 2016-11-29 2017-11-29 三维半导体存储器件

Country Status (2)

Country Link
US (2) US10403719B2 (zh)
CN (1) CN108122925A (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111370417A (zh) * 2018-12-26 2020-07-03 三星电子株式会社 三维半导体存储器件
CN111490048A (zh) * 2019-01-25 2020-08-04 三星电子株式会社 半导体器件及其制造方法
CN112242402A (zh) * 2019-07-19 2021-01-19 爱思开海力士有限公司 半导体存储器装置
CN112310102A (zh) * 2019-07-23 2021-02-02 爱思开海力士有限公司 半导体存储器装置
CN112447740A (zh) * 2019-09-03 2021-03-05 爱思开海力士有限公司 具有三维结构的半导体存储器装置及其制造方法
CN113380810A (zh) * 2020-03-09 2021-09-10 铠侠股份有限公司 半导体存储装置

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180137272A (ko) * 2017-06-16 2018-12-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20180138403A (ko) * 2017-06-21 2018-12-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102471273B1 (ko) 2017-08-22 2022-11-28 삼성전자주식회사 적층 구조체와 트렌치들을 갖는 반도체 소자
KR102385566B1 (ko) * 2017-08-30 2022-04-12 삼성전자주식회사 수직형 메모리 장치
KR102524808B1 (ko) * 2017-11-21 2023-04-24 삼성전자주식회사 반도체 소자
JP2019161110A (ja) * 2018-03-15 2019-09-19 東芝メモリ株式会社 記憶装置
US10644026B2 (en) * 2018-05-23 2020-05-05 SK Hynix Inc. Semiconductor device and manufacturing method thereof
KR102641734B1 (ko) 2018-05-31 2024-03-04 삼성전자주식회사 3차원 반도체 메모리 장치
KR102620598B1 (ko) * 2018-06-05 2024-01-04 삼성전자주식회사 3차원 반도체 소자
KR102573272B1 (ko) * 2018-06-22 2023-09-01 삼성전자주식회사 3차원 반도체 메모리 소자
US10971516B2 (en) * 2018-09-04 2021-04-06 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
JP2020047681A (ja) * 2018-09-15 2020-03-26 キオクシア株式会社 半導体記憶装置
KR102460070B1 (ko) * 2018-09-21 2022-10-31 삼성전자주식회사 수직형 메모리 장치
KR102653939B1 (ko) 2018-11-27 2024-04-02 삼성전자주식회사 수직형 메모리 장치의 제조 방법
KR20200078784A (ko) * 2018-12-21 2020-07-02 삼성전자주식회사 3차원 반도체 메모리 장치
JP2020155543A (ja) * 2019-03-19 2020-09-24 キオクシア株式会社 半導体記憶装置
KR20200127715A (ko) * 2019-05-03 2020-11-11 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20200134577A (ko) * 2019-05-22 2020-12-02 삼성전자주식회사 3차원 반도체 메모리 소자
KR102633484B1 (ko) * 2019-07-10 2024-02-05 삼성전자주식회사 더미 패턴들을 갖는 반도체 소자들
KR20210011783A (ko) * 2019-07-23 2021-02-02 삼성전자주식회사 트랜지스터를 구비하는 반도체 소자
US11257835B2 (en) * 2019-11-22 2022-02-22 Sandisk Technologies Llc Three-dimensional memory device containing a dummy memory film isolation structure and method of making thereof
CN111276483B (zh) * 2020-01-13 2021-12-28 长江存储科技有限责任公司 三维存储器及其制造方法
KR20210093412A (ko) 2020-01-17 2021-07-28 삼성전자주식회사 3차원 반도체 메모리 장치
WO2021142747A1 (en) * 2020-01-17 2021-07-22 Yangtze Memory Technologies Co., Ltd. Dual deck three-dimensional nand memory and method for forming the same
WO2021217359A1 (en) 2020-04-27 2021-11-04 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming the same
JP7311646B2 (ja) 2020-04-27 2023-07-19 長江存儲科技有限責任公司 三次元メモリデバイスおよびその形成方法
CN112582425A (zh) * 2020-12-10 2021-03-30 长江存储科技有限责任公司 半导体器件及其制作方法
KR20220093687A (ko) * 2020-12-28 2022-07-05 삼성전자주식회사 수직형 메모리 장치
KR20220138906A (ko) 2021-04-06 2022-10-14 삼성전자주식회사 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120208347A1 (en) * 2011-02-11 2012-08-16 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US20140264549A1 (en) * 2013-03-14 2014-09-18 Chang-Hyun Lee Vertical memory devices with vertical isolation structures and methods of fabricating the same
US20160049421A1 (en) * 2014-08-18 2016-02-18 SanDisk Technologies, Inc. Three dimensional nand device having dummy memory holes and method of making thereof
US20160064407A1 (en) * 2014-09-02 2016-03-03 Hyuk Kim Semiconductor devices having gate stack portions that extend in a zigzag pattern
KR20160094827A (ko) * 2015-01-30 2016-08-10 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US20160336340A1 (en) * 2015-05-12 2016-11-17 Ju Hak Song Semiconductor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101434588B1 (ko) 2008-06-11 2014-08-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101929785B1 (ko) 2012-01-04 2019-03-14 삼성전자주식회사 반도체 소자
KR102054181B1 (ko) 2013-02-26 2019-12-10 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102195112B1 (ko) 2013-11-19 2020-12-24 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102128465B1 (ko) 2014-01-03 2020-07-09 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR102185547B1 (ko) 2014-01-22 2020-12-02 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20150116995A (ko) 2014-04-09 2015-10-19 삼성전자주식회사 수직형 메모리 장치
KR102190350B1 (ko) * 2014-05-02 2020-12-11 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR102118159B1 (ko) 2014-05-20 2020-06-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20150139357A (ko) 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102239602B1 (ko) 2014-08-12 2021-04-14 삼성전자주식회사 반도체 장치 및 그 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120208347A1 (en) * 2011-02-11 2012-08-16 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US20140264549A1 (en) * 2013-03-14 2014-09-18 Chang-Hyun Lee Vertical memory devices with vertical isolation structures and methods of fabricating the same
US20160049421A1 (en) * 2014-08-18 2016-02-18 SanDisk Technologies, Inc. Three dimensional nand device having dummy memory holes and method of making thereof
US20160064407A1 (en) * 2014-09-02 2016-03-03 Hyuk Kim Semiconductor devices having gate stack portions that extend in a zigzag pattern
KR20160094827A (ko) * 2015-01-30 2016-08-10 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US20160336340A1 (en) * 2015-05-12 2016-11-17 Ju Hak Song Semiconductor device

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111370417A (zh) * 2018-12-26 2020-07-03 三星电子株式会社 三维半导体存储器件
CN111490048A (zh) * 2019-01-25 2020-08-04 三星电子株式会社 半导体器件及其制造方法
CN112242402A (zh) * 2019-07-19 2021-01-19 爱思开海力士有限公司 半导体存储器装置
CN112242402B (zh) * 2019-07-19 2024-04-30 爱思开海力士有限公司 半导体存储器装置
CN112310102A (zh) * 2019-07-23 2021-02-02 爱思开海力士有限公司 半导体存储器装置
CN112310102B (zh) * 2019-07-23 2024-05-24 爱思开海力士有限公司 半导体存储器装置
CN112447740A (zh) * 2019-09-03 2021-03-05 爱思开海力士有限公司 具有三维结构的半导体存储器装置及其制造方法
CN112447740B (zh) * 2019-09-03 2024-02-20 爱思开海力士有限公司 具有三维结构的半导体存储器装置及其制造方法
CN113380810A (zh) * 2020-03-09 2021-09-10 铠侠股份有限公司 半导体存储装置
CN113380810B (zh) * 2020-03-09 2024-01-12 铠侠股份有限公司 半导体存储装置

Also Published As

Publication number Publication date
KR20180061554A (ko) 2018-06-08
US10790358B2 (en) 2020-09-29
US20190341456A1 (en) 2019-11-07
US10403719B2 (en) 2019-09-03
US20180151672A1 (en) 2018-05-31

Similar Documents

Publication Publication Date Title
CN108122925A (zh) 三维半导体存储器件
US11616076B2 (en) Three-dimensional semiconductor memory device
JP7313131B2 (ja) ３次元半導体メモリ装置及びその製造方法
US11785768B2 (en) Three-dimensional semiconductor memory devices
US9905664B2 (en) Semiconductor devices and methods of manufacturing the same
KR102333021B1 (ko) 반도체 장치
JP7303622B2 (ja) ３次元半導体メモリ装置
CN108695336A (zh) 三维半导体存储器件及制造其的方法
US9812526B2 (en) Three-dimensional semiconductor devices
CN108735748B (zh) 三维半导体器件
CN108573979A (zh) 半导体器件
US20190304991A1 (en) Three-dimensional semiconductor memory devices
CN107799529A (zh) 半导体存储器件及其制造方法
US10903231B2 (en) Three-dimensional semiconductor memory devices and methods of fabricating the same
CN110400807A (zh) 三维半导体存储器件
KR102414511B1 (ko) 3차원 반도체 소자
CN109390272A (zh) 半导体器件及其制造方法
CN106571368A (zh) 半导体装置
US12022658B2 (en) Three-dimensional (3D) semiconductor memory device
KR102532490B1 (ko) 반도체 소자 및 이의 제조 방법
KR20210063527A (ko) 3차원 반도체 메모리 장치
CN208738260U (zh) 半导体器件
KR102679021B1 (ko) 3차원 반도체 메모리 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination