KR20190020876A - 3차원 반도체 장치 - Google Patents

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Abstract

3차원 반도체 장치가 제공된다. 3차원 반도체 장치는 제 1 도전형의 웰 영역들 및 서로 인접하는 상기 웰 영역들 사이에서 상기 웰 영역들과 접하는 제 2 도전형의 분리 불순물 영역을 포함하는 수평 반도체층; 및 상기 수평 반도체층의 상기 웰 영역들 상에 각각 배치되는 셀 어레이 구조체들로서, 상기 셀 어레이 구조체들 각각은 상기 수평 반도체층의 상면에 수직한 방향으로 적층된 전극들을 포함하는 적층 구조체; 및 상기 적층 구조체를 관통하여 상기 각 웰 영역에 연결되는 수직 구조체들을 포함할 수 있다.

Description

3차원 반도체 장치{THREE-DIMENSIONAL SEMICONDUCTOR DEVICE}
본 발명은 3차원 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 보다 고집적화된 3차원 반도체 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 집적도가 보다 향상된 3차원 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 장치는 제 1 도전형의 웰 영역들 및 서로 인접하는 상기 웰 영역들 사이에서 상기 웰 영역들과 접하는 제 2 도전형의 분리 불순물 영역을 포함하는 수평 반도체층; 및 상기 수평 반도체층의 상기 웰 영역들 상에 각각 배치되는 셀 어레이 구조체들로서, 상기 셀 어레이 구조체들 각각은 상기 수평 반도체층의 상면에 수직한 방향으로 적층된 전극들을 포함하는 적층 구조체; 및 상기 적층 구조체를 관통하여 상기 각 웰 영역에 연결되는 수직 구조체들을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 장치는 반도체 기판 상에 집적된 주변 로직 회로들을 포함하는 주변 로직 구조체; 상기 주변 로직 구조체 상에 배치된 수평 반도체층으로서, 상기 수평 반도체층은 제 1 도전형의 불순물들이 도핑된 복수 개의 웰 영역들 및 서로 인접하는 상기 웰 영역들 사이에 제공되며, 제 2 도전형의 불순물들이 도핑된 분리 불순물 영역을 포함하는 것; 및 상기 수평 반도체층의 상기 웰 영역들 상에 각각 배치된 복수 개의 셀 어레이 구조체들로서, 상기 셀 어레이 구조체들 각각은 3차원적으로 배열된 메모리 셀들을 포함할 수 있다.
본 발명의 실시예들에 따르면, 복수 개의 셀 어레이 구조체들이 단일(single) 수평 반도체층 상에 형성될 수 있다. 이에 따라 3차원 반도체 장치들을 형성하는 식각 공정에서 수평 반도체층에 양전하들이 축적되어 아킹(arcing) 현상이 발생되는 것을 방지할 수 있다.
나아가, 단일(single) 수평 반도체층에서 제 1 도전형의 웰 영역들은 제 2 도전형의 분리 불순물 영역에 의해 전기적으로 서로 분리될 수 있다. 즉, 낸드 플래시 메모리를 포함하는 3차원 반도체 장치의 소거 동작은 각 웰 영역 별로 독립적으로 수행될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 장치들이 집적된 기판을 나타내는 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 장치의 개략적인 사시도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 장치의 셀 어레이를 나타내는 회로도이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 3차원 반도체 장치의 개략적인 평면도들로서, 도 1의 A 부분을 확대한 도면들이다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 장치의 평면도이다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도들로서, 도 5의 I-I'선을 따라 자른 단면들이다.
도 7a는 도 6a의 A 부분을 확대한 도면이고, 도 7b는 도 6b의 A 부분을 확대한 도면이다.
도 8a 내지 도 8d는 본 발명의 실시예들에 따른 3차원 반도체 장치의 수평 반도체층을 설명하기 위한 평면도들이다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 장치를 나타내는 평면도이다.
도 10a 및 도 10b는 도 9에 도시된 3차원 반도체 장치의 단면도들이다.
도 11, 도 12, 도 13은 본 발명의 다양한 실시예들에 따른 3차원 반도체 장치의 일 부분을 나타내는 평면도들이다.
도 14는 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도로서, 도 11, 도 12, 및 도 13의 II-II' 선을 따라 자른 단면이다.
도 15은 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도로서, 도 12 및 도 13의 III-III' 선을 따라 자른 단면이다.
도 16은 본 발명의 다양한 실시예들에 따른 3차원 반도체 장치의 일 부분을 나타내는 평면도이다.
도 17은 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도로서, 도 16의 IV-IV' 선을 따라 자른 단면이다.
도 18 및 도 19a 내지 도 19d는 본 발명의 실시예들에 따른 3차원 반도체 장치의 소거 동작을 설명하기 위한 도면들이다.
도 20 내지 도 28은 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 장치 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 장치들이 집적된 반도체 기판을 나타내는 도면이다.
도 1을 참조하면, 반도체 기판(1; 예를 들어, 웨이퍼)은 반도체 칩들이 각각 형성되는 칩 영역들(10) 및 칩 영역들(10) 사이의 스크라이브 라인(scribe line) 영역을 포함한다. 칩 영역들(10)은 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 각각의 칩 영역들(10)은 스크라이브 라인 영역(20)에 의해 둘러싸일 수 있다. 즉, 제 1 방향(D1)으로 인접하는 칩 영역들(10) 사이와 제 2 방향(D2)으로 인접하는 칩 영역들(10) 사이에 스크라이브 라인 영역(20)이 배치될 수 있다.
반도체 기판(1)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 반도체 기판(1)은 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
실시예들에 따르면, 반도체 기판(1)의 칩 영역들(10) 각각에 3차원적으로 배열된 메모리 셀들을 포함하는 3차원 반도체 메모리 장치가 형성될 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 장치의 개략적인 사시도이다.
도 2를 참조하면, 3차원 반도체 장치는 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)를 포함하며, 주변 로직 구조체(PS) 상에 셀 어레이 구조체(CS)가 적층될 수 있다. 즉, 주변 로직 구조체(PS)와 셀 어레이 구조체(CS)가 평면적 관점에서, 오버랩될 수 있다.
주변 로직 구조체(PS)는 셀 어레이를 제어하는 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로 등을 포함할 수 있다. 주변 로직 구조체(PS)를 구성하는 주변 로직 회로들은 반도체 기판(1) 상에 집적될 수 있다.
셀 어레이 구조체(CS)는 3차원적으로 배열된 복수의 메모리 셀들을 포함하는 셀 어레이를 포함한다. 실시예들에서, 셀 어레이는 수평 반도체층(100) 상에 집적될 수 있다.
셀 어레이 구조체(CS)는 하나 또는 복수 개의 매트들(mat)을 포함하고, 매트들 각각은 복수 개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 메모리 블록들 (BLK0~BLKn) 각각은 3차원적으로 배열된 메모리 셀들을 포함할 수 있다. 예를 들면, 메모리 블록들(BLK0~BLKn) 각각은 제 1 및 제 2 방향들(D1, D2)을 따라 신장된 수평 반도체층(100) 상에 제 3 방향(D3)을 따라 적층된 구조물들을 포함할 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 장치의 셀 어레이를 나타내는 회로도이다.
도 3을 참조하면, 실시예들에 따른 3차원 반도체 장치는 3차원 NAND 플래시 메모리 장치일 수 있다. 차원 NAND 플래시 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수 개의 비트 라인들(BL) 및 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다. 셀 스트링들(CSTR)은 제 1 및 제 2 방향들(D1, D2)에 대해 수직하는 제 3 방향(D3)을 따라 연장될 수 있다.
비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수 개의의 비트 라인들(BL)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다.
공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)은 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 3차원 반도체 장치의 개략적인 평면도들로서, 도 1의 A 부분을 확대한 도면들이다.
도 1, 도 4a, 및 도 4b를 참조하면, 반도체 기판(1)의 칩 영역들(10) 각각에 도 2를 참조하여 설명된 주변 로직 구조체(도 2의 PS 참조) 및 셀 어레이 구조체(도 2의 CS 참조)가 배치될 수 있다.
각각의 칩 영역들(10)에서, 반도체 기판(1) 상에 주변 로직 구조체(도 2의 PS 참조)를 구성하는 로우 및 칼럼 디코더들(ROW DEC, COL DEC), 페이지 버퍼(PBR), 및 제어 회로들(CTRL)이 배치될 수 있다.
도 4a를 참조하면, 각 칩 영역(10)에서, 셀 어레이 구조체를 구성하는 하나의 매트(MT) 또는 하나의 블록이 배치될 수 있다. 실시예들에서, 매트(MT)는 단일(single) 수평 반도체층(도 2의 100 참조) 상에 제공될 수 있다. 하나의 매트(MT)는 주변 로직 구조체(도 2의 PS 참조) 일부와 중첩되도록 배치될 수 있다. 일 예로, 로우 디코더들(ROW DEC) 및 페이지 버퍼들(PBR)은, 평면적 관점에서, 매트(MT) 둘레에 배치될 수 있다. 컬럼 디코더들(COL DEC) 및 제어 회로(CTRL)는 매트(MT)와 중첩될 수 있다. 실시예들에 따르면, 매트(MT) 아래에서 주변 로직 구조체(도 2의 PS 참조)를 구성하는 주변 로직 회로들은 자유롭게 배치될 수 있다.
도 4b를 참조하면, 각 칩 영역(10)에서, 셀 어레이 구조체(도 2의 CS 참조)를 구성하는 복수 개의 매트들(MT) 또는 복수 개의 블록들이 배치될 수 있다. 복수 개의 매트들(MT)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 실시예들에서, 복수 개의 매트들(MT)은 단일(single) 수평 반도체층(도 2의 100 참조) 상에 제공될 수 있다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 장치의 평면도이다. 도 6a 및 도 6b는 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도들로서, 도 5의 I-I'선을 따라 자른 단면들이다. 도 7a는 도 6a의 A 부분을 확대한 도면이고, 도 7b는 도 6b의 A 부분을 확대한 도면이다.
도 5, 도 6a, 및 도 6b를 참조하면, 반도체 기판(1)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 일 예로, 반도체 기판(1)은 제 1 도전형(예를 들어, p형)을 갖는 실리콘 기판일 수 있으며, 웰 영역들(미도시)을 포함할 수 있다.
주변 로직 구조체(PS)는 반도체 기판(1)의 전면 상에 집적되는 주변 로직 회로들 및 주변 로직 회로들을 덮은 하부 매립 절연막(50)을 포함할 수 있다.
주변 로직 회로들은 앞서 설명한 바와 같이, 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로 등일 수 있으며, 반도체 기판(1) 상에 집적된 NMOS 및 PMOS 트랜지스터들, 저전압 및 고전압 트랜지스터들, 및 저항 등을 포함할 수 있다.
보다 상세하게, 반도체 기판(1) 내에 형성된 소자 분리막(11)에 의해 활성 영역들이 정의될 수 있다. 활성 영역의 반도체 기판(1) 상에 주변 게이트 전극들(23)이 게이트 절연막을 개재하여 배치될 수 있다. 주변 게이트 전극들(23) 양측의 반도체 기판(1) 내에 소오스/드레인 영역들(21)이 제공될 수 있다. 주변 회로 배선들(33)은 주변회로 콘택 플러그들(31)을 통해 주변 로직 회로들과 전기적으로 연결될 수 있다. 예를 들어, NMOS 및 PMOS 트랜지스터들에 주변회로 플러그들(31) 및 주변회로 배선들(33)이 접속될 수 있다.
하부 매립 절연막(50)은 주변 게이트 전극들(23), 주변 회로 플러그들(31), 및 주변회로 배선들(33)을 덮을 수 있다. 하부 매립 절연막(50)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 하부 매립 절연막(50)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
수평 반도체층(100)은 주변 로직 회로들을 덮는 하부 매립 절연막(50)의 상면 전체에 형성될 수 있다. 다시 말해, 수평 반도체층(100)은 제 1 방향(D1) 및 제 2 방향(D2)으로 연장되는 단일층일 수 있다. 수평 반도체층(100)의 바닥면은 하부 매립 절연막(50)과 접촉할 수 있다.
수평 반도체층(100)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 또한, 수평 반도체층(100)은 제 1 도전형의 불순물이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 또한, 수평 반도체층(100)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
일 예에 따르면, 수평 반도체층(100)은 증착 방법을 이용하여 하부 매립 절연막(50) 상에 증착된 다결정 또는 단결정 실리콘막일 수 있다. 또한, 수평 반도체층(100)은 p형 또는 n형 불순물들이 도핑된 다결정 또는 단결정 실리콘막일 수 있다.
실시예들에서, 수평 반도체층(100)은 셀 어레이 영역(CAR) 및 셀 어레이 영역(CAR) 둘레에 배치된 연결 영역(CNR)을 포함할 수 있다. 본 발명의 실시예들에 따른 수평 반도체층(100)에 대해서 도 8a 내지 도 17을 참조하여 보다 상세히 후술하기로 한다.
실시예들에 따르면, 셀 어레이 구조체(CS)가 수평 반도체층(100) 상에 제공되며, 적층 구조체들(ST), 수직 구조체들(VS), 및 연결 배선 구조체들(CPLG, CL, WPLG, PPLG, PCL)을 포함한다.
적층 구조체들(ST)은 수평 반도체층(100) 상에서 제 1 방향(D1)으로 나란히 연장되며, 제 2 방향(D2)으로 서로 이격되어 배열될 수 있다. 적층 구조체들(ST) 각각은 수평 반도체층(100) 상에 수직적으로 적층된 전극들(EL)과 이들 사이에 개재된 절연막들(ILD)을 포함한다. 적층 구조체들(ST)에서 절연막들(ILD)의 두께는 반도체 메모리 소자의 특성에 따라 달라질 수 있다. 일 예로, 절연막들(ILD) 중 일부는 다른 절연막들(ILD)보다 두껍게 형성될 수도 있다. 이러한 절연막들(ILD)은 실리콘 산화물을 포함할 수 있다. 전극들(EL)은 도전 물질을 포함할 수 있으며, 예를 들어, 도전막은 반도체막, 금속 실리사이드막, 금속막, 금속 질화막, 또는 이들의 조합막 중 적어도 하나를 포함할 수 있다.
적층 구조체들(ST)은 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장될 수 있으며, 연결 영역(CNR)에서 계단식 구조를 가질 수 있다. 적층 구조체들(ST)의 전극들(EL)은 수평 반도체층(100)으로부터 멀어질수록 제 1 방향(D1)으로의 길이가 감소할 수 있다. 적층 구조체들(ST)은 연결 영역(CNR)에서 다양한 형태의 계단 구조를 가질 수 있다.
일 예에서, 3차원 반도체 장치는 3차원 낸드 플래시 메모리 장치일 수 있으며, 수평 반도체층(100) 상에 도 3에 도시된 셀 스트링들(도 3의 CSTR)이 집적될 수 있다. 이러한 경우, 적층 구조체들(ST)에서, 최하층 및 최상층의 전극들(EL)은 선택 트랜지스터들(도 3의 SST, GST)의 게이트 전극들로 이용될 수 있다. 예를 들면, 최상층의 전극(EL)은 비트 라인(BL)과 수직 구조체들(VS) 사이의 전기적 연결을 제어하는 스트링 선택 트랜지스터(도 3의 SST)의 게이트 전극으로 사용되고, 최하층의 전극(EL)은 공통 소오스 라인(도 3의 CSL)과 수직 구조체들(VS) 사이의 전기적 연결을 제어하는 접지 선택 트랜지스터(도 3의 GST)의 게이트 전극으로 사용될 수 있다. 그리고, 최상층 및 최하층의 전극들(EL) 사이의 전극들(EL)은 메모리 셀들의 제어 게이트 전극들 및 이들을 연결하는 워드 라인들(도 3의 WL0-WL3)로 사용될 수 있다.
수직 구조체들(VS)은 셀 어레이 영역(CAR)에서 적층 구조체들(ST)을 관통하여 수평 반도체층(100)과 접촉할 수 있다. 수직 구조체들(VS)은 수평 반도체층(100)과 전기적으로 연결될 수 있다. 수직 구조체들(VS)은, 평면적 관점에서, 일 방향을 따라 배열되거나, 지그재그 형태로 배열될 수 있다. 나아가, 연결 영역(CNR)에서 수직 구조체들(VS)과 실질적으로 동일한 구조를 갖는 더미 수직 구조체들(미도시)이 제공될 수도 있다.
수직 구조체들(VS)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또한, 수직 구조체들(VS)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 반도체 물질을 포함하는 수직 구조체들(VS)은 도 3를 참조하여 설명된 선택 트랜지스터들(SST, GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들로써 사용될 수 있다. 수직 구조체들(VS)의 바닥면들은 수평 반도체층(100)의 상부면과 하부면 사이에 위치할 수 있다. 수직 구조체들(VS)의 상단에는 비트라인 콘택 플러그(BPLG)와 접속되는 콘택 패드가 위치할 수 있다.
도 7a에 도시된 바와 같이, 수직 구조체들(VS) 각각은 수평 반도체층(100)과 접촉하는 제 1 반도체 패턴(SP1) 및 제 1 반도체 패턴(SP1)과 수직 절연 패턴(VP) 사이에 개재되는 제 2 반도체 패턴(SP2)을 포함할 수 있다. 제 1 반도체 패턴(SP1)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 제 1 반도체 패턴(SP1)의 하단은 닫힌 상태(closed state)일 수 있으며, 제 1 반도체 패턴(SP1)의 내부는 매립 절연 패턴(VI)에 의해 채워질 수 있다. 제 1 반도체 패턴(SP1)은 제 2 반도체 패턴(SP2)의 내벽과 수평 반도체층(100)과 상면과 접촉될 수 있다. 제 1 및 제 2 반도체 패턴들(SP1, SP2)은 언도프트 상태이거나, 수평 반도체층(100)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다. 제 1 반도체 패턴(SP1)과 제 2 반도체 패턴(SP2)은 다결정 상태 또는 단결정 상태일 수 있다.
다른 예로, 도 6b 및 도 7b를 참조하면, 수직 구조체들(VS)은 적층 구조체(ST)의 하부 부분을 관통하여 수평 반도체층(100)과 접속되는 하부 반도체 패턴(LSP) 및 적층 구조체(ST)의 상부 부분을 관통하여 하부 반도체 패턴(LSP)과 연결되는 상부 반도체 패턴(USP)을 포함할 수 있다.
하부 반도체 패턴(LSP)은 에피택시얼 패턴일 수 있으며, 수평 반도체층(100)과 동일한 도전형의 반도체 물질로 이루어질 수 있다. 일 예로, 하부 반도체 패턴(LSP)은, 최하층 전극(EL)을 관통하는 필라 형태를 가질 수 있다. 여기서, 하부 반도체 패턴(LSP)의 하면은 수평 반도체층(100)의 상면보다 아래에 위치할 수 있다. 그리고, 하부 반도체 패턴(LSP)의 상면은 최하층 전극(EL)의 상면보다 위에 위치할 수 있다. 일 예에서, 하부 반도체 패턴(LSP)은, 도 3을 참조하여 설명된 접지 선택 트랜지스터들(GST)의 채널 영역으로 이용될 수 있다.
상부 반도체 패턴(USP)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 이때, 상부 반도체 패턴(USP)의 하단은 닫힌 상태(closed state)일 수 있다. 상부 반도체 패턴(USP)의 내부는 매립 절연 패턴(VI)에 의해 채워질 수 있다. 상부 반도체 패턴(USP)의 바닥면은 하부 반도체 패턴(LSP)의 최상면보다 낮은 레벨에 위치할 수 있다. 즉, 상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)에 삽입된 구조를 가질 수 있다. 상부 반도체 패턴(USP)은 반도체 물질로 이루어질 수 있다. 예를 들어, 상부 반도체 패턴(USP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 상부 반도체 패턴(USP)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 나아가, 상부 반도체 패턴(USP)은 그것의 상단에 도전 패드를 가질 수 있다. 도전 패드는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
보다 상세하게, 상부 반도체 패턴(USP)은 제 1 반도체 패턴(SP1) 및 제 2 반도체 패턴(SP2)을 포함할 수 있다. 제 1 반도체 패턴(SP1)은 하부 반도체 패턴(LSP)과 접속될 수 있으며, 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 이러한 형태의 제 1 반도체 패턴(SP1)의 내부는 매립 절연 패턴(VI)으로 채워질 수 있다. 또한, 제 1 반도체 패턴(SP1)은 제 2 반도체 패턴(SP2)의 내벽과 하부 반도체 패턴(LSP)의 상면과 접촉될 수 있다.
계속해서, 도 7a 및 도 7b를 참조하면, 수직 절연 패턴(VP)이 적층 구조체(ST)와 수직 구조체들(VS) 사이에 배치될 수 있다. 도 7a에 도시된 실시예에서, 수직 절연 패턴(VP)은 제 3 방향(D3)으로 연장되며 수직 구조체(VS)의 측벽을 둘러쌀 수 있다. 도 7b에 도시된 실시예에서, 수직 절연 패턴(VP)은 제 3 방향(D3)으로 연장되며 상부 반도체 패턴(USP)의 측벽을 둘러쌀 수 있다. 즉, 수직 절연 패턴(VP)은 상단 및 하단이 오픈된(opened) 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다.
수직 절연 패턴(VP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 수직 절연 패턴(VP)은 데이터 저장막의 일부일 수 있다. 예를 들어, 수직 절연 패턴(VP)은 NAND 플래시 메모리 장치의 데이터 저장막(DS)으로서, 터널 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다. 예를 들어, 전하 저장막은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 더 구체적으로, 전하 저장막은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막은 전하 저장막보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 블록킹 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막일 수 있다. 이와 달리, 수직 절연막은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막을 포함할 수도 있다.
수평 절연 패턴(HP)이 전극들(EL)의 일측벽들과 수직 절연 패턴(VP) 사이에 제공될 수 있다. 수평 절연 패턴(HP)은 전극들(EL)의 일측벽들 상에서 전극들(EL)의 상면들 및 하면들로 연장될 수 있다. 도 7b에 도시된 실시에에서, 수평 절연 패턴(HP)의 일부분은 하부 반도체 패턴(LSP) 일측의 게이트 절연막(15)과 최하층 전극(EL) 사이에서 하부 전극(EL)의 상면 및 하면으로 연장될 수 있다. 수평 절연 패턴(HP)은 NAND 플래시 메모리 장치의 데이터 저장막(DS)의 일부로서 전하 저장막 및 블록킹 절연막을 포함할 수 있다. 이와 달리, 수평 절연 패턴(HP)은 블록킹 절연막을 포함할 수 있다.
다시, 도 5, 도 6a, 및 도 6b를 참조하면, 공통 소오스 영역들(CSR)이 서로 인접하는 적층 구조체들(ST) 사이에서 수평 반도체층(100) 내에 각각 배치될 수 있다. 공통 소오스 영역들(CSR)은 적층 구조체들(ST)과 나란하게 제 1 방향(D1)으로 연장될 수 있다. 공통 소오스 영역들(CSR)은 수평 반도체층(100) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있다. 공통 소오스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
공통 소오스 플러그(CSP)가 공통 소오스 영역(CSR)에 접속될 수 있다. 공통 소오스 플러그(CSP)와 적층 구조체들(ST) 사이에 측벽 절연 스페이서(SP)가 개재될 수 있다. 3차원 NAND 플래시 메모리 장치의 읽기 또는 프로그램 동작시 공통 소오스 플러그(CSP) 통해 공통 소오스 영역(CSR)에 접지 전압이 인가될 수 있다.
상부 매립 절연막(150)이 계단식 구조를 갖는 전극들(EL)의 단부들을 덮으며 수평 반도체층(100) 상에 배치될 수 있다. 제 1 층간 절연막(151)이 수직 구조체들(VS)의 상면들을 덮을 수 있으며, 제 2 층간 절연막(153)이 제 1 층간 절연막(151) 상에서 공통 소오스 플러그(CSP)의 상면을 덮을 수 있다.
비트 라인들(BL)이 제 2 층간 절연막(153) 상에 배치되며, 적층 구조체들(ST)을 가로질러 제 2 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)은 비트라인 콘택 플러그(BPLG)를 통해 수직 구조체(VS)와 전기적으로 연결될 수 있다.
계단식 구조를 갖는 적층 구조체들(ST)의 끝단들에 셀 어레이 구조체(CS)와 주변 로직 구조체(PS)를 전기적으로 연결하기 위한 연결 배선 구조체가 배치될 수 있다. 연결 배선 구조체는 상부 매립 절연막(150) 및 제 1 및 제 2 층간 절연막들(151, 153) 및 상부 매립 절연막(150)을 관통하여 전극들(EL)의 끝단들에 각각 접속되는 셀 콘택 플러그들(CPLG)과, 제 2 층간 절연막(153) 상에서 셀 콘택 플러그들(CPLG)에 각각 접속되는 연결 라인들(CL)을 포함한다. 또한, 연결 배선 구조체는 수평 반도체층(100) 내의 웰 픽업 영역들(PUR)에 접속되는 웰 콘택 플러그들(WPLG) 및 상부 및 하부 매립 절연막들(150, 50)을 관통하여 주변 배선들(33)에 접속되는 연결 콘택 플러그들(PPLG), 웰 콘택 플러그들(WPLG)과 연결 콘택 플러그들(PPLG)을 연결하는 주변 연결 라인들(PCL)을 포함할 수 있다.
웰 픽업 영역들(PUR)은 수평 반도체층(100) 내에서 적층 구조체들(ST) 각각의 양 끝단들에 인접하게 배치될 수 있다. 웰 픽업 영역들(PUR)은 수평 반도체층(100)과 동일한 도전형을 가질 수 있으며, 웰 픽업 영역들(PUR)에서 불순물 농도는 수평 반도체층(100) 내의 불순물 농도보다 높을 수 있다. 예를 들면, 웰 픽업 영역들(PUR)은 고농도의 p형의 불순물(예를 들면, 보론(B))을 포함할 수 있다. 실시예들에 따르면, 3차원 NAND 플래시 메모리 장치의 소거 동작시 연결 콘택 플러그(PPLG) 및 웰 콘택 플러그(WPLG)를 통해 웰 픽업 영역들(PUR)에 소거 전압이 인가될 수 있다.
도 8a 내지 도 8d는 본 발명의 실시예들에 따른 3차원 반도체 장치의 수평 반도체층을 설명하기 위한 평면도들이다.
도 8a 및 도 8b를 참조하면, 수평 반도체층(100)은 도 1을 참조하여 설명된 반도체 기판(1)의 전면에서 제 1 방향(D1) 및 제 2 방향(D2)으로 연장되는 단일층으로 이루어질 수 있다. 다시 말해, 단일층의 수평 반도체층(100)은 복수 개의 칩 영역들(10)을 덮을 수 있다.
수평 반도체층(100)은 제 1 도전형을 갖는 복수 개의 웰 영역들(100a) 및 인접하는 웰 영역들(100a)과 접합되며 제 1 도전형과 다른 제 2 도전형을 갖는 적어도 하나 이상의 분리 불순물 영역(100b)을 포함할 수 있다. 분리 불순물 영역(100b)은 각각의 웰 영역들(100a)의 둘레에 제공될 수 있다. 일 예로, 복수 개의 웰 영역들(100a)이 p형 불순물들로 도핑된 경우, 분리 불순물 영역(100b)은 n형 불순물로 도핑될 수 있다. 이와 반대로, 복수 개의 웰 영역들(100a)이 n형 불순물들로 도핑된 경우, 분리 불순물 영역(100b)은 p형 불순물로 도핑될 수 있다. 실시예들에서, 분리 불순물 영역(100b)은 웰 영역들(100a)과 접합되어 PN 접합(junction)을 형성할 수 있다.
도 8a 및 도 8b를 참조하면, 각 칩 영역(10)에서, 복수 개의 웰 영역들(100a)이 제공될 수 있다. 웰 영역들(100a)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다.
도 8a를 참조하면, 한 쌍의 분리 불순물 영역들(100b)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 제공되어 웰 영역들(100a)을 정의할 수 있다. 다시 말해, 제 1 방향(D1)으로 인접하는 웰 영역들(100a) 사이에서 한 쌍의 분리 불순물 영역들(100b)이 제 2 방향(D2)으로 연장될 수 있다. 그리고, 제 2 방향(D2)으로 인접하는 웰 영역들(100a) 사이에서 한 쌍의 분리 불순물 영역들(100b)이 제 1 방향(D1)으로 연장될 수 있다.
보다 상세하게, 분리 불순물 영역들(100b)이 서로 이격되어 제공될 수 있으며, 분리 불순물 영역들(100b) 사이에 더미 불순물 영역(100c)이 제공될 수 있다. 더미 불순물 영역(100c)은 분리 불순물 영역들(100b)과 PN 접합될 수 있다. 더미 불순물 영역(100c)은 웰 영역들(100a)과 동일한 제 1 도전형을 갖되, 제 1 도전형의 불순물 농도는 웰 영역들(100a)과 더미 불순물 영역(100c)에서 다를 수 있다. 일 예에 따르면, 더미 불순물 영역(100c)에서 제 1 도전형의 불순물 농도는 웰 영역들(100a)에서 보다 낮을 수 있다. 이러한 경우, 더미 불순물 영역(100c)과 분리 불순물 영역(100b) 사이의 PN 접합에 역방향 바이어스가 인가될 때 항복 전압(breakdown voltage)을 확보할 수 있다.
도 8b를 참조하면, 제 1 및 제 2 방향들(D1, D2)으로 연장되는 하나의 분리 불순물 영역(100b)에 의해 복수 개의 웰 영역들(100a)이 정의될 수 있다. 즉, 제 1 및 제 2 방향들(D1, D2)에서 인접하는 웰 영역들(100a) 사이에 분리 불순물 영역(100b)이 제공될 수 있다. 즉, 하나의 분리 불순물 영역(100b)이 인접하는 복수 개의 웰 영역들(100a)과 PN 접합될 수 있다.
실시예들에 따르면, 수평 반도체층(100)은 칩 영역들(10) 사이에서 오프닝들(OP)을 가질 수 있으며, 오프닝들(OP) 사이에 연결 부분들(bridge portion)을 가질 수 있다. 수평 반도체층(100)의 오프닝(OP)은 앞서 도 5, 도 6a, 및 도 6b를 참조하여 설명된 주변 로직 구조체(PS)의 하부 매립 절연막(50)을 노출시킬 수 있다. 다시 말해, 수평 반도체층(100)의 연결 부분들은 스크라이브 라인 영역(20)을 가로질러 제공될 수 있다. 수평 반도체층(100)의 연결 부분은 웰 영역들(100a)의 제 1 또는 제 2 방향(D1, D2)의 폭보다 작을 수 있다. 실시예들에 따르면, 수평 반도체층(100)의 연결 부분들 내에도 분리 불순물 영역들(100b)이 제공될 수 있다. 즉, 분리 불순물 영역들(100b) 중 일부는 웰 영역들(100)보다 작은 폭을 가질 수 있다.
도 8c 및 도 8d를 참조하면, 수평 반도체층(100)의 웰 영역들(100a)은 칩 영역들(10)에 각각 대응할 수 있다. 그리고, 분리 불순물 영역들(100b)은 칩 영역(10)과 칩 영역(10) 사이에 제공될 수 있다.
도 8c를 참조하면, 수평 반도체층(100)은 칩 영역들(10) 각각에 제공되는 웰 영역들(100a) 및 칩 영역들(10) 사이에 제공되는 분리 불순물 영역들(100b)을 포함할 수 있다. 앞서 설명한 바와 같이, 수평 반도체층(100)은 칩 영역들(10) 사이, 즉, 칩 영역(10)의 가장자리 부분에서 오프닝들(OP)을 가질 수 있다. 수평 반도체층(100)의 연결 부분들 및 오프닝들(OP)은 스크라이브 라인 영역(20) 일부와 오버랩될 수 있다.
도 8c에 도시된 예에 따르면, 수평 반도체층(100)의 각 연결 부분 내에 한 쌍의 분리 불순물 영역들(100b)이 제공될 수 있으며, 분리 불순물 영역들(100b) 사이에 더미 불순물 영역(100c)이 제공될 수 있다. 앞서 설명한 바와 같이, 분리 불순물 영역들(100b)은 제 2 도전형의 불순물들로 도핑되며, 더미 불순물 영역(100c)은 제 1 도전형의 불순물들로 도핑될 수 있다. 이와 달리, 도 8d에 도시된 예에 따르면, 수평 반도체층(100) 각 연결 부분 내에 하나의 분리 불순물 영역(100b)이 제공될 수 있다. 이에 따라, 수평 반도체층(100)의 연결 부분들은 적어도 하나 이상의 PN 접합(PN junction)을 포함할 수 있다.
본 발명의 실시예들에 따르면, 도 8a 내지 도 8d를 참조하여 설명된 수평 반도체층(100)의 각 웰 영역(100a) 상에 도 5, 도 6a, 및 도 6b를 참조하여 설명한 셀 어레이 구조체(CS)가 제공될 수 있다. 이에 대해 도 9 내지 도 17을 참조하여 보다 상세히 설명한다.
나아가, 도 8a 내지 도 8d에 도시된 실시예에서, 반도체 기판(1)은 스크라이브 라인 영역(20)을 따라 컷팅(cutting)되어 복수 개의 반도체 칩들이 분리될 수 있다. 이 때, 스크라이브 라인 영역(20)에 형성되는 수평 반도체층(100)의 일 부분들은 컷팅될 수 있다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 장치를 나타내는 평면도이다. 도 10a 및 도 10b는 도 9에 도시된 3차원 반도체 장치의 단면도들이다. 설명의 간략함을 위해, 도 5, 도 6a, 도 6b 및 도 8a 내지 도 8d를 참조하여 설명된 3차원 반도체 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 9, 도 10a, 및 도 10b를 참조하면, 반도체 기판(1) 상에 주변 로직 회로들(PTR)을 포함하는 주변 로직 구조체(PS)가 배치될 수 있으며, 주변 로직 구조체(PS) 상에 수평 반도체층(100)이 배치될 수 있다.
수평 반도체층(100)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 연장될 수 있다. 수평 반도체층(100)은 앞서 설명한 것처럼, 웰 영역들(100a1, 100a2, 100a3, 100a4) 및 이들 사이에 제공된 분리 불순물 영역들(100b)을 포함할 수 있다. 앞서 설명한 것처럼, 웰 영역들(100a1~100a4)과 분리 불순물 영역들(100b)은 서로 반대의 도전형을 가질 수 있다. 이에 따라, 분리 불순물 영역들(100b)은 웰 영역들(100a1, 100a2, 100a3, 100a4)과 접합되어 PN 접합들을 형성할 수 있다.
일 예에 따르면, 수평 반도체층(100)은 제 1 내지 제 4 웰 영역들(100a1, 100a2, 100a3, 100a4)을 포함할 수 있다. 제 1 내지 제 4 웰 영역들(100a1~100a4) 사이에 분리 불순물 영역들(100b)이 서로 이격되어 제공될 수 있으며, 분리 불순물 영역들(100b) 사이에 제 1 도전형의 더미 불순물 영역(100c)이 제공될 수 있다. 분리 불순물 영역들(100b)은 제 1 내지 제 4 웰 영역들(100a1~100a4) PN 접합을 형성할 수 있으며, 더미 불순물 영역(100c)은 분리 불순물 영역들(100b)과 PN 접합을 형성할 수 있다. 앞서 설명한 것처럼, 더미 불순물 영역(100c)은 제 1 내지 제 4 웰 영역들(100a1~100a4)과 동일한 도전형을 갖되, 제 1 내지 제 4 웰 영역들(100a1~100a4)에서보다 불순물 농도가 낮을 수 있다.
각 웰 영역(100a1~100a4)의 수평 반도체층(100) 상에 앞서 설명된 셀 어레이 구조체(CS)가 제공될 수 있다. 즉, 각 웰 영역(100a1~100a4) 상에 적층 구조체들(ST) 및 수직 구조체들(VS)이 제공될 수 있다.
적층 구조체들(ST)은 각 웰 영역(100a1~100a4)의 가장자리 부분에서 계단식 구조를 가질 수 있다. 실시예들에 따르면, 수평 반도체층(100)에서, 웰 영역(100a)의 중심 부분은 도 5를 참조하여 설명된 셀 어레이 영역(도 5의 CAR)에 해당할 수 있으며, 웰 영역(100a)의 중심 부분을 둘러싸는 가장자리 부분은 연결 영역(도 5의 CNR)에 해당할 수 있다.
분리 불순물 영역들(100b)은 인접하는 적층 구조체들(ST) 사이에 제공될 수 있다. 각 웰 영역(100a1~100a4)에서, 수직 구조체들(VS)은 적층 구조체들(ST)을 관통하여 수평 반도체층(100)의 웰 영역(100a1~100a4)과 연결될 수 있다. 상부 매립 절연막(150)이 수평 반도체층(100) 상에서 적층 구조체들(ST) 및 수직 구조체들(VS)을 덮을 수 있다. 앞서 설명한 것처럼, 수평 반도체층(100)은 일부 영역에서 하부 매립 절연막(50)을 노출시키는 오프닝을 가질 수 있다. 오프닝은 각 웰 영역(100a1~100a4)의 일측에 제공될 수 있으며, 상부 매립 절연막(150)으로 채워질 수 있다.
연결 배선 구조체가 각 웰 영역(100a1~100a4)의 가장자리 부분에 제공될 수 있다. 연결 배선 구조체는 적층 구조체(ST)의 전극들(EL)과 접속되는 셀 콘택 플러그들(CPLG) 및 수평 반도체층(100)에 접속된 웰 콘택 플러그(WPLG), 및 상부 및 하부 매립 절연막들(150, 50)을 관통하는 연결 콘택 플러그(PPLG)를 포함할 수 있다. 인접하는 웰 영역들(100a1~100a4)에 제공된 연결 배선 구조체들은 서로 거울 대칭적으로 배치될 수 있다. 3차원 낸드 플래시 메모리 장치의 소거 동작시 주변 로직 회로들(PTR)로부터 소거 전압이 웰 콘택 플러그(WPLG), 연결 콘택 플러그(PPLG), 및 주변 연결 라인들(PCL)을 통해 수평 반도체층(100)의 웰 픽업 영역들(PUR)에 인가될 수 있다.
일 예에 따르면, 도 10a에 도시된 바와 같이, 분리 불순물 영역들(100b) 및 더미 불순물 영역(100c)은 전기적으로 플로팅될 수 있다. 이와 달리, 도 10b를 참조하면, 더미 불순물 영역(100c)은 주변 로직 구조체(PS)의 주변 콘택 플러그(35)와 연결될 수도 있다. 즉, 3차원 반도체 장치의 동작시 더미 불순물 영역(100c)에 주변 로직 회로(PTR)로부터 소정의 전압이 인가될 수도 있다.
도 11, 도 12, 도 13, 및 도 16은 본 발명의 다양한 실시예들에 따른 3차원 반도체 장치의 일 부분을 나타내는 평면도들이다. 도 14는 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도로서, 도 11, 도 12, 및 도 13의 II-II' 선을 따라 자른 단면이다. 도 15는 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도로서, 도 12 및 도 13의 III-III' 선을 따라 자른 단면이다. 도 17은 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도로서, 도 16의 IV-IV' 선을 따라 자른 단면이다. 설명의 간략함을 위해, 도 5, 도 6a 및 도 6b, 도 8a 내지 도 8d를 참조하여 설명된 3차원 반도체 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 11 및 도 14를 참조하면, 본 발명의 실시예들에 따른 수평 반도체층(100)이 반도체 기판(1) 상에 집적된 주변 로직 회로들(PTR)을 포함하는 주변 로직 구조체(PS) 상에 제공된다.
일 예로, 수평 반도체층(100)은 제 1 내지 제 4 웰 영역들(100a1, 100a2, 100a3, 100a4)을 포함할 수 있다. 제 1 내지 제 4 웰 영역들(100a1~100a4) 사이에 한 쌍의 분리 불순물 영역들(100b)이 제공될 수 있다. 앞서 설명한 것처럼, 제 1 내지 제 4 웰 영역들(100a1~100a4)과 분리 불순물 영역들(100b)은 서로 반대의 도전형을 가질 수 있다. 제 1 내지 제 4 웰 영역들(100a1~100a4) 각각은 제 1 방향(D1) 및 제 2 방향(D2)에서 분리 불순물 영역들(100b)과 PN 접합을 형성할 수 있다.
도 12, 도 13, 및 도 16을 참조하면, 분리 불순물 영역들(100b) 제 1 방향(D1) 또는 제 2 방향(D2)에서 제 1 내지 제 4 웰 영역들(100a1~100a4)의 폭보다 작은 폭을 가질 수 있다. 즉, 분리 불순물 영역들(100b)은 각 웰 영역(100a1~100a4)의 일 부분들과 PN 접합될 수 있다. 수평 반도체층(100)은 웰 영역들(100a1~100a4) 사이에 오프닝들(OP)을 가질 수 있다. 오프닝들(OP)은 수평 반도체층(100)을 관통하여 하부 매립 절연막(50)을 노출시킬 수 있다. 또한, 오프닝들(OP)은 인접하는 적층 구조체들(ST) 사이에 제공될 수 있다.
도 16 및 도 17을 참조하면, 칩 영역들(10) 각각에 제공되는 웰 영역들(100a) 및 칩 영역들(10) 사이에 연결 부분들이 제공될 수 있다. 이 실시예에 따르면, 연결 부분들 전체에 분리 불순물 영역(100b)이 제공될 수 있다.
도 18 및 도 19a 내지 도 19d는 본 발명의 실시예들에 따른 3차원 반도체 장치의 소거 동작을 설명하기 위한 도면들이다. 실시예에 따른 3차원 반도체 장치는 도 3을 참조하여 설명된 3차원 낸드 플래시 메모리 장치일 수 있다. 도 5, 도 6a, 도 6b 및 도 8a 내지 도 8d를 참조하여 설명된 3차원 반도체 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 18 및 도 19a 내지 도 19d를 참조하면, 3차원 낸드 플래시 메모리 장치의 소거 동작시 복수 개의 웰 영역들(100a1-100a4) 중 선택된 웰 영역에 소거 전압(VERS)을 인가함으로써, 각 웰 영역(100a1-100a4) 별로 독립적으로 소거 동작이 수행될 수 있다.
각 웰 영역(100a1-100a4)에서, 낸드 플래시 메모리 장치의 소거 동작은 반도체 물질로 이루어진 수직 구조체(VS)와 적층 구조체(ST)를 구성하는 전극들(EL) 사이에 전압 차이를 제공하여, 전하 저장막에 저장된 전하를 수직 구조체(VS)로 방출함으로써 수행될 수 있다.
3차원 낸드 플래시 메모리 장치의 소거 동작시 주변 로직 회로로부터 소거 전압(VERS, 예를 들어, 약 10V 내지 20V)이 수평 반도체층(100)에 인가될 수 있다. 실시예들에 따르면, 3차원 반도체 장치의 소거 동작은 각 웰 영역(100a1~100a4) 별로 수행될 수 있다. 즉, 선택된 웰 영역(100a1)으로 소거 전압(VERS)이 인가될 수 있으며, 비선택된 나머지 웰 영역들에 접지 전압(GND)이 인가될 수 있다. 예를 들어, 제 1 웰 영역(100a1)에 소거 전압 전압(VERS)이 인가되고, 나머지 제 2 내지 제 4 웰 영역들(100a2~100a4)에 접지 전압(GND)이 인가될 수 있다.
선택된 웰 영역(100a1)에서 소거 동작시, 적층 구조체(ST)에서 워드 라인들로 사용되는 전극들(EL)에 접지 전압(GND 또는 0V)이 인가되며, 접지 선택 라인으로 사용되는 최하층 전극(EL), 스트링 선택 라인으로 사용되는 최상층 전극(EL), 비트 라인(BL), 및 공통 소오스 라인(도 3의 CSL 참조)는 플로팅될 수 있다.
실시예들에 따르면, 웰 영역(100a1~100a4) 단위로 소거 동작이 수행될 때, 선택된 웰 영역(100a1)과 비선택된 웰 영역들(100a2~100a4) 사이에 적어도 하나 이상의 PN 접합이 존재하므로, 웰 영역들(100a1~100a4) 사이에 형성된 적어도 하나의 PN 접합에 역방향 바이어스가 인가될 수 있다. 이에 따라, 선택된 웰 영역(100a1)과 비선택된 웰 영역들(100a2~100a4)은 전기적으로 분리될 수 있다.
상세하게, 도 19a 및 도 19b에 도시된 실시예에 따르면, 웰 영역들(100a1~100a4)에 p형 불순물들이 도핑되고, 분리 불순물 영역들(100b)에 n형 불순물들이 도핑될 수 있다.
도 19a에 도시된 3차원 반도체 장치의 소거 동작시, 선택된 웰 영역(100a1)과 이에 접하는 분리 불순물 영역(100b) 사이의 제 1 PN 접합(PN1)에 순방향 바이어스가 인가될 수 있으며, 분리 불순물 영역(100b)과 더미 불순물 영역 사이의 제 2 PN 접합(PN2)에 역방향 바이어스가 인가될 수 있다. 또한, 비선택된 웰 영역(100a2~100a4)과 이에 접하는 분리 불순물 영역(100b) 사이의 제 1 PN 접합(PN1)에 역방향 바이어스가 인가될 수 있다. 이에 따라, 단일 수평 반도체층(100)에서, 선택된 웰 영역(100a)은 비선택 웰 영역들(100a2~100a4)과 전기적으로 분리될 수 있다.
도 19b에 도시된 3차원 반도체 장치의 소거 동작시, 선택된 웰 영역(100a1)과 이에 접하는 분리 불순물 영역(100b) 사이의 제 1 PN 접합(PN1)에 순방향 바이어스가 인가될 수 있다. 비선택된 웰 영역(100a2~100a4)과 이에 접하는 분리 불순물 영역(100b) 사이의 제 1 PN 접합(PN1)에 역방향 바이어스가 인가될 수 있다. 이에 따라, 선택된 웰 영역(100a)과 비선택 웰 영역들(100a2~100a4)은 전기적으로 분리될 수 있다.
나아가, 도 19a 및 도 19b에 도시된 실시예에 따르면, 앞서 설명한 소거 전압 조건에서, 선택된 웰 영역(100a1)에 배치된 수직 구조체들(VS)로 소거 전압(VERS)이 전달될 수 있다. 이에 따라, 수직 구조체(VS)와 워드 라인들(WL) 사이에 큰 전압 차가 제공되므로 전하 저장막에 저장된 전하들이 파울러-노던하임 터널링 현상에 의해 수직 구조체(VS)로 방출될 수 있다.
도 19c 및 도 19d에 도시된 실시예에 따르면, 웰 영역들(100a1~100a4)에 n형 불순물들이 도핑되고, 분리 불순물 영역들(100b)에 p형 불순물들이 도핑될 수 있다.
도 19c에 도시된 3차원 반도체 장치의 소거 동작시, 선택된 웰 영역(100a1)과 이에 접하는 분리 불순물 영역(100b) 사이의 제 1 PN 접합(PN1)에 역방향 바이어스가 인가될 수 있다. 이에 따라, 단일 수평 반도체층(100) 내에서, 선택된 웰 영역(100a)은 비선택 웰 영역들(100a2~100a4)과 전기적으로 분리될 수 있다.
도 19d에 도시된 3차원 반도체 장치의 소거 동작시, 선택된 웰 영역(100a1)과 이에 접하는 분리 불순물 영역(100b) 사이의 제 1 PN 접합(PN1)에 역방향 바이어스가 인가될 수 있다. 그리고 비선택된 웰 영역들(100a2~100a4)과 이에 접하는 분리 불순물 영역(100b) 사이의 제 1 PN 접합(PN1)에 순방향 바이어스가 인가될 수 있다. 선택된 웰 영역(100a)과 비선택 웰 영역들(100a2~100a4) 사이에 역방향 바이어스가 제공되는 PN 접합이 존재하므로, 선택된 웰 영역(100a)은 비선택 웰 영역들(100a2~100a4)과 전기적으로 분리될 수 있다.
나아가, 도 19a 및 도 19b에 도시된 실시예에 따르면, 앞서 설명한 소거 전압 조건에서, 게이트-유도-드레인-누설전류(gate induced drain Leakage; GIDL)를 이용하는 방법을 통해 데이터 저장막에 저장된 전하들을 소거할 수 있다. 즉, 선택된 웰 영역(100a1)에 소거 전압이 인가될 때, 최하층 전극(EL)에 인접한 수직 구조체들(VS)에서 게이트-유도-드레인-누설전류(GIDL)가 발생하여 정공들이 생성될 수 있다. 생성된 정공들은 워드 라인들로 이용되는 전극들(EL)과 인접하는 수직 구조체들(VS)로 방출되며, 전자들은 웰 영역들(100a)로 방출될 수 있다. 이때, 전하 저장막에 축적된 전하들이 수직 구조체들(VS)로 방출되어 데이터가 소거될 수 있다.
도 20 내지 도 28은 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 20을 참조하면, 앞서 도 1을 참조하여 설명한 바와 같이, 칩 영역들 및 스크라이브 라인 영역을 포함하는 반도체 기판(1)을 준비한다. 예를 들어, 반도체 기판(1)은 제 1 도전형(예를 들면, P형)의 반도체 기판일 수 있다. 반도체 기판에 웰 영역(미도시)이 형성될 수 있다.
각각의 칩 영역들의 반도체 기판(1) 상에 주변 로직 회로들(PTR) 및 이와 연결되는 주변 배선 구조체들, 즉, 주변 콘택 플러그들 및 주변 배선들이 형성될 수 있다. 다시 말해, 각 칩 영역의 반도체 기판(1) 상에 로우 및 컬럼 디코더들, 페이지 버퍼들, 및 제어 회로들이 형성될 수 있다. 주변 로직 회로(PTR)는 예를 들어, 고전압 및 저전압 트랜지스터를 포함할 수 있다.
주변 로직 회로들(PTR)을 형성하는 것은, 반도체 기판(1) 상에 차례로 주변 회로 게이트 절연막 및 주변 회로 게이트 전극(23)을 형성하고, 주변 회로 게이트 전극(23)의 양측의 반도체 기판(1)에 불순물을 주입하여 소오스/드레인 영역들(21)을 형성하는 것을 포함할 수 있다. 주변 회로 게이트 스페이서가 주변 회로 게이트 전극(23)의 측벽에 형성될 수 있다.
도 21을 참조하면, 주변 로직 회로들(PTR) 및 주변 배선 구조체를 형성한 후, 반도체 기판(1)의 전면을 덮는 하부 매립 절연막(50)이 형성될 수 있다. 하부 매립 절연막(50)은 평탄화된 상면을 가질 수 있으며, 반도체 기판(1)의 가장자리(edge) 부분의 상면을 노출시키도록 패터닝될 수 있다.
하부 매립 절연막(50)은 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있으며, 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및/또는 저유전막을 포함할 수 있다.
도 22를 참조하면, 하부 매립 절연막(50) 상에 수평 반도체층(100)이 형성될 수 있다. 즉, 수평 반도체층(100)은 서로 교차하는 제 1 방향 및 제 2 방향을 따라 연장될 수 있다. 수평 반도체층(100)은 반도체 물질로 이루어질 수 있으며, 단결정 또는 다결정 구조를 가질 수 있다. 일 예로, 수평 반도체층(100)은 반도체 기판(1)의 전면을 덮도록 폴리실리콘막을 증착하여 형성될 수 있다. 일 예에 따르면, 폴리실리콘막을 증착하는 동안 제 1 도전형의 불순물이 도핑될 수 있다. 이와 달리, 언도우프된 폴리실리콘막을 증착한 후, 수평 반도체층(100)의 하부 부분에 제 1 도전형의 불순물을 도핑하여 웰 불순물 영역을 형성할 수도 있다. 또 다른 예로, 폴리실리콘막을 증착한 후, 레이저 어닐링 공정을 수행하여 폴리실리콘막의 그레인 바운더리를 감소시킬 수 있다.
일 예에 따르면, 증착 방법을 이용하여 수평 반도체층(100)을 형성함에 따라, 수평 반도체층(100)은 하부 매립 절연막(50)의 상면 및 측벽과 반도체 기판(1)의 가장자리 상면을 덮을 수 있다. 즉, 수평 반도체층(100)은 반도체 기판(1)의 가장자리에서 반도체 기판(1)과 직접 접촉할 수 있다.
이어서, 수평 반도체층(100)에 웰 영역들(100a)을 정의하는 분리 불순물 영역들(100b)이 형성될 수 있다. 앞서, 도 8a 내지 도 8d를 참조하여 설명한 바와 같이, 분리 불순물 영역들(100b)은 제 1 방향 및 제 2 방향을 따라 연장될 수 있으며, 인접하는 웰 영역들(100a) 사이에 형성될 수 있다. 분리 불순물 영역들(100b)은 수평 반도체층(100), 즉, 웰 영역들(100a)과 반대의 도전형을 갖는 불순물들을 수평 반도체층(100) 내에 도핑하여 형성될 수 있다. 즉, 수평 반도체층(100)에 제 1 도전형(예를 들어, p형) 불순물이 도핑된 경우, 분리 불순물 영역들(100b)은 제 2 도전형(예를 들어, n형) 불순물을 도핑하여 형성될 수 있다.
분리 불순물 영역들(100b)을 형성한 후, 앞서, 도 8a 내지 도 8d를 참조하여 설명한 바와 같이, 수평 반도체층(100)의 일 부분들을 식각하여, 하부 매립 절연막(50)을 노출시키는 오프닝들(OP)을 형성할 수 있다. 오프닝들은 웰 영역들(100a) 사이에 형성될 수 있다. 이후, 수평 반도체층(100)에 형성된 오프닝들은 절연 물질로 채워질 수 있다.
도 23을 참조하면, 박막 구조체(110)가 수평 반도체층(100)의 전면을 덮도록 형성될 수 있다. 박막 구조체(110)는 번갈아 반복적으로 적층된 희생막들(SL) 및 절연막들(ILD)을 포함할 수 있다. 박막 구조체(110)에서 희생막들(SL)은 동일한 두께를 가질 수 있다. 희생막들(SL) 및 절연막들(ILD)은 열적 화학기상 증착(Thermal CVD) 공정, 플라즈마 인핸스드 화학기상 증착(Plasma enhanced CVD) 공정, 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 형성될 수 있다. 이러한 증착 공정을 이용하여 박막 구조체(110)를 형성하므로, 박막 구조체(110)는 수평 반도체층(100)의 상면에서 반도체 기판(1)의 상면으로 연장될 수 있다.
박막 구조체(110)에서, 희생막들(SL)은 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 희생막들(SL) 및 절연막들(ILD)은 케미컬 용액을 이용한 습식 식각 공정에서의 높은 식각 선택비를 가지며, 식각 가스를 이용한 건식 식각 공정에서 낮은 식각 선택비를 가질 수 있다. 일 예로, 희생막들(SL) 및 절연막들(ILD)은 절연 물질로 형성되되, 서로 식각 선택성을 가질 수 있다. 예를 들어, 예를 들어, 희생막들(SL)은 실리콘 질화막으로 형성될 수 있으며, 절연막들(ILD)은 실리콘 산화막으로 형성될 수 있다.
도 24를 참조하면, 박막 구조체에 대한 패터닝 공정을 수행하여, 수평 반도체층(100)의 웰 영역들(100a) 상에 몰드 구조체들(120)을 각각 형성할 수 있다. 몰드 구조체들(120)은 박막 구조체(110)에 대한 트리밍(trimming) 공정을 수행하여 형성될 수 있다. 여기서, 트리밍 공정은 박막 구조체 상에 마스크 패턴(미도시)을 형성하는 공정, 박막 구조체의 일 부분을 식각하는 공정, 마스크 패턴의 수평적 면적을 축소시키는 공정, 및 박막 구조체의 일 부분을 식각하는 공정과 마스크 패턴의 수평적 면적을 축소시키는 공정을 번갈아 반복하는 것을 포함할 수 있다. 트리밍 공정을 수행함에 따라 몰드 구조체들(120) 각각은 웰 영역들(100a) 각각의 가장자리 부분에서 계단식 구조를 가질 수 있다. 한편, 반도체 기판(1)의 가장자리 부분에서 최외각 몰드 구조체의 일부가 주변 로직 구조체(PS의 측벽으로 연장되어 반도체 기판(1)의 가장자리 부분과 직접 접촉할 수도 있다.
도 25 및 도 26을 참조하면, 몰드 구조체들(120)이 형성된 수평 반도체층(100) 상에 상부 매립 절연막(150)이 형성될 수 있다. 상부 매립 절연막(150)은 몰드 구조체들(120)을 덮도록 두꺼운 절연막을 증착한 후, 절연막에 대한 평탄화 공정을 수행하여 형성될 수 있다. 상부 매립 절연막(150)은 희생막들(SL)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다.
상부 매립 절연막(150)을 형성한 후, 각 몰드 구조체(120)의 일부분들을 노출시키는 오프닝들을 갖는 하드 마스크막(MP)이 형성될 수 있다. 하드 마스크막(MP)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 폴리 실리콘과 같은 실리콘 함유 물질, 비정질 카본막(ACL; Amorphous Carbon Layer) 또는 에스오에이치막(Spin-On Hardmask) 등과 같은 탄소 함유 물질, 텅스텐과 같은 금속 물질 또는 유기 물질을 포함할 수 있다.
일 예에서, 하드 마스크막(MP)은 반도체 기판(1)의 전면을 덮도록 형성될 수 있으며, 도 25에 도시된 바와 같이, 반도체 기판(1)의 가장자리에서 수평 반도체층(100) 및 반도체 기판(1)의 가장자리 상면과 직접 접촉할 수 있다.
다른 예에서, 도 26에 도시된 바와 같이, 최외각 몰드 구조체의 일부가 주변 로직 구조체의 측벽으로 연장되는 경우, 하드 마스크막(MP)은 수평 반도체층(100)과 이격될 수 있다.
이어서, 하드 마스크막(MP)의 오프닝들에 노출된 몰드 구조체들(120)의 일부분들을 이방성 식각함으로써, 몰드 구조체들(120) 각각에 수평 반도체층(100)의 웰 영역들(100a)을 노출시키는 수직 홀들(VH)이 형성될 수 있다. 수직 홀들(VH)은 평면적 관점에서, 일 방향을 따라 배열되거나, 지그재그 형태로 배열될 수 있다. 여기서, 몰드 구조체들(120)에 대한 이방성 식각 공정은 예를 들어, 플라즈마 식각(plasma etching), 반응성 이온 식각(RIE, Reactive Ion Etching), 고주파 유도 플라즈마 반응성 이온 식각(inductively coupled plasma reactive ion etching, ICP-RIE), 또는 이온빔 식각(IBE, Ion Beam Etching) 공정일 수 있다.
실시예들에 따르면, 플라즈마를 이용한 이방성 식각 공정시 플라즈마에 포함된 이온들 및/또는 라디칼들로부터 유도된 양전하들(positive charges)이 수직 홀들에 노출된 수평 반도체층(100)의 표면에 축적(charging)될 수 있다. 이에 따라, 수평 반도체층(100)의 웰 영역들(100a)에서 전위가 상승될 수 있다.
나아가, 실시예들에 따르면, 3차원 반도체 장치를 제조하는 동안 반도체 기판(1)은 반도체 제조 장비의 서포터(미도시) 상에 위치할 수 있으며, 수직 홀들(VH) 형성하는 이방성 식각 동안 서포터로부터 반도체 기판(1)에 접지 전압이 인가될 수 있다. 본 발명의 실시예들에 따르면, 수평 반도체층(100)은 단일층으로 서로 연결되어 있으며, 반도체 기판(1)의 가장자리 상면과 접촉하고 있으므로, 수직 홀들(VH)을 형성하는 동안 수평 반도체층(100)에 축적된 양전하들은 반도체 기판(1)을 통해 배출(discharge)될 수 있다. 구체적으로, 이방성 식각 공정 동안 수평 반도체층(100)의 표면에 축적된 양전하들에 의해 웰 영역들(100a)에서 전위가 상승하여 웰 영역들(100a1~100a4) 사이의 PN 접합에 역방향 바이어스가 인가될 수 있다. 이러한 경우 수평 반도체층(100)에 축적된 양전하들은 PN 접합의 역방향 누설전류에 의해 반도체 기판(1)으로 배출될 수 있다. 이와 같이, 수직 홀들(VH)을 형성하는 동안 반도체 기판(1) 전면에서 단일층으로 이루어진 수평 반도체층(100)에 접지 전압이 인가될 수 있으므로, 수평 반도체층(100)에 축적된 양전하들에 의해 수평 반도체층에 아킹(arcing)이 발생하는 것을 방지할 수 있다.
이에 더하여, 수평 반도체층(100)은 도 25에 도시된 바와 같이, 반도체 기판(1)의 가장자리에서 하드 마스크막(MP)과 직접 접촉할 수 있다. 하드 마스크막(MP)이 비정질 카본막(ACL)을 포함하는 경우, 플라즈마를 이용한 이방성 식각 공정시 비정질 카본막에 음전하들이 축적될 수 있다. 이에 따라, 하드 마스크막(MP)이 수평 반도체층(100)과 접촉하는 경우, 수평 반도체층(100)에 축적된 양전하들은 하드 마스크막(MP)의 음전하들에 의해 상쇄될 수 있다.
계속해서, 도 27을 참조하면, 수직 홀들 내에 수직 구조체들(VS)이 형성될 수 있다. 수직 구조체들(VS)은, 앞서 설명한 것처럼, 반도체 물질 또는 도전성 물질을 포함할 수 있다.
수직 구조체들(VS)을 형성하는 것은, 수평 반도체층(100)을 노출시키며 개구부들의 측벽들을 덮는 반도체 스페이서를 형성하는 것, 및 수평 반도체층(100)과 연결되는 반도체 몸체부를 형성하는 것을 포함할 수 있다. 수직 구조체들(VS)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 수직 구조체들(VS)은 수평 반도체층(100)의 웰 영역들(100a)과 연결될 수 있다. 나아가, 수직 구조체(VS)의 상단에 도전 패드를 가질 수 있다. 도전 패드는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
이에 더하여, 수직 홀들 내에 수직 구조체들(VS)을 형성하기 전에, 수직 홀들 내에 도 7a 및 도 7b를 참조하여 설명된 수직 절연 패턴(VP)이 형성될 수 있다. 수직 절연 패턴(VP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 수직 절연 패턴(VP)은 데이터 저장막의 일부일 수 있다.
다른 예로, 수직 구조체들(VS)을 형성하는 것은, 도 6b 및 도 7b에 도시된 바와 같이, 수직 홀들의 하부 부분을 채우는 하부 반도체 패턴(LSP)을 형성하는 것, 하부 반도체 패턴(LSP)이 형성된 개구부 내에 수직 절연 패턴(VP)을 형성하는 것, 및 수직 절연 패턴(VP)이 형성된 개구부 내에 하부 반도체 패턴(LSP)과 연결되는 상부 반도체 패턴(USP)을 형성하는 것을 포함할 수도 있다.
계속해서, 수직 구조체들(VS)을 형성한 후, 몰드 구조체들의 희생막들을 전극들로 대체하는 공정들을 수행함으로써, 수평 반도체층(100) 수직적으로 적층된 전극들(EL)을 포함하는 적층 구조체들(ST)이 형성될 수 있다.
보다 상세하게, 수직 구조체들(VS)을 형성한 후, 몰드 구조체들을 패터닝하여 수직 구조체들(VS)과 이격된 라인 형태의 트렌치들이 형성될 수 있다. 트렌치들을 형성함에 따라, 몰드 구조체들의 절연막들(ILD) 및 희생막들(SL)의 측벽들이 노출될 수 있다.
계속해서, 트렌치들에 노출된 희생막들(SL)을 제거하여 절연막들(ILD) 사이에 게이트 영역들이 형성될 수 있다. 게이트 영역들은 절연막들(ILD), 수직 구조체들(VS), 및 수평 반도체층에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(SL)을 등방적으로 식각하여 형성될 수 있다. 예를 들어, 희생막들(SL)이 실리콘 질화막이고, 절연막들(ILD)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 등방성 식각 공정이 수행될 수 있다.
이어서, 게이트 영역들 내에 전극들(EL)이 형성될 수 있다. 전극들(EL)은 게이트 영역들을 부분적으로 채우거나, 완전히 채울 수 있다. 전극들(EL) 각각은 차례로 증착된 배리어 금속막 및 금속막을 포함할 수 있다. 배리어 금속막은 예를 들어, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있다. 그리고, 금속막은 예를 들어, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질들로 이루어질 수 있다.
전극들(EL)을 형성하기 전에, 도 7a 및 도 7b를 참조하여 설명한 것처럼, 게이트 영역들의 내벽들을 컨포말하게 덮는 수평 절연 패턴(HP)이 형성될 수 있다. 수평 절연 패턴(HP)은 NAND 플래시 메모리 트랜지스터의 데이터 저장막의 일부일 수 있다.
이와 같이, 전극들(EL)을 형성함에 따라, 수평 반도체층(100)의 웰 영역들(100a) 각각에 적층 구조체(ST)가 형성될 수 있으며, 적층 구조체(ST)는 각 웰 영역(100a) 가장자리에서 계단식 구조를 가질 수 있다.
이에 더하여, 트렌치들에 노출된 반도체 기판(1) 내에 도 5, 도 6a, 및 도 6b를 참조하여 설명한 것처럼, 공통 소오스 영역들(CSR)이 형성될 수 있다. 공통 소오스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다. 또한, 공통 소오스 영역들과 접속되는 공통 소오스 플러그들(CSP)이 형성될 수 있다.
도 28을 참조하면, 층간 절연막이 적층 구조체들(ST) 및 상부 매립 절여막(150)의 전면을 덮을 수 있으며, 층간 절연막 및 상부 매립 절연막을 관통하는 셀 콘택 플러그들(CPLG), 웰 콘택 플러그들, 및 연결 콘택 플러그들(PPLG)이 형성될 수 있다. 여기서, 주변 로직 구조체(PS)와 연결되는 연결 콘택 플러그들(PPLG)은, 도 8a 내지 도 8d를 참조하여 설명한 것처럼, 수평 반도체층(100)의 오프닝들(도 8a 내지 도 8d의 OP 참조)에 형성될 수 있다.
이후, 컷팅 또는 쏘잉 머신(sawing machine)을 이용하여, 반도체 기판(1)은 스크라이브 라인 영역을 따라 절단될 수 있으며, 이에 따라, 반도체 기판(1) 상에 형성된 3차원 반도체 장치들은 복수 개의 반도체 칩들로 분리될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제 1 도전형의 웰 영역들 및 서로 인접하는 상기 웰 영역들 사이에서 상기 웰 영역들과 접하는 제 2 도전형의 분리 불순물 영역을 포함하는 수평 반도체층; 및
    상기 수평 반도체층의 상기 웰 영역들 상에 각각 배치되는 셀 어레이 구조체들로서, 상기 셀 어레이 구조체들 각각은:
    상기 수평 반도체층의 상면에 수직한 방향으로 적층된 전극들을 포함하는 적층 구조체; 및
    상기 적층 구조체를 관통하여 상기 각 웰 영역에 연결되는 수직 구조체들을 포함하는 3차원 반도체 장치.
  2. 제 1 항에 있어서,
    상기 분리 불순물 영역은 서로 인접하는 상기 웰 영역들과 접합되어 적어도 2개 이상의 PN 접합들을 형성하는 3차원 반도체 장치.
  3. 제 1 항에 있어서,
    상기 분리 불순물 영역은 상기 웰 영역들의 일 부분들과 접합되어 적어도 2개 이상의 PN 접합들을 형성하는 3차원 반도체 장치.
  4. 제 1 항에 있어서,
    상기 분리 불순물 영역은 서로 인접하는 상기 웰 영역들 사이에서 서로 이격된 한 쌍의 불순물 영역들을 포함하되, 상기 한 쌍의 불순물 영역들은 상기 제 2 도전형을 갖는 3차원 반도체 장치.
  5. 제 4 항에 있어서,
    상기 불순물 영역들 사이에서 상기 제 1 도전형을 갖는 더미 불순물 영역을 더 포함하되,
    상기 더미 불순물 영역은 상기 불순물 영역들과 PN 접합들을 형성하는 3차원 반도체 장치.
  6. 제 5 항에 있어서,
    상기 더미 불순물 영역에서 상기 제 1 도전형의 불순물 농도는 상기 웰 영역들에서보다 낮은 3차원 반도체 장치.
  7. 제 1 항에 있어서,
    상기 분리 불순물 영역은 서로 인접하는 상기 셀 어레이 구조체들 사이에 배치되는 3차원 반도체 장치.
  8. 제 1 항에 있어서,
    상기 셀 어레이 구조체들 각각은 상기 수평 반도체층의 상면에 대해 수직한 방향으로 연장되는 복수 개의 낸드 셀 스트링들을 포함하는 3차원 반도체 장치.
  9. 제 1 항에 있어서,
    상기 분리 불순물 영역은 제 1 방향으로 인접하는 상기 웰 영역들 사이에 제공되며, 상기 제 1 방향과 교차하는 제 2 방향으로 서로 이격된 제 1 및 제 2 분리 불순물 영역들을 포함하고,
    상기 수평 반도체층은 상기 제 1 및 제 2 분리 불순물 영역들 사이에 오프닝을 갖는 3차원 반도체 장치.
  10. 제 1 항에 있어서,
    상기 3차원 반도체 장치는 반도체 기판, 상기 반도체 기판 상에 배치된 주변 로직 회로들, 및 상기 주변 로직 회로들을 덮는 하부 매립 절연막을 포함하는 주변 로직 구조체를 더 포함하되,
    상기 수평 반도체층은 상기 하부 매립 절연막의 상면에 배치되는 3차원 반도체 장치.
  11. 제 10 항에 있어서,
    상기 수평 반도체층 상에서 상기 적층 구조체들을 덮는 상부 매립 절연막을 더 포함하되,
    상기 수평 반도체층은 일 방향으로 인접하는 상기 웰 영역들 사이에 상기 하부 매립 절연막을 노출시키는 오프닝을 갖되, 상기 수평 반도체층의 상기 오프닝은 상기 상부 매립 절연막으로 채워지는 3차원 반도체 장치.
  12. 반도체 기판 상에 집적된 주변 로직 회로들을 포함하는 주변 로직 구조체;
    상기 주변 로직 구조체 상에 배치된 수평 반도체층으로서, 상기 수평 반도체층은 제 1 도전형의 불순물들이 도핑된 복수 개의 웰 영역들 및 서로 인접하는 상기 웰 영역들 사이에 제공되며, 제 2 도전형의 불순물들이 도핑된 분리 불순물 영역을 포함하는 것; 및
    상기 수평 반도체층의 상기 웰 영역들 상에 각각 배치된 복수 개의 셀 어레이 구조체들로서, 상기 셀 어레이 구조체들 각각은 3차원적으로 배열된 메모리 셀들을 포함하는 3차원 반도체 장치.
  13. 제 12 항에 있어서,
    상기 웰 영역들 및 상기 분리 불순물 영역은, 평면적 관점에서, 상기 주변 로직 회로들과 중첩되는 3차원 반도체 장치.
  14. 제 12 항에 있어서,
    상기 웰 영역들은 서로 교차하는 제 1 방향 및 제 2 방향을 따라 배열되고,
    상기 분리 불순물 영역은 상기 제 1 방향으로 인접하는 웰 영역들 사이와 상기 제 1 방향과 교차하는 상기 제 2 방향으로 인접하는 웰 영역들 사이에 제공되는 3차원 반도체 장치.
  15. 제 12 항에 있어서,
    상기 웰 영역들은 서로 교차하는 제 1 방향 및 제 2 방향을 따라 배열되고,
    상기 제 1 방향으로 상기 분리 불순물 영역의 폭은 상기 웰 영역들이 폭보다 작은 3차원 반도체 장치.
  16. 제 12 항에 있어서,
    상기 웰 영역들은 제 1 방향으로 이격되고,
    상기 분리 불순물 영역은 상기 제 1 방향으로 서로 이격된 제 1 및 제2 불순물 영역들을 포함하되,
    상기 3차원 반도체 장치는 상기 제 1 및 제 2 불순물 영역들 사이에 제공되며, 상기 제 1 도전형의 불순물들이 도핑된 더미 불순물 영역을 더 포함하는 3차원 반도체 장치.
  17. 제 12 항에 있어서,
    상기 셀 어레이 구조체들 각각은:
    상기 수평 반도체층의 상기 각 웰 영역 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 복수 개의 적층 구조체들;
    상기 각 적층 구조체를 관통하여 상기 각 웰 영역에 접속되는 복수 개의 수직 구조체들; 및
    상기 적층 구조체들을 가로지르며 상기 수직 구조체들에 연결된 비트 라인들을 포함하는 3차원 반도체 장치.
  18. 제 17 항에 있어서,
    상기 수평 반도체층의 상기 웰 영역들 각각은 셀 어레이 영역 및 상기 셀 어레이 영역 둘레의 연결 영역을 포함하되,
    상기 적층 구조체들 각각은 상기 연결 영역에서 계단식 구조를 갖는 3차원 반도체 장치.
  19. 제 18 항에 있어서,
    상기 수평 반도체층의 상기 분리 불순물 영역은 서로 인접하는 상기 셀 어레이 구조체들 사이에 제공되는 3차원 반도체 장치.
  20. 제 12 항에 있어서,
    상기 분리 불순물 영역은 제 1 방향으로 인접하는 상기 웰 영역들 사이에 제공되며, 상기 제 1 방향과 교차하는 제 2 방향으로 서로 이격된 제 1 및 제 2 분리 불순물 영역들을 포함하고,
    상기 수평 반도체층은 상기 제 1 및 제 2 분리 불순물 영역들 사이에서 상기 주변 로직 구조체의 절연막을 노출시키는 오프닝을 갖는 3차원 반도체 장치.

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