JPH11214654A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH11214654A
JPH11214654A JP10016027A JP1602798A JPH11214654A JP H11214654 A JPH11214654 A JP H11214654A JP 10016027 A JP10016027 A JP 10016027A JP 1602798 A JP1602798 A JP 1602798A JP H11214654 A JPH11214654 A JP H11214654A
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memory device
semiconductor memory
internal circuit
region
conductivity type
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JP10016027A
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Gen Morishita
玄 森下
Teruhiko Amano
照彦 天野
Kazutami Arimoto
和民 有本
Tetsushi Tanizaki
哲志 谷崎
Takeshi Fujino
毅 藤野
Takahiro Tsuruta
孝弘 鶴田
Mitsuya Kinoshita
充矢 木下
Masako Kobayashi
真子 小林
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】 【課題】 ノイズに対して安定な半導体記憶装置を提供
する。 【解決手段】 ノイズ発生源となる電源回路１２６や発
振回路等を集中配置し、その外周をガードリングＧＲＤ
で囲う。このガードリングＧＲＤは、その少なくとも一
部の上部にはボンディングパッドＰＤが配置されるよう
に設けられる。ガードリングＧＲＤはボンディングパッ
ドＰＤの下の領域を有効利用して設けられるため、チッ
プ面積の増加を抑えつつ有効なノイズ対策が可能であ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特にダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）に関する。
【０００２】
【従来の技術】従来のＤＲＡＭでは、周辺回路はメモリ
セルアレイをいくつかの領域に分断するような形で配置
されている。
【０００３】図１９は、従来のＤＲＡＭ３００の回路配
置を示す図である。図１９を参照して、従来のＤＲＡＭ
３００は、２行２列に配置されたメモリアレイ３０２、
３０４、３０６および３０８と、メモリアレイ３０２お
よび３０６とメモリアレイ３０４および３０８との間に
配置される電源回路３２６、３２８および制御回路３３
０と、メモリアレイ３０２とメモリアレイ３０６との間
に配置されるパッドＰＤ１１と、メモリアレイ３０４と
メモリアレイ３０８との間に配置されるパッドＰＤ１２
とを含む。
【０００４】メモリアレイ３０２はメモリセルアレイ３
１８〜３２４と、アレイ回路３１０〜３１６とを含む。
【０００５】図１９に示した回路配置では、周辺回路か
らアレイ回路までの距離にばらつきが出てしまう。アレ
イ回路のＦ部は制御回路３３０から近いがアレイ回路Ｅ
部は制御回路３３０から距離が離れている。したがっ
て、すべての制御信号のタイミングは周辺回路から一番
遠いアレイ回路Ｅ部までの遅延を考慮して設計しなけれ
ばいけなかった。
【０００６】それに対し、特開平９−７４１７１号公報
では、周辺回路と各アレイ回路までの信号遅延を均一に
すべく、周辺回路をメモリアレイの中心に集中させるよ
うな回路配置が開示されている。
【０００７】図２０は、特開平９−７４１７１号公報で
開示された従来のＤＲＡＭ３４２の回路配置を説明する
ための概略図である。
【０００８】図２０を参照して、ＤＲＡＭ３４２は、２
行２列に配置された４つの単位ブロック３４４〜３５０
を備える。
【０００９】単位ブロック３４４〜３５０の各々は、８
つのメモリアレイと、その８つのメモリアレイのための
周辺回路とを備える。具体的には、単位ブロック３４４
は、第１行に配置されるメモリアレイＭ１１、Ｍ１２お
よびＭ１３と、第２行に第２行第２列を除いて配置され
るメモリアレイＭ２１、Ｍ２３と、第３行に配置される
メモリアレイＭ３１、Ｍ３２およびＭ３３と、第２行第
２列に配置される周辺回路Ｃ１とを含む。
【００１０】単位ブロック３４６、３４８および３５０
も単位ブロック３４４と同様の構成を有するので説明は
繰返さない。
【００１１】ここで、図１９に示した従来のＤＲＡＭ３
００では、電荷の発生源である周辺回路（電源回路等の
リング発振器やチャージポンプ回路を含む回路や制御回
路）等がチップ全体に分散されて配置されることによ
り、隣接するメモリセルに対して、本来注入されてはい
けない電荷が基板を介して注入され、データ保持不良と
なることがある。
【００１２】現状ではこの対策のために、メモリセルに
対する電荷の注入を防ぐために周辺回路とメモリセルと
の間にガードリングを設けている。
【００１３】図２１は、従来の半導体記憶装置における
ガードリングの配置を説明するための概略図である。
【００１４】図２１を参照して、ガードリング３６８は
周辺回路３６２とメモリセル３６４との間に設けられ、
ガードリング３７０は周辺回路３６２とメモリセル３６
６との間に設けられている。
【００１５】図２２は、図２１におけるガードリングの
Ｇ−Ｇ′部の断面を示す模式図である。
【００１６】図２２を参照して、周辺回路３６２で発生
された電荷３７２はＰ基板３７４中を拡散する。この拡
散した電荷３７２を電源回路３６２に隣接して設けられ
たメモリセルに到達する前にガードリング３６８、３７
０により捕獲する。
【００１７】従来のＤＲＡＭではこのガードリングを設
けるために余分なレイアウト面積が必要となっている。
【００１８】また、リング発振器などが出す高周波信号
の影響により、同一チップ内のアナログ回路にノイズが
混入する可能性や、ひいては同一機器（特に同一のプリ
ント配線基板）に実装されている他の半導体装置に対し
て、ノイズを伝達してしまう可能性も考えられる。
【００１９】図２３は、従来の半導体記憶装置に用いら
れる発振器の回路図である。このリング発振器は、制御
信号Ｒｉｎを受けるＮＡＮＤ回路３８２と、ＮＡＮＤ回
路３８２の出力を受ける直列に接続された４つのインバ
ータ３８４〜３９０と、インバータ３９０の出力を受け
反転し増幅する直列に接続された３つのインバータ３９
２〜３９６とを含む。
【００２０】インバータ３９０の出力はＮＡＮＤ回路３
８２の入力にフィードバックされる。
【００２１】図２４は、図２３に示したリング発振器の
回路配置を示す図である。図２３、２３を参照して、Ｎ
ＡＮＤ回路３８２は、ＰチャネルＭＯＳトランジスタ３
８２ｐ１、３８２ｐ２と、ＮチャネルＭＯＳトランジス
タ３８２ｎ１、３８２ｎ２とを含む。
【００２２】インバータ３８４は、ＰチャネルＭＯＳト
ランジスタ３８４ｐと、ＮチャネルＭＯＳトランジスタ
３８４ｎとを含む。インバータ３８６は、ＰチャネルＭ
ＯＳトランジスタ３８６ｐと、ＮチャネルＭＯＳトラン
ジスタ３８６ｎとを含む。
【００２３】インバータ３８８は、ＰチャネルＭＯＳト
ランジスタ３８８ｐと、ＮチャネルＭＯＳトランジスタ
３８８ｎとを含む。
【００２４】インバータ３９０は、ＰチャネルＭＯＳト
ランジスタ３９０ｐと、ＮチャネルＭＯＳトランジスタ
３９０ｎとを含む。
【００２５】インバータ３９２は、ＰチャネルＭＯＳト
ランジスタ３９２ｐと、ＮチャネルＭＯＳトランジスタ
３９２ｎとを含む。
【００２６】インバータ３９４は、ＰチャネルＭＯＳト
ランジスタ３９４ｐと、ＮチャネルＭＯＳトランジスタ
３９４ｎとを含む。
【００２７】インバータ３９６は、ＰチャネルＭＯＳト
ランジスタ３９６ｐと、ＮチャネルＭＯＳトランジスタ
３９６ｎとを含む。
【００２８】リングオシレータに含まれるＰチャネルＭ
ＯＳトランジスタは電源電位を与える第２金属配線層４
０２で覆われている。リングオシレータに含まれるＮチ
ャネルＭＯＳトランジスタは接地電位を与える第２金属
配線層４０４で覆われている。
【００２９】インバータ３８４について接続を説明する
と、電源電位を与える第２金属配線層４０２はビアホー
ル４０６にて第１金属配線４１４に接続される。第１金
属配線４１４は、コンタクトホール４１０にてＰチャネ
ルＭＯＳトランジスタ３８４ｐのソース３８４ｐｓに接
続される。
【００３０】接地電位を与える第２金属配線層４０４
は、ビアホール４０８にて第１金属配線４１６に接続さ
れる。第１金属配線４１６は、コンタクトホール４１２
にてＮチャネルＭＯＳトランジスタ３８４ｎのソース３
８４ｎｓに接続される。
【００３１】ＰチャネルＭＯＳトランジスタ３８４ｐの
ドレイン３８４ｐｄとＮチャネルＭＯＳトランジスタ３
８４ｎのドレイン３８４ｎｄはそれぞれコンタクトホー
ル４２６、４２８にて第１金属配線４２４と接続され
る。ＮＡＮＤ回路３８２の出力が与えられている第１金
属配線４１８はコンタクトホール４２０、４２２にてＰ
チャネルＭＯＳトランジスタ３８４ｐのゲート３８４ｐ
ｇとＮチャネルＭＯＳトランジスタ３８４ｎのゲート３
８４ｎｇに接続される。
【００３２】インバータ３８４の出力が与えられる第１
金属配線４２４は同様にコンタクトホールにてＰチャネ
ルＭＯＳトランジスタ３８６ｐのゲートおよびＮチャネ
ルＭＯＳトランジスタ３８６ｎのゲートに接続される。
【００３３】以下同様にしてインバータ３８６の出力は
３８８の入力に接続されインバータ３８８の出力はイン
バータ３９０の入力に接続されている。
【００３４】図２５は、図２４のＸ−Ｘ′の断面を示す
概略図である。図２５を参照して、Ｐ基板４５２上には
Ｐウエル４５４が形成され、Ｐウエル４５４にはＮチャ
ネルＭＯＳトランジスタ３８４ｎが形成されている。Ｎ
チャネルＭＯＳトランジスタ３８４ｎのソース４５６、
ドレイン４５８はそれぞれ第１金属配線４１６、４２４
とコンタクトホールにて接続されている。
【００３５】そして、その上には絶縁層を介してリング
オシレータを覆うように第２金属配線層４０４が形成さ
れている。第２金属配線層４０４の上には保護膜４６４
が形成されている。
【００３６】通常リング発振器は、図２５に示すような
電源電位または接地電位が与えられた金属配線層により
覆われてメモリセルや他の回路への影響を抑える手法が
取られているが、通常の配線に用いられる金属配線は膜
厚が十分に厚くはないため、十分なノイズシールドには
なっていない。
【００３７】
【発明が解決しようとする課題】以上説明したように、
従来のＤＲＡＭでは、電源回路のようなリング発振器や
チャージポンプ回路を含む回路や、外部からの信号を直
接受ける入出力バッファ等により注入される電荷を吸収
するために設けるガードリングによってチップ面積が増
大するという問題があった。
【００３８】また、リング発振器などが出す高周波ノイ
ズを他の回路や外部に出さないようにするシールドが不
十分であるという問題があった。
【００３９】したがって、この発明の目的は、注入電荷
からメモリセルを保護するとともに高周波ノイズから他
の回路やメモリセルおよび他の半導体装置を保護し、ノ
イズや電荷の注入に強い半導体装置を提供することであ
る。
【００４０】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、半導体基板上に形成される半導体記憶装置で
あって、データ保持手段を含む第１の内部回路と、第１
の内部回路に対するノイズ発生源となる第２の内部回路
と、少なくとも半導体基板の主表面上において第２の内
部回路を囲むように設けられるノイズ吸収領域と、ノイ
ズ吸収領域の少なくとも一部の上部に重なるように配置
される、外部からの信号のやり取りに用いられる複数の
パッドとを備える。
【００４１】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成において、ノイズ吸収領
域は、固定電位が与えられた基板と同じ導電型の不純物
領域である。
【００４２】請求項３記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、半導体基板
は、第１導電型であり、第２の内部回路は、第１導電型
のウエル領域と、第１導電型のウエル領域に形成される
第２導電型のＭＯＳトランジスタと、半導体基板の主表
面を除く部分において第１導電型のウエル領域を囲むよ
うに形成される第２導電型のウエル領域とを含み、ノイ
ズ吸収領域は、第２導電型のウエル領域である。
【００４３】請求項４記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、半導体基板
は、第１導電型であり、第１の内部回路は、第１導電型
のウエル領域と、第１導電型のウエル領域に形成される
第２導電型のＭＯＳトランジスタと、半導体基板の主表
面を除く部分において第１導電型のウエル領域を囲むよ
うに形成される第２導電型のウエル領域とを含み、ノイ
ズ吸収領域は、第２導電型のウエル領域である。
【００４４】請求項５記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、複数のパッド
は、２つの対向するパッド列を含み、第２の内部回路
は、２つの対向するパッド列に挟まれるように配置され
る。
【００４５】請求項６記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、第２の内部回
路は、内部電源電位発生手段を含む。
【００４６】請求項７記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、第２の内部回
路は、発振手段を含む。
【００４７】請求項８記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、第２の内部回
路は、入力バッファを含む。
【００４８】請求項９記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、第２の内部回
路は、出力バッファを含む。
【００４９】請求項１０記載の半導体記憶装置は、半導
体基板上に形成される半導体記憶装置であって、第１の
内部回路と、第１の内部回路に対するノイズ発生源とな
る第２の内部回路と、少なくとも半導体基板の主表面上
において第２の内部回路を囲むように設けられるノイズ
吸収領域と、ノイズ吸収領域上にノイズ吸収領域と電気
的に結合するように設けられる導電性支持部材と、導電
性支持部材上に第２の内部回路を上から覆うように設け
られるシールド板と、導電性支持部材とシールド板とを
接着する導電性の接着手段とを備える。
【００５０】請求項１１記載の半導体記憶装置は、請求
項１０記載の半導体記憶装置の構成に加えて、第２の内
部回路は、内部電源電位発生手段を含む。
【００５１】請求項１２記載の半導体記憶装置は、請求
項１０記載の半導体記憶装置の構成に加えて、第２の内
部回路は、発振手段を含む。
【００５２】請求項１３記載の半導体記憶装置は、請求
項１０記載の半導体記憶装置の構成に加えて、第２の内
部回路は、入力バッファを含む。
【００５３】請求項１４記載の半導体記憶装置は、請求
項１０記載の半導体記憶装置の構成に加えて、第２の内
部回路は、出力バッファを含む。
【００５４】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一符号は同
一または相当部分を示す。
【００５５】［実施の形態１］図１は、本発明の実施の
形態１の半導体装置１の全体の構成を示すブロック図で
ある。
【００５６】半導体装置１は、外部から与えられたデー
タを記憶するメモリセルアレイ１６と、メモリセルアレ
イ１６のアドレスを指定するアドレス信号Ｅｘｔ．Ａ０
〜Ｅｘｔ．Ａｉを受ける行および列アドレスバッファ６
と、行および列アドレスバッファ６から供給される行ア
ドレス信号に応答してメモリセルアレイ１６の複数のワ
ード線のうち１つを選択して駆動する行デコーダ１０
と、行および列アドレスバッファ６から供給される列ア
ドレス信号に応答してメモリセルアレイ１６の複数のビ
ット線対のうち１つを選択する列デコーダ８と、メモリ
セルアレイ１６のビット線対間の電位差を増幅するセン
スアンプ１４と、外部から入力された入力データＤＱ１
〜ＤＱ４を受け増幅する入力バッファ１８と、外部に出
力データＤＱ１〜ＤＱ４を出力する出力バッファ２０
と、列デコーダ８によって選択されたビット線対を入力
バッファ１８および出力バッファ２０と接続する入出力
回路１２とを備える。
【００５７】入出力回路１２は、列デコーダ８によって
選択されたビット線対の電位を出力バッファ２０に供給
する。出力バッファ２０は、その供給された電位を増幅
してデータＤＱ１〜ＤＱ４として外部に出力する。
【００５８】入力バッファ１８は、外部から入力された
データＤＱ１〜ＤＱ４を増幅する。入出力回路１２は、
入力バッファ１８において増幅されたデータを、列デコ
ーダ８によって選択されたビット線対に供給する。
【００５９】行および列アドレスバッファ６は、外部か
ら供給されたアドレス信号Ｅｘｔ．Ａ０〜Ｅｘｔ．Ａｉ
を行デコーダ１０および列デコーダ８に選択的に供給す
る。
【００６０】半導体装置１は、さらに、列アドレススト
ローブ信号／ＣＡＳおよび行アドレスストローブ信号／
ＲＡＳを受け、内部回路の動作タイミングを発生するク
ロック発生回路２と、書込制御信号／Ｗを受けその値に
応じて入力バッファ１８および出力バッファ２０を活性
化／不活性化させるゲート回路４と、外部電源電位Ｅｘ
ｔ．Ｖｃｃおよび接地電位Ｖｓｓを受け内部電源電位Ｖ
ｃｃを発生する電源回路２２とを備える。
【００６１】図２は、実施の形態１の半導体記憶装置１
に用いられるガードリングの配置を示す図である。
【００６２】図２を参照して、この半導体記憶装置は、
パッド３２、３４および３６と、入出力バッファ４０、
４２と、ガードリング３８とを含む。入出力バッファ４
０は、データ入出力を受けるパッド３２と３４との間に
配置される。入出力バッファ４２は、データ入出力を受
けるパッド３４と３６との間に配置される。
【００６３】入出力バッファ４０、４２は図１に示した
入力バッファ、出力バッファを１ビット分ずつ含む。
【００６４】入出力バッファ４０および４２はガードリ
ング３８にて周囲を取囲まれている。このガードリング
３８は少なくともその一部をパッド３２、３４および３
６の下の領域を利用して敷設される。図では一部がパッ
ドの下の領域を利用している場合を示したが、ガードリ
ングの全部がパッドの下の領域に形成されても構わな
い。
【００６５】図３は、図２におけるＺ−Ｚ' 部分の断面
を示す断面図である。図３を参照して、Ｐ基板７２上に
は、Ｐウエル７８、８０が形成される。次いでＮウエル
８４、８６が形成される。
【００６６】Ｐウエル７８、８０にはそれぞれＮチャネ
ルＭＯＳトランジスタ９０、９６が形成される。またＰ
ウエル７８、８０はそれぞれＰ型不純物領域１０６、１
０８によって基板電位Ｖｓｕｂに電位が固定される。
【００６７】Ｎウエル８６にはＰチャネルＭＯＳトラン
ジスタ９２、９４が形成される。Ｎウエル８６はＮ型不
純物領域１００、１０２によって内部電源電位Ｖｃｃに
電位が固定される。
【００６８】同様にＮウエル８４はＮ型不純物領域９８
によって電位が内部電源電位Ｖｃｃに固定される。
【００６９】入出力バッファの外周部にはウエルの電位
を安定化させるとともに外部から注入される電荷を捕獲
するため幅の広いガードリング３８がＰウエル８０上に
形成される。このガードリング３８はＰ型不純物領域で
作られており、Ｐ型不純物領域１０６、１０８と同じ工
程で形成することができる。
【００７０】ガードリング３８の上にはパッド３６が形
成されている。パッドは、入力もしくは出力の信号を外
部から直に受けたり、入力もしくは出力の信号を外部に
供給したりする部分であるため、その付近はノイズが非
常に発生しやすい。
【００７１】したがってこのパッドの信号を直接受ける
入出力バッファにはノイズにより電荷が注入されたりま
た入出力バッファが形成されているウエル領域の電位が
不安定になったりしやすい。
【００７２】そこで、入出力バッファの外周にウエルよ
り抵抗値の低いガードリングを配置することによりこの
注入された電荷を吸収する。
【００７３】ボンディング時に応力を受けるため、パッ
ドの下の領域には金属配線を含む回路等は配置されな
い。したがって、通常はこのパッド下の領域は有効に活
用されていない。
【００７４】図２に示した配置では、ガードリングはパ
ッドの下の領域に大部分が配置されるため、ガードリン
グを配置することに対する半導体記憶装置のチップ面積
の増加分（エリアペナルティ）はほとんどない。
【００７５】データ入出力端子以外にも外部から信号を
受けるアドレス信号端子や書込制御信号端子、列アドレ
スストローブ信号端子、行アドレスストローブ信号端子
にも同様に適用が可能である。
【００７６】図４〜図７は、図２の配置が適用できるパ
ッドの配列を示す図である。図４は、パッドの配置の第
１例である。
【００７７】図４を参照して、半導体基板５２上に４つ
のメモリアレイＭＡ１１、ＭＡ１２、ＭＡ２１およびＭ
Ａ２２が配置され、半導体基板５２の短辺の中央部を長
辺方向に延在する中央領域ＣＲＳにパッドＰＤ１が配置
されている。
【００７８】図５は、パッド配置の第２例を示す図であ
る。図５を参照して、半導体基板５４上には４つのメモ
リアレイＭＡ１１、ＭＡ１２、ＭＡ２１およびＭＡ２２
が配置され、半導体基板５４の２つの長辺それぞれに沿
ってパッドＰＤ２、ＰＤ３が配置されている。
【００７９】図６は、パッド配置の第３例を示す図であ
る。半導体基板５６上には４つのメモリアレイＭＡ１
１、ＭＡ１２、ＭＡ２１およびＭＡ２２が配置され、半
導体基板５６の２つの短辺それぞれに沿ってパッドＰＤ
４、ＰＤ５が配置されている。
【００８０】図７は、パッド配置の第４例を示す図であ
る。半導体基板５８上には４つのメモリアレイＭＡ１
１、ＭＡ１２、ＭＡ２１およびＭＡ２２が配置され、半
導体基板５８の長辺の中央部を短辺方向に延在する中央
領域ＣＲＬにパッドＰＤ６が配置されている。
【００８１】以上図４〜図７に示したパッド配置いずれ
の場合も、図２に示したガードリングの配置が適用でき
る。
【００８２】［実施の形態２］図８は、実施の形態２の
半導体装置におけるパッドと入出力バッファの配置を示
す図である。
【００８３】図８を参照して、この半導体記憶装置は、
パッド３２、３４および３６と、入出力バッファ４０、
４２と、トリプルウエル形成領域６２とを含む。入出力
バッファ４０はパッド３２、パッド３４との間に配置さ
れる。入出力バッファ４２は、パッド３４とパッド３６
との間に配置される。実施の形態２では入出力バッファ
４０、４２が後に説明するトリプルウエル形成領域６２
の中に配置される点が実施の形態１の場合と異なる。
【００８４】図９は、図８におけるＡ−Ａ′部分の断面
を示す断面図である。図９を参照して、Ｐ基板７２上に
は、ボトムＮウエル７４、７６がＮ型不純物の注入によ
り形成される。そしてＰウエル７８、８０および８２が
形成される。次いでＮウエル８４、８６、８８が形成さ
れる。
【００８５】Ｐウエル７８、８０にはそれぞれＮチャネ
ルＭＯＳトランジスタ９０、９６が形成される。またＰ
ウエル７８、８０はそれぞれＰ型不純物領域１０６、１
０８によって基板電位Ｖｓｕｂに電位が固定される。
【００８６】Ｎウエル８６にはＰチャネルＭＯＳトラン
ジスタ９２、９４が形成される。Ｎウエル８６はＮ型不
純物領域１００、１０２によって内部電源電位Ｖｃｃに
電位が固定される。
【００８７】同様にＮウエル８４、８８はそれぞれＮ型
不純物領域９８、１０４によって電位が内部電源電位Ｖ
ｃｃに固定される。Ｐウエル８２の電位はＰ基板を通じ
て基板電位Ｖｓｕｂに固定されている。
【００８８】分離領域であるＮウエル８８の上にはパッ
ド３６が形成されている。各ウエルおよび不純物領域の
形成条件を示すと、ボトムＮウエルはドーズ量が１ｅ１
３／ｃｍ2 Ｐ（リン）で、注入エネルギーが約３Ｍｅ
Ｖで形成され、Ｎウエルはドーズ量が１ｅ１３／ｃｍ2
Ｐ（リン）で、注入エネルギーが約１．１ＭｅＶで形
成され、Ｐウエルはドーズ量が１ｅ１３／ｃｍ2 Ｂ
（ボロン）で、注入エネルギーが約０．７ＭｅＶで形成
され、Ｎ型不純物領域はドーズ量が４ｅ１５／ｃｍ2
Ａｓで、注入エネルギーは約５０ｋｅＶで形成され、Ｐ
型不純物領域はドーズ量が４ｅ１５／ｃｍ2 ＢＦ
2 （ふっ化ボロン）で、注入エネルギーが約２０ｋｅＶ
で形成される。
【００８９】図９で示した断面は、いわゆるトリプルウ
エル構造であり、ボトムＮウエル７４、７６の存在によ
りＰウエル７８、８０の底面をＰ基板７２から電気的に
分離することができる。またＰウエル７８、８０は側面
がＮウエルに接しており、そのＮウエルはボトムＮウエ
ルと接続されているためＰウエル７８、８０はボトムＮ
ウエル７４、７６およびＮウエル８４、８６、８８によ
ってＰ基板７２およびＰウエル８２と電気的に分離させ
ることができる。
【００９０】このようなボトムＮウエルの存在によりＰ
基板と電気的に分離されたＰウエルの存在する領域をト
リプルウエル形成領域と称すると、図８において入出力
回路４０、４２は、トリプルウエル形成領域６２中に配
置されている。
【００９１】したがって、パッドに加えられたノイズを
受けた入出力バッファのＰウエル領域に形成されたトラ
ンジスタ部に外部からのノイズによる電荷が注入された
場合でも、入出力バッファのＰウエルはボトムＮウエル
の存在によりＰ基板と分離されているためその注入され
た電荷がボトムＮウエルを突き抜けてＰ基板に達するこ
とはほとんど稀である。このようなトリプルウエル構造
は実施の形態１で説明したガードリングの場合よりもさ
らに電荷の吸収に対する効果が大きい。
【００９２】ただし、Ｐ基板７２およびＰウエル８２と
を電気的に分離するＮウエルの形成はボトムＮウエルを
先に形成するトリプルウエル構造に限定されるものでは
なく、Ｐウエルの底面、側面をすべて取り囲むＮウエル
であればよい。
【００９３】しかしながら、トリプルウエル形成領域の
外周部には通常のＰウエルとトリプルウエル形成領域内
部のＰウエルとを分離するためのＮウエルで形成される
分離領域が必要である。図９においてＮウエル８８が分
離領域に相当する。この分離領域は最低でも５ミクロン
程度必要であり、電荷の吸収に有効であってもノイズが
発生する回路が形成される領域をすべてトリプルウエル
形成領域に形成することはエリアペナルティが大きいた
め現実的ではない。
【００９４】実施の形態２の図８においてはその分離領
域は大部分がパッドの下部に形成されるため、ほとんど
半導体装置の面積増加を招くことなく入出力バッファを
トリプルウエル形成領域内に設けることができる。
【００９５】［実施の形態３］図１０は、実施の形態３
の半導体記憶装置の回路配置を示す概略図である。
【００９６】図１０を参照して、この半導体記憶装置は
メモリアレイに囲まれた領域に制御回路および電源回路
を含む周辺回路が配置され、周辺回路を取囲む形でボン
ディングのためのパッドが設けられている。
【００９７】具体的には、半導体基板１２を３行３列に
分割した領域上の第２行第２列を除く８つの領域にメモ
リアレイＭＢ１１、ＭＢ１２、ＭＢ１３、ＭＢ２１、Ｍ
Ｂ２３、ＭＢ３１、ＭＢ３２およびＭＢ３３が配置され
ている。第２行第２列の領域にはその中央部に周辺回路
１２４と電源回路１２６とが配置されそれを取囲むよう
にパッドＰＤが設けられている。そして、パッド直下の
領域をパッド列を結んでいく形で、Ｐ型不純物領域で作
られたガードリングＧＲＤが敷設され、その電位は基板
と同電位に固定される。
【００９８】以上の点で、実施の形態３は実施の形態１
と異なっている。図１１は、図１０に示した第２行第２
列の領域に配置されたパッドとガードリングの拡大図で
ある。
【００９９】図１１を参照して、周辺回路を取囲む形で
矩形状に配置されたパッド１３２ａ〜１３２ｖが設けら
れる。パッド１３２ａ〜１３２ｖの直下の領域にパッド
列を結んでいく形でＰ型不純物領域によるガードリング
ＧＲＤが敷設されている。
【０１００】またパッドに取囲まれた領域内には周辺回
路内で用いられている第２金属配線層による接地線１３
４ａ〜１３４ｅが設けられており、それらは相互に第１
金属配線層によって作られた接地線１３８ａ〜１３８ｈ
によって接続されている。また第２金属配線層の接地線
１３４ａ〜１３４ｅは第１金属配線層によって形成され
た接地線１３６ａ〜１３６ｐによってパッドとパッドと
の間の領域においてガードリングＧＲＤと接続され、ガ
ードリングＧＲＤの電位は接地電位に固定される。
【０１０１】図１２は、図１１におけるＢ部の詳細を示
す拡大図である。パッド１３２ｒとパッド１３２ｑとの
間では、第１金属により形成された接地線１３６ｍがポ
リシリコンにより形成された配線１５１とコンタクトホ
ール１５６ａ、１５６ｂを介して接続される。
【０１０２】したがってポリシリコン配線１５１には接
地電位が与えられる。パッドは第２金属配線層で形成さ
れるが、ボンディング時に応力を受ける。その下に第１
金属配線を用いると断線するおそれがあるため、ガード
リングの接地には第１金属配線より下層のポリシリコン
配線を用いる。
【０１０３】ポリシリコン配線１５１はコンタクトホー
ル１５２ａ〜１５２ｒおよびコンタクトホール１５４ａ
〜１５４ｒによりｐ型不純物領域であるガードリングＧ
ＲＤと接続されるのでガードリングＧＲＤの電位は接地
電位になる。
【０１０４】以上説明したガードリングの設置により、
たとえば電源回路で発生した過剰電荷が、発生レートよ
りも速い時間で速やかにガードリングで吸収され、ガー
ドリングを隔てて配置されているメモリセルに伝達され
ることはない。
【０１０５】このガードリングの敷設をパッドの下で行
なうことにより、図２１で示したようなレイアウト面積
の増加はなく、レイアウト効率をよくすることができ
る。
【０１０６】また、実施の形態３の配置では、過剰電荷
の発生源を集中的に配置できることと、パッド直下の広
い領域を十分に活用し、電源回路部の四方をすべて幅の
広いガードリングで取囲むことができることから、過剰
電荷を確実に吸収することができる。
【０１０７】［実施の形態４］図１３は、実施の形態４
の半導体装置の回路配置を説明するための概略図であ
る。
【０１０８】図１３を参照して、実施の形態４の半導体
記憶装置は、中心部に配置された周辺回路１２４および
電源回路１２６がトリプルウエル形成領域１６４内に形
成されている点で実施の形態３の半導体記憶装置と異な
る。
【０１０９】図１４は、トリプルウエル構造の断面を説
明するための断面図である。図１４を参照して、Ｐ基板
１７２上には、ボトムＮウエル１７４、１７６がＮ型不
純物の注入により形成される。そしてＰウエル１７８、
１８０および１８２が形成される。次いでＮウエル１８
４、１８６、１８８が形成される。
【０１１０】Ｐウエル１７８、１８０にはそれぞれＮチ
ャネルＭＯＳトランジスタ１９０、１９６が形成され
る。またＰウエル１７８、１８０はそれぞれＰ型不純物
領域２０６、２０８によって基板電位Ｖｓｕｂに電位が
固定される。
【０１１１】Ｎウエル１８６にはＰチャネルＭＯＳトラ
ンジスタ１９２、１９４が形成される。Ｎウエル１８６
はＮ型不純物領域２００、２０２によって内部電源電位
Ｖｃｃに電位が固定される。
【０１１２】同様にＮウエル１８４、１８８はそれぞれ
Ｎ型不純物領域１９８、２０４によって電位が内部電源
電位Ｖｃｃに固定される。Ｐウエル１８２の電位はＰ基
板を通じて基板電位Ｖｓｕｂに固定されている。
【０１１３】分離領域であるＮウエル１８８の上にはパ
ッドＰＤが形成されている。各ウエルおよび不純物領域
の形成条件は実施の形態２の場合と同様、ボトムＮウエ
ルはドーズ量が１ｅ１３／ｃｍ2 Ｐ（リン）で、注入
エネルギーが約３ＭｅＶで形成され、Ｎウエルはドーズ
量が１ｅ１３／ｃｍ2 Ｐ（リン）で、注入エネルギー
が約１．１ＭｅＶで形成され、Ｐウエルはドーズ量が１
ｅ１３／ｃｍ 2 Ｂ（ボロン）で、注入エネルギーが約
０．７ＭｅＶで形成され、Ｎ型不純物領域はドーズ量が
４ｅ１５／ｃｍ2 Ａｓで、注入エネルギーは約５０ｋ
ｅＶで形成され、Ｐ型不純物領域はドーズ量が４ｅ１５
／ｃｍ2 ＢＦ2 （ふっ化ボロン）で、注入エネルギー
が約２０ｋｅＶで形成される。
【０１１４】図１４のトリプルウエル形成領域２１０に
は電源回路、制御回路、入出力バッファ等の周辺回路が
配置され、通常領域２１２にはメモリアレイが配置され
る。
【０１１５】つまり、電源回路１２６で発生された過剰
電荷のメモリセルアレイへの注入をなくすために、電源
回路をメモリアレイとは異なるＰウエル上に形成し、発
生電荷をそのＰウエルから流出させないようにしてい
る。
【０１１６】実施の形態４の半導体記憶装置では、メモ
リアレイのＰウエルと電源回路が形成されるトリプルウ
エル形成領域内のＰウエルとの分離領域ＧＢがパッド列
の下部に配置されることにより、レイアウト面積の増加
を防いでおり、実施の形態３と同様に効率よく電荷吸収
を行なうことができる。
【０１１７】図１４では、トリプルウエル形成領域部の
ＮチャネルＭＯＳトランジスタが形成されるＰウエル領
域はＰウエル１７８、１８０の２ヶ所、ＰチャネルＭＯ
Ｓトランジスタが形成されるＮウエル領域はＮウエル１
８６の１ヶ所のみ例として示したが、実際にはより複数
箇所に分かれて存在している。メモリセルが形成される
Ｐウエル１８２と電源回路が形成されるＰウエルとを分
離するための柱状のＮウエル１８８の幅は５μｍ程度必
要であり、このエリアペナルティが今回の発明により、
パッドの下にほとんど埋もれることになる。
【０１１８】［実施の形態５］図１５は、実施の形態５
の半導体記憶装置の回路配置を示す概略図である。
【０１１９】実施の形態５の半導体記憶装置は実施の形
態４の半導体記憶装置でトリプルウエルが形成される領
域であった第２行第２列部を通常の領域とし、メモリア
レイが配置される第２行第２列以外の領域をトリプルウ
エル形成領域とする点で実施の形態４と異なっている。
【０１２０】実施の形態４では発生した過剰電荷をその
発生源である電源回路をトリプルウエル形成領域に配置
することで、メモリアレイに伝達しないようにしていた
が、実施の形態５の半導体記憶装置は全く逆の構成で、
発生電荷を受けるメモリアレイをトリプルウエル形成領
域に設けることで、電荷が基板からメモリセルに注入さ
れるのを防止している。
【０１２１】実施の形態５の場合も実施の形態４の場合
と同様の効果が得られる。 ［実施の形態６］実施の形態６の半導体記憶装置は、実
施の形態３の半導体装置の第２行第２列に配置されたパ
ッドに囲まれる領域の構成が異なる点で実施の形態３と
異なっている。
【０１２２】図１６は、実施の形態５の半導体記憶装置
のパッド列で囲まれた周辺回路に相当する部分の配置を
表わす概略図である。
【０１２３】図１６を参照して、パッド２３２ａ〜２３
２ｔが長方形の辺上に沿って配置される。パッド２３２
ａ〜２３２ｔに囲まれた中央部分に発振回路２３８と、
電源回路２４０、２４２とが集中的に配置される。これ
らの発振回路や電源回路はノイズ発生源となり得る回路
である。発振回路２３８と電源回路２４０、２４２とが
配置される領域の外周は、たとえば接地電位に固定され
た領域２３６で囲んでおく。領域２３６の上には接地電
位に固定された金属配線ならびにコンタクトホールが形
成される。
【０１２４】図１６では、この領域に２層の金属配線が
形成される場合の例を示している。そして、チップ形成
後に、接地電位に固定された第２金属配線の上から、そ
の第２金属配線によって囲まれた領域をちょうど覆うよ
うにアルミニウム等の金属で形成されたシールド板を被
せる。
【０１２５】図１７は、図１６のＣ−Ｃ′部の断面を示
す断面図である。図１７を参照して、Ｐ基板２７６には
接地電位に固定されたＰ型不純物領域２７２、２７４が
形成される。Ｐ型不純物領域２７２、２７４の上にはそ
れぞれ第１金属配線２５４、２５８が形成され、コンタ
クトホール２６２、２６６によりＰ型不純物領域２７
２、２７４と接続される。
【０１２６】第１金属配線２５４、２５８の上にはそれ
ぞれ第２金属配線２５２、２５６が形成される。第２金
属配線２５２、２５６はビアホール２６０、２６４によ
りそれぞれ第１金属配線２５４、２５８に接続される。
第２金属配線２５２、２５６の上部の半導体装置の保護
膜は除去されており、その上に導電性接着剤２７０、２
６８が塗布される。
【０１２７】この導電性接着剤はたとえば銀ペースト等
が使用される。そして導電性接着剤２７０、２６８によ
って第２金属配線２５２、２５６とシールド板２３４と
が接着される。
【０１２８】このような構造により、金属製のシールド
板２３４には接地電位が与えられる。
【０１２９】図１７では、金属シールド板に接地電位を
与える例を示したが、シールド板２３４の電位は安定し
た電位であればよく、基板電位や電源電位でも構わな
い。
【０１３０】図１８は、図１６のＤ部の詳細を示す拡大
図である。図１７、図１８を参照して、電源回路２４２
は第１金属配線２８４により、接地電位が与えられた第
１金属配線および第２金属配線が形成される領域２３６
の外部に向かって電源電位を供給する。領域２３６には
コンタクトホール２６２およびビアホール２６０が重な
って形成されている複合コンタクト２８８ａ〜２８８ｓ
が配置される。第１金属配線２８４が通過する部分はこ
の領域２３６の第１金属配線は除去されている。そして
この領域２３６より少しサイズが大きいシールド板２３
４が電源回路２４２を覆うように接着されている。
【０１３１】このような構造にすることにより、領域２
３６の中で発生した高周波信号により発生するノイズ
（たとえば、微弱な電波等）は、金属シールド板２３４
および領域２３６上に形成される金属配線やコンタクト
ホール、ビアホールによって遮蔽される効果があるの
で、メモリアレイ中のメモリセルや、ひいては同一機器
に実装されている他の半導体装置に対してのノイズの伝
達を防ぐことができる。
【０１３２】また、外部からノイズ（たとえば、微弱な
電波等）が加えられた場合に、発振回路等が影響を受け
にくくなるという効果もある。
【０１３３】
【発明の効果】以上説明したように、請求項１〜２に記
載の半導体記憶装置はノイズ発生源である回路をガード
リングで囲いそのガードリングをパッドの下に配置する
ことによってチップ面積の増加を抑えつつ半導体記憶装
置自身が発生する過剰電荷やノイズからメモリセルに蓄
積されたデータを保護できるため、ノイズ耐性を向上さ
せることができる。
【０１３４】請求項３記載の半導体記憶装置は、ノイズ
発生源である回路部の基板と同じ導電型のウエル領域を
異なる導電型のウエル領域で囲み、基板の主表面の少な
くとも一部のウエルの境界領域をパッドの下に配置する
ことによってチップ面積の増加を抑えつつ半導体記憶装
置自身が発生する過剰電荷やノイズからメモリセルに蓄
積されたデータを保護できるため、ノイズ耐性を向上さ
せることができる。
【０１３５】請求項４記載の半導体記憶装置は、メモリ
セルが含まれる回路部の基板と同じ導電型のウエル領域
を異なる導電型のウエル領域で囲み、基板の主表面の少
なくとも一部のウエルの境界領域をパッドの下に配置す
ることによってチップ面積の増加を抑えつつ半導体記憶
装置自身が発生する過剰電荷やノイズからメモリセルに
蓄積されたデータを保護できるため、ノイズ耐性を向上
させることができる。
【０１３６】請求項５記載の半導体記憶装置は、ノイズ
発生源である電源回路や発振回路を集中配置し、長方形
の辺上に沿って配置されたパッド列の下の領域を利用し
てガードリングで、集中配置されたノイズ源の回路を囲
うため半導体記憶装置自身が発生する過剰電荷やノイズ
からメモリセルに蓄積されたデータを保護できるので、
ノイズ耐性を向上させることができる。
【０１３７】請求項６〜９に記載の半導体記憶装置はノ
イズ発生源である回路をガードリングで囲いそのガード
リングをパッドの下に配置することによってチップ面積
の増加を抑えつつ半導体記憶装置自身が発生する過剰電
荷やノイズからメモリセルに蓄積されたデータを保護で
きるため、ノイズ耐性を向上させることができる。
【０１３８】請求項１０〜１４記載の半導体記憶装置
は、集中配置されたノイズ源である回路をシールド板で
覆うことにより、半導体記憶装置自身が発生するノイズ
からメモリセルに蓄積されたデータを保護し、また、チ
ップ外部に伝達されるノイズも大幅に減少できるので、
よりノイズ耐性がありまた発生ノイズの少ない高性能の
半導体記憶装置を実現することができる。
【０１３９】なお、実施例中の説明ではパッドが長方形
の各辺に配置される構成を用いたが、長辺もしくは短辺
のみの配置でも同様であり、また基板やメモリセルの不
純物のタイプが逆の場合でも同様の効果が得られる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体記憶装置１の
全体構成を示す概略ブロック図である。
【図２】 実施の形態１の半導体記憶装置１に用いられ
るガードリングの配置を示す図である。
【図３】 図２におけるＺ−Ｚ' 部分の断面を示す断面
図である。
【図４】 実施の形態１の半導体記憶装置の第１例のパ
ッド配置を示す図である。
【図５】 実施の形態１の半導体記憶装置の第２例のパ
ッド配置を示す図である。
【図６】 実施の形態１の半導体記憶装置の第３例のパ
ッド配置を示す図である。
【図７】 実施の形態１の半導体記憶装置の第４例のパ
ッド配置を示す図である。
【図８】 実施の形態２の半導体装置におけるパッドと
入出力バッファの配置を示す図である。
【図９】 図８におけるＡ−Ａ′部の断面を示す断面図
である。
【図１０】 実施の形態３の半導体記憶装置の回路配置
を示す概略図である。
【図１１】 図１０のガードリングＧＲＤと接地線との
接続を示すための拡大図である。
【図１２】 図１１におけるＢ部の拡大図である。
【図１３】 実施の形態４の半導体装置の回路配置を説
明するための概略図である。
【図１４】 トリプルウエル構造の断面を説明するため
の断面図である。
【図１５】 実施の形態５の半導体記憶装置の回路配置
を示す概略図である。
【図１６】 実施の形態５の半導体記憶装置の中央部の
配置を示す概略図である。
【図１７】 図１６のＣ−Ｃ′部の断面を示す断面図で
ある。
【図１８】 図１６のＤ部の配置を示す拡大図である。
【図１９】 従来のＤＲＡＭ３００の回路配置を示す概
略図である。
【図２０】 従来のＤＲＡＭ３４２の回路配置を説明す
るための概略図である。
【図２１】 従来の半導体記憶装置におけるガードリン
グの配置を説明するための概略図である。
【図２２】 図２１におけるＧ−Ｇ′部の断面を示す模
式図である。
【図２３】 従来の半導体記憶装置に用いられるリング
発振器の回路図である。
【図２４】 図２３に示したリング発振器の回路配置を
示す概略図である。
【図２５】 図２４のＸ−Ｘ′の断面を示す概略図であ
る。
【符号の説明】
１ 半導体記憶装置、２ クロック発生回路、４ ゲー
ト回路、６ 行および列アドレスバッファ、８ 列デコ
ーダ、１０ 行デコーダ、１２ 入出力回路、１４ セ
ンスアンプ、１６ メモリセルアレイ、１８ 入力バッ
ファ、２０ 出力バッファ、２２ 電源回路、３２〜３
６，ＰＤ１〜ＰＤ６，１３２ａ〜１３２ｖ，２３２ａ〜
２３２ｐ パッド、３８，ＧＲＤ ガードリング、４
０，４２入出力バッファ、ＭＡ１１，ＭＡ１２，ＭＡ２
１，ＭＡ２２，ＭＢ１１，ＭＢ１２，ＭＢ１３，ＭＢ２
１，ＭＢ２３，ＭＢ３１，ＭＢ３２，ＭＢ３３ メモリ
アレイ、９０，９６ ＮチャネルＭＯＳトランジスタ、
９２，９４ ＰチャネルＭＯＳトランジスタ、７２，１
７２，２７６ Ｐ基板、７４，７６，１７４，１７６
ボトムＮウエル、８４，８６，１８４，１８６ Ｎウエ
ル、７８，８０，８２，１７８，１８０，１８２ Ｐウ
エル、９８，１００，１０２，１０４，１９８，２０
０，２０２，２０４ Ｎ型不純物領域、１０６，１０
８，２０６，２０８，２７２，２７４ Ｐ型不純物領
域、１２４ 制御回路、１２６ 電源回路、１３６ａ〜
１３６ｐ 第１金属配線、１３４ａ〜１３４ｅ 第２金
属配線、１３８ａ〜１３８ｈ 第１金属配線、１５２ａ
〜１５２ｒ，１５４ａ〜１５４ｒ，１５６ａ〜１５６ｂ
コンタクトホール、１５１ ポリシリコン配線、２３
４ シールド板、２５２，２５６ 第２金属配線、２５
４，２５８ 第１金属配線、２７０，２６８ 導電性接
着剤、２６０，２６４ ビアホール、２６２，２６６コ
ンタクトホール、２３６ 領域、２８４ 第１金属配
線、２３８ 発振回路、２４０，２４２ 電源回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 谷崎 哲志 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 藤野 毅 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 鶴田 孝弘 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 木下 充矢 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 小林 真子 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成される半導体記憶装
    置であって、 データ保持手段を含む第１の内部回路と、 前記第１の内部回路に対するノイズ発生源となる第２の
    内部回路と、 少なくとも前記半導体基板の主表面上において前記第２
    の内部回路を囲むように設けられるノイズ吸収領域と、 前記ノイズ吸収領域の少なくとも一部の上部に重なるよ
    うに配置される、外部からの信号のやり取りに用いられ
    る複数のパッドとを備える、半導体記憶装置。
  2. 【請求項２】 前記ノイズ吸収領域は、固定電位が与え
    られた基板と同じ導電型の不純物領域である、請求項１
    記載の半導体記憶装置。
  3. 【請求項３】 前記半導体基板は、第１導電型であり、 前記第２の内部回路は、 第１導電型のウエル領域と、 前記第１導電型のウエル領域に形成される第２導電型の
    ＭＯＳトランジスタと、 前記半導体基板の主表面を除く部分において前記第１導
    電型のウエル領域を囲むように形成される第２導電型の
    ウエル領域とを含み、 前記ノイズ吸収領域は、前記第２導電型のウエル領域で
    ある、請求項１記載の半導体記憶装置。
  4. 【請求項４】 前記半導体基板は、第１導電型であり、 前記第１の内部回路は、 第１導電型のウエル領域と、 前記第１導電型のウエル領域に形成される第２導電型の
    ＭＯＳトランジスタと、 前記半導体基板の主表面を除く部分において前記第１導
    電型のウエル領域を囲むように形成される第２導電型の
    ウエル領域とを含み、 前記ノイズ吸収領域は、前記第２導電型のウエル領域で
    ある、請求項１記載の半導体記憶装置。
  5. 【請求項５】 前記複数のパッドは、 ２つの対向するパッド列を含み、 前記第２の内部回路は、前記２つの対向するパッド列に
    挟まれるように配置される、請求項１記載の半導体記憶
    装置。
  6. 【請求項６】 前記第２の内部回路は、 内部電源電位発生手段を含む、請求項１記載の半導体記
    憶装置。
  7. 【請求項７】 前記第２の内部回路は、 発振手段を含む、請求項１記載の半導体記憶装置。
  8. 【請求項８】 前記第２の内部回路は、 入力バッファを含む、請求項１記載の半導体記憶装置。
  9. 【請求項９】 前記第２の内部回路は、 出力バッファを含む、請求項１記載の半導体記憶装置。
  10. 【請求項１０】 半導体基板上に形成される半導体記憶
    装置であって、 第１の内部回路と、 前記記憶手段に対するノイズ発生源となる第２の内部回
    路と、 少なくとも前記半導体基板の主表面上において前記第２
    の内部回路を囲むように設けられるノイズ吸収領域と、 前記ノイズ吸収領域上に前記ノイズ吸収領域と電気的に
    結合するように設けられる導電性支持部材と、 前記導電性支持部材上に前記第２の内部回路を上から覆
    うように設けられるシールド板と、 前記導電性支持部材と前記シールド板とを接着する導電
    性の接着手段とを備える、半導体記憶装置。
  11. 【請求項１１】 前記第２の内部回路は、 内部電源電位発生手段を含む、請求項１０記載の半導体
    記憶装置。
  12. 【請求項１２】 前記第２の内部回路は、 発振手段を含む、請求項１０記載の半導体記憶装置。
  13. 【請求項１３】 前記第２の内部回路は、 入力バッファを含む、請求項１０記載の半導体記憶装
    置。
  14. 【請求項１４】 前記第２の内部回路は、 出力バッファを含む、請求項１０記載の半導体記憶装
    置。
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