KR20210090426A - 반도체 장치 - Google Patents

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KR20210090426A
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이고현
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Abstract

본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 3차원 구조의 반도체 장치에 관한 기술이다. 본 실시예에 따른 반도체 장치는, 로직 회로를 포함하는 제 1칩 및 제 1칩에 적층되어 메모리 셀 어레이를 포함하는 제 2칩을 포함하고, 메모리 셀 어레이의 로오 라인과 글로벌 로오 라인 사이를 선택적으로 연결하는 전달 회로가 제 1칩과 제 2칩에 각각 분산 배치된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 3차원 구조의 반도체 장치에 관한 기술이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우 그 집적도가 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴 미세화를 위해서는 초고가의 장비들이 필요하다. 그러므로, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이러한 한계를 극복하기 위한 대안으로 3차원적으로 배열된 메모리 셀들을 구비하는 3차원 구조의 반도체 장치가 제안되었다.
본 실시예는 메모리 칩과 회로 칩에 패스 트랜지스터들을 분할 배치하여 스택이 증가하여도 패스 트랜지스터들의 개수를 줄일 수 있도록 하는 반도체 장치를 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치는, 로직 회로를 포함하는 제 1칩; 및 제 1칩에 적층되어 메모리 셀 어레이를 포함하는 제 2칩을 포함하고, 메모리 셀 어레이의 로오 라인과 글로벌 로오 라인 사이를 선택적으로 연결하는 전달 회로가 제 1칩과 제 2칩에 각각 분산 배치된다.
본 발명의 다른 실시 예에 따른 반도체 장치는, 주변 회로를 포함하는 제 1칩; 및 제 1칩에 적층되어 제 1메모리 셀 어레이와 제 2메모리 셀 어레이를 포함하는 제 2칩을 포함하고, 제 1메모리 셀 어레이, 제 2메모리 셀 어레이의 로오 라인과 글로벌 로오 라인 사이를 선택적으로 연결하는 전달 회로들이 제 1칩과 제 2칩에 각각 분산 배치된다.
본 실시예에서는 스택의 단수가 증가하여도 패스 트랜지스터들의 개수를 줄일 수 있고 고속 동작에 따른 성능을 개선할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블록도.
도 2는 도 1에 도시된 메모리 블록들의 하나의 등가 회로도.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 도면.
도 4는 도 3의 로직 회로에서 로오 디코더의 상세 구성을 나타낸 도면.
도 5는 도 3 및 도 4의 실시예에 따른 반도체 장치의 상세 회로도.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치를 개략적으로 나타낸 도면.
도 7은 도 6의 실시예에 따른 반도체 장치의 상세 회로도.
이하, 첨부된 도면들을 참조하여 본 발명의 다양한 실시 예들에 대해 상세하게 설명한다. 본 문서에서 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본 문서에 개시되어 있는 본 발명의 다양한 실시 예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 다양한 실시 예들은 여러 가지 형태로 실시될 수 있으며 본 문서에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
다양한 실시 예에서 사용된 "제1" 또는 "제2" 등의 표현들은 다양한 구성요소들을, 순서 및/또는 중요도에 상관없이 수식할 수 있고, 해당 구성요소들을 한정하지 않는다. 예를 들면, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 바꾸어 명명될 수 있다.
본 문서에서 사용된 용어들은 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 다른 실시 예의 범위를 한정하려는 의도가 아닐 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가질 수 있다. 일반적으로 사용되는 사전에 정의된 용어들은 관련 기술의 문맥 상 가지는 의미와 동일 또는 유사한 의미를 가지는 것으로 해석될 수 있으며, 본 문서에서 명백하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 경우에 따라서, 본 문서에서 정의된 용어일지라도 본 발명의 실시 예들을 배제하도록 해석될 수 없다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)는 메모리 셀 어레이(110) 및 로직 회로(120)를 포함할 수 있다. 로직 회로(120)는 로오 디코더(121), 페이지 버퍼 회로(122) 및 주변 회로(123)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 복수의 메모리 블록들(BLK) 각각은 도시하지 않았지만 복수의 셀 스트링들(cell strings)을 포함할 수 있다.
셀 스트링은 직렬 연결되는 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터를 포함할 수 있다. 메모리 셀은 휘발성 메모리 셀일 수도 있고, 비휘발성 메모리 셀일 수도 있다. 이하에서는 반도체 장치(100)가 수직형 낸드 플래시 장치인 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는 것으로 이해되어야 할 것이다.
메모리 셀 어레이(110)는 복수의 로오 라인들(RL)을 통해서 로오 디코더(121)에 연결될 수 있다. 복수의 로오 라인들(RL)은 적어도 하나의 드레인 선택 라인(Drain Select Line), 복수의 워드 라인들(Word Line) 및 적어도 하나의 소스 선택 라인(Source Select Line)을 포함할 수 있다. 메모리 셀 어레이(110)는 복수의 비트 라인들(BL)을 통해서 페이지 버퍼 회로(122)에 연결될 수 있다.
로오 디코더(121)는 주변 회로(123)로부터 제공되는 로오 어드레스(X_A)에 응답하여 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK) 중 어느 하나를 선택할 수 있다. 또한, 로오 디코더(121)는 주변 회로(123)로부터 제공되는 로오 어드레스(X_A)에 응답하여 메모리 셀 어레이(110)에 포함된 로오 라인(RL)을 선택할 수 있다. 로오 디코더(121)는 주변 회로(123)로부터 제공되는 동작 전압(X_V)을 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK) 중 선택된 메모리 블록에 연결된 복수의 로오 라인들(RL)에 전달할 수 있다.
페이지 버퍼 회로(122)는 복수의 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼 회로(122)는 주변 회로(123)로부터 페이지 버퍼 제어 신호(PB_C)을 수신할 수 있다. 페이지 버퍼 회로(122)는 데이터(DATA)를 주변 회로(123)와 입출력 할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 배열된 복수의 비트 라인들(BL)을 제어할 수 있다.
예를 들면, 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터(DATA)를 주변 회로(123)로 전달할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(123)로부터 수신된 데이터(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(122)는 활성화된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출 할 수 있다.
주변 회로(123)는 반도체 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(123)는 커맨드 신호(CMD), 어드레스(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터를 기입할 수 있다. 주변 회로(123)는 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 신호들, 예컨대, 로오 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(123)는 동작 전압(X_V)을 포함하여 반도체 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
이하, 첨부된 도면들에서 기판의 상부면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의하고, 기판의 상부면으로부터 수직하게 돌출되는 방향을 제3 방향(TD)으로 정의할 것이다.
예를 들어, 제1 방향(FD)은 로오(워드) 라인의 신장 방향에 해당할 수 있고, 제2 방향(SD)은 비트 라인의 신장 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 제3 방향(TD)은 제 1 방향(FD) 및 제 2 방향(SD)과 수직한 방향에 해당할 수 있다. 이하의 명세서에서, '수직' 또는 '수직 방향'은 제3 방향(TD)과 실질적으로 동일한 의미로 사용할 것이다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일한 방향을 나타낸다.
도 2는 도 1에 도시된 복수의 메모리 블록들(BLK)의 하나의 등가 회로도이다.
도 2를 참조하면, 메모리 블록(BLK)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
복수의 비트 라인들(BL)은 제2 방향(SD)으로 신장되며 제1 방향(FD)을 따라서 배열될 수 있다. 복수의 비트 라인들(BL) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수의 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다.
복수의 셀 스트링들(CSTR) 각각은 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 드레인 선택 트랜지스터(DST), 복수의 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)는 제3 방향(TD)을 따라서 직렬로 연결될 수 있다.
복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 복수의 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)이 제3 방향(TD)을 따라서 배치될 수 있다. 복수의 드레인 선택 라인들(DSL)은 각각 대응하는 복수의 드레인 선택 트랜지스터들(DST)의 게이트들에 연결될 수 있다. 복수의 워드 라인들(WL)은 각각 대응하는 복수의 메모리 셀들(MC)의 게이트들에 연결될 수 있다. 소스 선택 라인(SSL)은 복수의 소스 선택 트랜지스터들(SST)의 게이트들에 연결될 수 있다. 하나의 워드 라인(WL)에 공통으로 연결되는 복수의 메모리 셀들(MC)은 하나의 페이지(page)를 구성할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 도면이다.
도 3을 참조하면, 반도체 장치(100)는 메모리 칩(C1, 제 2칩)과 회로 칩(C2, 제 1칩)을 포함할 수 있다. 도 3의 실시예에서, 반도체 장치(100)는 메모리 칩(C1)이 회로 칩(C2)의 상부에 적층된 구조를 갖는다.
메모리 칩(C1)은 제 1기판(미도시) 상에 메모리 셀 어레이(110)와 전달 회로(115, 제 2전달회로)가 마련될 수 있다. 메모리 칩(C1)은 제1 면(S11) 및 제1 면(S11)과 대향하는 제2 면(S12)을 가질 수 있다. 메모리 칩(C1)의 제1 면(S11)에 복수의 제1 패드들(PAD1)이 마련될 수 있다. 복수의 제1 패드들(PAD1)은 메모리 셀 어레이(110)와 전달 회로(115)에 연결될 수 있다.
본 발명의 실시예는 메모리 칩(C1) 상에 전달 회로(115)를 포함할 수 있다. 전달 회로(115)는 글로벌 로오 라인(후술함)으로부터 제공되는 고전압을 메모리 셀 어레이(110)에 제공하는 복수의 패스 트랜지스터들을 포함할 수 있다. 본 발명의 실시예에 따른 전달 회로(115)는 하나의 플레인(Plane) 단위를 기준으로 할때 절반 개수의 패스 트랜지스터들을 포함할 수 있다. 예를 들어, 메모리 셀 어레이(110)의 로오라인(RL)(예를 들면, 워드라인(WL))의 개수가 N개 라고 가정할 때, 전달 회로(115)에 포함되는 패스 트랜지스터들이 개수는 N/2개가 될 수 있다.
회로 칩(C2)은 제 2기판(미도시) 상에 로직 회로(120)가 마련될 수 있다. 앞서 도 1을 참조로 하여 설명한 바와 같이, 로직 회로(120)는 로오 디코더(121), 페이지 버퍼 회로(122) 및 주변 회로(123)를 포함할 수 있다. 또한, 로직 회로(120)는 전달 회로(127, 제 1전달회로)를 포함할 수 있는데, 전달 회로(127)는 로오 디코더(121)에 포함될 수 있다. 도 3의 실시예에서는 로오 디코더(121)의 구성 중 전달 회로(127)의 구성만을 도시하였다.
본 발명의 실시예는 회로 칩(C2) 상에 전달 회로(127)를 포함할 수 있다. 전달 회로(127)는 글로벌 로오 라인(후술함)으로부터 제공되는 고전압을 메모리 셀 어레이(110)에 제공하는 복수의 패스 트랜지스터들을 포함할 수 있다. 본 발명의 실시예에 따른 전달 회로(127)는 하나의 플레인(Plane) 단위를 기준으로 할 때 절반 개수의 패스 트랜지스터들을 포함할 수 있다.
예를 들어, 메모리 셀 어레이(110)의 로오라인(RL)(예를 들면, 워드라인(WL))의 개수가 N개 라고 가정할 때, 전달 회로(127)에 포함되는 패스 트랜지스터들이 개수는 N/2개가 될 수 있다. 즉, 하나의 플레인 단위를 기준으로 할 때 일부의 패스 트랜지스터들은 전달 회로(115)에 포함되고, 나머지 일부의 패스 트랜지스터들은 전달 회로(127)에 포함될 수 있다.
회로 칩(C2)은 일면(S21) 및 일면(S21)과 대향하는 타면(S22)을 가질 수 있다. 회로 칩(C2)의 일면(S21)에 복수의 제1 패드들(PAD1)에 대응하는 복수의 제2 패드들(PAD2)이 마련될 수 있다. 복수의 제2 패드들(PAD2)은 로직 회로(120)에 연결될 수 있다.
서로 대응하는 제1 패드(PAD1)와 제2 패드(PAD2)는 실질적으로 동일한 사이즈를 가질 수 있고, 서로 대칭적으로 배치될 수 있다. 복수의 제1 패드들(PAD1)과 복수의 제2 패드들(PAD2)은 접합면을 기준으로 미러(mirror) 대칭 구조를 가질 수 있다. 메모리 칩(C1)의 제1 면(S11) 상에 회로 칩(C2)의 일면(S21)이 본딩되어 복수의 제1 패드들(PAD1)과 복수의 제2 패드들(PAD2)이 대응하는 것끼리 서로 연결될 수 있다.
반도체 장치(100)의 스택이 증가할 수록 패스 트랜지스터들의 개수도 증가하게 된다. 이에 따라, 로오 디코더의 면적이 증가하게 되며 고속 동작시 성능이 저하될 수 있다. 이에 따라, 본 발명의 실시예는 메모리 칩(C1)에 절반 개수의 패스 트랜지스터들을 갖는 전달 회로(115)를 형성하고, 회로 칩(C2)에 나머지 절반 개수를 갖는 전달 회로(127)를 형성하여, 스택의 증가에 대응하여 로오 디코더의 면적을 줄일 수 있도록 한다.
도 4는 도 3의 로직 회로(120)에서 로오 디코더(121)의 상세 구성을 나타낸다.
도 4를 참조하면, 로오 디코더(121)는 블록 디코더(125), 글로벌 디코더(126) 및 전달 회로(127)를 포함할 수 있다. 실시예에 따라, 블록 디코더(125) 및 글로벌 디코더(126)는 복수의 메모리 블록들(BLK)에 공통으로 제공될 수 있다. 그리고, 전달 회로(127)는 메모리 블록들(BLK)마다 제공될 수 있다.
여기서, 블록 디코더(125)는 전달 회로(127)의 복수의 패스 트랜지스터들에 로오라인(즉, 워드라인) 선택신호(BLKWL)를 제공한다. 블록 디코더(125)는 주변 회로(123)로부터 블록 선택 신호(BSEL)가 인가되면 메모리 블록(BLK)의 로오라인(RL)을 선택하기 위한 로오라인 선택신호(BLKWL)를 복수의 패스 트랜지스터들에 전달할 수 있다.
글로벌 디코더(126)는 복수의 글로벌 로오 라인들(GWL)을 통해 전달 회로(127)에 연
결될 수 있다. 글로벌 디코더(126)는 주변 회로(123)로부터 제공되는 동작 전압을 복수의 글로벌 로오 라인들(GWL)을 통해 전달 회로(127)에 제공할 수 있다.
전달 회로(127)는 복수의 로오 라인들(RL)을 통해 메모리 블록(BLK)에 연결될 수 있다. 전달 회로(127)는 복수의 로오 라인들(RL)에 대응하는 복수의 글로벌 로오 라인들(GWL)에 각각 연결할 수 있다. 전달 회로(127)는 로오라인 선택신호(BLKWL)에 대응하여 복수의 글로벌 로오 라인들(GWL)로부터 인가되는 고전압을 복수의 로오 라인들(RL)에 전달할 수 있다.
도 5는 도 3 및 도 4의 실시예에 따른 반도체 장치의 상세 회로도이다.
도 5를 참조하면, 전달 회로(115)는 메모리 칩(C1) 상에 형성될 수 있다. 전달 회로(115)는 로오라인 선택신호(BLKWL)에 대응하여 글로벌 로오 라인(GWL)으로부터 제공되는 고전압을 메모리 셀 어레이(110)에 제공하는 복수의 패스 트랜지스터들(TR1~RT3)을 포함할 수 있다. 전달 회로(115)의 복수의 패스 트랜지스터들(TR1~RT3)은 로오라인 선택신호(BLKWL)에 응답하여 복수의 글로벌 로오 라인들(GWL)과 복수의 로오 라인들(RL) 간을 전기적으로 연결할 수 있다. 여기서, 복수의 패스 트랜지스터들(TR1~RT3)은 메모리 셀 어레이(110)의 로오 라인(RL)과 글로벌 로오 라인(GWL) 사이에 연결되어 게이트 단자를 통해 로오라인 선택신호(BLKWL)가 인가된다.
본 발명의 실시예에서 전달 회로(115)는 메모리 셀 어레이(110)와 인접하게 배치될 수 있다. 그리고, 전달 회로(115)는 패드 PAD1, PAD와, 글로벌 로오 라인(GWL)을 통해 회로 칩(C2) 상에 형성된 글로벌 디코더(126)에 연결될 수 있다. 즉, 전달 회로(115)는 글로벌 디코더(126)의 상측에 배치될 수 있다. 다시 말하면, 메모리 셀 어레이(110)가 센터 영역에 배치되는 경우, 전달 회로(115)는 메모리 칩(C1)의 좌측 에지 영역에 배치될 수 있다.
또한, 전달 회로(127)는 회로 칩(C2) 상에 형성될 수 있다. 전달 회로(127)는 로오라인 선택신호(BLKWL)에 대응하여 글로벌 로오 라인(GWL)으로부터 제공되는 고전압을 메모리 셀 어레이(110)에 제공하는 복수의 패스 트랜지스터들(TR4~RT6)을 포함할 수 있다. 여기서, 복수의 패스 트랜지스터들(TR4~RT6)은 메모리 셀 어레이(110)의 로오 라인(RL)과 글로벌 로오 라인(GWL) 사이에 연결되어 게이트 단자를 통해 로오라인 선택신호(BLKWL)가 인가된다.
본 발명의 실시예에서 전달 회로(127)는 주변 회로(123), 블록 디코더(125)와 인접하게 배치될 수 있다. 그리고, 전달 회로(127)는 패드 PAD1, PAD와, 로오 라인(RL)의 배선을 통해 메모리 칩(C1) 상에 형성된 메모리 셀 어레이(110)에 연결될 수 있다. 즉, 전달 회로(127)는 블록 디코더(125)의 상측에 배치될 수 있다. 다시 말하면, 주변 회로(123)가 센터 영역에 배치되는 경우, 전달 회로(127)는 회로 칩(C2)의 우측 에지 영역에 배치될 수 있다.
회로 칩(C2)의 전달 회로(127)와 메모리 칩(C1)의 전달 회로(115)는 게이트 단자를 통해 로오라인 선택신호(BLKWL)가 공통으로 인가될 수 있다. 이러한 경우, 각 칩 간을 연결하는 로오라인 선택신호(BLKWL)의 라인은 일정 길이로 신장된 메탈 배선으로 이루어질 수 있다.
본 발명의 실시예에 따른 반도체 장치(100)에서 하나의 플레인(Plane) 단위에 필요한 패스 트랜지스터의 개수가 N 개 라고 가정한다. 전달 회로(115, 127)는 위에서 설명된 바와 같이 절반 개수의 패스 트랜지스터들을 포함할 수 있다. 즉, 전달 회로(115)에 절반(N/2)의 개수를 갖는 패스 트랜지스터들(TR1~RT3)이 배치될 수 있다. 그리고, 전달 회로(127)에 나머지 절반(N/2)의 개수를 갖는 패스 트랜지스터들(TR4~RT6)이 배치될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치를 개략적으로 나타낸 도면이다.
도 6을 참조하면, 반도체 장치(100)는 메모리 칩(C1, 제 2칩)과 회로 칩(C2, 제 1칩)을 포함할 수 있다. 도 6의 실시예에서, 반도체 장치(100)는 메모리 칩(C1)이 회로 칩(C2)의 상부에 적층된 구조를 갖는다.
메모리 칩(C1)은 제 1기판(미도시) 상에 메모리 셀 어레이(110_1, 100_2), 블록 디코더(125_1) 및 전달 회로(115_1, 115_2)가 마련될 수 있다. 메모리 칩(C1)은 제1 면(S11) 및 제1 면(S11)과 대향하는 제2 면(S12)을 가질 수 있다. 메모리 칩(C1)의 제1 면(S11)에 복수의 제1 패드들(PAD1)이 마련될 수 있다. 복수의 제1 패드들(PAD1)은 메모리 셀 어레이(110_1, 110_2)와, 블록 디코더(125_1) 및 전달 회로(115_1, 115_2)에 연결될 수 있다.
회로 칩(C2)은 제 2기판(미도시) 상에 로직 회로(120_1)가 마련될 수 있다. 본 발명의 실시예는 회로 칩(C2) 상에 글로벌 디코더(126_1)와 전달 회로(127_1, 127_2)를 포함할 수 있다.
앞서 도 1을 참조로 하여 설명한 바와 같이, 로직 회로(120_1)는 로오 디코더(121), 페이지 버퍼 회로(122) 및 주변 회로(123)를 포함할 수 있다. 또한, 로직 회로(120_1)는 전달 회로(127_1, 127_2)를 포함할 수 있는데, 전달 회로(127_1, 127_2)는 로오 디코더(121)에 포함될 수 있다.
즉, 도 6의 실시예에서, 로오 디코더(121)의 구성 중 블록 디코더(125_1)는 메모리 칩(C1)에 형성될 수 있다. 그리고, 로오 디코더(121)의 구성 중 글로벌 디코더(126_1)는 회로 칩(C2)에 형성될 수 있다.
또한, 메모리 셀 어레이(110_1)에 대응하여 전달 회로(115_1, 127_1) 각각은 위에서 설명된 바와 같이 절반 개수의 패스 트랜지스터들을 포함할 수 있다. 또한, 메모리 셀 어레이(110_2)에 대응하여 전달 회로(115_2, 127_2) 각각은 위에서 설명된 바와 같이 절반 개수의 패스 트랜지스터들을 포함할 수 있다.
도 7은 도 6의 실시예에 따른 반도체 장치의 상세 회로도이다.
도 7을 참조하면, 메모리 셀 어레이(110_1)에 대응하는 전달 회로(115_1, 127_1)는 메모리 셀 어레이(110_1)와 인접한 하프 영역(A)에 형성될 수 있다. 이 중에서 전달 회로(115_1)는 상부의 메모리 칩(C1) 상에 메모리 셀 어레이(110_1)와 인접하게 형성된다. 그리고, 전달 회로(127_1)는 하부의 회로 칩(C2) 상에 주변 회로(123_1)와 인접하게 형성될 수 있다.
즉, 전달 회로(115_1)는 전달 회로(127_1)의 상측에 배치될 수 있다. 다시 말하면, 전달 회로(115_1)는 메모리 셀 어레이(110_1)와 블록 디코더(125_1) 사이에 배치될 수 있다. 전달 회로(127_1)는 주변 회로(123_1)와 글로벌 디코더(126_1) 사이에 배치될 수 있다.
여기서, 전달 회로(115_1)는 로오라인 선택신호(BLKWL)에 대응하여 글로벌 로오 라인(GWL)으로부터 제공되는 고전압을 메모리 셀 어레이(110_1)에 제공하는 복수의 패스 트랜지스터들(TR7~RT9)을 포함할 수 있다. 복수의 패스 트랜지스터들(TR7~RT9)은 로오라인 선택신호(BLKWL)에 응답하여 복수의 글로벌 로오 라인들(GWL)과 복수의 로오 라인들(RL1) 간을 전기적으로 연결할 수 있다. 여기서, 복수의 패스 트랜지스터들(TR7~RT9)은 메모리 셀 어레이(110_1)의 로오 라인(RL1)과 글로벌 로오 라인(GWL) 사이에 연결되어 게이트 단자를 통해 로오라인 선택신호(BLKWL)가 인가된다.
그리고, 전달 회로(127_1)는 로오라인 선택신호(BLKWL)에 대응하여 글로벌 로오 라인(GWL)으로부터 제공되는 고전압을 메모리 셀 어레이(110_1)에 제공하는 복수의 패스 트랜지스터들(TR10~RT12)을 포함할 수 있다. 복수의 패스 트랜지스터들(TR10~RT12)은 로오라인 선택신호(BLKWL)에 응답하여 복수의 글로벌 로오 라인들(GWL)과 복수의 로오 라인들(RL2) 간을 전기적으로 연결할 수 있다. 여기서, 복수의 패스 트랜지스터들(TR10~RT12)은 메모리 셀 어레이(110_1)의 로오 라인(RL2)과 글로벌 로오 라인(GWL) 사이에 연결되어 게이트 단자를 통해 로오라인 선택신호(BLKWL)가 인가된다.
또한, 메모리 셀 어레이(110_2)에 대응하는 전달 회로(115_2, 127_2)는 메모리 셀 어레이(110_2)와 인접한 하프 영역(B)에 형성될 수 있다. 이 중에서 전달 회로(115_2)는 상부의 메모리 칩(C1) 상에 메모리 셀 어레이(110_2)와 인접하게 형성된다. 그리고, 전달 회로(127_2)는 하부의 회로 칩(C2) 상에 주변 회로(123_2)와 인접하게 형성될 수 있다.
즉, 전달 회로(115_2)는 전달 회로(127_2)의 상측에 배치될 수 있다. 다시 말하면, 전달 회로(115_2)는 블록 디코더(125_1)와 메모리 셀 어레이(110_2) 사이에 배치될 수 있다. 전달 회로(127_2)는 글로벌 디코더(126_1)와 주변 회로(123_2) 사이에 배치될 수 있다.
여기서, 전달 회로(115_2)는 로오라인 선택신호(BLKWL)에 대응하여 글로벌 로오 라인(GWL)으로부터 제공되는 고전압을 메모리 셀 어레이(110_2)에 제공하는 복수의 패스 트랜지스터들(TR13~RT15)을 포함할 수 있다. 복수의 패스 트랜지스터들(TR13~RT15)은 로오라인 선택신호(BLKWL)에 응답하여 복수의 글로벌 로오 라인들(GWL)과 복수의 로오 라인들(RL3) 간을 전기적으로 연결할 수 있다. 여기서, 복수의 패스 트랜지스터들(TR13~RT15)은 메모리 셀 어레이(110_2)의 로오 라인(RL3)과 글로벌 로오 라인(GWL) 사이에 연결되어 게이트 단자를 통해 로오라인 선택신호(BLKWL)가 인가된다.
그리고, 전달 회로(127_2)는 로오라인 선택신호(BLKWL)에 대응하여 글로벌 로오 라인(GWL)으로부터 제공되는 고전압을 메모리 셀 어레이(110_2)에 제공하는 복수의 패스 트랜지스터들(TR16~RT18)을 포함할 수 있다. 복수의 패스 트랜지스터들(TR16~RT18)은 로오라인 선택신호(BLKWL)에 응답하여 복수의 글로벌 로오 라인들(GWL)과 복수의 로오 라인들(RL4) 간을 전기적으로 연결할 수 있다. 여기서, 복수의 패스 트랜지스터들(TR16~RT18)은 메모리 셀 어레이(110_2)의 로오 라인(RL4)과 글로벌 로오 라인(GWL) 사이에 연결되어 게이트 단자를 통해 로오라인 선택신호(BLKWL)가 인가된다.
본 발명의 실시예에 따른 반도체 장치(100)에서 하나의 플레인(Plane) 단위에 필요한 메모리 셀 어레이(110_1, 110_2)가 두 개라고 가정한다. 그러면, 전달 회로(115_1, 115_2, 127_1, 127_2)는 하나의 플레인(Plane) 단위를 기준으로 할때 두 세트의 패스 트랜지스터들을 포함할 수 있다.
그리고, 메모리 셀 어레이(110_1)의 로오 라인(RL1, RL2)의 개수가 N 개라고 가정한다. 메모리 셀 어레이(110_2)의 로오 라인(RL3, RL4)의 개수가 N 개라고 가정한다.
그러면, 하나의 전달 회로(115_1)에 연결되는 패스 트랜지스터의 개수가 N/2 개가 될 수 있다. 하나의 전달 회로(127_1)에 연결되는 패스 트랜지스터의 개수가 N/2 개가 될 수 있다. 이에 따라, 전달 회로(115_1)와 전달 회로(127_1)가 하나의 세트가 되어, 메모리 셀 어레이(110_1)에 대응하는 복수의 패스 트랜지스터들이 N 개(로오 라인 RL1, RL2의 개수와 동일)가 될 수 있다.
다시 말하면, 하프(Half) 플레인 단위를 기준으로 할 때, 메모리 셀 어레이(110_1)에 대응하는 일부의 패스 트랜지스터들(TR7~TR9)은 메모리 칩(C1)의 전달 회로(115_1)에 포함되고, 나머지 일부의 패스 트랜지스터들(TR10~TR12)은 회로 칩(C2)의 전달 회로(127_1)에 포함될 수 있다.
그리고, 하나의 전달 회로(115_2)에 연결되는 패스 트랜지스터의 개수가 N/2 개가 될 수 있다. 하나의 전달 회로(127_2)에 연결되는 패스 트랜지스터의 개수가 N/2 개가 될 수 있다. 이에 따라, 전달 회로(115_2)와 전달 회로(127_2)가 하나의 세트가 되어, 메모리 셀 어레이(110_2)에 대응하는 복수의 패스 트랜지스터들이 N 개(로오 라인 RL3, RL4의 개수와 동일)가 될 수 있다.
다시 말하면, 하프(Half) 플레인 단위를 기준으로 할 때, 메모리 셀 어레이(110_2)에 대응하는 일부의 패스 트랜지스터들(TR13~TR15)은 메모리 칩(C1)의 전달 회로(115_2)에 포함되고, 나머지 일부의 패스 트랜지스터들(TR16~TR18)은 회로 칩(C2)의 전달 회로(127_2)에 포함될 수 있다.
또한, 블록 디코더(125_1)는 메모리 칩(C1) 상에서 전달 회로(115_1)와 전달 회로(115_2) 사이의 센터 영역에 배치될 수 있다. 즉, 블록 디코더(125_1)는 글로벌 디코더(126_1)의 상측에 형성될 수 있다. 그리고, 글로벌 디코더(126_1)는 회로 칩(C2) 상에서 전달 회로(127_1)와 전달 회로(127_2) 사이의 센터 영역에 배치될 수 있다. 즉, 글로벌 디코더(126_1)는 블록 디코더(126_1)의 하측에 형성될 수 있다. 이상에서와 같이, 본 발명의 실시예는 복수의 패스 트랜지스터들을 분산 배치하여 로오 디코더(121) 영역의 면적을 줄일 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 로직 회로를 포함하는 제 1칩; 및
    상기 제 1칩에 적층되어 메모리 셀 어레이를 포함하는 제 2칩을 포함하고,
    상기 메모리 셀 어레이의 로오 라인과 글로벌 로오 라인 사이를 선택적으로 연결하는 전달 회로가 상기 제 1칩과 상기 제 2칩에 각각 분산 배치되는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제 1칩의 제 1면에 구비되는 복수의 제 1패드들; 및
    상기 제 2칩의 제 1면에 구비되는 복수의 제 2패드들을 더 구비하고,
    상기 복수의 제 1패드들과 상기 복수의 제 2패드들은 접합면을 통해 서로 본딩되는 반도체 장치.
  3. 제 2항에 있어서,
    상기 복수의 제 1패드들은 상기 로직 회로와 상기 제 1칩 상에 배치된 제 1전달회로와 연결되고,
    상기 복수의 제 2패드들은 상기 메모리 셀 어레이와 상기 제 2칩 상에 배치된 제 2전달회로와 연결되며,
    상기 복수의 제 1패드들과 상기 복수의 제 2패드들을 통해 상기 제 1전달 회로 및 상기 제 2전달 회로에 동작 전압과 로오라인 선택신호가 전달되는 반도체 장치.
  4. 제 1항에 있어서, 상기 제 1칩은
    로오라인 선택신호에 대응하여 상기 글로벌 로오 라인과 상기 로오 라인 사이를 선택적으로 연결하는 제 1전달회로;
    상기 제 1전달회로와 상기 제 2칩 상에 배치된 제 2전달회로에 상기 로오라인 선택신호를 제공하는 블록 디코더;
    상기 글로벌 로오 라인을 통해 상기 제 1전달회로와 상기 제 2전달회로에 동작 전압을 제공하는 글로벌 디코더; 및
    상기 블록 디코더에 블록 선택 신호를 제공하는 주변 회로를 포함하는 반도체 장치.
  5. 제 4항에 있어서, 상기 제 1전달회로는
    상기 글로벌 로오 라인과 상기 로오 라인 사이에 연결되어 게이트 단자를 통해 상기 로오라인 선택신호가 인가되는 복수의 패스 트랜지스터들을 포함하는 반도체 장치.
  6. 제 5항에 있어서, 상기 복수의 패스트랜지스터들은
    상기 메모리 셀 어레이의 일부 로오 라인과 연결되는 반도체 장치.
  7. 제 1항에 있어서, 상기 제 2칩은
    상기 제 1칩과 상기 제 2칩의 접합면에 구비된 복수의 패드들을 통해 상기 제 1칩으로부터 로오라인 선택신호, 동작 전압이 인가되며, 상기 로오라인 선택신호에 대응하여 상기 메모리 셀 어레이의 로오 라인과 상기 글로벌 로오 라인 사이를 선택적으로 연결하는 제 2전달회로를 포함하는 반도체 장치.
  8. 제 7항에 있어서, 상기 제 2전달회로는
    상기 글로벌 로오 라인과 상기 로오 라인 사이에 연결되어 게이트 단자를 통해 상기 로오라인 선택신호가 인가되는 복수의 패스 트랜지스터들을 포함하는 반도체 장치.
  9. 제 8항에 있어서, 상기 복수의 패스트랜지스터들은
    상기 메모리 셀 어레이의 나머지 일부 로오 라인과 연결되는 반도체 장치.
  10. 주변 회로를 포함하는 제 1칩; 및
    상기 제 1칩에 적층되어 제 1메모리 셀 어레이와 제 2메모리 셀 어레이를 포함하는 제 2칩을 포함하고,
    상기 제 1메모리 셀 어레이, 상기 제 2메모리 셀 어레이의 로오 라인과 글로벌 로오 라인 사이를 선택적으로 연결하는 복수의 전달 회로들이 상기 제 1칩과 상기 제 2칩에 각각 분산 배치되는 반도체 장치.
  11. 제 10항에 있어서, 상기 제 1칩은
    로오라인 선택신호에 대응하여 상기 글로벌 로오 라인과 상기 제 1메모리 셀 어레이의 로오 라인 사이를 선택적으로 연결하는 제 1전달회로;
    상기 로오라인 선택신호에 대응하여 상기 글로벌 로오 라인과 상기 제 2메모리 셀 어레이의 로오 라인 사이를 선택적으로 연결하는 제 2전달회로; 및
    상기 글로벌 로오 라인을 통해 상기 제 1전달회로, 상기 제 2전달회로 및 상기 제 2칩 상에 배치된 전달 회로에 동작 전압을 제공하는 글로벌 디코더를 포함하는 반도체 장치.
  12. 제 11항에 있어서, 상기 제 1전달회로는
    상기 글로벌 로오 라인과 상기 제 1메모리 셀 어레이의 로오 라인 사이에 연결되어 게이트 단자를 통해 상기 로오라인 선택신호가 인가되는 복수의 패스 트랜지스터들을 포함하며,
    상기 복수의 패스 트랜지스터들은 상기 제 1칩과 상기 제 2칩의 접합면에 구비된 복수의 패드들을 통해 상기 제 1메모리 셀 어레이의 로오 라인에 연결되는 반도체 장치.
  13. 제 12항에 있어서, 상기 복수의 패스트랜지스터들은
    상기 제 1메모리 셀 어레이의 일부 로오 라인에 연결되는 반도체 장치.
  14. 제 11항에 있어서, 상기 제 2전달회로는
    상기 글로벌 로오 라인과 상기 제 2메모리 셀 어레이의 로오 라인 사이에 연결되어 게이트 단자를 통해 상기 로오라인 선택신호가 인가되는 복수의 패스 트랜지스터들을 포함하며,
    상기 복수의 패스 트랜지스터들은 상기 제 1칩과 상기 제 2칩의 접합면에 구비된 복수의 패드들을 통해 상기 제 2메모리 셀 어레이의 로오 라인에 연결되는 반도체 장치.
  15. 제 14항에 있어서, 상기 복수의 패스트랜지스터들은
    상기 제 2메모리 셀 어레이의 일부 로오 라인에 연결되는 반도체 장치.
  16. 제 10항에 있어서, 상기 제 2칩은
    로오라인 선택신호에 대응하여 상기 글로벌 로오 라인과 상기 제 1메모리 셀 어레이의 로오 라인 사이를 선택적으로 연결하는 제 3전달회로;
    로오라인 선택신호에 대응하여 상기 글로벌 로오 라인과 상기 제 2메모리 셀 어레이의 로오 라인 사이를 선택적으로 연결하는 제 4전달회로; 및
    블록 선택 신호에 대응하여 상기 제 3전달회로, 상기 제 4전달회로 및 상기 제 1칩 상의 전달 회로에 로오라인 선택신호를 제공하는 블록 디코더를 포함하는 반도체 장치.
  17. 제 16항에 있어서, 상기 제 3전달회로는
    상기 글로벌 로오 라인과 상기 제 1메모리 셀 어레이의 로오 라인 사이에 연결되어 게이트 단자를 통해 상기 로오라인 선택신호가 인가되는 복수의 패스 트랜지스터들을 포함하고,
    상기 복수의 패스 트랜지스터들은 상기 제 1칩과 상기 제 2칩의 접합면에 구비된 복수의 패드들을 통해 상기 제 1칩 상의 글로벌 로오 라인에 연결되는 반도체 장치.
  18. 제 17항에 있어서, 상기 복수의 패스트랜지스터들은
    상기 제 1메모리 셀 어레이의 나머지 일부 로오 라인에 연결되는 반도체 장치.
  19. 제 16항에 있어서, 상기 제 4전달회로는
    상기 글로벌 로오 라인과 상기 제 2메모리 셀 어레이의 로오 라인 사이에 연결되어 게이트 단자를 통해 상기 로오라인 선택신호가 인가되는 복수의 패스 트랜지스터들을 포함하고,
    상기 복수의 패스 트랜지스터들은 상기 제 1칩과 상기 제 2칩의 접합면에 구비된 복수의 패드들을 통해 상기 제 1칩 상의 글로벌 로오 라인에 연결되는 반도체 장치.
  20. 제 19항에 있어서, 상기 복수의 패스트랜지스터들은
    상기 제 2메모리 셀 어레이의 나머지 일부 로오 라인에 연결되는 반도체 장치.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
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US11676641B2 (en) * 2021-08-30 2023-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Memory systems with vertical integration

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4103497B2 (ja) * 2002-04-18 2008-06-18 ソニー株式会社 記憶装置とその製造方法および使用方法、半導体装置とその製造方法
US7766502B2 (en) 2007-05-07 2010-08-03 Tresco International Ltd. Co. Self-illuminated structural panel units and systems including the same
ITMI20070933A1 (it) * 2007-05-08 2008-11-09 St Microelectronics Srl Sistema elettronico multi piastrina
KR102056867B1 (ko) 2013-03-04 2020-01-22 삼성전자주식회사 반도체 소자 및 그 제조방법
US9299736B2 (en) * 2014-03-28 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding with uniform pattern density
KR20160023183A (ko) 2014-08-21 2016-03-03 에스케이하이닉스 주식회사 플래시 메모리 소자
KR20170045554A (ko) * 2015-10-19 2017-04-27 에스케이하이닉스 주식회사 반도체 칩 모듈 및 이를 갖는 반도체 패키지
KR102671937B1 (ko) * 2017-01-10 2024-06-05 에스케이하이닉스 주식회사 멀티 플레인을 포함하는 비휘발성 메모리 장치
JP2018148071A (ja) * 2017-03-07 2018-09-20 東芝メモリ株式会社 記憶装置
KR102442933B1 (ko) 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
KR102462503B1 (ko) * 2017-11-27 2022-11-02 삼성전자주식회사 수직형 구조를 가지는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
US10340261B1 (en) * 2018-05-22 2019-07-02 Micron Technology, Inc. Semiconductor memory device having plural chips connected by hybrid bonding method
US11424205B2 (en) * 2018-06-29 2022-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor interconnect structure and method
CN109904078A (zh) * 2019-01-22 2019-06-18 浙江铖昌科技有限公司 一种砷化镓芯片和cmos芯片三维封装结构和制作工艺

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