KR20200089011A - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 개시되어 있다. 개시된 반도체 장치는 내부 회로 및 상기 내부 회로에 동작 전압을 전송하는 파워 메쉬를 포함할 수 있다. 상기 파워 메쉬는 평면적인 관점에서 제1 방향을 따라서 신장되며 상기 제1 방향과 교차되는 제2 방향을 따라서 배열되는 복수의 제1 파워 라인들; 상기 제1 파워 라인들과 레일을 공유하며 적어도 일부분이 상기 제1 파워 라인들과 상기 제2 방향으로 중첩되는 복수의 제2 파워 라인들; 상기 제2 방향을 따라서 신장되며 상기 제1 파워 라인들에 접속되는 복수의 제1 파워 스트랩들;및 상기 제2 방향을 따라서 신장되며 상기 제2 파워 라인들에 접속되는 복수의 제2 파워 스트랩들;을 포함하되, 상기 제1 파워 라인들과 상기 제2 파워 라인들은 서로 중첩되지 않는 구간에서 상기 레일의 폭과 동일한 크기의 폭을 갖고, 서로 중첩되는 구간에서 상기 레일의 폭보다 작은 크기의 폭을 가질 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 반도체 장치의 파워 메쉬(power mesh) 구조에 관한 것이다.
일반적으로 반도체 장치에 포함되는 내부 회로는 외부에서 공급되는 비교적 높은 전압을 이용하여 생성한 전압을 그 동작 전원으로서 사용하며, 반도체 장치는 동작 전압을 파워 메쉬를 통해서 내부 회로에 전달하고 있다.
동작 전압은 파워 메쉬를 통해 전달되는 과정에서 파워 메쉬의 저항에 의한 전압 강하로 인하여 감소되는데, 감소된 동작 전압이 내부 회로에 공급되면 내부 회로가 불안정하게 동작하거나 오동작을 일으킬 수 있다. 이처럼, 파워 메쉬의 저항이 반도체 장치의 성능에 중요한 요소로 작용하므로 반도체 장치의 성능을 개선하기 위해서는 파워 메쉬의 저항을 줄일 필요가 있다.
본 발명의 실시예들은 파워 메쉬의 저항을 줄일 수 있는 반도체 장치를 제시할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 내부 회로 및 상기 내부 회로에 동작 전압을 전송하는 파워 메쉬를 포함할 수 있다. 상기 파워 메쉬는 평면적인 관점에서 제1 방향을 따라서 신장되며 상기 제1 방향과 교차되는 제2 방향을 따라서 배열되는 복수의 제1 파워 라인들; 상기 제1 파워 라인들과 레일을 공유하며 적어도 일부분이 상기 제1 파워 라인들과 상기 제2 방향으로 중첩되는 복수의 제2 파워 라인들; 상기 제2 방향을 따라서 신장되며 상기 제1 파워 라인들에 접속되는 복수의 제1 파워 스트랩들;및 상기 제2 방향을 따라서 신장되며 상기 제2 파워 라인들에 접속되는 복수의 제2 파워 스트랩들;을 포함하되,상기 제1 파워 라인들과 상기 제2 파워 라인들은 서로 중첩되지 않는 구간에서 상기 레일의 폭과 동일한 크기의 폭을 갖고, 서로 중첩되는 구간에서 상기 레일의 폭보다 작은 크기의 폭을 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 내부 회로, 상기 내부 회로에 동작 전압을 전송하는 파워 메쉬 및 신호 경로를 제공하는 신호 라인을 포함할 수 있다. 상기 파워 메쉬는 평면적인 관점에서 제1 방향을 따라서 신장되며 상기 제1 방향과 교차되는 제2 방향을 따라서 배열되는 복수의 파워 라인들;및 상기 제2 방향을 따라서 신장되며 상기 파워 라인들에 접속되는 복수의 파워 스트랩들;을 포함할 수 있다. 상기 신호 라인은 상기 파워 라인들 및 상기 파워 스트랩들의 적어도 하나와 레일을 공유할 수 있고, 상기 파워 라인들 및 상기 파워 스트랩들은 상기 신호 라인과 비중첩되는 구간에서 상기 레일의 폭과 동일한 크기의 폭을 갖고, 상기 신호 라인과 중첩되는 구간에서 상기 레일의 폭보다 작은 크기의 폭을 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 복수의 메모리 셀들을 포함하는 메모리 구조체 및 로직 구조체를 포함할 수 있다. 상기 로직 구조체는 기판, 상기 기판 상에 배치되며 메모리 셀들의 동작을 제어하는 로직 회로들, 상기 로직 회로들 상부에 배치되며 상기 로직 회로들에 동작 전압을 전송하는 파워 메쉬를 구비하는 복수의 메탈 레이어들을 포함할 수 있다. 상기 기판은 제1 방향을 따라서 정의된 제1 내지 제4 영역을 포함하고, 상기 로직 회로는 상기 제1,제3 영역 상에 배치되는 제1 로직 회로들, 상기 제2,제4 영역 상에 배치되는 제2 로직 회로들을 포함할 수 있다. 상기 파워 메쉬는, 평면적인 관점에서 상기 제1 방향을 따라서 신장되고 상기 제1 방향과 교차되는 제2 방향을 따라서 배열되며 상기 제1 로직 회로들에 제1 동작 전압을 전송하는 복수의 제1 파워 라인들; 상기 제1 파워 라인들과 레일을 공유하며 상기 제2 로직 회로들에 제2 동작 전압을 전송하는 복수의 제2 파워 라인들; 상기 제2 방향을 따라서 신장되며 상기 제1 파워 라인들에 접속되는 복수의 제1 파워 스트랩들;및 상기 제2 방향을 따라서 신장되며 상기 제2 파워 라인들에 접속되는 복수의 제2 파워 스트랩들;을 포함할 수 있다. 상기 제1 파워 라인들은 상기 제1 영역에서 상기 제3 영역까지 연속되되 상기 제2,제3 영역에서 감소된 폭을 갖고, 상기 제2 파워 라인들은 상기 제2 영역에서 상기 제4 영역까지 연속되되 상기 제2,제3 영역에서 감소된 폭을 가질 수 있다.
본 발명의 실시예들에 의하면, 반도체 장치의 내부 회로에 동작 전압을 전송하는 기능을 하는 파워 메쉬의 저항을 줄일 수 있으므로 동작 전압이 파워 메쉬를 통해서 전송되는 과정에서 발생되는 전압 강하를 억제시킬 수 있다. 이에 따라, 내부 회로에 동작 전압을 안정적으로 공급할 수 있게 되어 반도체 장치의 성능을 개선시킬 수 있다.
본 발명의 실시예들에 의하면, 파워 메쉬의 저항을 줄이어 동작 전압이 파워 메쉬를 통해서 전송되는 과정에서 발생되는 전압 강하를 억제시킬 수 있으므로 하나의 LDO 레귤레이터에서 생성된 동작 전압을 사용하는 내부 회로의 범위를 늘릴 수 있다. 이에 따라, LDO 레귤레이터의 개수를 줄이는 것이 가능하게 되어 반도체 장치의 사이즈 축소에 기여할 수 있다.
본 발명의 실시예들에 의하면, 파워 메쉬를 구성하는 파워 라인들 및 파워 스트랩들의 레일 폭을 줄이는 것이 가능해지므로 파워 메쉬가 차지하는 면적을 줄이어 반도체 장치의 사이즈 축소에 기여할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타내는 평면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타내는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 파워 메쉬를 개략적으로 나타내는 평면도이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 반도체 장치의 파워 메쉬의 일부분을 확대 도시한 평면도들이다.
도 7 및 도 8은 본 발명과 관련된 반도체 장치의 파워 메쉬를 나타내는 평면도들이다.
도 9 내지 도 17은 본 발명에 따른 효과를 테스트하는 방법 및 테스트 결과를 나타내는 도면들이다.
도 18은 도 1에 도시된 메모리 셀 어레이의 일부분을 나타낸 회로도이다.
도 19는 본 발명의 일 실시예에 따른 반도체 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다
도 20은 본 발명의 일 실시예에 따른 반도체 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)는 복수의 플레인들(110-1 내지 110-4) 및 로직 회로들을 포함할 수 있다.
플레인들(110-1 내지 110-4) 각각은 저장된 데이터에 대응하는 상태를 가지는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀은 워드 라인 및 비트 라인에 의해서 억세스(access)될 수 있다. 메모리 셀은 공급되는 전력이 차단되는 경우에 저장된 데이터를 소실하는 휘발성 메모리 셀일 수도 있고, 공급되는 전원이 차단되더라도 저장된 데이터를 유지하는 비휘발성 메모리 셀일 수도 있다. 이하에서는 반도체 장치(100)가 수직형 낸드 플래시 장치인 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는 것으로 이해되어야 할 것이다.
플레인들(110-1 내지 110-4)은 복수의 메모리 블록들(BLK1-BLKz)을 포함할 수 있다. 메모리 블록은 소거 단위에 해당될 수 있다. 메모리 블록은 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링은 직렬 연결되는 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터를 포함할 수 있다.
플레인들(110-1 내지 110-4) 각각은 로우 라인들(RL)을 통해서 대응하는 로우 디코더(120-1 내지 120-4의 하나)에 연결될 수 있다. 로우 라인들(RL)은 메모리 블록마다 제공될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인들, 복수의 워드 라인들 및 적어도 하나의 소스 선택 라인들을 포함할 수 있다.
플레인들(110-1 내지 110-4) 각각은 비트 라인들(BL)을 통해서 대응하는 페이지 버퍼 회로(130-1 내지 130-4의 하나)에 연결될 수 있다. 플레인들(110-1 내지 110-4)은 페이지 버퍼 회로들(130-1 내지 130-4)을 통해서 서로 독립적으로 동작(예컨대, 프로그램 동작, 독출 동작)이 제어될 수 있다. 이와 같이 서로 독립적으로 제어됨으로써 플레인들(110-1 내지 110-4)은 특정 동작을 병렬적으로 수행하거나 개별적으로 수행할 수 있다.
도면을 참조로 하여 설명되는 실시예들에서는 반도체 장치(100)가 4개의 플레인을 포함하는 것으로 도시하였지만, 플레인들의 개수는 이에 한정되는 것은 아니다. 플레인은 하나 또는 두 개 이상 제공될 수 있다.
로직 회로들은 플레인들(110-1 내지 110-4)에 포함된 메모리 셀들의 동작을 제어하는 역할을 하는 것으로, 로우 디코더들(120-1 내지 120-4), 페이지 버퍼 회로들(130-1 내지 130-4) 및 주변 회로(140)를 포함할 수 있다. 주변 회로(140)는 로우 디코더들(120-1 내지 120-4) 및 페이지 버퍼 회로들(130-1 내지 130-4)을 제외한 로직 회로들에 포함된 구성 요소들을 지칭할 수 있다.
로우 디코더(120-1 내지 120-4의 하나)는 주변 회로(140)로부터 제공되는 로우 어드레스(X_A)에 응답하여 대응하는 플레인에 포함된 메모리 블록들 중 어느 하나를 선택할 수 있다. 로우 디코더(120-1 내지 120-4의 하나)는 주변 회로(140)로부터 제공되는 동작 전압(X_V)을 선택된 메모리 블록에 연결된 로우 라인들(RL)에 전달할 수 있다.
페이지 버퍼 회로(130-1 내지 130-4의 하나)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)를 포함할 수 있다. 페이지 버퍼 회로(130-1 내지 130-4의 하나)는 주변 회로(140)로부터 페이지 버퍼 제어신호(PB_C)를 수신할 수 있고, 데이터 신호(D)를 주변 회로(140)와 송수신할 수 있다. 페이지 버퍼 회로(130-1 내지 130-4의 하나)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 대응하는 플레인에 배열된 비트 라인을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(130-1 내지 130-4의 하나)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 대응하는 플레인의 비트 라인의 신호를 감지함으로써 대응하는 플레인의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(D)를 주변 회로(140)로 전송할 수 있다. 페이지 버퍼 회로(130-1 내지 130-4의 하나)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(140)로부터 수신된 데이터 신호(D)에 기초하여 비트 라인에 신호를 인가할 수 있고, 이에 따라 대응하는 플레인의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(130-1 내지 130-4의 하나)는 로우 디코더(120-1 내지 120-4의 하나)에 의해 활성화된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(140)는 반도체 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(140)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 플레인들(110-1 내지 110-4)에 데이터를 기입하거나 플레인들(110-1 내지 110-4)로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(140)는 동작 전압(X_V)을 포함하여 반도체 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
이하, 첨부된 도면들에서 기판의 상부면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의하고, 기판의 상부면과 수직한 방향을 제3 방향(TD)으로 정의할 것이다. 제1 방향(FD)은 비트 라인들(BL)의 신장 방향 또는 로우 라인들(RL)의 배열 방향에 해당할 수 있고, 제2 방향(SD)은 로우 라인들(RL)의 신장 방향 또는 비트 라인들(BL)의 배열 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 제3 방향(TD)은 제 1 방향(FD) 및 제 2 방향(SD)을 따라 신장된 평면과 수직한 방향에 해당할 수 있다. 이하의 명세서에서, '수직' 또는 '수직 방향'은 제3 방향(TD)과 실질적으로 동일한 의미로 사용할 것이다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일 방향을 나타낸다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타내는 평면도이고, 도 3은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타내는 단면도이다.
본 발명의 일 실시예에 따른 반도체 장치는 PUC(Peri Under Cell) 구조를 가질 수 있다. 도 2 및 도 3을 참조하면, 로직 회로들을 포함하는 로직 구조체(P)가 복수의 메모리 셀들을 포함하는 메모리 구조체(C)의 하부에 배치될 수 있다.
비록, 도면을 참조로 하여 설명되는 실시예에서는 반도체 장치가 PUC 구조인 경우를 나타내나, 이에 한정되는 것은 아니다. 로직 구조체(P)와 메모리 구조체(C)는 단일 기판 상에 플라나(planar)하게 배치될 수도 있다.
로직 구조체(P)는 기판(10)을, 메모리 구조체(C)는 소스 플레이트(11)를 포함할 수 있다.
메모리 구조체(C)는 소스 플레이트(11) 상에 배치된 복수의 플레인들(110-1 내지 110-4)을 포함할 수 있다. 평면적 관점에서, 플레인들(110-1 내지 110-4)은 제1 방향(FD) 및 제2 방향(SD)을 따라서 2ⅹ2 매트릭스 형태로 배치될 수 있다. 도시하지 않았지만, 플레인들(110-1 내지 110-4)은 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들, 그리고 전극층들 및 층간절연층들을 관통하는 복수의 수직 채널들(반도체 기둥들)을 포함할 수 있다. 수직 채널들은 소스 플레이트(11)에 마련된 소스 영역에 전기적으로 접속될 수 있다. 전극층들은 수직 채널들과 결합하여 3차원적으로 배열된 메모리 셀들을 구성할 수 있다.
소스 플레이트(11) 상에 상부 절연막(31)이 형성되어 플레인들(110-1 내지 110-4)을 덮을 수 있다. 상부 절연막(31)은 실리콘 산화물, 예를 들어 HDP(High Density Plasma) 산화막 또는 TEOS(Tetra-Ethyl-Ortho-Silicate) 산화막을 포함할 수 있다.
상부 절연막(31) 상에 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 제1 방향(FD)을 따라서 신장되며 비트 라인 컨택들(BLC)을 통해서 플레인들(110-1 내지 110-4)의 수직 채널막들에 전기적으로 연결될 수 있다.
로직 구조체(P)는 로직 회로들, 하부 절연층들(22A-22D) 및 하부 메탈 레이어들(UM1 내지 UM3)을 포함할 수 있다. 로직 회로들은 기판(10) 상에 배치된 로우 디코더들(120-1 내지 120-4), 페이지 버퍼 회로들(130-1 내지 130-4) 및 주변 회로들(140-1,140-2)을 포함할 수 있다.
평면적인 관점에서, 로우 디코더들(120-1 내지 120-4) 각각은 대응하는 플레인과 제2 방향(SD)으로 인접하여 배치될 수 있다. 로우 디코더들(120-1 내지 120-4)은 로우 라인들(RL)의 배열 방향인 제1 방향(FD)을 따라서 연장되는 형상을 가지도록 배치될 수 있다. 로우 디코더(120-1 내지 120-4의 하나)의 제1 방향(FD) 길이는 대응하는 플레인의 제1 방향(FD) 길이와 실질적으로 동일할 수 있다.
페이지 버퍼 회로들(130-1 내지 130-4)은 플레인들(110-1 내지 110-4)과 제3 방향(TD)으로 중첩하여 배치될 수 있다. 페이지 버퍼 회로(130-1 내지 130-4의 하나)의 제2 방향(SD) 길이는 대응하는 플레인의 제2 방향(SD) 길이와 실질적으로 동일할 수 있다.
입출력 패드들(PAD)은 외부 장치와의 전기적인 연결을 위한 반도체 장치(100)의 외부 접점으로, 기판(10)의 주변부에 제2 방향(SD)을 따라서 배치될 수 있다.
주변 회로들(140-1,140-2)은 입출력 패드들(PAD)이 위치하는 기판(10)의 주변부, 그리고 기판(10)의 중심부에 분산하여 배치될 수 있다. 이하, 설명의 편의를 위하여, 기판(10)의 주변부에 배치되는 주변 회로(140-1)를 제1 주변 회로라고 정의하고, 기판(10)의 중심부에 배치되는 주변 회로(140-2)를 제2 주변 회로라고 정의할 것이다.
제1 주변 회로(140-1)는 입출력 패드들(PAD)과 인접하여 배치될 수 있고, 제2 주변 회로(140-2)는 제1 방향(FD)으로 이웃하는 페이지 버퍼 회로들(130-1 내지 130-4) 사이에 배치될 수 있다.
하부 절연층들(22A-22D)은 기판(10) 상에 형성되어 로우 디코더(120-1 내지 120-4), 페이지 버퍼 회로들(130-1 내지 130-2), 주변 회로들(140-1,140-2)을 덮을 수 있다. 하부 절연층들(22A-22D)은 기판(10) 상에 순차로 적층되는 제1 내지 제4 하부 절연층들을 포함할 수 있다. 제1 내지 제4 하부 절연층들(22A-22D)은 실리콘 산화물, 예를 들어 HDP 산화막 또는 TEOS 산화막을 포함할 수 있다. 소스 플레이트(11)는 하부 절연층들(22A-22D)의 최상층, 예컨대 제4 하부 절연층(22D) 상에 배치될 수 있다.
하부 메탈 레이어들(UM1 내지 UM3)은 제1 내지 제3 하부 절연층들(22A-22C) 상에 각각 마련될 수 있다. 하부 메탈 레이어들(UM1 내지 UM3)은 제1 하부 절연층(22A) 상의 제1 하부 메탈 레이어(UM1), 제2 하부 절연층(22B) 상의 제2 하부 메탈 레이어(UM2), 제3 하부 절연층(22C) 상의 제3 하부 메탈 레이어(UM3)를 포함할 수 있다. 서로 다른 층에 배치된 하부 메탈 레이어들이 수직 비아(23)를 통해 연결됨으로써 전기적 경로가 형성될 수 있다.
도 3은 3개의 하부 메탈 레이어들(UM1 내지 UM3)을 포함하는 경우를 나타내나, 이에 한정되는 것은 아니다. 예를 들어, 반도체 장치는 2개 또는 4 개 이상의 하부 메탈 레이어들을 포함할 수 있다. 용어를 정의함에 있어서, 하부 메탈 레이어의 '하부'는 메모리 구조체(C)와의 상대적 위치를 나타낸 것으로, 하부 메탈 레이어는 메탈 레이어에 포함되는 구성에 해당할 수 있다.
제2, 제3 하부 메탈 레이어(UM2,UM3)에는 파워 메쉬(도 4의 PM)가 형성되어, 페이지 버퍼 회로들(130-1 내지 130-4) 및 주변 회로들(140-1,140-2)에 동작 전압을 전송할 수 있다. 주변 회로들(140-1,140-2)에서 사용하는 동작 전압과 페이지 버퍼 회로들(130-1 내지 130-4)에서 사용하는 동작 전압은 서로 다를 수 있다. 예컨대, 주변 회로들(140-1, 140-2)은 동작 전압으로 전원 전압(Vcc) 및 접지 전압(Vss)을 사용할 수 있고, 페이지 버퍼 회로들(130-1 내지 130-4)은 동작 전압으로 코어 전압(Vcore) 및 접지 전압(Vss)을 사용할 수 있다.
도시하지 않았지만, 로직 회로들은 LDO 레귤레이터를 포함할 수 있다. LDO 레귤레이터는 입출력 패드들(PAD)의 적어도 하나를 통해서 외부로부터 공급되는 외부 전압을 이용하여 전원 전압(Vcc) 및 전압(Vcore)을 생성할 수 있다. LDO 레귤레이터에서 생성된 전원 전압(Vcc)은 Vcc 파워 메쉬를 통해서 주변 회로들(140-1,140-2)에 전송될 수 있고, LDO 레귤레이터에서 생성된 코어 전압(Vcore)은 Vcore 파워 메쉬를 통해서 페이지 버퍼 회로들(130-1 내지 130-4)에 전송될 수 있다. 입출력 패드들(PAD)의 적어도 하나를 통해서 외부로부터 공급되는 접지 전압(Vss)은 Vss 파워 메쉬를 통해서 주변 회로(140-1,140-2) 및 페이지 버퍼 회로들(130-1 내지 130-4)에 전송될 수 있다.
도시하지 않았지만, 하부 메탈 레이어들(UM1 내지 UM3)에는 신호 라인(signal line)들이 형성되어 신호 경로(signal routing)로 사용될 수 있다.
상기 하부 메탈 레이어들(UM1 내지 UM3)은 메모리 구조체(C) 또는 비트 라인들(BL)의 형성 공정에서의 최대 온도(이하, '공정 임계 온도'라 함)에서 공정 불량, 예를 들면, 힐락을 나타내지 않을 수 있는 물성을 갖도록 구성될 수 있다. 다시 말해, 하부 메탈 레이어들(UM1 내지 UM3)은 공정 임계 온도에서 내열 특성을 갖는 도전 물질들로 형성될 수 있다. 예를 들면, 하부 메탈 레이어들(UM1 내지 UM3)은 공정 임계 온도보다 높은 용융점들을 갖는 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 한편, 비트 라인들(BL)을 구성하는 도전 물질은 하부 메탈 레이어들(UM1 내지 UM3)을 구성하는 도전 물질보다 낮은 비저항을 갖는 물질을 포함할 수 있다. 예를 들면, 비트 라인들(BL)을 구성하는 물질은 구리 또는 알루미늄과 같이 공정 임계 온도보다 낮은 온도에서 공정 불량을 유발할 수 있지만 낮은 비저항을 갖는 물질을 포함할 수 있다. 비트 라인들(BL)이 메모리 구조체(C)를 형성한 이후에 형성되기 때문에 낮은 용융점 및 낮은 비저항을 갖는 물질이 비트 라인들(BL)을 구성하는 도전 물질로 사용될 수 있다. 상술한 바와 같은 제조 공정 상의 제약으로 인하여, 하부 메탈 레이어들(UM1 내지 UM3)의 비저항은 비트 라인들(BL)보다 상대적으로 큰 값을 가질 수 있다. 이에 따라, 제2, 제3 하부 메탈 레이어(UM2,UM3)에 마련되는 파워 메쉬(도 4의 PM)의 저항이 커지게 되어 반도체 장치의 전기적 특성이 저하될 수 있다. 본 발명은 파워 메쉬의 저항을 줄이어 반도체 장치의 전기적 특성을 향상시키기 위한 방안을 제시할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 파워 메쉬를 개략적으로 나타내는 평면도이고, 도 5 및 도 6은 본 발명의 일 실시예에 따른 반도체 장치의 파워 메쉬의 일부분을 확대 도시한 평면도들이다.
도 4 내지 도 6을 참조하면, 기판(10)에 제1 방향(FD)을 따라서 제1 내지 제4 영역(R1 내지 R4)이 정의될 수 있다.
기판(10) 상에는 내부 회로가 배치될 수 있다. 내부 회로는 기판(10)의 제1,제3 영역(R1,R3) 상에 배치된 제1 로직 회로들 및 기판(10)의 제2,제4 영역(R2,R4) 상에 배치된 제2 로직 회로들을 포함할 수 있다. 제1 로직 회로들은 도 2에 도시된 주변 회로들(140-1,140-2)에 해당할 수 있고, 제2 로직 회로들은 도 2에 도시된 페이지 버퍼 회로들(130-1 내지 130-4)에 해당할 수 있다.
제1 내지 제4 영역(R1 내지 R4)의 하부 메탈 레이어들에 파워 메쉬(Power Mesh, PM)가 배치될 수 있다. 파워 메쉬(PM)는 평면적인 관점에서 제1 방향(FD)으로 신장되는 파워 라인들(PR1 내지 PR3)과, 제2 방향(SD)으로 신장되며 파워 라인들(PR1 내지 PR3)에 접속되는 파워 스트랩들(PS1 내지 PS3)을 포함할 수 있다.
본 명세서 상에서는, 파워 메쉬(PM)를 구성하는 엘리먼트들 중에서 평면적인 관점에서 제1 방향(FD)으로 신장되는 엘리먼트를 파워 라인이라 정의하고, 제2 방향(SD)으로 신장되는 엘리먼트를 파워 스트랩으로 정의할 것이다. 신장 방향에 따라서 명칭을 다르게 정의한 이유는 단순히 이해를 돕기 위한 것으로, 파워 라인과 파워 스트랩은 신장 방향에만 차이가 있을 뿐 실질적으로 동일한 기능을 하는 것으로 이해되어야 할 것이다.
이하에서 설명되는 바와 같이, 본 명세서 상에는 파워 라인들이 제2,제3 하부 메탈 레이어들(UM2,UM3)에 배치되고, 파워 스트랩들이 제2,제3 하부 메탈 레이어들(UM2,UM3)에 배치되는 경우를 나타내나, 이에 한정되는 것은 아니다. 하부 메탈 레이어들(UM1 내지 UM3)의 하나에 파워 라인들이 배치되고, 또 다른 하나에 파워 스트랩들이 배치될 수도 있다.
파워 라인들(PR1 내지 PR3)은 전송하는 동작 전압의 종류에 따라서 제1 내지 제3 파워 라인들(PR1 내지 PR3)로 구분될 수 있다. 파워 스트랩들(PS1 내지 PS3)도 전송하는 동작 전압의 종류에 따라서 제1 내지 제3 파워 스트랩들(PS1 내지 PS3)로 구분될 수 있다.
제1 파워 라인들(PR1) 및 이에 접속되는 제1 파워 스트랩들(PS1)은 제1 및 제3 영역(R1,R3) 상에 배치된 제1 로직 회로들, 예를 들어 주변 회로들(도 2의 140-1,140-2)에 제1 동작 전압을 전송할 수 있다. 제1 동작 전압은 전원 전압(Vcc)일 수 있다.
제2 파워 라인들(PR2) 및 이에 접속되는 제2 파워 스트랩들(PS2)은 제2 및 제4 영역(R2,R4) 상에 배치된 제2 로직 회로들, 예를 들어 페이지 버퍼 회로들(도 2의 130-1 내지 130-4)에 제2 동작 전압을 전송할 수 있다. 제2 동작 전압은 코어 전압(Vcore)일 수 있다.
제3 파워 라인들(PR3) 및 이에 접속되는 제3 파워 스트랩들(PS3)은 제1 내지 제4 영역(R1 내지 R4) 상에 배치된 제1 로직 회로들 및 제2 로직 회로들, 즉 주변 회로들 및 페이지 버퍼 회로들에 제3 동작 전압을 전송할 수 있다. 제3 동작 전압은 접지 전압(Vss)일 수 있다.
제1 파워 라인들(PR1)과 제2 파워 라인들(PR2)은 레일을 공유할 수 있다. 예컨대, 하나의 제1 파워 라인(PR1)과 하나의 제2 파워 라인(PR2)이 하나의 레일을 공유할 수 있다. 본 명세서에서 사용되는 용어인 '레일'은, 제1 방향(FD) 또는 제2 방향(SD)을 따라서 신장되며 기설정된 폭을 갖는 라인 형태의 설계 구간으로 정의될 수 있다. 파워 라인들(PR1-PR3)은 제1 방향(FD)을 따라서 신장되는 레일들 상에 배치되고, 파워 스트랩들(PS1-PS3)은 제2 방향(SD)을 따라서 신장되는 레일들 상에 배치될 수 있다. 파워 라인들(PR1-PR3)의 레일 폭은 제1의 폭(W1)을 가질 수 있다. 파워 스트랩들(PS1-PS3)의 레일 폭은, 도 4 내지 도 5에 도시된 바와 같이 파워 라인들(PR1-PR3)의 레일 폭, 즉 W1보다 작을 수 있다. 한편, 도시하지 않았지만 파워 스트랩들(PS1-PS3)의 레일 폭은 W1과 실질적으로 동일할 수도 있고, W1보다 클 수도 있다.
평면적인 관점에서 제1 파워 라인들(PR1)은 제1 영역(R1)으로부터 제1 방향(FD)을 따라서 제3 영역(R3)으로 신장될 수 있고, 제2 파워 라인들(PR2)은 제4 영역(R4)으로부터 제1 방향(FD)을 따라서 제2 영역(R2)으로 신장될 수 있다. 제1 파워 라인들(PR1) 및 제2 파워 라인들(PR2)은 제2 영역(R2) 및 제3 영역(R3)에서 제2 방향(SD)으로 서로 중첩될 수 있다.
제3 파워 라인들(PR3)은 제1,제2 파워 라인들(PR1,PR2)과 별도의 레일에 배치될 수 있다. 평면적인 관점에서 제3 파워 라인들(PR3)은 제1 방향(FD)을 따라서 제1 영역(R1)으로부터 제4 영역(R4)으로 신장될 수 있다.
제1,제2 파워 라인들(PR1,PR2)이 배치되는 레일들과 제3 파워 라인들(PR3)이 배치되는 레일들은 제2 방향(SD)을 따라서 번갈아 배치될 수 있다. 제3 파워 라인들(PR3)은 제2 방향(SD)을 따라서 일정한 피치로 반복적으로 배치될 수 있고, 인접한 제3 파워 라인들(PR3) 사이에는 레일을 공유하는 하나의 제1 파워 라인(PR1)과 하나의 제2 파워 라인(PR2)이 배치될 수 있다.
제1 내지 제3 파워 라인들(PR1 내지 PR3) 각각은 제2 하부 메탈 레이어(UM2)에 배치된 메탈 라인들과 제3 하부 메탈 레이어(UM3)에 배치된 메탈 라인들이, 제2 하부 메탈 레이어(UM2)와 제3 하부 메탈 레이어(UM3) 사이에 배치된 하부 절연층을 관통하는 제1 수직 비아들(VIA1)을 통해서 접속되어 형성될 수 있다. 제1 내지 제3 파워 라인들(PR1 내지 PR3)을 구성하는 메탈 라인들은 제1, 제3 영역(R1,R3)에서 제2 하부 메탈 레이어(UM2)에 배치될 수 있고, 제2,제4 영역(R2, R4)에서 제3 하부 메탈 레이어(UM3)에 배치될 수 있다.
제1 내지 제3 파워 라인(PR1 내지 PR3)이 제1,제3 영역(R1,R3)에서 제2 하부 메탈 레이어(UM2)에 배치되고 제2,제4 영역(R2,R4)에서 제3 하부 메탈 레이어(UM3)에 배치되는 경우에, 제1 내지 제3 파워 스트랩들(PS1 내지 PS3)은 제1,제3 영역(R1,R3)에서 제3 하부 메탈 레이어(UM3)에 배치되고 제2,제4 영역(R2,R4)에서 제2 하부 메탈 레이어(UM2)에 배치될 수 있다.
제1 내지 제3 파워 라인들(PR1 내지 PR3)과 제1 내지 제3 파워 스트랩들(PS1 내지 PS3)은 복수의 교차점에서 서로 교차될 수 있다. 각 교차점들에는 수직 방향으로 적어도 하나의 제2 전도성 비아(VIA2)가 형성되어 제1 파워 라인들(PS1)과 제1 파워 스트랩들(PS1) 사이, 제2 파워 라인들(PR2)과 제2 파워 스트랩들(PS2) 사이, 제3 파워 라인들(PR3)과 제3 파워 스트랩들(PS3) 사이를 전기적으로 연결할 수 있다.
제1 파워 스트랩들(PS1)은 제1 내지 제3 영역(R1 내지 R3)에 배치되며, 제1 내지 제3 영역(R1 내지 R3)에서 제1 파워 라인들(PR1)에 메쉬될 수 있다. 제2 파워 스트랩들(PS2)은 제2 내지 제4 영역(R2 내지 R4)에 배치되며, 제2 내지 제4 영역(R2 내지 R4)에서 제2 파워 라인들(PR2)에 메쉬될 수 있다.
제3 파워 스트랩들(PS3)은 제1 내지 제4 영역(R1 내지 R4)에 배치되며, 제1 내지 제4 영역(R1 내지 R4)에서 제3 파워 라인들(PR3)에 메쉬될 수 있다.
레일을 공유하는 제1 파워 라인들(PR1)과 제2 파워 라인들(PR2)은 제2,제3 영역(R2,R3)에서 제2 방향(SD)으로 서로 중첩될 수 있다. 제1 파워 라인들(PR1)과 제2 파워 라인들(PR2)은 서로 중첩되는 구간에서 감소된 폭을 가질 수 있다. 제1 파워 라인들(PR1)과 제2 파워 라인들(PR2)은 서로 중첩되지 않는 구간에서 레일 폭과 동일한 크기의 폭을 가질 수 있다.
구체적으로, 제1 파워 라인들(PR1)은 제1 영역(R1) 상에서 제1의 폭(W1)을 갖고, 제2, 제3 영역(R2,R3) 상에서 제1의 폭(W1)보다 감소된 제2의 폭(W2)을 가질 수 있다. 제2 파워 라인들(PR2)은 제4 영역(R4) 상에서 제1의 폭(W1)을 갖고, 제2,제3 영역(R2,R3) 상에서 제1의 폭(W1)보다 감소된 제3의 폭(W3)을 가질 수 있다. 제1의 폭(W1)은 제1 파워 라인(PR1)과 제2 파워 라인(PR2)이 공유하는 레일의 폭에 해당할 수 있다.
제2,제3 영역(R2,R3)에서 제1 파워 스트랩들(PS1)의 적어도 하나가 제1 파워 라인들(PR1)의 감소된 폭 부분에 메쉬될 수 있다. 제2,제3 영역(R2,R3)에서 제2 파워 스트랩들(PS2)의 적어도 하나가 제2 파워 라인들(PR2)의 감소된 폭 부분에 메쉬될 수 있다.
이처럼, 제1 파워 라인들(PR1)과 제2 파워 라인들(PR2)이 서로 중첩되는 구간인 제2,제3 영역(R2,R3)에서 감소된 폭을 가지므로, 레일의 폭을 늘리지 않고서도 제1 파워 라인(PR1)과 제2 파워 라인(PR2)이 레일을 공유할 수 있는 것이다. 그러나, 제1 파워 라인들(PR1) 및 제2 파워 라인들(PR2)의 폭이 감소되면 파워 메쉬(PM)의 직렬 저항 성분이 증가하게 될 것이다.
제2,제3 하부 메탈 레이어(UM2,UM3)에는 신호 라인들(SL)이 배치될 수 있다. 신호 라인(SL)은 제1 내지 제3 파워 라인들(PR1 내지 PR3), 제1 내지 제3 파워 스트랩들(PS1 내지 PS3)의 적어도 하나와 레일을 공유할 수 있다.
도 6은 신호 라인들(SL)이 제1 파워 스트랩(PS1) 및 제2 파워 스트랩(PS2)과 레일을 공유하는 경우를 나타낸 것으로, 제1 파워 스트랩들(PS1) 및 제2 파워 스트랩(PS2)은 신호 라인들(SL)과 중첩되는 구간에서 감소된 폭을 가질 수 있다. 구체적으로, 제1 파워 스트랩들(PS1) 및 제2 파워 스트랩(PS2)은 신호 라인들(SL)과 비중첩되는 구간에서 레일의 폭과 동일한 크기의 폭을 갖고, 제1 파워 스트랩들(PS1) 및 제2 파워 스트랩(PS2)은 신호 라인들(SL)과 중첩되는 구간에서 레일의 폭보다 작은 폭을 가질 수 있다.
도시하지 않았지만, 신호 라인(SL)이 제1 내지 제3 파워 라인(PR1 내지 PR3) 및 제3 파워 스트랩(PS1 내지 PS3)과 레일을 공유하는 경우에 제1 내지 제3 파워 라인(PR1 내지 PR3) 및 제3 파워 스트랩(PS1 내지 PS3)도 신호 라인들(SL)과 중첩되는 구간에서 감소된 폭을 가질 수 있다. 이에 따라, 신호 라인들(SL)로 인한 레이아웃 면적의 증가 없이 신호 라인들(SL)과 파워 메쉬(PM) 간 간섭을 피할 수 있다. 그러나, 이와 같이 파워 라인들(PR1 내지 PR3) 및 파워 스트랩들(PS1 내지 PS3)의 폭이 감소되면 파워 메쉬(PM)의 직렬 저항 성분이 증가하게 될 것이다.
도 7 및 도 8은 본 발명과 관련된 반도체 장치의 파워 메쉬 구조를 나타내는 평면도들이다.
도 7을 참조하면, 제2 영역(R2)에 배치되는 제2 로직 회로는 제2 파워 라인들(PR2)로부터 동작 전압을 제공받고, 제1 파워 라인들(PR1)로부터 동작 전압을 제공받지 않는다. 따라서, 제1 파워 라인들(PR1)을 단선시키어 제2 영역(R2)에서 제1 파워 라인들(PR1)을 제거하고, 제1 파워 라인들(PR1)이 제거된 부분에 제2 파워 라인들(PR2)을 배치할 경우, 제2 영역(R2)의 제2 파워 라인들(PR2)의 폭을 레일 폭(W1)으로 넓힐 수 있으며, 이에 따라 파워 메쉬(PM)의 직렬 저항 성분을 줄일 수 있을 것이다.
도 8을 참조하면, 제3 영역(R3)에 배치된 제2 로직 회로는 제1 파워 라인들(PR1)로부터 동작 전압을 제공받고, 제2 파워 라인들(PR2)로부터 동작 전압을 제공받지 않는다.
따라서, 제2 파워 라인들(PR2)을 단선시키어 제3 영역(R3)에서 제2 파워 라인들(PR2)을 제거하고, 제2 파워 라인들(PR2)이 제거된 부분에 제1 파워 라인들(PR1)을 배치할 경우, 제3 영역(R3)의 제1 파워 라인(PR1)의 폭을 레일 폭(W1)으로 넓힐 수 있으며, 이에 따라 파워 메쉬(PM)의 직렬 저항 성분을 줄일 수 있을 것이다.
한편, 신호 라인들(SL)과의 간섭을 피하기 위하여 제2 파워 스트랩들(PS2)이 단선될 수 있다. 도시하지 않았지만, 제1 내지 제3 파워 라인들(PR1 내지 PR3) 및 제1, 제3 파워 스트랩들(PS1,PS3)도 신호 라인과의 간섭을 피하기 위하여 단선될 수 있다.
그러나, 이와 같이 파워 라인들(PR1 내지 PR3) 및 파워 스트랩들(PS1 내지 PS3)을 단선하면, 단선된 구간에서 파워 라인들(PR1 내지 PR3)과 파워 스트랩들(PS1 내지 PS3)간 연결이 불가능하게 되며, 이에 따라 파워 메쉬(PM)에 포함된 병렬 연결 구간들의 개수가 줄게 되어 파워 메쉬(PM)의 병렬 저항 성분이 증가하게 될 것이다.
메탈 라인(파워 라인, 파워 스트랩, 신호 라인)의 병목 구간에서 파워 라인 및 파워 스트랩의 폭을 줄이되 단선되지 않도록 하여 파워 메쉬(PM)의 병렬 연결 구간의 개수를 늘리는 경우(본 발명)와, 메탈 라인 병목 구간에서 일부 파워 라인 및 파워 스트랩을 단선시키고 다른 파워 라인 및 파워 스트랩의 폭을 레일 폭과 동일한 크기로 넓게 형성한 경우(도 7 및 도 8에 도시된 비교예) 중에서, 어느 쪽이 파워 메쉬(PM) 저항 감소에 유리한지 알아보기 위하여 테스트를 진행하였으며, 이러한 테스트 과정 및 결과가 도 9 내지 도 17에 나타나 있다.
도 9 내지 도 17은 본 발명에 따른 효과를 검증하기 위한 테스트 과정 및 결과를 나타낸 도면들이다. 구체적으로, 도 9 내지 도 11은 Vcc 파워 메쉬의 저항 측정 방법 및 측정 결과를 나타내고, 도 12 내지 도 14는 Vcore 파워 메쉬의 저항 측정 방법 및 측정 결과를 나타내고, 도 16 내지 도 17는 Vss 파워 메쉬의 저항 측정 방법 및 측정 결과를 나타낸다.
도 10 내지 도 11, 도 13 내지 도 14, 도 16 내지 도 17에서, 비교예1은 도 7 및 도 8에 나타난 바와 같이 메탈 라인 병목 구간에서 일부 파워 라인 및 파워 스트랩을 단선시키고 다른 파워 라인 및 파워 스트랩의 폭을 레일 폭과 동일한 크기로 넓게 형성한 경우를 나타내고, 변형예1은 본 실시예의 구조와 비교해서 제2 하부 메탈 레이어(UM2)에 배치된 파워 라인들 및 파워 스트랩들의 레일 폭이 좁은 경우를 나타내고, 변형예2는 본 실시예의 구조와 비교해서 제2 하부 메탈 레이어 (UM2)에 배치된 파워 라인들 및 파워 스트랩들의 레일 폭이 좁고 레일 간격이 넓은 경우를 나타내고, 변형예3은 본 실시예의 구조와 비교해서 제3 하부 메탈 레이어(UM3)에 배치된 파워 라인들 및 파워 스트랩들의 레일 폭이 넓은 경우를 나타내고, 변형예4는 본 실시예의 구조와 비교해서 제3 하부 메탈 레이어(UM3)에 배치된 파워 라인들 및 파워 스트랩들의 레일 폭이 좁은 경우를 나타내고, 변형예5는 변형예4의 구조와 비교해서 제3 하부 메탈 레이어(UM3)에 배치된 파워 라인들 및 파워 스트랩들의 레일 폭이 좁은 경우를 나타낸다.
도 9에 도시된 바와 같이, LDO 레귤레이터(1)를 기준으로 복수의 지점들(A1 내지 D4)에서 Vcc 파워 메쉬 저항값을 측정하였으며, 그 결과가 도 10 및 도 11에 나타나 있다.
도 10에 나타난 바와 같이, 본 실시예의 경우 비교예에 비해서 Vcc 파워 메쉬 저항값이 현저히 낮게 측정되었다. 변형예1의 경우에도 비교예에 비해서 Vcc 파워 메쉬 저항값이 낮게 측정되었으며, 본 실시예와 변형예1는 Vcc 파워 메쉬 저항값에 유의차를 보이지 않고 있다. 다만, 변형예2에서는 Vcc 파워 메쉬 저항값이 비교예보다 다소 높게 측정되었다.
도 11을 참조하면, 변형예3 내지 변형예5 모두에서 비교예에 비해서 Vcc 파워 메쉬 저항값이 낮게 측정되었다. 그리고, 본 실시예와 변형예3 내지 변형예5 간 Vcc 파워 메쉬 저항값에 유의차를 보이지 않고 있다.
도 12에 도시된 바와 같이, LDO 레귤레이터(1)를 기준으로 복수의 지점들(A1 내지 D4)에서 Vcore 파워 메쉬 저항값을 측정하였으며, 그 결과가 도 13 및 도 14에 나타나 있다.
도 13에 나타난 바와 같이, 본 실시예 및 변형예1,2 모두에서 Vcore 파워 메쉬 저항값이 비교예에 비해 월등히 낮게 측정되었다. 그리고, 본 실시예와 변형예1,2는 Vcore 파워 메쉬 저항값에 유의차를 보이지 않고 있다.
도 14를 참조하면, 변형예3 내지 변형예5에서도 Vcore 파워 메쉬 저항값이 비교예에 비해 월등히 낮게 측정되었다. 그리고, 본 실시예와 변형예3,4,5는 Vcore 파워 메쉬 저항값에 유의차를 보이지 않고 있다.
도 15에 도시된 바와 같이, Vss 입출력 패드들(PAD)를 기준으로 복수의 지점들(A1 내지 D4)에서 Vss 파워 메쉬 저항값을 측정하였으며, 그 결과가 도 16 및 도 17에 나타나 있다.
도 16에 나타난 바와 같이, 본 실시예, 변형예1 및 비교예는 Vss 파워 메쉬 저항값에 유의차를 보이지 않고 있다. 다만, 변형예2의 경우 비교예에 비해서 다소 높은 Vss 파워 메쉬 저항값을 갖는 것으로 관측되었다.
도 17에 나타난 바와 같이, 변형예3 내지 변형예5도 비교예와 Vss 파워 메쉬의 저항값에 유의차를 보이지 않고 있다.
전술한 테스트 결과에 의하면, 메탈 라인 병목 구간에서 파워 라인들 및 파워 스트랩들의 폭을 줄이더라도 연결되도록 하는 것이, 메탈 라인 병목 구간에서 일부 파워 라인 및 파워 스트랩을 단선시키고 다른 파워 라인 및 파워 스트랩의 폭을 레일 폭과 동일한 크기로 넓게 형성한 경우에 비해서, Vcc 파워 메쉬 저항 및 Vcore 파워 메쉬 저항을 낮추는데 상당히 유리하게 작용함을 알 수 있다. 그러므로, 본 발명을 이용할 경우 Vcc 파워 메쉬 저항 및 Vcore 파워 메쉬 저항을 낮추는 것이 가능하므로 동작 전압이 파워 메쉬를 통해서 전송되는 과정에서 발생되는 전압 강하를 억제시킬 수 있다.
또한, 본 실시예의 구조에서 파워 라인들 및 파워 스트랩들의 레일 폭을 줄이더라도 Vcc 파워 메쉬 저항값, Vcore 파워 메쉬 저항값, Vss 파워 메쉬 저항값에 유의차를 보이지 않으므로, Vcc 파워 라인들, Vcore 파워 라인들, Vss 파워 라인들, Vcc 파워 스트랩들, Vcore 파워 스트랩들 및 Vss 파워 스트랩들의 레일 폭을 줄이는 것이 가능하다. 그러므로, 본 발명을 이용하면 파워 라인들 및 파워 스트랩들의 레일의 폭을 줄이는 것이 가능하므로 반도체 장치의 사이즈 축소에 기여할 수 있다.
도 18은 도 1에 도시된 메모리 셀 어레이의 일부분을 도시한 회로도로, 메모리 셀 어레이에 포함된 메모리 블록들(BLK1-BLKz)의 하나(BLKi)를 나타낸다.
도 18을 참조하면, 메모리 블록(BLKi)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 제1 방향(FD)으로 신장되며 제2 방향(SD)을 따라서 배열될 수 있다. 각각의 비트 라인들(BL)에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 제1 방향(FD)을 따라서 일렬로 배치되는 셀 스트링들(CSTR)은 단일 비트 라인에 연결될 수 있다.
각각의 셀 스트링들(CSTR)은 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 드레인 선택 트랜지스터(DST), 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)는 제3 방향(TD)을 따라서 직렬로 연결될 수 있다.
비트 라인들(BL)과 공통 소스 라인(CSL) 사이에는 제2 방향(SD)으로 신장되는 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)이 제3 방향(TD)을 따라서 적층될 수 있다. 드레인 선택 라인들(DSL)은 각각 대응하는 드레인 선택 트랜지스터들(DST)의 게이트에 연결될 수 있다. 워드 라인들(WL)은 각각 대응하는 메모리 셀들(MC)의 게이트에 연결될 수 있다. 소스 선택 라인(SSL)은 소스 선택 트랜지스터들(SST)의 게이트에 연결될 수 있다.
도 19는 본 발명의 실시예에 따른 반도체 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 19를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(610)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 20은 본 발명의 실시예에 따른 반도체 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 20을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 내부 회로 및 상기 내부 회로에 동작 전압을 전송하는 파워 메쉬를 포함하며,
    상기 파워 메쉬는, 평면적인 관점에서 제1 방향을 따라서 신장되며 상기 제1 방향과 교차되는 제2 방향을 따라서 배열되는 복수의 제1 파워 라인들;
    상기 제1 파워 라인들과 레일을 공유하며 적어도 일부분이 상기 제1 파워 라인들과 상기 제2 방향으로 중첩되는 복수의 제2 파워 라인들;
    상기 제2 방향을 따라서 신장되며 상기 제1 파워 라인들에 접속되는 복수의 제1 파워 스트랩들;및
    상기 제2 방향을 따라서 신장되며 상기 제2 파워 라인들에 접속되는 복수의 제2 파워 스트랩들;을 포함하고,
    상기 제1 파워 라인들과 상기 제2 파워 라인들은 서로 중첩되지 않는 구간에서 상기 레일의 폭과 동일한 크기의 폭을 갖고, 서로 중첩되는 구간에서 상기 레일의 폭보다 작은 크기의 폭을 갖는 반도체 장치.
  2. 제1 항에 있어서, 상기 제1 방향을 따라서 상기 제1,제2 파워 라인들과 나란하게 배치되며 제1 폭을 갖는 제3 파워 라인들을 더 포함하며, 상기 제1 폭은 상기 레일의 폭과 동일한 반도체 장치.
  3. 제1 항에 있어서, 상기 제1 파워 스트랩들의 적어도 하나가 상기 제1 파워 라인들의 감소된 폭 부분에 접속되고, 상기 제2 파워 스트랩들의 적어도 하나가 상기 제2 파워 라인들의 감소된 폭 부분에 접속되는 반도체 장치.
  4. 내부 회로, 상기 내부 회로에 동작 전압을 전송하는 파워 메쉬, 그리고 신호 경로를 제공하는 신호 라인을 포함하며,
    상기 파워 메쉬는 평면적인 관점에서 제1 방향을 따라서 신장되며 상기 제1 방향과 교차되는 제2 방향을 따라서 배열되는 복수의 파워 라인들;및
    상기 제2 방향을 따라서 신장되며 상기 파워 라인들에 접속되는 복수의 파워 스트랩들;을 포함하고,
    상기 신호 라인은 상기 파워 라인들 및 상기 파워 스트랩들의 적어도 하나와 레일을 공유하고, 상기 파워 라인들 및 상기 파워 스트랩들은 상기 신호 라인과 비중첩되는 구간에서 상기 레일의 폭과 동일한 크기의 폭을 갖고, 상기 신호 라인과 중첩되는 구간에서 상기 레일의 폭보다 작은 크기의 폭을 갖는 반도체 장치.
  5. 제4 항에 있어서, 상기 제1 방향을 따라서 상기 제1,제2 파워 라인들과 나란하게 배치되며 제1 폭을 갖는 제3 파워 라인들을 더 포함하며, 상기 제1 폭은 상기 레일의 폭과 동일한 반도체 장치.
  6. 복수의 메모리 셀들을 포함하는 메모리 구조체 및 로직 구조체를 포함하며,
    상기 로직 구조체는 기판, 상기 기판 상에 배치되며 메모리 셀들의 동작을 제어하는 로직 회로들, 상기 로직 회로들 상부에 배치되며 상기 로직 회로들에 동작 전압을 전송하는 파워 메쉬를 구비하는 복수의 메탈 레이어들을 포함하고,
    상기 기판은 제1 방향을 따라서 정의된 제1 내지 제4 영역을 포함하고,
    상기 로직 회로들은 상기 제1,제3 영역 상에 배치되는 제1 로직 회로들, 상기 제2,제4 영역 상에 배치되는 제2 로직 회로들을 포함하고,
    상기 파워 메쉬는, 평면적인 관점에서 상기 제1 방향을 따라서 신장되고 상기 제1 방향과 교차되는 제2 방향을 따라서 배열되며 상기 제1 로직 회로들에 제1 동작 전압을 전송하는 복수의 제1 파워 라인들;
    상기 제1 파워 라인들과 레일을 공유하며 상기 제2 로직 회로들에 제2 동작 전압을 전송하는 복수의 제2 파워 라인들;
    상기 제2 방향을 따라서 신장되며 상기 제1 파워 라인들에 접속되는 복수의 제1 파워 스트랩들;및
    상기 제2 방향을 따라서 신장되며 상기 제2 파워 라인들에 접속되는 복수의 제2 파워 스트랩들;을 포함하며,
    상기 제1 파워 라인들은 상기 제1 영역에서 상기 제3 영역까지 연속되되 상기 제2,제3 영역에서 감소된 폭을 갖고, 상기 제2 파워 라인들은 상기 제2 영역에서 상기 제4 영역까지 연속되되 상기 제2,제3 영역에서 감소된 폭을 갖는 반도체 장치.
  7. 제6 항에 있어서, 상기 제1 로직 회로들은 주변 회로들을 포함하고, 상기 제2 로직 회로들은 페이지 버퍼 회로들을 포함하는 반도체 장치.
  8. 제6 항에 있어서, 상기 제1 동작 전압은 전원 전압을 포함하고, 상기 제2 동작 전압은 코어 전압을 포함하는 반도체 장치.
  9. 제6 항에 있어서, 상기 메탈 레이어들은 수직적으로 서로 다른 위치 배치된 제1 내지 제3 메탈 레이어를 포함하고,
    상기 제1,제2 파워 라인들 각각은, 상기 제3 메탈 레이어에 배치된 메탈 라인들과 제2 메탈 레이어에 배치된 메탈 라인들이 수직 비아들을 통해 전기적으로 접속된 구조를 갖는 반도체 장치.
  10. 제9 항에 있어서, 상기 제1,제2 파워 라인들의 메탈 라인들은 상기 제1,제3 영역에서 상기 제2 메탈 레이어에 배치되고, 상기 제2,제4 영역에서 상기 제3 메탈 레이어에 배치되는 반도체 장치.
  11. 제10 항에 있어서, 상기 제1,제2 파워 스트랩들은 상기 제1,제3 영역에서 상기 제3 메탈 레이어에 배치되고, 상기 제2,제4 영역에서 상기 제2 메탈 레이어에 배치되는 반도체 장치.
  12. 제6 항에 있어서, 상기 제1 파워 스트랩들은 상기 제1 내지 제3 영역에서 상기 제1 파워 라인들에 접속되는 반도체 장치.
  13. 제6 항에 있어서, 상기 제2 파워 스트랩들은 상기 제2 내지 제4 영역에서 상기 제2 파워 라인들에 접속되는 반도체 장치.
  14. 제6 항에 있어서, 상기 제1 방향을 따라서 상기 제1 영역으로부터 상기 제4 영역으로 신장되며 상기 제1 로직 회로들 및 상기 제2 로직 회로들에 제3 동작 전압을 전송하는 제3 파워 라인들을 더 포함하는 반도체 장치.
  15. 제14 항에 있어서, 상기 제3 파워 라인들은 상기 제1,제2 파워 라인들과 별도의 레일에 배치되는 반도체 장치.
  16. 제14 항에 있어서, 상기 제3 동작 전압은 접지 전압을 포함하는 반도체 장치.
  17. 제14 항에 있어서, 상기 제2 방향으로 신장되고 상기 제3 파워 라인들에 접속되는 복수의 제3 파워 스트랩들을 더 포함하는 반도체 장치.
  18. 제17 항에 있어서, 상기 제3 파워 스트랩들은 상기 제1 내지 제4 영역에서 상기 제3 파워 라인들에 접속되는 반도체 장치.
  19. 제17 항에 있어서, 상기 메탈 레이어들은 상기 제1 내지 제3 파워 라인들 및 상기 제1 내지 제3 파워 스트랩들의 적어도 하나와 레일을 공유하는 신호 라인을 더 포함하며,
    상기 신호 라인과 레일을 공유하는 상기 제1 내지 제3 파워 라인들 및 상기 제1 내지 제3 파워 스트랩들의 적어도 하나는 상기 신호 라인과 중첩되는 구간에서 감소된 폭을 갖는 반도체 장치.
  20. 제6 항에 있어서, 상기 제1 파워 라인들은 상기 제1 영역에서 상기 레일의 폭과 동일한 크기의 폭을 갖고,
    상기 제2 파워 라인들은 상기 제4 영역에서 상기 레일의 폭과 동일한 크기의 폭을 갖고,
    상기 제1,제2 파워 라인들은 상기 제2,제3 영역에서 상기 레일의 폭보다 작은 크기의 폭을 갖는 반도체 장치.
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