CN111445935B - 半导体装置 - Google Patents

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Abstract

本申请涉及一种半导体装置，该半导体装置包括：内部电路和电力网，该电力网被配置成向内部电路传送操作电压。电力网包括：第一电力线，当从顶部观看时，该第一电力线沿第一方向延伸并沿第二方向布置，第二方向与第一方向相交；第二电力线，与第一电力线共享线路，并且在第二方向上至少部分地与第一电力线重叠；第一电力带，沿第二方向延伸并联接到第一电力线；以及第二电力带，沿第二方向延伸并联接到第二电力线。第一和第二电力线中的每一个可在它们不重叠的部分中具有与每个线路的宽度相同大小的宽度，并且可在它们重叠的部分中具有小于每个线路的宽度的大小的宽度。

Description

半导体装置
相关申请的交叉引用
本申请要求于2019年1月16日向韩国知识产权局提交的申请号为10-2019-0005564的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
本发明的各个实施例总体涉及一种半导体装置，且更特别地，涉及一种半导体装置的电力网结构。
背景技术
通常，半导体装置的内部电路可使用通过利用外部供应的相对较高的电压所生成的电压作为操作电压。通常，半导体装置通过电力网来将操作电压传送到内部电路。
通常，操作电压在通过电力网传送时由于电力网的电阻而降低。如果降低幅度很大，内部电路可能运行不稳定或引起故障。因此，电力网的电阻可能是半导体装置的性能特性的重要因素，并且通常希望减小电力网的电阻，以便提高半导体装置的性能。
发明内容
在实施例中，一种半导体装置可包括：内部电路和电力网，该电力网被配置成向内部电路传送操作电压。电力网可包括：多个第一电力线，当从顶部观看时，多个第一电力线沿第一方向延伸并沿第二方向布置，第二方向与第一方向相交；多个第二电力线，与第一电力线共享线路，并且在第二方向上至少部分地与第一电力线重叠；多个第一电力带，沿第二方向延伸并联接到第一电力线；以及多个第二电力带，沿第二方向延伸并联接到第二电力线。第一电力线和第二电力线中的每一个可在它们彼此不重叠的部分中具有与每个线路的宽度相同大小的宽度，并且可在它们彼此重叠的部分中具有小于每个线路的宽度的大小的宽度。
在实施例中，一种半导体装置可包括：内部电路、电力网以及信号线，电力网被配置成向内部电路传送操作电压，信号线被配置成向内部电路提供信号通路。电力网可包括：多个电力线，当从顶部观看时，多个电力线沿第一方向延伸并沿第二方向布置，第二方向与第一方向相交；以及多个电力带，沿第二方向延伸并联接到电力线。信号线可与电力线和电力带中的至少一个共享线路。电力线和电力带中的每一个可在它们不与信号线重叠的部分中具有与线路宽度相同大小的宽度，并且可在它们与信号线重叠的部分中具有小于线路宽度的大小的宽度。
在实施例中，一种半导体装置可包括：包括多个存储器单元的存储器结构和逻辑结构。逻辑结构可包括衬底、逻辑电路以及多个金属层，逻辑电路设置在衬底上并控制存储器单元的操作，金属层包括电力网，该电力网设置在逻辑电路上方并向逻辑电路传送操作电压。衬底可包括沿第一方向限定的第一至第四区域。逻辑电路可包括第一逻辑电路和第二逻辑电路，第一逻辑电路设置在第一和第三区域上，第二逻辑电路设置在第二和第四区域上。电力网可包括：多个第一电力线，当从顶部观看时，该多个第一电力线沿第一方向延伸并沿第二方向布置，并且被配置成向第一逻辑电路传送第一操作电压，其中第二方向与第一方向相交；多个第二电力线，与第一电力线共享线路，并且被配置成向第二逻辑电路传送第二操作电压；多个第一电力带，沿第二方向延伸并联接到第一电力线；以及多个第二电力带，沿第二方向延伸并联接到第二电力线。第一电力线从第一区域到第三区域可以是连续的，并且在第二和第三区域中具有减小的宽度，第二电力线从第二区域到第四区域可以是连续的，并且在第二和第三区域中具有减小的宽度。
在实施例中，一种半导体装置，包括用于向内部电路传送电力和/或信号的电力网，该电力网包括：第一和第三电力线，每个电力线沿第一方向延伸，并且沿第二方向以规则间隔交替地布置，第一电力线比第三电力线短；以及第二电力线，沿第一方向延伸，第二电力线与第一电力线形成多个共线对，每一对具有第一和第二电力线，第一电力线具有第一电力线重叠区域，并且第二电力线具有第二电力线重叠区域，该第一电力线重叠区域和该第二电力线重叠区域在第二方向上重叠。
第一电力线和第二电力线的重叠区域中的每一个的宽度是非重叠区域的宽度的一半。
第三电力线沿其长度具有均匀的宽度，该宽度与第一和第二电力线的非重叠区域的宽度相同。
电力网进一步包括：多个第一电力带，沿第二方向延伸，第一电力带与第一电力线联接；以及多个第二电力带，沿第二方向延伸，第二电力带与第二电力线联接。
附图说明
图1是示出根据本发明公开的实施例的半导体装置的示意性示例代表的框图。
图2是示意性地示出根据本发明公开的实施例的半导体装置的示例代表的俯视图。
图3是示意性地示出根据本发明公开的实施例的半导体装置的示例代表的横截面图。
图4是示意性地示出根据本发明公开的实施例的半导体装置的电力网的示例代表的俯视图。
图5和图6是图4部分的放大俯视图。
图7和图8是示出与本公开相关的半导体装置的电力网的示意性示例代表的俯视图。
图9至图17是帮助说明用于测试本发明公开的效果的过程和测试结果的示图的示例代表。
图18是示出图1所示的存储器单元阵列的部分的示意性示例代表的电路图。
图19是示意性地示出根据本发明公开的实施例的包括半导体装置的存储器系统的框图。
图20是示意性地示出根据本发明公开的实施例的包括半导体装置的计算系统的示例代表的框图。
具体实施方式
通过下面参照附图对示例性实施例的描述，本发明的优点和特征以及实现它们的方法将变得显而易见。然而，本发明不限于本文所公开的示例性实施例，而是可以各种不同的方式来实施。提供示例性实施例来使本发明的公开彻底并且将本发明的范围充分传达到本公开所属领域的技术人员。应当注意的是，本发明的范围仅由权利要求来限定。
附图中给出的描述本发明的发明公开的实施例的元件的附图、尺寸、比率、角度、数量仅仅是说明性的，而非限制性的。在整个说明书中，相同的附图标记指代相同的元件。在描述本公开时，当确定公知的相关技术的详细描述可能使本发明公开的主旨模糊时，将省略对其的详细描述。应当注意的是，除非另有具体说明，否则说明书和权利要求中使用的术语“包括”、“具有”、“包含”等不应被解释为限于其后列出的方式。除非另有特别说明，否则在涉及单数名词时使用不定冠词或定冠词的情况下，例如“一”、“一个”、“该”，这可包括该名词的复数形式。
在解释本发明公开的所述实施例中的元件时，即使没有明确的陈述，它们也应当被解释为包括误差容限。
而且，在描述本发明公开的组件时，可使用如第一、第二、A、B、(a)和(b)的术语。这些只是为了将一个组件与另一组件区分开的目的，而不是意指或暗示这些组件的实质、顺序、序列或编号。如果一个组件被描述为“连接”、“联接”或“链接”到另一组件，这可表示组件不仅直接“连接”、“联接”或“链接”，而且也经由第三组件而间接“连接”、“联接”或“链接”。在描述位置关系时，诸如“元件B上的元件A”、“元件B上方的元件A”、“元件B下方的元件A”和“元件B附近的元件A”，除非明确使用术语“直接地”或“紧接地”，否则另一元件C可设置在元件A与元件B之间。
而且，本发明公开的实施例中的元件不受这些术语的限制。这些术语仅用于区分一个元件与另一元件。因此，如本文所使用的，在本发明的技术构思内，第一元件可以是第二元件。
本发明的各个示例性实施例的特征可部分或全部联接、组合或分离。技术上，可以进行各种交互和操作。各个示例性实施例可单独或组合实施。
在下文中，下面将通过实施例的各个示例参照附图来描述半导体装置。
图1是示出根据本发明公开的实施例的半导体装置的示意性示例代表的框图。
参照图1，根据本发明公开的实施例的半导体装置100可包括多个平面110-1至110-4以及逻辑电路。
平面110-1至110-4中的每一个可包括多个存储器单元，存储器单元具有与所存储的数据相对应的状态。每个存储器单元可通过字线和位线来访问。每个存储器单元可以是在电力供应中断的情况下丢失所存储的数据的易失性存储器单元，或者可以是即使电力供应中断也保持所存储的数据的非易失性存储器单元。虽然下面描述了半导体装置100是垂直NAND闪存装置，但应当理解的是，本发明公开的技术构思不限于此。
平面110-1至110-4中的每一个可包括多个存储块BLK1至BLKz。每个存储块可对应于一个擦除单元。每个存储块可包括多个单元串。每个单元串可包括串联联接的至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管。
平面110-1至110-4可通过行线RL分别联接到相应的行解码器120-1至120-4。行线RL可被提供到每个存储块。行线RL可包括一个或多个漏极选择线、多个字线以及一个或多个源极选择线。
平面110-1至110-4可通过相应的位线BL分别联接到相应的页面缓冲器电路130-1至130-4。通过平面110-1至110-4各自的页面缓冲器电路130-1至130-4，可以在平面110-1至110-4的操作(例如，编程操作和读取操作)中彼此独立地控制它们。通过以这种方式彼此独立地进行控制，平面110-1至110-4可并行或单独地执行特定操作。
虽然在参照附图描述的实施例中示出半导体装置100包括四个平面，但应当注意的是，平面的数量不限于此。可设置一个或多个平面。
逻辑电路可控制平面110-1至110-4中包括的存储器单元的操作，并且可包括行解码器120-1至120-4、页面缓冲器电路130-1至130-4以及外围电路140。外围电路140可指逻辑电路中包括的、除行解码器120-1至120-4和页面缓冲器电路130-1至130-4以外的组件。
响应于从外围电路140提供的行地址X_A，行解码器120-1至120-4中的每一个可在相应平面中包括的存储块BLK1至BLKz之中选择任意一个。行解码器120-1至120-4中的每一个可将从外围电路140提供的操作电压X_V传送到与所选择存储块联接的行线RL。
页面缓冲器电路130-1至130-4中的每一个可包括分别联接到位线BL的多个页面缓冲器PB。页面缓冲器电路130-1至130-4中的每一个可从外围电路140接收页面缓冲器控制信号PB_C，并且可向外围电路140传送数据信号D和从外围电路140接收数据信号D。响应于页面缓冲器控制信号PB_C，页面缓冲器电路130-1至130-4中的每一个可控制布置在相应平面中的位线BL。例如，页面缓冲器电路130-1至130-4中的每一个可响应于页面缓冲器控制信号PB_C，通过感测相应平面中的位线BL的信号来检测相应平面的存储器单元中存储的数据，并且可根据所检测的数据来将数据信号D传送到外围电路140。页面缓冲器电路130-1至130-4中的每一个可响应于页面缓冲器控制信号PB_C，基于从外围电路140接收的数据信号D来将信号施加到位线BL，从而可将数据写入在相应平面的存储器单元中。页面缓冲器电路130-1至130-4中的每一个可将数据写入到与由行解码器120-1至120-4中的每一个激活的字线联接的存储器单元或从与由行解码器120-1至120-4中的每一个激活的字线联接的存储器单元读取数据。
外围电路140可从半导体装置100外部的另一装置接收命令信号CMD、地址信号ADD和控制信号CTRL，并且可向例如存储器控制器的外部装置传送数据和从该外部装置接收数据。外围电路140可基于命令信号CMD、地址信号ADD和控制信号CTRL，输出用于将数据写入在平面110-1至110-4中或从平面110-1至110-4读取数据的信号，例如行地址X_A、页面缓冲器控制信号PB_C等。外围电路140可生成半导体装置100所需的、包括操作电压X_V的各种电压。
在下文中，在附图中，将平行于衬底顶面并且彼此相交的两个方向分别定义为第一方向FD和第二方向SD，并且将垂直于衬底顶面的方向定义为第三方向TD。第一方向FD可对应于位线BL的延伸方向或行线RL的布置方向，并且第二方向SD可对应于行线RL的延伸方向或位线BL的布置方向。在实施例中，第一方向FD和第二方向SD可彼此垂直相交或基本上垂直相交，并且第三方向TD可对应于垂直于在第一方向FD和第二方向SD上延伸的平面的方向。在下面的描述中，也可将第三方向TD称为“垂直”或“垂直方向”。在附图中，由箭头所指示的方向和与之相反的方向代表相同的方向。
图2是示意性地示出根据本发明公开的实施例的半导体装置100的示例代表的俯视图，并且图3是示意性地示出根据本发明公开的实施例的半导体装置100的示例代表的横截面图。
现在参照图2，半导体装置100可具有PUC(外围在单元下方)结构。参照图2和图3，包括逻辑电路的逻辑结构P可设置在存储器结构C的下方。存储器结构C可包括多个存储器单元。
虽然参照附图描述的实施例示出半导体装置100具有PUC结构的情况，但应当注意的是，本公开不限于此。例如，在实施例中，逻辑结构P和存储器结构C可以以平面的方式设置在单个衬底上，而不在第三方向TD上重叠。
逻辑结构P可包括衬底10，并且存储器结构C可包括源极板11。
存储器结构C可包括设置在源极板11上的多个平面110-1至110-4。当从顶部观看时，平面110-1至110-4可布置在沿第一和第二方向FD、SD延伸的2x2的矩阵中。虽然未示出，但平面110-1至110-4中的每一个可包括交替堆叠的多个电极层和多个层间介电层，以及穿过电极层和层间介电层的多个垂直沟道(半导体柱)。垂直沟道可电联接到在源极板11中限定的源极区域。电极层可与垂直沟道联接，从而配置以三维布置的存储器单元。图18示出了这种结构的示例。
顶部介电层31可形成在源极板11上并且覆盖平面110-1至110-4。顶部介电层31可包括氧化硅，例如HDP(高密度等离子体)氧化层或TEOS(四乙基原硅酸盐)氧化层。
位线BL可设置在顶部介电层31上。位线BL可在第一方向FD上延伸，并且可通过位线接触部BLC而电联接到平面110-1至110-4的垂直沟道。
逻辑结构P可包括逻辑电路、底部介电层22A至22D以及底部金属层UM1至UM3。逻辑电路可包括设置在衬底10上的行解码器120-1至120-4、页面缓冲器电路130-1至130-4以及外围电路140-1和140-2。
当从顶部观看时，行解码器120-1至120-4中的每一个可被设置成在第二方向SD上相邻于相应平面。行解码器120-1至120-4中的每一个可被设置成具有在第一方向FD上延伸的细长形状。第一方向可以是行线RL的布置方向。行解码器120-1至120-4中的每一个在第一方向FD上的长度可与相应平面在第一方向FD上的长度相同或基本上相同。
页面缓冲器电路130-1至130-4可被设置成在第三方向TD上与平面110-1至110-4重叠。页面缓冲器电路130-1至130-4可被设置成在第三方向TD上与平面110-1至110-4部分或完全重叠。在图3的实施例中，页面缓冲器电路130-1和130-2被布置成在第三方向TD上与它们各自的相应平面110-1和110-2完全重叠。虽然未示出，但是页面缓冲器电路130-1至130-4中的每一个在第二方向SD上的长度可与相应平面在第二方向SD上的长度相同或基本上相同。
用于与外部装置电联接的、用作半导体装置100的外部接触部的多个输入/输出焊盘PAD可在衬底10的外围处沿第二方向SD设置。例如，图2示出沿半导体装置100的、沿第二方向SD延伸的边缘以规则间隔隔开的12个焊盘。
外围电路140可包括第一和第二外围电路140-1、140-2。第一外围电路140-1可设置在衬底10的、输入/输出焊盘PAD所位于的外围处。第二外围电路140-2可设置在衬底10的、在沿第一方向FD布置的相邻平面之间的中央部分。第一外围电路140-1在本文中也可被称为顶部外围电路(顶部外围)，第二外围电路140-2可被称为中间外围电路(中间外围)。
第一外围电路140-1可设置为相邻于输入/输出焊盘PAD，且更具体地，设置在输入/输出焊盘PAD的行与平面110-1和110-3之间。第二外围电路140-2可设置在第一方向FD上相邻的页面缓冲器电路130-1至130-4之间。
底部介电层22A至22D可包括顺序堆叠在衬底10上的第一至第四底部介电层。第一至第四底部介电层22A至22D可包括氧化硅，例如HDP氧化层或TEOS氧化层。源极板11可设置在底部介电层22A至22D之中的最上层，例如第四底部介电层22D上。第一底部介电层22A可形成在衬底10上，并且覆盖行解码器120-1至120-4、页面缓冲器电路130-1至130-4以及外围电路140-1和140-2。
底部金属层UM1至UM3可分别设置在第一至第三底部介电层22A、22B和22C上。底部金属层UM1至UM3可包括形成在第一底部介电层22A上的第一底部金属层UM1、形成在第二底部介电层22B上的第二底部金属层UM2以及形成在第三底部介电层22C上的第三底部金属层UM3。在不同层的底部金属层UM1至UM3可通过垂直通孔23而彼此联接和/或与页面缓冲器电路130-1、130-2联接，垂直通孔23用于根据设计而形成适当的电气路径。
虽然图3示出包括三个底部金属层UM1至UM3的情况，但应当注意的是，本公开不限于此。例如，半导体装置100可包括两个或至少四个底部金属层。术语“底部”指金属层相对于存储器结构C的相对位置。底部金属层应当被理解为在各个底部介电层22B至22D中包括的导电组件。底部金属层可优选地包括导电材料，诸如金属或含金属材料。
可在第二底部金属层UM2和第三底部金属层UM3中形成电力网PM(参见图4)，从而可将操作电压传送到页面缓冲器电路130-1至130-4以及外围电路140-1和140-2。多个信号线可设置在底部金属层UM1至UM3中。信号线可用于传送页面缓冲器电路130-1至130-4以及外围电路140-1和140-2的操作所需的各种信号。例如，信号可包括命令信号、地址信号、控制信号、数据等。可在底部金属层UM1至UM3之中的第一底部金属层UM1中设置最多的信号线。电力网可不设置在第一底部金属层UM1中以避开信号线。待在外围电路140-1和140-2中使用的操作电压和待在页面缓冲器电路130-1至130-4中使用的操作电压可彼此不同。例如，外围电路140-1和140-2可使用电源电压Vcc和接地电压Vss作为操作电压，并且页面缓冲器电路130-1至130-4可使用内核(core)电压Vcore和接地电压Vss作为操作电压。
虽然未示出，但逻辑电路可包括LDO(低压差输出，low-drop output)稳压器。LDO稳压器可通过输入/输出焊盘PAD中的至少一个来从外部供应电压生成电源电压Vcc和内核电压Vcore。从LDO稳压器生成的电源电压Vcc可通过Vcc电力网而传送到外围电路140-1和140-2。而且，从LDO稳压器生成的内核电压Vcore可通过Vcore电力网而传送到页面缓冲器电路130-1至130-4。通过输入/输出焊盘PAD中的至少一个而外部供应的接地电压Vss可通过Vss电力网而传送到外围电路140-1和140-2以及页面缓冲器电路130-1至130-4。
虽然未示出，但是信号线也可形成在底部金属层UM1至UM3中，从而配置信号通路。
底部金属层UM1至UM3可被配置成在形成存储器结构C或位线BL的工艺中，具有在最高温度(在下文中，称为“工艺临界温度”)下不表现出例如小丘的工艺性故障的特性。换言之，底部金属层UM1至UM3可由在工艺临界温度下具有有效耐热性的导电材料形成。例如，底部金属层UM1至UM3可包括熔点高于工艺临界温度的材料。例如，底部金属层UM1至UM3可由钨(W)或含钨材料制成。另一方面，用于位线BL的导电材料可包括电阻率低于构成底部金属层UM1至UM3的导电材料的材料。例如，用于位线BL的导电材料可包括具有低电阻率的、诸如铜或铝的材料，尽管这可能导致在低于工艺临界温度的温度下的工艺性故障。因为在形成存储器结构C之后形成位线BL，所以具有低熔点和低电阻率的材料可用作配置位线BL的导电材料。由于制造工艺中的上述限制，底部金属层UM1至UM3的电阻率可具有相对大于位线BL的值。由于这个事实，随着在第二和第三底部金属层UM2和UM3中限定的电力网(参见图4的附图标记PM)的电阻增加，半导体装置100的电气特性可能劣化。本发明公开提供了一种降低电力网PM的电阻的方法，由此提高半导体装置100的电气特性。
图4是示意性地示出根据本发明公开的实施例的半导体装置100的电力网PM的示例代表的俯视图。图5和图6是图4部分的放大俯视图。
参照图4至图6，可在衬底10中沿第一方向FD限定第一至第四区域R1至R4。
内部电路可设置在衬底10上。内部电路可包括第一逻辑电路和第二逻辑电路，第一逻辑电路设置在衬底10的第一和第三区域R1和R3上，第二逻辑电路设置在衬底10的第二和第四区域R2和R4上。第一逻辑电路可对应于图2所示的外围电路140-1和140-2，并且第二逻辑电路可对应于图2所示的页面缓冲器电路130-1至130-4。
电力网PM可设置在第一至第四区域R1至R4的底部金属层中。当从顶部观看时，电力网PM可包括沿第一方向FD延伸的电力线PR1至PR3，以及沿第二方向SD延伸并且联接到电力线PR1至PR3的电力带PS1至PS3。更具体地，电力带PS1可联接到电力线PR1，电力带PS2可联接到电力线PR2，并且电力带PS3可联接到电力线PR3。
在本说明书中，在构成电力网PM的元件之中，将从顶部观看时沿第一方向FD延伸的元件定义为电力线，并且将从顶部观看时沿第二方向SD延伸的元件定义为电力带。根据延伸方向而不同地定义这些术语的原因仅仅是为了便于理解本发明公开，并且应当理解的是，电力线和电力带仅在延伸方向上不同，并且执行相同或基本上相同的功能。
如下所述，在本说明书中示出电力线设置在第二和第三底部金属层UM2和UM3中，并且电力带设置在第二和第三底部金属层UM2和UM3中，但应当注意的是，本公开不限于此。例如，可以设想将电力线设置在底部金属层UM1至UM3中的一个中，并且将电力带设置在底部金属层UM1至UM3中的另一个中。
可根据待传送的操作电压的类型来将电力线PR1至PR3划分成第一至第三电力线PR1至PR3。也可根据待传送的操作电压的类型来将电力带PS1至PS3划分成第一至第三电力带PS1至PS3。
第一电力线PR1和联接到第一电力线PR1的第一电力带PS1可将第一操作电压传送到设置在第一和第三区域R1和R3上的第一逻辑电路，例如外围电路140-1和140-2(参见图2)。第一操作电压可以是电源电压Vcc。
第二电力线PR2和联接到第二电力线PR2的第二电力带PS2可将第二操作电压传送到设置在第二和第四区域R2和R4上的第二逻辑电路，例如页面缓冲器电路130-1至130-4(参见图2)。第二操作电压可以是内核电压Vcore。
第三电力线PR3和联接到第三电力线PR3的第三电力带PS3可将第三操作电压传送到设置在第一至第四区域R1至R4上的第一逻辑电路和第二逻辑电路，即外围电路140-1和140-2以及页面缓冲器电路130-1至130-4。第三操作电压可以是接地电压Vss。
第一电力线PR1和第二电力线PR2可共享线路。例如，一个第一电力线PR1和一个第二电力线PR2可共享一个线路。如本文所使用的，可将术语“线路”定义为沿第一方向FD或第二方向SD延伸并且具有预定宽度的线条形状设计部分。电力线PR1至PR3可设置在沿第一方向FD延伸的线路上，并且电力带PS1至PS3可设置在沿第二方向SD延伸的线路上。电力线PR1至PR3中的每一个的线路宽度可以是第一宽度W1。如图4至图6所示，电力带PS1至PS3中的每一个的线路宽度可小于电力线PR1至PR3中的每一个的线路宽度，即第一宽度W1。另一方面，虽然未示出，但电力带PS1至PS3中的每一个的线路宽度可与第一宽度W1相同或基本上相同或者大于第一宽度W1。
当从顶部观看时，第一电力线PR1可沿第一方向FD从第一区域R1延伸到第三区域R3，并且第二电力线PR2可沿第一方向FD从第四区域R4延伸到第二区域R2。由于这个事实，第一电力线PR1和第二电力线PR2可在第二区域R2和第三区域R3中、在第二方向SD上彼此重叠。
第三电力线PR3可设置在与第一和第二电力线PR1和PR2分隔开的线路上。当从顶部观看时，第三电力线PR3可沿第一方向FD从第一区域R1延伸到第四区域R4。
设置第一和第二电力线PR1和PR2的线路和设置第三电力线PR3的线路可沿第二方向SD交替地设置。可在第二方向SD上以恒定间距重复地设置第三电力线PR3，并且共享线路的一个第一电力线PR1和一个第二电力线PR2可设置在相邻的第三电力线PR3之间。
第一至第三电力线PR1至PR3中的每一个可被形成为通过第一垂直通孔VIA1联接的设置在第二底部金属层UM2中的金属线和设置在第三底部金属层UM3中的金属线，该第一垂直通孔VIA1穿过设置在第二底部金属层UM2和第三底部金属层UM3之间的底部介电层。配置第一至第三电力线PR1至PR3的金属线可设置在第一和第三区域R1和R3中的第二底部金属层UM2中，并且可设置在第二和第四区域R2和R4中的第三底部金属层UM3中。
在第一至第三电力线PR1至PR3设置在第一和第三区域R1和R3中的第二底部金属层UM2中并且设置在第二和第四区域R2和R4的第三底部金属层UM3中的情况下，第一至第三电力带PS1至PS3可设置在第一和第三区域R1和R3中的第三底部金属层UM3中，并且可设置在第二和第四区域R2和R4中的第二底部金属层UM2中。
第一至第三电力线PR1至PR3以及第一至第三电力带PS1至PS3可在多个交叉点处彼此相交。可在每个交叉点处沿垂直方向形成至少一个第二导电通孔VIA2，也可称为第二垂直通孔，以将第一电力线PR1与第一电力带PS1电联接、将第二电力线PR2与第二电力带PS2电联接并且将第三电力线PR3与第三电力带PS3电联接。
第一电力带PS1可设置在第一至第三区域R1至R3中，并且可在第一至第三区域R1至R3中与第一电力线PR1成网。第二电力带PS2可设置在第二至第四区域R2至R4中，并且可在第二至第四区域R2至R4中与第二电力线PR2成网。
第三电力带PS3可设置在第一至第四区域R1至R4中，并且可在第一至第四区域R1至R4中与第三电力线PR3成网。
共享线路的第一电力线PR1和第二电力线PR2可在第二和第三区域R2和R3中、在第二方向SD上彼此重叠。第一电力线PR1和第二电力线PR2可在它们彼此重叠的部分中各自具有减小的宽度。第一电力线PR1和第二电力线PR2可在它们彼此不重叠的部分中各自具有与线路宽度相同大小的宽度。
详细地，第一电力线PR1可在第一区域R1中各自具有第一宽度W1，并且可在第二和第三区域R2和R3中各自具有第二宽度W2，其中第二宽度W2小于第一宽度W1。第二电力线PR2可在第四区域R4中各自具有第一宽度W1，并且可在第二和第三区域R2和R3中各自具有第三宽度W3，其中第三宽度W3小于第一宽度W1。第一宽度W1可对应于第一电力线PR1和第二电力线PR2所共享的线路的宽度。
在第二和第三区域R2和R3中，第一电力带PS1中的至少一个可与第一电力线PR1的减小宽度的部分成网。在第二和第三区域R2和R3中，第二电力带PS2中的至少一个可与第二电力线PR2的减小宽度的部分成网。
以这种方式，因为第一电力线PR1和第二电力线PR2在它们彼此重叠的第二和第三区域R2和R3中具有减小的宽度，所以每个第一电力线PR1和每个第二电力线PR2可共享线路，而无需增加线路的宽度。然而，如果第一电力线PR1和第二电力线PR2的宽度减小，则电力网PM的串联电阻分量可能增加。
参照图6，信号线SL可设置在第二和第三底部金属层UM2和UM3中。信号线SL可能与第一至第三电力线PR1至PR3以及第一至第三电力带PS1至PS3中的至少一个共享线路。
更具体地，图6示出信号线SL与第一电力带PS1和第二电力带PS2共享线路的情况。第一电力带PS1和第二电力带PS2可在它们与信号线SL重叠的部分中具有减小的宽度。详细地，第一电力带PS1和第二电力带PS2可在它们不与信号线SL重叠的部分中具有与每个线路的宽度相同大小的宽度，并且可在它们与信号线SL重叠的部分中具有小于每个线路的宽度的宽度。
虽然未示出，但是在信号线SL与第一至第三电力线PR1至PR3以及第三电力带PS3共享线路的情况下，第一至第三电力线PR1至PR3以及第三电力带PS3也可在它们与信号线SL重叠的部分中具有减小的宽度。根据这一事实，可以避免信号线SL与电力网PM之间的干扰，而无需由于信号线SL的存在而增加布局区域。然而，如果电力线PR1至PR3和电力带PS1至PS3的宽度以这种方式减小，则电力网PM的串联电阻分量可能增加。
图7和图8是示出与本公开相关的半导体装置的电力网结构的示意性示例代表的俯视图。
参照图7，设置在第二区域R2中的逻辑电路被提供有来自第二电力线PR2的操作电压，并且未被提供有来自第一电力线PR1的操作电压。可在第二区域R2中切断和移除第一电力线PR1。可在移除了第一电力线PR1的部分处设置第二电力线PR2。在这种情况下，第二区域R2中的第二电力线PR2中的每一个的宽度可增加到与线路宽度W1相同的大小，因此可减小电力网PM的串联电阻分量。
参照图8，设置在第三区域R3中的逻辑电路被提供有来自第一电力线PR1的操作电压，并且未被提供有来自第二电力线PR2的操作电压。可在第三区域R3中切断和移除第二电力线PR2。可在移除了第二电力线PR2的部分处设置第一电力线PR1。在这种情况下，第三区域R3中的第一电力线PR1中的每一个的宽度可增加到与线路宽度W1相同的大小，因此可减小电力网PM的串联电阻分量。
可切断第二电力带PS2以避免与信号线SL的干扰。虽然未示出，但是也可切断第一至第三电力线PR1至PR3以及第一和第三电力带PS1和PS3，以避免与信号线的干扰。
然而，如果以这种方式切断电力线PR1至PR3以及电力带PS1至PS3，则在切断部分中，电力线PR1至PR3与电力带PS1至PS3之间可能无法进行联接。因此，随着电力网PM中包括的并联联接部分的数量减少，电力网PM的并联电阻分量可能增加。
进行了测试以确定以下情况之中的哪种情况有利于减小电力网PM的电阻：通过在金属线(电力线、电力带和信号线)的瓶颈部分中减小电力线和电力带的宽度而没有对它们进行切断来增加电力网PM的并联联接部分的数量的情况(本实施例)，以及在金属线瓶颈部分中切断一些电力线和电力带并且使其它电力线和电力带形成为具有与线路宽度相同的宽度的情况(图7和图8中示出的对比例)，并且图9至图17中示出了测试过程和结果。
图9至图17是帮助说明验证本发明公开的效果的测试过程和结果的示图的示例代表。详细地，图9至图11示出Vcc电力网的电阻测量过程和测量结果，图12至图14示出Vcore电力网的电阻测量过程和测量结果，并且图15至图17示出Vss电力网的电阻测量过程和测量结果。
在图10和图11、图13和14以及图16和17中，公开了对比例和修改例1至5。
本实施例代表以下情况：设置在第二底部金属层UM2中的电力线和电力带的线路宽度为1.02μm，设置在第二底部金属层UM2中的电力线和电力带的线路间隔为12.6μm，设置在第三底部金属层UM3中的用于Vcc的电力线和电力带的线路宽度为164.1μm，设置在第三底部金属层UM3中的用于Vcore的电力线和电力带的线路宽度为92.7μm，并且设置在第三底部金属层UM3中的用于Vss的电力线和电力带的线路宽度为108.2μm。
对比例代表如在图7和图8所示的以下情况：在金属线瓶颈部分中，切断一些电力线和电力带并且使其它电力线和电力带形成为具有与线路宽度相同的宽度。
修改例1代表以下情况：设置在第二底部金属层UM2中的电力线和电力带的线路宽度是与本实施例的结构相比更窄的0.78μm的情况，并且其它与本实施例的结构相同。
修改例2代表以下情况：设置在第二底部金属层UM2中的电力线和电力带的线路宽度是与本实施例相比更窄的0.78μm，设置在第二底部金属层UM2中的电力线和电力带的线路间隔是与本实施例的结构相比更宽的25.2μm，并且其它与本实施例的结构相同。
修改例3代表以下情况：设置在第三底部金属层UM3中的用于Vcc的电力线和电力带的线路宽度是与本实施例的结构相比更窄的155.9μm，设置在第三底部金属层UM3中的用于Vcore的电力线和电力带的线路宽度是与本实施例的结构相比更宽的101.5μm，设置在第三底部金属层UM3中的用于Vss的电力线和电力带的线路宽度是与本实施例的结构相比更宽的123.9μm，并且其它与本实施例的结构相同。
修改例4代表以下情况：设置在第三底部金属层UM3中的用于Vcc的电力线和电力带的线路宽度是与本实施例的结构相比更窄的126μm，设置在第三底部金属层UM3中的用于Vcore的电力线和电力带的线路宽度是与本实施例的结构相比更窄的71.6μm，设置在第三底部金属层UM3中的用于Vss的电力线和电力带的线路宽度是与本实施例的结构相比更窄的94μm，并且其它与本实施例的结构相同。
修改例5代表以下情况：设置在第三底部金属层UM3中的用于Vcc的电力线和电力带的线路宽度是与修改例4的结构相比更窄的115.6μm，设置在第三底部金属层UM3中的用于Vcore的电力线和电力带的线路宽度是与修改例4的结构相比更窄的61.2μm，并且设置在第三底部金属层UM3中的用于Vss的电力线和电力带的线路宽度是与修改例4的结构相比更窄的83.6μm，并且其它与修改例4的结构相同。
如图9所示，基于LDO稳压器1来在多个点A1至D4处测量Vcc电力网电阻值，并且在图10和图11中示出其结果。
如图10所示，在本实施例的情况下，测量出Vcc电力网电阻值显著低于对比例的Vcc电力网电阻值。即使在修改例1的情况下，也测量出Vcc电力网电阻值低于对比例的Vcc电力网电阻值。本实施例和修改例1没有示出在Vcc电力网电阻值方面的实质性差异。然而，在修改例2中，测量出Vcc电力网电阻值略高于对比例的Vcc电力网电阻值。
参照图11，在所有修改例3至修改例5中，测量出Vcc电力网电阻值低于对比例的Vcc电力网电阻值。本实施例以及修改例3至修改例5没有示出在Vcc电力网电阻值方面的实质性差异。
如图12所示，基于LDO稳压器1来在多个点A1至D4处测量Vcore电力网电阻值，并且在图13和图14中示出其结果。
如图13所示，在所有本实施例以及修改例1和修改例2中，测量出Vcore电力网电阻值显著低于对比例的Vcore电力网电阻值。本实施例以及修改例1和修改例2没有示出在Vcore电力网电阻值方面的实质性差异。
参照图14，在修改例3至修改例5中，测量出Vcore电力网电阻值显著低于对比例的Vcore电力网电阻值。本实施例以及修改例3、4和5没有示出在Vcore电力网电阻值方面的实质性差异。
如图15所示，基于Vss输入/输出焊盘PAD来在多个点A1至D4处测量Vss电力网电阻值，并且在图16和图17中示出其结果。
如图16所示，本实施例、修改例1以及对比例没有示出在Vss电力网电阻值方面的实质性差异。然而，在修改例2的情况下，观察到Vss电力网电阻值略高于对比例的Vss电力网电阻值。
如图17所示，修改例3至修改例5以及对比例没有示出在Vss电力网电阻值方面的实质性差异。
通过上述测试结果，可以看出的是，相比于在金属线瓶颈部分中，将一些电力线和电力带切断并且使其它电力线和电力带形成为具有与线路宽度相同的宽度的情况，即使电力线和电力带的宽度被减小，也在金属线瓶颈部分中将电力线和电力带联接的情况在减小Vcc电力网电阻和Vcore电力网电阻方面是相当有利的。因为在使用本实施例的情况下可以减小Vcc电力网电阻和Vcore电力网电阻，所以可以抑制在通过电力网传送操作电压时出现的电压降。
此外，因为在本实施例的结构中，即使将电力线和电力带的线路宽度减小，但是Vcc电力网电阻值、Vcore电力网电阻值和Vss电力网电阻值也没有示出实质性差异，所以可以减小Vcc电力线、Vcore电力线、Vss电力线、Vcc电力带、Vcore电力带和Vss电力带的线路宽度。因此，因为通过使用本实施例可以减小电力线和电力带的线路宽度，所以可以有助于减小半导体装置的大小。
图18是示出图1所示的存储器单元阵列的部分的示意性示例代表的电路图。图18示出存储器单元阵列中包括的存储块BLK1至BLKz之中的一个存储块BLKi。
参照图18，存储块BLKi可包括连接在多个位线BL和公共源极线CSL之间的多个单元串CSTR。
位线BL可沿第一方向FD延伸，并且沿第二方向SD布置。多个单元串CSTR可并行地连接到位线BL中的每一个。设置在第一方向FD中的线上的单元串CSTR可联接到单个位线BL。
单元串CSTR中的每一个可包括连接到位线BL的漏极选择晶体管DST、连接到公共源极线CSL的源极选择晶体管SST以及连接在漏极选择晶体管DST与源极选择晶体管SST之间的多个存储器单元MC。漏极选择晶体管DST、存储器单元MC以及源极选择晶体管SST可在第三方向TD上串联联接。
沿第二方向SD延伸的漏极选择线DSL、多个字线WL以及源极选择线SSL可在第三方向TD上堆叠在位线BL和公共源极线CSL之间。漏极选择线DSL可分别联接到相应漏极选择晶体管DST的栅极。字线WL可分别连接到相应存储器单元MC的栅极。源极选择线SSL可连接到源极选择晶体管SST的栅极。
图19是示意性地示出根据本发明的实施例的包括半导体存储器装置的存储器系统的简化框图。
参照图19，存储器系统600可包括非易失性存储器装置610和存储器控制器620。
非易失性存储器装置610可包括如上所述的根据本发明的实施例的非易失性存储器装置，并且可以如上所述的方式进行操作。
存储器控制器620可控制非易失性存储器装置610。例如，非易失性存储器装置610和存储器控制器620的组合可被配置成存储卡或固态硬盘(SSD)。存储器控制器620可包括SRAM 621、中央处理单元(CPU)622、主机接口623、错误校正电路(ECC)块624、存储器接口625。
SRAM 621可用作CPU 622的工作存储器。主机接口623可包括可与存储器系统600联接的主机的数据交换协议。
ECC块624可检测并校正从非易失性存储器装置610读出的数据中包括的错误。
存储器接口625可与非易失性存储器装置610接口连接。CPU 622可对存储器控制器620的数据交换执行一般控制操作。
虽然未示出，但对于本领域技术人员显而易见的是，存储器系统600可进一步被设置有ROM，该ROM存储用于与主机接口连接的代码数据。非易失性存储器装置610可被设置为由多个闪速存储器芯片构成的多芯片封装。
存储器系统600可用作具有低错误发生可能性的高可靠性存储介质。可针对诸如固态硬盘(SSD)的存储器系统提供前述的非易失性存储器装置。存储器控制器620可通过诸如以下的各种接口协议中的一种与外部装置(例如，主机)通信：USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(高速外围组件互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强型小型磁盘接口)协议和IDE(集成电路设备)协议等。
图20是示意性地示出根据本发明的实施例的包括半导体存储器装置的计算系统的简化框图。
参照图20，根据实施例的计算系统700可包括电联接到系统总线760的存储器系统710、微处理器(或CPU)720、RAM 730、用户接口740、诸如无线通讯基频芯片组(basebandchipset)的调制解调器750。在实施例中，计算系统700可以是移动装置，在这种情况下，可另外提供电池(未示出)以用于供应计算系统700的操作电压。虽然未在附图中示出，但对于本领域技术人员显而易见的是，计算系统700可进一步包括应用芯片组(applicationchipset)、COMS图像传感器(CIS)、移动DRAM等。例如，存储器系统710可被配置成使用非易失性存储器来存储数据的SSD(固态驱动器/固态硬盘)。同样作为示例，存储器系统710可被设置为融合闪速存储器(例如，NAND或NOR闪速存储器)。
虽然上面已经描述了各个实施例，但是本领域技术人员将理解，所描述的实施例仅作为示例。因此，本文描述的半导体装置不应当基于所描述的实施例进行限制，并且可包括落在如所附权利要求限定的本发明的范围内的所描述实施例的所有变型。

Claims (20)

1.一种半导体装置，包括：
内部电路和电力网，所述电力网向所述内部电路传送操作电压，
所述电力网包括：
多个第一电力线，当从顶部观看时，所述多个第一电力线沿第一方向延伸并且沿第二方向布置，所述第二方向与所述第一方向相交；
多个第二电力线，与所述第一电力线共享线路，并且在所述第二方向上至少部分地与所述第一电力线重叠；
多个第一电力带，沿所述第二方向延伸并且联接到所述第一电力线；以及
多个第二电力带，沿所述第二方向延伸并且联接到所述第二电力线，
其中所述第一电力线和所述第二电力线中的每个在它们彼此不重叠的部分中具有与每个线路的宽度相同大小的宽度，并且在它们彼此重叠的部分中具有小于每个线路的宽度的大小的宽度。
2.根据权利要求1所述的半导体装置，进一步包括：
第三电力线，设置在相邻的所述第一电力线和所述第二电力线的线路之间，所述第三电力线中的每个沿所述第一方向、平行于所述第一电力线和所述第二电力线延伸，并且沿着所述第三电力线的整个长度具有第一宽度，所述第一宽度与每个线路的宽度相同。
3.根据权利要求1所述的半导体装置，其中所述第一电力带中的至少一个联接到所述第一电力线的减小宽度的部分，并且所述第二电力带中的至少一个联接到所述第二电力线的减小宽度的部分。
4.一种半导体装置，包括：
内部电路、电力网以及信号线，所述电力网向所述内部电路传送操作电压，所述信号线提供信号通路，
所述电力网包括：
多个电力线，当从顶部观看时，所述多个电力线沿第一方向延伸并且沿第二方向布置，所述第二方向与所述第一方向相交；以及
多个电力带，沿所述第二方向延伸并且联接到所述电力线，
其中所述信号线与所述电力线和所述电力带中的至少一个共享线路，并且所述电力线和所述电力带中的每个在它们不与所述信号线重叠的部分中具有与所述线路的宽度相同大小的宽度，并且在它们与所述信号线重叠的部分中具有小于所述线路的宽度的大小的宽度。
5.根据权利要求4所述的半导体装置，其中所述电力带中的至少一个联接到所述电力线的减小宽度的部分。
6.一种半导体装置，包括：
存储器结构和逻辑结构，所述存储器结构包括多个存储器单元，
其中所述逻辑结构包括衬底、逻辑电路以及多个金属层，所述逻辑电路设置在所述衬底上方并且控制所述存储器单元的操作，所述多个金属层包括电力网，所述电力网设置在所述逻辑电路上方并且向所述逻辑电路传送操作电压，
其中所述衬底包括沿第一方向限定的第一区域至第四区域，
其中所述逻辑电路包括第一逻辑电路和第二逻辑电路，所述第一逻辑电路设置在所述第一区域和所述第三区域上，所述第二逻辑电路设置在所述第二区域和所述第四区域上，
其中所述电力网包括：
多个第一电力线，当从顶部观看时，所述多个第一电力线沿第一方向延伸并且沿第二方向布置，所述第二方向与所述第一方向相交，并且所述多个第一电力线向所述第一逻辑电路传送第一操作电压；
多个第二电力线，与所述第一电力线共享线路，并且向所述第二逻辑电路传送第二操作电压；
多个第一电力带，沿所述第二方向延伸并且联接到所述第一电力线；以及
多个第二电力带，沿所述第二方向延伸并且联接到所述第二电力线，并且
其中所述第一电力线从所述第一区域到所述第三区域是连续的，并且在所述第二区域和所述第三区域中具有减小的宽度，以及所述第二电力线从第二区域到所述第四区域是连续的，并且在所述第二区域和所述第三区域中具有减小的宽度。
7.根据权利要求6所述的半导体装置，其中所述第一逻辑电路包括外围电路，并且所述第二逻辑电路包括页面缓冲器电路。
8.根据权利要求6所述的半导体装置，其中所述第一操作电压包括电源电压，并且所述第二操作电压包括内核电压。
9.根据权利要求6所述的半导体装置，
其中所述金属层包括第一金属层至第三金属层，所述第一金属层至所述第三金属层设置在垂直方向上的不同位置处，并且
其中所述第一电力线和所述第二电力线中的每个具有以下结构：设置在所述第三金属层中的金属线和设置在所述第二金属层中的金属线通过垂直通孔电联接。
10.根据权利要求9所述的半导体装置，其中构成所述第一电力线和所述第二电力线的金属线在所述第一区域和所述第三区域中被设置在所述第二金属层中，并且在所述第二区域和所述第四区域中被设置在所述第三金属层中。
11.根据权利要求10所述的半导体装置，其中所述第一电力带和所述第二电力带在所述第一区域和所述第三区域中被设置在所述第三金属层中，并且在所述第二区域和所述第四区域中被设置在所述第二金属层中。
12.根据权利要求6所述的半导体装置，其中所述第一电力带在所述第一区域至所述第三区域中联接到所述第一电力线。
13.根据权利要求6所述的半导体装置，其中所述第二电力带在所述第二区域至所述第四区域中联接到所述第二电力线。
14.根据权利要求6所述的半导体装置，进一步包括：
多个第三电力线，沿所述第一方向从所述第一区域延伸到所述第四区域，并且将第三操作电压传送到所述第一逻辑电路和所述第二逻辑电路。
15.根据权利要求14所述的半导体装置，其中所述第三电力线设置在与所述第一电力线和所述第二电力线分开的线路中。
16.根据权利要求14所述的半导体装置，其中所述第三操作电压包括接地电压。
17.根据权利要求14所述的半导体装置，进一步包括：
多个第三电力带，沿所述第二方向延伸并且联接到所述第三电力线。
18.根据权利要求17所述的半导体装置，其中所述第三电力带在所述第一区域至所述第四区域中联接到所述第三电力线。
19.根据权利要求17所述的半导体装置，
其中所述金属层进一步包括信号线，所述信号线与所述第一电力线至所述第三电力线以及所述第一电力带至所述第三电力带中的至少一个共享线路，并且
其中所述第一电力线至所述第三电力线以及所述第一电力带至所述第三电力带中的、与所述信号线共享线路的一个在与所述信号线重叠的部分中具有减小的宽度。
20.根据权利要求6所述的半导体装置，
其中所述第一电力线在所述第一区域中各自具有与每个线路的宽度相同大小的宽度，
其中所述第二电力线在所述第四区域中各自具有与每个线路的宽度相同大小的宽度，并且
其中所述第一电力线和所述第二电力线在所述第二区域和所述第三区域中各自具有小于每个线路的宽度的大小的宽度。
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