JP2013093056A - 基板設計プログラム及び基板設計装置 - Google Patents

Abstract

【課題】差動ペア線路の配線パターンを設計する際におけるユーザの負担を軽減する。
【解決手段】プリント基板の設計情報である基板データを用いて差動ペア線路の配線パターンを含むプリント基板のパターン設計を行う際に使用される基板設計プログラムであって、前記パターン設計の結果を示すパターンデータ及び前記基板データに基づいて、前記差動ペア線路の配線パターンにおいて差動インピーダンスが目標範囲から外れるエラー箇所をチェックするエラーチェック機能をコンピュータに実現させることを特徴とする。
【選択図】図１

Description

本発明は、プリント基板の設計に用いられる基板設計プログラム及び基板設計装置に関する。

近年、プリント基板上における電子部品の配置やプリント基板の配線の配置等を含めたプリント基板の設計は、プリント基板設計ＣＡＤ（Computer Aided Design）と言われる基板設計装置を用いて効率的に行われている。また、近年においては、プリント基板におけるＥＭＣ（Electro Magnetic Compatibility：電磁的両立性）対策の要求が高まっており、電磁的ノイズを低減するために、互いに逆相の信号を伝送する１対のペア線路からなる差動ペア線路の配線パターンを作成することが可能な基板設計装置も提案されている。

従来では、差動ペア線路の配線ルールを事前に設定しておき、リアルタイムチェックの下で手動配線を行なったり、配線ルールに準拠した自動配線を実行することで差動ペア線路の配線パターンを作成していた。差動ペア線路の配線ルールは、ペア間等長配線の誤差、ペア逸脱の許容最大長、プリント基板の各層のパターン幅、最小パターン間隔及び最大パターン間隔等から構成されている。手動配線を行う場合、ユーザが基板設計装置の入力装置を操作して差動ペア線路の配線パターンを作成しつつ、設定済み配線ルールから外れる箇所をリアルタイムでエラーチェックする。または、配線作業後にバッチ形式のエラーチェッカを用いてエラー箇所をまとめて確認する。一方、自動配線を行う場合、基板設計装置側がユーザによって指定された配線ルールに従って差動ペア線路の配線パターンを自動的に作成する。尚、以上の内容は公知・公用の技術であるため、記載すべき先行技術文献情報は特にない。

従来では、差動ペア線路の配線ルールを設定する場合、ユーザ自らが目標の差動インピーダンスとなるようにプリント基板の各層のパターン幅、パターン間隔（クリアランス）を計算式を用いて算出する必要がある。この際、差動ペア線路は、その線路構造によってマイクロストリップ線路、エンベデッドマイクロストリップ線路、ストリップ線路等に種別され、各線路構造ごとに差動インピーダンスの計算式が異なるため、着目した配線パターン層の線路構造に適した計算式を用いて差動インピーダンスを計算する必要がある。さらに、最小パターン間隔や最小パターン幅といった製造可能条件を考慮して計算する必要があり、計算ミス及び設定ミスのリスクやユーザの負担増大を招くという問題があった。

また、従来では、差動ペア線路を現状の配線ルールをクリアして配線したとしても、差動インピーダンスに影響を与える隣接層のベタパターンの存在までチェックできないため、目標の差動インピーダンスにならない可能性があり、その場合、再配線作業、チェック作業を繰り返す必要があり、ユーザの負担増大につながる。

また、従来における差動ペア線路の自動配線は障害物を回避する処理のみなので、目標の差動インピーダンスを維持するためには、隣接層のベタパターンとの厚さ方向距離を変更する必要があり、差動ペア線路の配線パターン層を変更したり、逆に隣接層のベタパターンをくり抜いたりするといった修正作業を手動で行う必要があった（ユーザの負担増大）。

また、従来の差動インピーダンス観測ツールは、理想的な低インピーダンスのベタパターンを一義的に決めた上での計算を用いるものであり、隣接層や同層に存在するシールドパターンの影響までを観測できないため、上述の修正作業による差動インピーダンスの変化を手計算する以外に確認の方法がなかった（ユーザの負担増大）。

本発明は、上述した事情に鑑みてなされたものであり、差動ペア線路の配線パターンを設計する際におけるユーザの負担を軽減することが可能な基板設計プログラム及び基板設計装置を提供することを目的とする。

上記課題を解決するために、本発明による基板設計プログラムは、プリント基板の設計情報である基板データを用いて差動ペア線路の配線パターンを含むプリント基板のパターン設計を行う際に使用される基板設計プログラムであって、前記パターン設計の結果を示すパターンデータ及び前記基板データに基づいて、前記差動ペア線路の配線パターンにおいて差動インピーダンスが目標範囲から外れるエラー箇所をチェックするエラーチェック機能をコンピュータに実現させることを特徴とする。

また、本発明による基板設計プログラムにおいて、前記エラーチェック機能では、ユーザによって指定された差動インピーダンスの目標範囲から外れるエラー箇所をチェックすることを特徴とする。

また、本発明による基板設計プログラムにおいて、前記エラーチェック機能は、ユーザによって指定された検査領域に含まれる各組の差動ペア線路に関するパターンデータを差動ペアデータとして抽出する差動ペアデータ抽出機能と、前記差動ペアデータを基に各組の差動ペア線路について、差動ペア線路を構成する１対のペア線路に沿って配線パターン層、パターン幅、パターン間隔及び隣接層のベタパターンの有無の少なくとも１つが変化する点を探索し、当該探索された隣り合う点によって区分された区間をペア区間として抽出するペア区間抽出機能と、前記ペア区間抽出機能にて抽出した各ペア区間について、ペア線路間で配線パターン層及びパターン幅が一致しているか否かを判断し、一致している場合にはそのペア区間について差動インピーダンスを算出し、当該算出した差動インピーダンスが目標範囲から外れていた場合にはそのペア区間をエラー箇所として蓄積するエラー蓄積機能と、を含むことを特徴とする。

また、本発明による基板設計プログラムにおいて、前記エラーチェック機能では、前記差動インピーダンスが目標範囲に収まるように設定された配線ルールに基づいて、前記差動インピーダンスの目標範囲から外れるエラー箇所をチェックすることを特徴とする。

また、本発明による基板設計プログラムにおいて、前記エラーチェック機能は、ユーザによって指定された検査領域に含まれる各組の差動ペア線路に関するパターンデータを差動ペアデータとして抽出する差動ペアデータ抽出機能と、前記差動ペアデータを基に各組の差動ペア線路について、差動ペア線路を構成する１対のペア線路に沿って配線パターン層、パターン幅、パターン間隔及び隣接層のベタパターンの有無の少なくとも１つが変化する点を探索し、当該探索された隣り合う点によって区分された区間をペア区間として抽出するペア区間抽出機能と、前記ペア区間抽出機能にて抽出した各ペア区間について、ペア線路間で配線パターン層及びパターン幅が一致しているか否かを判断し、一致している場合にはそのペア区間について前記配線ルールに合致した配線がなされているか否かを判断し、否の場合にそのペア区間をエラー箇所として蓄積するエラー蓄積機能と、を含むことを特徴とする。

また、本発明による基板設計プログラムにおいて、前記エラー蓄積機能では、前記ペア区間抽出機能にて抽出した各ペア区間について、ペア線路間で配線パターン層及びパターン幅が一致しているか否かを判断し、否の場合にはそのペア区間をエラー箇所として蓄積することを特徴とする。

また、本発明による基板設計プログラムにおいて、前記エラーチェック機能は、前記ペア区間抽出機能にて抽出した各ペア区間について、同層及び隣接層に存在するベタパターンを抽出するベタパターン抽出機能をさらに含み、前記エラー蓄積機能では、前記ベタパターン抽出機能にて抽出されたベタパターンの内、差動インピーダンスに影響を与える距離に存在するベタパターンが存在するか否かを判断し、存在する場合にそのペア区間をエラー箇所として蓄積することを特徴とする。

さらに、本発明の基板設計装置は、プリント基板の設計情報である基板データを用いて差動ペア線路の配線パターンを含むプリント基板のパターン設計を行う基板設計装置であって、上述した基板設計プログラムを予め記憶する記憶部と、前記記憶部から読み出した前記基板設計プログラムに従って、前記プリント基板のエラー箇所のチェックを実行する演算処理部と、を備えることを特徴とする。

本発明によれば、差動ペア線路の配線パターンにおいて差動インピーダンスが目標範囲から外れるエラー箇所を自動的にチェックするため、差動ペア線路の配線パターンを設計する際におけるユーザの負担を軽減することが可能となる。

本発明の一実施形態に係る基板設計装置１のブロック図である。 パターン修正部３１によるパターン修正処理を表す第１フローチャートである。 パターン修正部３１によるパターン修正処理を表す第２フローチャートである。 パターン修正処理に関する第１補足説明図である。 パターン修正処理に関する第２補足説明図である。 パターン修正処理に関する第３補足説明図である。 パターン修正処理に関する第４補足説明図である。 パターン修正処理に関する第５補足説明図である。 エラーチェック部３２によるエラーチェック処理を表すフローチャートである。 配線ルール作成部３３によるルール作成処理を表すフローチャートである。 ルール作成処理に関する補足説明図である。 基板設計装置１の変形例である基板設計装置２のブロック図である。 変形例におけるパターン修正処理を表す第１フローチャートである。 変形例におけるパターン修正処理を表す第２フローチャートである。 変形例におけるパターン修正処理に関する補足説明図である。 変形例におけるエラーチェック処理を表すフローチャートである。

以下、図面を参照して、本発明の一実施形態について説明する。
図１は、本実施形態に係る基板設計装置の要部構成を示すブロック図である。図１に示す通り、本実施形態に係る基板設計装置１は、設計装置本体１１、入力装置１２及び表示装置１３を備えており、ユーザによる入力装置１２を介した指示に応じて設計装置本体１１がプリント基板の設計を行い、その結果を表示装置１３に適宜表示するものである。

設計装置本体１１は、ＣＰＵ（Central Processing Unit）２１、ＲＡＭ(Random Access Memory)２２及びハードディスク２３を備える。ＣＰＵ２１は、ハードディスク２３に予め格納されている基板設計プログラムＰＧに従って、入力装置１２を介したユーザの指示に応じたプリント基板の設計を行う。具体的には、ＣＰＵ２１は、基板設計プログラムＰＧに従い、ハードディスク２３に予め格納されている基板データＢＤ及び配線ルールＲＤを用いて、差動ペア線路の配線パターンを含むプリント基板のパターン設計を行い、そのパターン設計の結果を示すパターンデータＰＤをハードディスク２３に格納する。

ここで、基板データＢＤとは、プリント基板の設計情報を示すデータであり、例えばプリント基板の層数、層間絶縁層の誘電率及び厚さ、パターン幅の使用可能設定値が複数設定されたパターン幅テーブル、パターンの厚さ等のデータによって構成されている。また、配線ルールＲＤとは、差動ペア線路の自動配線を行う際に順守すべきルールを規定したデータであり、差動ペア線路の差動インピーダンスが目標範囲に収まるように、ユーザによって予め設定されたものである。なお、詳細は後述するが、本実施形態に係る基板設計装置１は、差動インピーダンスが目標範囲に収まるように、差動ペア線路の配線ルールを自動作成する機能（ＣＰＵ２１の配線ルール作成部３３）を備えており、その機能によって作成した配線ルールＲＤを用いて差動ペア線路の自動配線を行うことも可能である。

また、ＣＰＵ２１は、基板設計プログラムＰＧを実行することで実現される機能として、上記のパターン設計機能の他、パターン設計後にパターンデータＰＤ及び基板データＢＤに基づいて、差動ペア線路の差動インピーダンスが目標範囲に収まるようにパターン修正を行うパターン修正機能（パターン修正部３１）、及び差動インピーダンスが目標範囲から外れている箇所をチェックするエラーチェック機能（エラーチェック部３２）と、入力装置１２を介してユーザに指定された情報に基づいて差動インピーダンスが目標範囲に収まるように、差動ペア線路の配線ルールを自動作成する機能（配線ルール作成部３３）とを有している。以下では、従来と同様であるパターン設計機能の説明を省略し、本実施形態の特徴的な機能であるパターン修正部３１、エラーチェック部３２及び配線ルール作成部３３に着目して説明する。

パターン修正部３１は、ハードディスク２３に格納されているパターンデータＰＤ及び基板データＢＤに基づいて、差動ペア線路の差動インピーダンスが目標範囲に収まるように、プリント基板における差動ペア線路の配線パターン層を他の層に変更するか、若しくはベタパターンの大きさを修正するかの少なくとも一方を実施するものであり、その機能として差動ペアデータ抽出部３１ａ、ペア区間抽出部３１ｂ、ベタパターン抽出部３１ｃ及びペア区間修正部３１ｄを有している。

差動ペアデータ抽出部３１ａは、入力装置１２を介してユーザによって指定された修正領域に含まれる各組の差動ペア線路に関するパターンデータＰＤを差動ペアデータＤＰＤとして抽出する。ペア区間抽出部３１ｂは、上記の差動ペアデータＤＰＤを基に各組の差動ペア線路について、差動ペア線路を構成する１対のペア線路に沿って配線パターン層、パターン幅、パターン間隔及び隣接層のベタパターンの有無の少なくとも１つが変化する点を探索し、当該探索された点によって区分された区間をペア区間として抽出する。

ベタパターン抽出部３１ｃは、上記のペア区間抽出部３１ｂにて抽出した各ペア区間について差動インピーダンスが影響を受ける距離に存在するベタパターンを抽出する。ペア区間修正部３１ｄは、各ペア区間について、上記のベタパターン抽出部３１ｃにて抽出したベタパターンの内、差動ペア線路の配線パターン層と同層に存在するベタパターンの大きさを差動インピーダンスが影響を受けない大きさに修正すると共に、差動ペア線路の配線パターン層と隣接層のベタパターンとの間に存在する絶縁層の厚さに応じて配線パターン層の変更、若しくは隣接層のベタパターンの大きさの修正の少なくとも一方を実施する。なお、このようなパターン修正部３１によって実行されるパターン修正処理の詳細については後述する。

エラーチェック部３２は、ハードディスク２３に格納されているパターンデータＰＤ及び基板データＢＤに基づいて、差動ペア線路の配線パターンにおいて差動インピーダンスが目標範囲から外れるエラー箇所をチェックするものであり、その機能として差動ペアデータ抽出部３２ａ、ペア区間抽出部３２ｂ、ベタパターン抽出部３２ｃ及びエラー蓄積部３２ｄを有している。

差動ペアデータ抽出部３２ａは、入力装置１２を介してユーザによって指定された検査領域に含まれる各組の差動ペア線路に関するパターンデータＰＤを差動ペアデータＤＰＤとして抽出する。ペア区間抽出部３２ｂは、上記の差動ペアデータＤＰＤを基に各組の差動ペア線路について、差動ペア線路を構成する１対のペア線路に沿って配線パターン層、パターン幅、パターン間隔及び隣接層のベタパターンの有無の少なくとも１つが変化する点を探索し、当該探索された点によって区分された区間をペア区間として抽出する。

ベタパターン抽出部３２ｃは、上記のペア区間抽出部３２ｂにて抽出した各ペア区間について、同層及び隣接層に存在するベタパターンを抽出する。エラー蓄積部３２ｄは、上記のペア区間抽出部３２ｂにて抽出した各ペア区間について、ペア線路間で配線パターン層及びパターン幅が一致しているか否かを判断し、一致している場合にはそのペア区間について差動インピーダンスを算出し、当該算出した差動インピーダンスが目標範囲から外れていた場合にはそのペア区間をエラー箇所として蓄積する。また、このエラー蓄積部３２ｄは、上記のベタパターン抽出部３２ｃにて抽出されたベタパターンの内、差動インピーダンスに影響を与える距離に存在するベタパターンが存在するか否かを判断し、存在する場合にそのペア区間をエラー箇所として蓄積する。なお、このようなエラーチェック部３２によって実行されるエラーチェック処理の詳細については後述する。

配線ルール作成部３３は、入力装置１２を介してユーザによって指定された差動ペア線路の差動インピーダンスの目標範囲、配線パターン層及び最小パターン間隔と、基板データＢＤとに基づいて差動ペア線路の配線ルールＲＤを自動作成するものであり、その機能として上下層候補決定部３３ａ、パターン幅候補算出部３３ｂ、パターン幅設定値抽出部３３ｃ、最大パターン間隔算出部３３ｄ及びルール作成部３３ｅを有している。

上下層候補決定部３３ａは、ハードディスク２３に格納されている基板データＢＤを基に、指定された配線パターン層の上下に存在する層の内、配線パターン層に対して指定された最小パターン間隔より離れ、且つ最も近い層を配線パターン層の上下のベタパターン層の候補層として決定する。パターン幅候補算出部３３ｂは、指定された最小パターン間隔及び差動インピーダンスの目標範囲と、上下層候補決定部３３ａにて決定された上下のベタパターン層の候補層と配線パターン層との間に存在する絶縁層の厚さ及び比誘電率とに基づいて、差動ペア線路のパターン幅の候補範囲を算出する。

パターン幅設定値抽出部３３ｃは、基板データＢＤとして予め設定されているパターン幅テーブルの中から、パターン幅候補算出部３３ｂにて算出されたパターン幅の候補範囲に含まれる使用可能設定値を抽出する。最大パターン間隔算出部３３ｄは、上下層候補決定部３３ａにて決定されたベタパターン層の候補層と配線パターン層との間に存在する絶縁層の厚さ及び比誘電率と、パターン幅設定値抽出部３３ｃにて抽出されたパターン幅の使用可能設定値と、差動インピーダンスの目標範囲の最大値とに基づいて最大パターン間隔を算出する。

ルール作成部３３ｅは、指定された配線パターン層と、指定された最小パターン間隔と、最大パターン間隔算出部３３ｄにて算出された最大パターン間隔と、パターン幅設定値抽出部３３ｃにて抽出されたパターン幅の使用可能設定値と、上下層候補決定部３３ａにて決定された上下のベタパターン層の候補層とを対応付けて配線ルールを作成する。なお、このような配線ルール作成部３３によって実行される配線ルール作成処理の詳細については後述する。

ＲＡＭ２２は、揮発性のメモリであり、ＣＰＵ２１で実行される各種処理で用いられる各種データや、プリント基板の設計途中のデータ等を一時的に記憶する。ハードディスク２３は、上述した基板設計プログラムＰＧ、基板データＢＤ及び配線ルールＲＤを予め記憶すると共に、ＣＰＵ２１によるプリント基板のパターン設計後に、パターン設計の結果を示すパターンデータＰＤを記憶する。

入力装置１２は、キーボードやマウス等を備えており、ユーザの操作に応じた操作情報を設計装置本体１１に出力する。表示装置１３は、ＣＲＴ（Cathode Ray Tube）又は液晶表示装置等を備えており、設計装置本体１１（詳細にはＣＰＵ２１）の制御の下、パターン設計の結果や、パターン修正の結果、エラーチェックの結果などを表示する。

次に、上記のように構成された基板設計装置１の動作、特にパターン修正部３１によるパターン修正処理、エラーチェック部３２によるエラーチェック処理、配線ルール作成部３３による配線ルール作成処理について詳細に説明する。

〔パターン修正処理〕
図２及び図３は、パターン修正部３１によるパターン修正処理を表すフローチャートである。まず、図２に示すように、入力装置１２を介してユーザによって差動インピーダンスの目標範囲（例えば９０〜１２０Ω）が入力され（ステップＳ１）、さらに入力装置１２を介してユーザによって修正領域が入力される（ステップＳ２）と、差動ペアデータ抽出部３１ａは、ユーザによって指定された修正領域に含まれる各組の差動ペア線路に関するパターンデータＰＤを差動ペアデータＤＰＤとして抽出する（ステップＳ３）。

ここで、図４に示すように、表示装置１３にはパターン設計の結果、つまりパターンデータＰＤに基づくパターン図が表示されており、ユーザは入力装置１２のマウス等を操作して表示画面上のカーソルをドラッグすることにより修正領域を指定する。つまり、図４の例では、差動ペアデータ抽出部３１ａによって、差動ペア線路Ｐr１とＰr２に関するパターンデータＰＤが差動ペアデータＤＰＤとして抽出される。

引き続き図２に戻って説明すると、ペア区間抽出部３１ｂは、上記の差動ペアデータＤＰＤを基に各組の差動ペア線路（図４の例では差動ペア線路Ｐr１とＰr２の２組）の中から１組の差動ペア線路を選択し、その選択した１組の差動ペア線路について、差動ペア線路を構成する１対のペア線路に沿って配線パターン層、パターン幅、パターン間隔及び隣接層のベタパターンの有無の少なくとも１つが変化する点を探索し、当該探索された点によって区分された区間をペア区間として抽出する（ステップＳ４）。

以下、図５を用いて上記のステップＳ４の処理について具体的に説明する。図５（ａ）に示すように、差動ペア線路を構成する１対のペア線路の配線パターンＬ１とＬ２を想定し、一方の配線パターンＬ１はビアパターンＶ１を経由してピンパターンＰi１とＰi２との間で結線され、他方の配線パターンＬ２はビアパターンＶ２を経由してピンパターンＰi３とＰi４との間で結線されているものとする。この図５（ａ）の例では、ペア線路の配線パターンＬ１とＬ２との間のパターン間隔が変化する点によって、ペア区間ＰＳ１、ＰＳ２、ＰＳ３、ＰＳ４、ＰＳ５、ＰＳ６、ＰＳ７が抽出される。なお、上記ステップＳ４において、１対のペア線路の配線パターンＬ１とＬ２との両方が同時に変化する点を探索する必要はなく、図５（ｂ）に示すように、例えば片側の配線パターンＬ１のみパターン幅が変化するような区間もペア区間として抽出する。

引き続き図２に戻って説明すると、ペア区間抽出部３１ｂは、上記ステップＳ４で抽出した各ペア区間の内、１対のペア線路間で配線パターン層、パターン幅及びパターン間隔の少なくとも１つが一定ではないペア区間が存在するか否かを判断する（ステップＳ５）。つまり、図５（ａ）の例では、ペア区間ＰＳ２、ＰＳ４、ＰＳ６が、パターン間隔が一定ではないペア区間として判断される。

そして、ペア区間抽出部３１ｂは、上記ステップＳ５において、「Ｙｅｓ」の場合、配線パターン層、パターン幅及びパターン間隔の少なくとも１つが一定ではないペア区間（図５（ａ）の例では、ペア区間ＰＳ２、ＰＳ４、ＰＳ６）の長さが所定値以上か否かを判断し（ステップＳ６）、「Ｙｅｓ」の場合、つまりペア区間の長さが所定値以上であれば、ベタパターンの修正は不可能と判断しエラー履歴としてハードディスク２３に蓄積し、図３のステップＳ１９に移行する（ステップＳ７）。

一方、上記ステップＳ５において、「Ｎｏ」の場合（つまり１対のペア線路間で配線パターン層、パターン幅及びパターン間隔の少なくとも１つが一定ではないペア区間が存在しない場合）、または上記ステップＳ６において、「Ｎｏ」の場合（つまりペア区間の長さが所定値未満の場合）、ベタパターン抽出部３１ｃは、上記のステップＳ４にて抽出した各ペア区間の中から１つのペア区間を選択し、この選択したペア区間について差動インピーダンスが影響を受ける距離に存在するベタパターンを抽出する（ステップＳ８）。

以下、図６を用いて上記のステップＳ８の処理について具体的に説明する。図６（ａ）に示すように、例えば、差動ペア線路を構成する１対のペア線路の配線パターンＬ１及びＬ２と、それに隣接するようにベタパターンＢＰ１とが形成された配線パターン層と、一面にベタパターンＢＰ２が形成されたベタパターン層との間に厚さｈの絶縁層が存在する層構造を想定する。なお、配線パターンＬ１及びＬ２のパターン幅をＷ、パターン間隔をＳとし、配線パターンＬ２とベタパターンＢＰ１との間の距離（以下、配線−ベタパターン間距離と称す）をｄとする。

このような層構造において、配線パターンＬ１及びＬ２のパターン幅Ｗ及びパターン間隔Ｓは変えずに、絶縁層の厚さｈと、配線−ベタパターン間距離ｄとを変化させた場合の特性インピーダンスは図６（ｂ）に示す通り変化する。この図６（ｂ）を参照すると、配線−ベタパターン間距離ｄを一定にして絶縁層の厚さｈを変化させると、厚さｈが厚くなるに従って特性インピーダンスが上昇することが分かる。また、絶縁層の厚さｈを一定にして配線−ベタパターン間距離ｄを変化させると、配線−ベタパターン間距離ｄが広くなるにつれて特性インピーダンスが上昇することも分かる。

ここで、絶縁層の厚さｈが０．８（ｍｍ）一定の場合、配線−ベタパターン間距離ｄが０．５（ｍｍ）以上になると、配線−ベタパターン間距離ｄを変化させても特性インピーダンスは殆ど変化しなくなることがわかる。また、絶縁層の厚さｈが０．４（ｍｍ）一定の場合、配線−ベタパターン間距離ｄが０．４（ｍｍ）以上になると、配線−ベタパターン間距離ｄを変化させても特性インピーダンスは殆ど変化しなくなることがわかる。また、絶縁層の厚さｈが０．２（ｍｍ）一定の場合、配線−ベタパターン間距離ｄが０．３（ｍｍ）以上になると、配線−ベタパターン間距離ｄを変化させても特性インピーダンスは殆ど変化しなくなることがわかる。さらに、絶縁層の厚さｈが０．１（ｍｍ）一定の場合、配線−ベタパターン間距離ｄが０．２（ｍｍ）以上になると、配線−ベタパターン間距離ｄを変化させても特性インピーダンスは殆ど変化しなくなることがわかる。

つまり、絶縁層の厚さｈが０．８（ｍｍ）の場合では、０．５（ｍｍ）未満の配線−ベタパターン間距離ｄで特性インピーダンスの変化が生じ（影響を受ける）、絶縁層の厚さｈが０．４（ｍｍ）の場合では、０．４（ｍｍ）未満の配線−ベタパターン間距離ｄで特性インピーダンスの変化が生じ、絶縁層の厚さｈが０．２（ｍｍ）の場合では、０．３（ｍｍ）未満の配線−ベタパターン間距離ｄで特性インピーダンスの変化が生じ、絶縁層の厚さｈが０．１（ｍｍ）の場合では、０．２（ｍｍ）未満の配線−ベタパターン間距離ｄで特性インピーダンスの変化が生じることになる。

ベタパターン抽出部３１ｃは、図６（ｂ）に示した特性データを基に絶縁層の厚さｈに対応する、特性インピーダンスが影響を受ける配線−ベタパターン間距離ｄを把握し、選択したペア区間の配線パターンから配線−ベタパターン間距離ｄ未満の距離に存在する同層のベタパターンＢＰ１を差動インピーダンスが影響を受ける距離に存在するベタパターンとして抽出する。

一方、隣接層に存在するベタパターン（図６の例では下側のベタパターン層に存在するベタパターンＢＰ２）に着目すると、図６（ａ）に示すように、差動インピーダンスに影響を与えなくするために、配線パターンＬ２（Ｌ１でも同様である）の直下から絶縁層の厚さｈの２０倍程度の距離を離してベタパターンＢＰ２を形成することが一般的にルール化されている。

よって、ベタパターン抽出部３１ｃは、隣接層のベタパターンに関しては、選択したペア区間の配線パターンの直下から２０ｈ未満の距離に存在するベタパターンＢＰ２を差動インピーダンスが影響を受ける距離に存在するベタパターンとして抽出する。

引き続き図２に戻って説明すると、ペア区間修正部３１ｄは、各ペア区間に中から選択されたペア区間について、上記のステップＳ８にて抽出されたベタパターンの内、差動ペア線路の配線パターン層と同層に存在するベタパターンの大きさを差動インピーダンスが影響を受けない大きさに修正する（ステップＳ９）。例えば、絶縁層の厚さｈが０．８（ｍｍ）の場合には、差動ペア線路の配線パターンから０．５（ｍｍ）以上の距離までベタパターンをくり抜けば良い。

そして、ペア区間修正部３１ｄは、隣接層のベタパターンと差動ペア線路の配線パターン層との間に存在する絶縁層の厚さが、差動インピーダンスを目標範囲に収めるには薄すぎるか否かを判断する（ステップＳ１０）。具体的には、ペア区間修正部３１ｄは、まず、差動ペア線路の線路構造に応じた特性インピーダンスＺoの計算式と差動インピーダンスＺdiffの計算式を基に、差動インピーダンスの目標範囲の最小値に対する絶縁層の厚さを逆算する。

図７は、差動ペア線路がマイクロストリップ線路である場合の線路構造と、特性インピーダンスＺoの計算式（１）と差動インピーダンスＺdiffの計算式（２）を示したものである。計算式（１）及び（２）において、Ｗは差動ペア線路のパターン幅、Ｓは差動ペア線路のパターン間隔、ｔはパターン（差動ペア線路の配線パターン及びベタパターン）の厚さ、ｈは絶縁層の厚さ、εrは絶縁層の誘電率である。

ペア区間修正部３１ｄは、差動ペア線路がマイクロストリップ線路である場合には、パターン幅Ｗ、パターンの厚さｔ、絶縁層の厚さｈ、絶縁層の誘電率εrを計算式（１）に代入することで特性インピーダンスＺoを算出し、その特性インピーダンスＺoと、差動インピーダンスの目標範囲の最小値と、パターン間隔Ｓを計算式（２）に代入することで絶縁層の厚さｈを逆算する。

一方、図８は、差動ペア線路がストリップ線路である場合の線路構造と、特性インピーダンスＺoの計算式（３）と差動インピーダンスＺdiffの計算式（４）を示したものである。計算式（３）及び（４）において、Ｗは差動ペア線路のパターン幅、Ｓは差動ペア線路のパターン間隔、ｔはパターン（差動ペア線路の配線パターン及びベタパターン）の厚さ、ｈは絶縁層の下側の厚さ、ｂは絶縁層の全体の厚さ、εrは絶縁層の誘電率である。

ペア区間修正部３１ｄは、差動ペア線路がストリップ線路である場合には、パターン幅Ｗ、パターンの厚さｔ、絶縁層の全体の厚さｂ、絶縁層の誘電率εrを計算式（３）に代入することで特性インピーダンスＺoを算出し、その特性インピーダンスＺoと、差動インピーダンスの目標範囲の最小値と、パターン間隔Ｓを計算式（４）に代入することで絶縁層の厚さｈを逆算する。

ペア区間修正部３１ｄは、上記のように差動ペア線路の線路構造に応じて差動インピーダンスの目標範囲の最小値に対する絶縁層の厚さを逆算すると、その絶縁層の厚さの算出値と設定値（基板データＢＤに設定されている絶縁層の厚さ）とを比較し、設定値の方が算出値より低い場合に、差動インピーダンスを目標範囲に収めるには絶縁層の厚さが薄すぎると判断する。

上記ステップＳ１０において、「Ｙｅｓ」の場合、つまり差動インピーダンスを目標範囲に収めるには絶縁層の厚さが薄すぎると判断された場合、ペア区間修正部３１ｄは、差動ペア線路の配線パターン層の変更が可能か（ベタパターン層から遠い位置にあり、且つ他の配線パターン等の障害物がない層が存在するか）を判断する（ステップＳ１１）。このステップＳ１１において、「Ｙｅｓ」の場合、つまり差動ペア線路の配線パターン層の変更が可能である場合、ペア区間修正部３１ｄは、差動ペア線路の配線パターン層をベタパターン層から遠い位置にあり、且つ他の配線パターン等の障害物がない層に変更する（ステップＳ１２）。

一方、上記ステップＳ１３において、「Ｎｏ」の場合、差動ペア線路の配線パターン層の変更が不可能である場合、ペア区間修正部３１ｄは、隣接層のベタパターンの大きさを差動インピーダンスが影響を受けない大きさに修正する（ステップＳ１３）。具体的には、選択中のペア区間の配線パターンの直下から２０ｈ（ｈは絶縁層の厚さ）以上の距離まで隣接層のベタパターンをくり抜けば良い。上記のステップＳ１２またはステップＳ１３の終了後、ペア区間修正部３１ｄは、図３に示すステップＳ１８の処理に移行する。

また、上記ステップＳ１０において、「Ｎｏ」の場合（つまり差動インピーダンスを目標範囲に収めるには薄過ぎると判断されなかった場合）、ペア区間修正部３１ｄは、図３に示すステップＳ１４の処理に移行する。つまり、このステップＳ１４において、ペア区間修正部３１ｄは、隣接層のベタパターンと差動ペア線路の配線パターン層との間に存在する絶縁層の厚さが、差動インピーダンスを目標範囲に収めるには厚すぎるか否かを判断する（ステップＳ１４）。具体的には、ペア区間修正部３１ｄは、まず、差動ペア線路の線路構造に応じた特性インピーダンスＺoの計算式と差動インピーダンスＺdiffの計算式を基に、差動インピーダンスの目標範囲の最大値に対する絶縁層の厚さを逆算する。逆算の手法はステップＳ１０と同様なので説明を省略する。

ペア区間修正部３１ｄは、上記のように差動ペア線路の線路構造に応じて差動インピーダンスの目標範囲の最大値に対する絶縁層の厚さを逆算すると、その絶縁層の厚さの算出値と設定値（基板データＢＤに設定されている絶縁層の厚さ）とを比較し、設定値の方が算出値より高い場合に、差動インピーダンスを目標範囲に収めるには絶縁層の厚さが厚すぎると判断する。

上記ステップＳ１４において、「Ｙｅｓ」の場合（つまり差動インピーダンスを目標範囲に収めるには絶縁層の厚さが厚すぎると判断された場合）、ペア区間修正部３１ｄは、差動ペア線路の配線パターン層の変更が可能か（ベタパターン層に近い位置にあり、且つ他の配線パターン等の障害物がない層が存在するか）を判断する（ステップＳ１５）。

このステップＳ１５において、「Ｙｅｓ」の場合（つまり差動ペア線路の配線パターン層の変更が可能である場合）、ペア区間修正部３１ｄは、差動ペア線路の配線パターン層をベタパターン層に近い位置にあり、且つ他の配線パターン等の障害物がない層に変更する（ステップＳ１６）。一方、上記ステップＳ１３において、「Ｎｏ」の場合、差動ペア線路の配線パターン層の変更が不可能である場合、ペア区間修正部３１ｄは、ベタパターンの修正は不可能と判断しエラー履歴としてハードディスク２３に蓄積する（ステップＳ１７）。

上記ステップＳ１４において、「Ｎｏ」の場合、若しくは上記ステップＳ１６またはステップＳ１７の終了後、パターン修正部３１は、残りのペア区間が存在するか否かを判断し（ステップＳ１８）、「Ｙｅｓ」の場合はステップＳ８の処理に戻り、「Ｎｏ」の場合はステップＳ１９の処理に移行する。そして、上記ステップＳ１８において、「Ｎｏ」の場合、パターン修正部３１は、残りの差動ペア線路の組が存在するか否かを判断し（ステップＳ１９）、「Ｙｅｓ」の場合はステップＳ４の処理に戻り、「Ｎｏ」の場合はパターン修正結果とハードディスク２３に蓄積されたエラー履歴とを表示装置１３に表示させる（ステップＳ２０）。

以上説明したパターン修正処理によって、ユーザによって指定された差動インピーダンスの目標範囲に収まるように、自動的にプリント基板のパターン修正が実施されるため、パターン修正作業におけるユーザの負担を軽減でき、また、差動ペア線路の設計に関する知識に乏しいユーザであっても容易にパターン修正作業を行うことができる。

〔エラーチェック処理〕
次に、エラーチェック部３２によるエラーチェック処理について説明する。図９は、エラーチェック部３２によるエラーチェック処理を表すフローチャートである。まず、図９に示すように、入力装置１２を介してユーザによって差動インピーダンスの目標範囲（例えば９０〜１２０Ω）が入力され（ステップＳ３１）、さらに入力装置１２を介してユーザによって検査領域が入力される（ステップＳ３２）と、差動ペアデータ抽出部３２ａは、ユーザによって指定された検査領域に含まれる各組の差動ペア線路に関するパターンデータＰＤを差動ペアデータＤＰＤとして抽出する（ステップＳ３３）。このステップＳ３３の処理は、パターン修正処理のステップＳ３の処理と同様であるので説明を省略する。

続いて、ペア区間抽出部３２ｂは、上記の差動ペアデータＤＰＤを基に各組の差動ペア線路の中から１組の差動ペア線路を選択し、その選択した１組の差動ペア線路について、差動ペア線路を構成する１対のペア線路に沿って配線パターン層、パターン幅、パターン間隔及び隣接層のベタパターンの有無の少なくとも１つが変化する点を探索し、当該探索された点によって区分された区間をペア区間として抽出する（ステップＳ３４）。このステップＳ３４の処理は、パターン修正処理のステップＳ４の処理と同様であるので説明を省略する。

続いて、エラー蓄積部３２ｄは、選択中のペア区間について、１対のペア線路間で配線パターン層及びパターン幅が一致しているか否かを判断し（ステップＳ３５）、「Ｎｏ」の場合、その選択中のペア区間をエラー箇所としてハードディスク２３に蓄積してステップＳ４０の処理に移行する（ステップＳ３６）。

一方、上記ステップＳ３５において、「Ｙｅｓ」の場合、エラー蓄積部３２ｄは、選択中のペア区間について差動インピーダンスを算出する（ステップＳ３７）。具体的には、エラー蓄積部３２ｄは、差動ペア線路がマイクロストリップ線路である場合には、パターン幅Ｗ、パターンの厚さｔ、絶縁層の厚さｈ、絶縁層の誘電率εrを計算式（１）に代入することで特性インピーダンスＺoを算出し、その特性インピーダンスＺoと、絶縁層の厚さｈ、パターン間隔Ｓを計算式（２）に代入することで差動インピーダンスＺdiffを算出する。

また、エラー蓄積部３２ｄは、差動ペア線路がストリップ線路である場合には、パターン幅Ｗ、パターンの厚さｔ、絶縁層の全体の厚さｂ、絶縁層の誘電率εrを計算式（３）に代入することで特性インピーダンスＺoを算出し、その特性インピーダンスＺoと、絶縁層の下側の厚さｈと、パターン間隔Ｓを計算式（４）に代入することで差動インピーダンスＺdiffを算出する。

続いて、エラー蓄積部３２ｄは、上記ステップＳ３７で算出した差動インピーダンスＺdiffが、ユーザによって指定された目標範囲内か否かを判断し（ステップＳ３８）、「Ｎｏ」の場合、つまり算出した差動インピーダンスが目標範囲から外れていた場合には、その選択中のペア区間をエラー箇所としてハードディスク２３に蓄積してステップＳ４０の処理に移行する（ステップＳ３９）。

また、上記ステップＳ３８において、「Ｙｅｓ」の場合、つまり算出した差動インピーダンスが目標範囲内であった場合、ベタパターン抽出部３２ｃは、選択中のペア区間について、同層及び隣接層に存在するペア区間近傍のベタパターンを抽出する（ステップＳ４０）。そして、エラー蓄積部３２ｄは、図６（ｂ）に示すような特性データを基に、選択中のペア区間について差動インピーダンスが影響を受ける距離を求め（ステップＳ４１）、上記ステップＳ４０で抽出されたベタパターンの内、差動インピーダンスに影響を与える距離に存在するベタパターンが存在するか否かを判断する（ステップＳ４２）。

上記ステップＳ４２において、「Ｙｅｓ」の場合、エラー蓄積部３２ｄは、その選択中のペア区間をエラー箇所としてハードディスク２３に蓄積してステップＳ４４の処理に移行する（ステップＳ４３）。例えば、絶縁層の厚さｈが０．８（ｍｍ）の場合には、同層において差動ペア線路の配線パターンから０．５（ｍｍ）未満の距離にベタパターンが存在する場合にはそのペア区間をエラー箇所とする。また、隣接層において差動ペア線路の配線パターンの直下から２０ｈ未満の距離にベタパターンが存在する場合にもそのペア区間をエラー箇所とする。

上記ステップＳ４２において、「Ｎｏ」の場合、エラーチェック部３２は、残りのペア区間が存在するか否かを判断し（ステップＳ４４）、「Ｙｅｓ」の場合はステップＳ３５の処理に戻り、「Ｎｏ」の場合はステップＳ４５の処理に移行する。そして、上記ステップＳ４４において、「Ｎｏ」の場合、エラーチェック部３２は、残りの差動ペア線路の組が存在するか否かを判断し（ステップＳ４５）、「Ｙｅｓ」の場合はステップＳ３４の処理に戻り、「Ｎｏ」の場合はエラーチェック結果、つまりハードディスク２３に蓄積されたエラー箇所の履歴を表示装置１３に表示させる（ステップＳ４６）。

以上説明したエラーチェック処理によって、差動ペア線路の配線パターンにおいて差動インピーダンスが目標範囲から外れるエラー箇所を自動的にチェックすることが可能となるため、エラーチェック作業におけるユーザの負担を軽減でき、また、差動ペア線路の設計に関する知識に乏しいユーザであっても容易にエラーチェック作業を行うことができる。

〔配線ルール作成処理〕
次に、配線ルール作成部３３による配線ルール作成処理について説明する。図１０は、配線ルール作成部３３による配線ルール作成処理を表すフローチャートである。まず、図１０に示すように、入力装置１２を介してユーザによって差動インピーダンスの目標範囲（例えば９０〜１２０Ω）と、差動ペア線路の配線パターン層（具体的には差動ペア線路を形成したい層の番号）と、差動ペア線路の最小パターン間隔とが入力されると（ステップＳ５１）、上下層候補決定部３３ａは、ハードディスク２３に格納されている基板データＢＤを基に、指定された配線パターン層の上下に存在する層の内、配線パターン層に対して指定された最小パターン間隔より離れ、且つ最も近い層を配線パターン層の上下のベタパターン層の候補層として決定する（ステップＳ５２）。

続いて、パターン幅候補算出部３３ｂは、指定された最小パターン間隔及び差動インピーダンスの目標範囲と、上記ステップＳ５２で決定された上下のベタパターン層の候補層と配線パターン層との間に存在する絶縁層の厚さ及び誘電率とに基づいて、差動ペア線路のパターン幅の候補範囲を算出する（ステップＳ５３）。

具体的には、パターン幅候補算出部３３ｂは、差動ペア線路がマイクロストリップ線路構造となる場合には、絶縁層の厚さｈ、最小パターン間隔Ｓ、差動インピーダンスＺdiffの目標範囲の最小値を計算式（２）に代入して、特性インピーダンスＺoの最小値Ｚominを逆算すると共に、差動インピーダンスＺdiffの目標範囲の最大値を計算式（２）に代入して、特性インピーダンスＺoの最大値Ｚomaxを逆算する。そして、パターンの厚さｔ、絶縁層の厚さｈ、絶縁層の誘電率εr、特性インピーダンスＺoの最小値Ｚominを計算式（１）に代入して、パターン幅Ｗの最小値Ｗminを逆算すると共に、特性インピーダンスＺoの最大値Ｚomaxを計算式（１）に代入して、パターン幅Ｗの最大値Ｗmaxを逆算する。パターン幅候補算出部３３ｂは、このように算出されたパターン幅Ｗの最小値Ｗmin〜最大値Ｗmaxをパターン幅の候補範囲とする。

一方、パターン幅候補算出部３３ｂは、差動ペア線路がストリップ線路構造となる場合には、絶縁層の下側の厚さｈ、最小パターン間隔Ｓ、差動インピーダンスＺdiffの目標範囲の最小値を計算式（４）に代入して、特性インピーダンスＺoの最小値Ｚominを逆算すると共に、差動インピーダンスＺdiffの目標範囲の最大値を計算式（４）に代入して、特性インピーダンスＺoの最大値Ｚomaxを逆算する。そして、パターンの厚さｔ、絶縁層の全体の厚さｂ、絶縁層の誘電率εr、特性インピーダンスＺoの最小値Ｚominを計算式（３）に代入して、パターン幅Ｗの最小値Ｗminを逆算すると共に、特性インピーダンスＺoの最大値Ｚomaxを計算式（３）に代入して、パターン幅Ｗの最大値Ｗmaxを逆算する。

続いて、パターン幅設定値抽出部３３ｃは、基板データＢＤとして予め設定されているパターン幅テーブルの中から、上記ステップＳ５３で算出されたパターン幅の候補範囲に含まれる使用可能設定値を抽出する（ステップＳ５４）。例えば、図１１（ａ）に示すように、パターン幅テーブルにおいて、パターン幅の使用可能値が０．１（ｍｍ）から０．０１（ｍｍ）間隔で０．１５（ｍｍ）まで設定されている場合を想定する。仮にパターン幅の候補範囲が、０．１１７（ｍｍ）〜０．１３４（ｍｍ）であった場合、この範囲の中間値は０．１２５５（ｍｍ）となるため、この中間値と最も近い使用可能設定値、つまり０．１３（ｍｍ）を抽出する。

ここで、パターン幅設定値抽出部３３ｃは、パターン幅テーブルの中からパターン幅の候補範囲に含まれる使用可能設定値を抽出できたか否かを判断し（ステップＳ５５）、「Ｎｏ」の場合（つまりパターン幅テーブルの中にパターン幅の候補範囲に含まれる使用可能設定値が存在しなかった場合）、表示装置１３を制御してユーザに対してエラーを報知するための画面を表示させた後、配線パターン作成処理を終了する（ステップＳ５６）。なお、エラー表示を行った後、配線パターン作成処理を終了せずにステップＳ５１に戻って、ユーザから新たな情報が入力されるまで待機するようにしても良い。

一方、上記ステップＳ５５において、「Ｙｅｓ」の場合、最大パターン間隔算出部３３ｄは、ステップＳ５２で決定されたベタパターン層の候補層と配線パターン層との間に存在する絶縁層の厚さ及び誘電率と、ステップＳ５４にて抽出されたパターン幅の使用可能設定値と、差動インピーダンスの目標範囲の最大値とに基づいて最大パターン間隔を算出する（ステップＳ５７）。

具体的には、最大パターン間隔算出部３３ｄは、差動ペア線路がマイクロストリップ線路構造となる場合には、パターン幅Ｗ（抽出した使用可能設定値）、パターンの厚さｔ、絶縁層の厚さｈ、絶縁層の誘電率εrを計算式（１）に代入することで特性インピーダンスＺoを算出し、その特性インピーダンスＺoと、差動インピーダンスの目標範囲の最大値と、絶縁層の厚さｈを計算式（２）に代入することで最大パターン間隔Ｓを逆算する。

一方、最大パターン間隔算出部３３ｄは、差動ペア線路がストリップ線路構造となる場合には、パターン幅Ｗ（抽出した使用可能設定値）、パターンの厚さｔ、絶縁層の全体の厚さｂ、絶縁層の誘電率εrを計算式（３）に代入することで特性インピーダンスＺoを算出し、その特性インピーダンスＺoと、差動インピーダンスの目標範囲の最大値と、絶縁層の下側の厚さｈを計算式（４）に代入することで最大パターン間隔Ｓを逆算する。

そして、ルール作成部３３ｅは、図１１（ｂ）に示すように、ユーザによって指定された配線パターン層と、指定された最小パターン間隔と、ステップＳ５７で算出された最大パターン間隔と、ステップＳ５４で抽出されたパターン幅の使用可能設定値と、ステップＳ５２にて決定された上下のベタパターン層の候補層とを対応付けて配線ルールを作成する（ステップＳ５８）。ルール作成部３３ｅは、上記のように作成した配線ルールを新たな配線ルールＲＤとしてハードディスク２３に格納する（ステップＳ５９）。

以上説明した配線ルール作成処理によって、ユーザは差動インピーダンスの目標範囲と、差動ペア線路の配線パターン層と、差動ペア線路の最小パターン間隔とを入力するだけで自動的に差動ペア線路の配線ルールが作成されるため、ルール設定作業におけるユーザの負担を軽減でき、また、差動ペア線路の設計に関する知識に乏しいユーザであっても容易にルール設定作業を行うことができる。

＜変形例＞
次に、上述した基板設計装置１の変形例について説明する。上記実施形態における基板設計装置１は、ユーザによって指定された差動インピーダンスの目標範囲を基にパターン修正処理及びエラーチェック処理を行う場合を説明したが、配線ルールＲＤ自体、元々差動インピーダンスが目標範囲に収まるように設定されたものであるので、配線ルールＲＤに基づいてパターン修正処理及びエラーチェック処理を行うことも可能である。本変形例では、配線ルールＲＤに基づいてパターン修正処理及びエラーチェック処理を行うことが可能な基板設計装置２について説明する。

図１２は、本変形例における基板設計装置２の要部構成を示すブロック図である。なお、以下では、図１２において図１と同様の構成要素には同一符号を付して説明を省略する。図１２に示すように、本変形例における基板設計装置２のパターン修正部５１は、差動ペア線路の配線ルールＲＤに基づいて差動ペア線路の配線パターン層の変更、若しくはベタパターンの大きさの修正の少なくとも一方を実施するものであり、その機能として差動ペアデータ抽出部５１ａ、ペア区間抽出部５１ｂ、ベタ層抽出部５１ｃ、ルール抽出部５１ｄ、ベタパターン抽出部５１ｅ及びペア区間修正部５１ｆを有している。

差動ペアデータ抽出部５１ａは、ユーザによって指定された修正領域に含まれる各組の差動ペア線路に関するパターンデータＰＤを差動ペアデータＤＰＤとして抽出する。ペア区間抽出部５１ｂは、上記の差動ペアデータＤＰＤを基に各組の差動ペア線路について、差動ペア線路を構成する１対のペア線路に沿って配線パターン層、パターン幅、パターン間隔及び隣接層のベタパターンの有無の少なくとも１つが変化する点を探索し、当該探索された点によって区分された区間をペア区間として抽出する。

ベタ層抽出部５１ｃは、ペア区間抽出部５１ｂにて抽出した各ペア区間について配線パターンと平面的に重なるベタパターンが存在する層を抽出する。ルール抽出部５１ｄは、各ペア区間について、ハードディスク２３に格納されている配線ルールＲＤの中から、ベタ層抽出部５１ｃにて抽出した層が配線パターン層の上下のベタパターン層として設定された配線ルールＲＤを抽出する。ベタパターン抽出部５１ｅは、各ペア区間について差動インピーダンスが影響を受ける距離に存在するベタパターンを抽出する。ペア区間修正部５１ｆは、ルール抽出部５１ｄにて抽出された配線ルールＲＤに基づいて、差動ペア線路の配線パターン層の変更、若しくはベタパターンの大きさの修正の少なくとも一方を実施する。なお、このようなパターン修正部５１によって実行されるパターン修正処理の詳細については後述する。

また、本変形例における基板設計装置２のエラーチェック部５２は、配線ルールＲＤに基づいて、差動ペア線路の配線パターンにおいて差動インピーダンスの目標範囲から外れるエラー箇所をチェックするものであり、その機能として差動ペアデータ抽出部５２ａ、ペア区間抽出部５２ｂ、ベタパターン抽出部５２ｃ及びエラー蓄積部５２ｄを有している。

差動ペアデータ抽出部５２ａは、入力装置１２を介してユーザによって指定された検査領域に含まれる各組の差動ペア線路に関するパターンデータＰＤを差動ペアデータＤＰＤとして抽出する。ペア区間抽出部５２ｂは、上記の差動ペアデータＤＰＤを基に各組の差動ペア線路について、差動ペア線路を構成する１対のペア線路に沿って配線パターン層、パターン幅、パターン間隔及び隣接層のベタパターンの有無の少なくとも１つが変化する点を探索し、当該探索された点によって区分された区間をペア区間として抽出する。

ベタパターン抽出部５２ｃは、上記のペア区間抽出部５２ｂにて抽出した各ペア区間について、同層及び隣接層に存在するベタパターンを抽出する。エラー蓄積部５２ｄは、上記のペア区間抽出部５２ｂにて抽出した各ペア区間について、ペア線路間で配線パターン層及びパターン幅が一致しているか否かを判断し、一致している場合にはそのペア区間について配線ルールＲＤに合致した配線がなされているか否かを判断し、否の場合にそのペア区間をエラー箇所として蓄積する。また、このエラー蓄積部５２ｄは、上記のベタパターン抽出部５２ｃにて抽出されたベタパターンの内、差動インピーダンスに影響を与える距離に存在するベタパターンが存在するか否かを判断し、存在する場合にそのペア区間をエラー箇所として蓄積する。なお、このようなエラーチェック部５２によって実行されるエラーチェック処理の詳細については後述する。

次に、上記のように構成された本変形例における基板設計装置２の動作、特にパターン修正部５１によるパターン修正処理、エラーチェック部５２によるエラーチェック処理について詳細に説明する。

〔パターン修正処理〕
図１３及び図１４は、パターン修正部５１によるパターン修正処理を表すフローチャートである。まず、図１３に示すように、入力装置１２を介してユーザによって配線ルールＲＤ（図１１に示すように、差動ペア線路の配線パターン層と、パターン幅と、最小パターン間隔と、最大パターン間隔と、上下のベタパターン層とが対応付けられたデータ）が入力され（ステップＳ６１）、さらに入力装置１２を介してユーザによって修正領域が入力される（ステップＳ６２）と、差動ペアデータ抽出部５１ａは、ユーザによって指定された修正領域に含まれる各組の差動ペア線路に関するパターンデータＰＤを差動ペアデータＤＰＤとして抽出する（ステップＳ６３）。

ここで、ハードディスク２３に既に配線ルールＲＤが格納されている場合には、上記ステップＳ６１を省略しても良い。また、上記ステップＳ６３の処理は、図２のステップＳ３と同様である。

続いて、ペア区間抽出部５１ｂは、上記の差動ペアデータＤＰＤを基に各組の差動ペア線路（図４の例では差動ペア線路Ｐr１とＰr２の２組）の中から１組の差動ペア線路を選択し、その選択した１組の差動ペア線路について、差動ペア線路を構成する１対のペア線路に沿って配線パターン層、パターン幅、パターン間隔及び隣接層のベタパターンの有無の少なくとも１つが変化する点を探索し、当該探索された点によって区分された区間をペア区間として抽出する（ステップＳ６４）。このステップＳ６４の処理は、図２のステップＳ４と同様である。

続いて、ペア区間抽出部５１ｂは、上記ステップＳ６４で抽出した各ペア区間の内、１対のペア線路間で配線パターン層、パターン幅及びパターン間隔の少なくとも１つが一定ではないペア区間が存在するか否かを判断する（ステップＳ６５）。そして、ペア区間抽出部５１ｂは、上記ステップＳ６５において、「Ｙｅｓ」の場合、配線パターン層、パターン幅及びパターン間隔の少なくとも１つが一定ではないペア区間の長さが所定値以上か否かを判断し（ステップＳ６６）、「Ｙｅｓ」の場合、つまりペア区間の長さが所定値以上であれば、ベタパターンの修正は不可能と判断しエラー履歴としてハードディスク２３に蓄積し、図１４のステップＳ８４に移行する（ステップＳ６７）。これらステップＳ６５、Ｓ６６、Ｓ６７の処理は、図２のステップＳ５、Ｓ６、Ｓ７の処理と同様である。

一方、上記ステップＳ６５において、「Ｎｏ」の場合（つまり１対のペア線路間で配線パターン層、パターン幅及びパターン間隔の少なくとも１つが一定ではないペア区間が存在しない場合）、または上記ステップＳ６６において、「Ｎｏ」の場合（つまりペア区間の長さが所定値未満の場合）、ベタ層抽出部５１ｃは、上記のステップＳ６４にて抽出した各ペア区間の中から１つのペア区間を選択し、この選択したペア区間について配線パターンと平面的に重なるベタパターンが存在する層（言い換えれば、配線パターンと同座標にベタパターンが存在する層）を抽出する（ステップＳ６８）。

具体的には、例えば、図１５（ａ）に示すように、第１層、第４層及び第５層がベタパターン層、第３層が差動ペア線路の配線パターン層として設計された６層構造のプリント基板を想定すると、ベタ層抽出部５１ｃは、選択中のペア区間について配線パターンと平面的に重なるベタパターンが存在する層として、第１層、第４層及び第５層を抽出する。

引き続き図１３に戻って説明すると、ルール抽出部５１ｄは、選択中のペア区間について、ハードディスク２３に格納されている配線ルールＲＤの中から、ステップＳ６８で抽出した層が配線パターン層の上下のベタパターン層として設定された配線ルールＲＤを抽出する（ステップＳ６９）。例えば、図１５（ａ）に示すような層構造と、図１５（ｂ）に示すようなルールＲＤ１〜ＲＤ６からなる配線ルールＲＤを想定すると、ステップＳ６８で抽出した層（第１層、第４層及び第５層）が配線パターン層（第３層）の上下のベタパターン層として設定された配線ルールＲＤとして、ルールＲＤ２及びＲＤ６が抽出される。

引き続き図１３に戻って説明すると、ルール抽出部５１ｄは、上記ステップＳ６９において配線ルールを抽出することができたか否かを判断し（ステップＳ７０）、「Ｎｏ」の場合、必要な層にベタパターンが無いと判断しエラー履歴としてハードディスク２３に蓄積し、図１４のステップＳ８３に移行する（ステップＳ７１）。

一方、上記ステップＳ７０において、「Ｙｅｓ」の場合、ペア区間修正部５１ｆは、上記ステップＳ６９で抽出した配線ルールの中から１つを選択し、その選択した配線ルールに設定されている配線パターン層を求める（ステップＳ７２：図１４参照）。例えば、ルールＲＤ２が選択された場合には、図１５（ｂ）に示すように、第２層が配線パターン層として求められる。そして、ペア区間修正部５１ｆは、現在の配線パターン層（パターンデータＰＤ上の配線パターン層）と選択中の配線ルールに設定されている配線パターン層が一致しているか否かを判断する（ステップＳ７３）。

上記ステップＳ７３において、「Ｎｏ」の場合、つまり現在の配線パターン層（パターンデータＰＤ上の配線パターン層）と選択中の配線ルールに設定されている配線パターン層とが不一致の場合、ペア区間修正部５１ｆは、現在の配線パターン層を選択中の配線ルールに設定されている配線パターン層に変更可能か（配線ルールに設定されている配線パターン層に他の配線パターン等の障害物が無いか）を判断し（ステップＳ７４）、「Ｙｅｓ」の場合には現在の配線パターン層を選択中の配線ルールに設定されている配線パターン層に変更する（ステップＳ７５）。

一方、上記ステップＳ７４において、「Ｎｏ」の場合、ペア区間修正部５１ｆは、抽出した残りの配線ルールがあるか否かを判断し（ステップＳ７６）、「Ｙｅｓ」の場合にはステップＳ７２の処理に戻る一方、「Ｎｏ」の場合には障害物となる配線パターンが存在するため然るべき層に変更できないと判断しエラー履歴としてハードディスク２３に蓄積し、ステップＳ８３に移行する（ステップＳ７７）。

また、上記ステップＳ７３において、「Ｙｅｓ」の場合、つまり現在の配線パターン層と選択中の配線ルールに設定されている配線パターン層とが一致している場合、またはステップＳ７５による配線パターン層の変更が終了した場合、ペア区間修正部５１ｆは、選択中の配線ルールに設定されている上下のベタパターン層よりも配線パターン層に近いベタパターン層が存在するか否かを判断し（ステップＳ７８）、「Ｙｅｓ」の場合には配線パターン層に近いベタパターン層のベタパターンの大きさを差動インピーダンスが影響を受けない大きさに修正した後、ステップＳ８０の処理に移行する（ステップＳ７９）。なお、このステップＳ７９におけるベタパターンの修正手法は、図２のステップＳ１３と同様である。

一方、上記ステップＳ７８において、「Ｎｏ」の場合、またはステップＳ７９によるベタパターンの修正が終了した場合、ペア区間修正部５１ｆは、選択中の配線ルールに設定されているパターン幅及び最小パターン間隔になるように差動ペア線路の配線パターンを修正する（ステップＳ８０）。

続いて、ベタパターン抽出部５１ｅは、選択中のペア区間について差動インピーダンスが影響を受ける距離に存在するベタパターン（配線パターン層と同層のベタパターン）を抽出する（ステップＳ８１）。そして、ペア区間修正部５１ｆは、ステップＳ８１で抽出したベタパターンの大きさを差動インピーダンスが影響を受けない大きさに修正する（ステップＳ８２）。これらステップＳ８１及びＳ８２の処理は、図２のステップＳ８及びＳ９と同様である。

そして、パターン修正部５１は、残りのペア区間が存在するか否かを判断し（ステップＳ８３）、「Ｙｅｓ」の場合はステップＳ６８の処理に戻り、「Ｎｏ」の場合はステップＳ８４の処理に移行する。そして、上記ステップＳ８３において、「Ｎｏ」の場合、パターン修正部５１は、残りの差動ペア線路の組が存在するか否かを判断し（ステップＳ８４）、「Ｙｅｓ」の場合はステップＳ６４の処理に戻り、「Ｎｏ」の場合はパターン修正結果とハードディスク２３に蓄積されたエラー履歴とを表示装置１３に表示させる（ステップＳ８５）。

以上説明した本変形例におけるパターン修正処理によっても、差動インピーダンスの目標範囲に収まるように設定された配線ルールを基に、自動的にプリント基板のパターン修正が実施されるため、パターン修正作業におけるユーザの負担を軽減でき、また、差動ペア線路の設計に関する知識に乏しいユーザであっても容易にパターン修正作業を行うことができる。

〔エラーチェック処理〕
次に、エラーチェック部５２によるエラーチェック処理について説明する。図１６は、エラーチェック部５２によるエラーチェック処理を表すフローチャートである。まず、図１６に示すように、入力装置１２を介してユーザによって配線ルールＲＤが入力され（ステップＳ９１）、さらに入力装置１２を介してユーザによって検査領域が入力される（ステップＳ９２）と、差動ペアデータ抽出部５２ａは、ユーザによって指定された検査領域に含まれる各組の差動ペア線路に関するパターンデータＰＤを差動ペアデータＤＰＤとして抽出する（ステップＳ９３）。

ここで、ハードディスク２３に既に配線ルールＲＤが格納されている場合には、上記ステップＳ９１を省略しても良い。また、上記ステップＳ９３の処理は、図９のステップＳ３３と同様である。

続いて、ペア区間抽出部５２ｂは、上記の差動ペアデータＤＰＤを基に各組の差動ペア線路（図４の例では差動ペア線路Ｐr１とＰr２の２組）の中から１組の差動ペア線路を選択し、その選択した１組の差動ペア線路について、差動ペア線路を構成する１対のペア線路に沿って配線パターン層、パターン幅、パターン間隔及び隣接層のベタパターンの有無の少なくとも１つが変化する点を探索し、当該探索された点によって区分された区間をペア区間として抽出する（ステップＳ９４）。このステップＳ９４の処理は、図９のステップＳ３４と同様である。

続いて、エラー蓄積部５２ｄは、選択中のペア区間について、１対のペア線路間で配線パターン層及びパターン幅が一致しているか否かを判断し（ステップＳ９５）、「Ｎｏ」の場合には、その選択中のペア区間をエラー箇所としてハードディスク２３に蓄積してステップＳ９９の処理に移行する（ステップＳ９６）。これらステップＳ９５及びＳ９６の処理は、図９のステップＳ３５及びＳ３６と同様である。

一方、上記ステップＳ９５において、「Ｙｅｓ」の場合、エラー蓄積部５２ｄは、選択中のペア区間について配線ルールＲＤに合致した配線がなされているか否かを判断し（ステップＳ９７）、「Ｎｏ」の場合にはそのペア区間をエラー箇所としてハードディスク２３に蓄積してステップＳ９９の処理に移行する（ステップＳ９８）。

また、上記ステップＳ９７において、「Ｙｅｓ」の場合、またはステップＳ９８の処理が終了している場合、ベタパターン抽出部５２ｃは、選択中のペア区間について、同層及び隣接層に存在するペア区間近傍のベタパターンを抽出する（ステップＳ９９）。そして、エラー蓄積部５２ｄは、図６（ｂ）に示すような特性データを基に、選択中のペア区間について差動インピーダンスが影響を受ける距離を求め（ステップＳ１００）、上記ステップＳ９９で抽出されたベタパターンの内、差動インピーダンスに影響を与える距離に存在するベタパターンが存在するか否かを判断する（ステップＳ１０１）。

上記ステップＳ１０１において、「Ｙｅｓ」の場合、エラー蓄積部５２ｄは、その選択中のペア区間をエラー箇所としてハードディスク２３に蓄積してステップＳ１０３の処理に移行する（ステップＳ１０２）。これらステップＳ９９、Ｓ１００、Ｓ１０１及びＳ１０２の処理は、図９のステップＳ４０、Ｓ４１、Ｓ４２及びＳ４３と同様である

上記ステップＳ１０１において、「Ｎｏ」の場合、エラーチェック部５２は、残りのペア区間が存在するか否かを判断し（ステップＳ１０３）、「Ｙｅｓ」の場合はステップＳ９５の処理に戻り、「Ｎｏ」の場合はステップＳ１０４の処理に移行する。そして、上記ステップＳ１０３において、「Ｎｏ」の場合、エラーチェック部５２は、残りの差動ペア線路の組が存在するか否かを判断し（ステップＳ１０４）、「Ｙｅｓ」の場合はステップＳ９４の処理に戻り、「Ｎｏ」の場合はエラーチェック結果、つまりハードディスク２３に蓄積されたエラー箇所の履歴を表示装置１３に表示させる（ステップＳ１０５）。

以上説明した本変形例におけるエラーチェック処理によっても、配線ルールを基に差動ペア線路の配線パターンにおいて差動インピーダンスが目標範囲から外れるエラー箇所を自動的にチェックすることが可能となるため、エラーチェック作業におけるユーザの負担を軽減でき、また、差動ペア線路の設計に関する知識に乏しいユーザであっても容易にエラーチェック作業を行うことができる。

以上、本発明の実施形態による基板設計装置について説明したが、本発明は上記実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。

１，２…基板設計装置、１１…設計装置本体、１２…入力装置、１３…表示装置、２１…ＣＰＵ（Central Processing Unit）、２２…ＲＡＭ(Random Access Memory)、２３…ハードディスク、ＰＧ…基板設計プログラム、ＢＤ…基板データ、ＲＤ…配線ルール、ＰＤ…パターンデータ、３１…パターン修正部、３１ａ…差動ペアデータ抽出部、３１ｂ…ペア区間抽出部、３１ｃ…ベタパターン抽出部、３１ｄ…ペア区間修正部、３２…エラーチェック部、３２ａ…差動ペアデータ抽出部、３２ｂ…ペア区間抽出部、３２ｃ…ベタパターン抽出部、３２ｄ…エラー蓄積部、３３…配線ルール作成部、３３ａ…上下層候補決定部、３３ｂ…パターン幅候補算出部、３３ｃ…パターン幅設定値抽出部、３３ｄ…最大パターン間隔算出部、３３ｅ…ルール作成部

Claims (6)

1. プリント基板の設計情報である基板データを用いて差動ペア線路の配線パターンを含むプリント基板のパターン設計を行う際に使用される基板設計プログラムであって、
   前記パターン設計の結果を示すパターンデータ及び前記基板データに基づいて、前記差動ペア線路の配線パターンにおいて差動インピーダンスが目標範囲から外れるエラー箇所をチェックするエラーチェック機能をコンピュータに実現させることを特徴とする基板設計プログラム。
2. 前記エラーチェック機能では、ユーザによって指定された差動インピーダンスの目標範囲から外れるエラー箇所をチェックすることを特徴とする請求項１記載の基板設計プログラム。
3. 前記エラーチェック機能は、
   ユーザによって指定された検査領域に含まれる各組の差動ペア線路に関するパターンデータを差動ペアデータとして抽出する差動ペアデータ抽出機能と、
   前記差動ペアデータを基に各組の差動ペア線路について、差動ペア線路を構成する１対のペア線路に沿って配線パターン層、パターン幅、パターン間隔及び隣接層のベタパターンの有無の少なくとも１つが変化する点を探索し、当該探索された隣り合う点によって区分された区間をペア区間として抽出するペア区間抽出機能と、
   前記ペア区間抽出機能にて抽出した各ペア区間について、ペア線路間で配線パターン層及びパターン幅が一致しているか否かを判断し、一致している場合にはそのペア区間について差動インピーダンスを算出し、当該算出した差動インピーダンスが目標範囲から外れていた場合にはそのペア区間をエラー箇所として蓄積するエラー蓄積機能と、
   を含むことを特徴とする請求項２記載の基板設計プログラム。
4. 前記エラーチェック機能では、前記差動インピーダンスが目標範囲に収まるように設定された配線ルールに基づいて、前記差動インピーダンスの目標範囲から外れるエラー箇所をチェックすることを特徴とする請求項１記載の基板設計プログラム。
5. 前記エラーチェック機能は、
   ユーザによって指定された検査領域に含まれる各組の差動ペア線路に関するパターンデータを差動ペアデータとして抽出する差動ペアデータ抽出機能と、
   前記差動ペアデータを基に各組の差動ペア線路について、差動ペア線路を構成する１対のペア線路に沿って配線パターン層、パターン幅、パターン間隔及び隣接層のベタパターンの有無の少なくとも１つが変化する点を探索し、当該探索された隣り合う点によって区分された区間をペア区間として抽出するペア区間抽出機能と、
   前記ペア区間抽出機能にて抽出した各ペア区間について、ペア線路間で配線パターン層及びパターン幅が一致しているか否かを判断し、一致している場合にはそのペア区間について前記配線ルールに合致した配線がなされているか否かを判断し、否の場合にそのペア区間をエラー箇所として蓄積するエラー蓄積機能と、
   を含むことを特徴とする請求項４記載の基板設計プログラム。
6. プリント基板の設計情報である基板データを用いて差動ペア線路の配線パターンを含むプリント基板のパターン設計を行う基板設計装置であって、
   請求項１〜５のいずれかに記載の基板設計プログラムを予め記憶する記憶部と、
   前記記憶部から読み出した前記基板設計プログラムに従って、前記プリント基板のエラー箇所のチェックを実行する演算処理部と、
   を備えることを特徴とする基板設計装置。

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