JP5320101B2 - プリント基板の設計方法及びプリント基板の設計支援装置 - Google Patents
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Description
ノイズ電圧:Vn(f)=|Z11| * I(f) ・・・(数1)
である。
ZL=jωL ・・・(数2)
ZC=1/(jωC) ・・・(数3)
であり、このLCの共振周波数(ω0)は
ω0=1/√(LC) ・・・(数4)
で表される。ここで、jは純虚数であり、ωは角周波数であり、周波数fに対して、ω=2πfの関係がある。
Z11=|Z11(p)|=|Z11(L,t,n)|
=a0+Σ(ai・L^i+bi・t^i+ci・n^i)(i=1..2)
・・・(数5)
Lmin < L < Lmax,
ESLmin < t < ESLmax,
nmin < n < nmax.
で有効な精度を有する。ここで、a0は定数で、ai,bi,ciは各パラメータ(L,t,n)の係数であり、iは1から2まで加算(Σ)される。また、必要であれば、Lとnの積など、交互作用を定義し、2次の項を推定式に加えることで高精度化をはかることも可能である。この工程180により各パラメータの範囲内であればパラメータのどのような組合せで対しても電気特性評価指標である電源インピーダンスの絶対値|Z11|を電磁界解析なしで算術計算できることになる。
Vn=Vn(p)=Vn(L,t,n)
=a0+Σ(ai・L^i+bi・t^i+ci・n^i)(i=1..2)
・・・(数6)
Lmin < L < Lmax,
ESLmin < t < ESLmax,
nmin < n < nmax.
である。この場合、工程190では数6の算術計算を行う。同様にパラメータセット(p)も、(L,t,n)ばかりでなく、パッケージの大きさ、ボール数や信号―グランド比などを選んでもよい。これにより設計の自由度が向上し、かつ、回路解析を繰り返さないという短TAT設計の本質は保持している。
Z11(f)=ZC2//ZC3//ZC4//ZL3//ZL4 ・・・(数7)
ここで、記号“//”は並列接続した場合の合成インピーダンスを意味する。そして、ZC2,ZC3,ZL3,ZL4のそれぞれの値が数5の様にパラメータセット(p)で多項式により定式化されている。例えば、ZC2ならば、
ZC2=a0+Σ(ai・L^i+bi・t^i+ci・n^i)(i=1..2) ・・・(数8)
の多項式で表現されている。このため、複数の周波数(f)に対する電源インピーダンスの絶対値Z11(f)は、多項式で表現されたZC2,ZC3、ZL3などのパラメータで算術計算可能であり、高速計算が可能である。
Vgnd(t)=Σ(Z11(fi)*I(fi)) (i=1..k)
・・・(数9)
のように計算すればよい。すなわち、電源インピーダンスZ11の反共振点周波数(fi)の個数をk個選び、その周波数での電源インピーダンスZ11とノイズ電流源モデルの電流値との積を求めることで電源ノイズ波形を計算することができる。そして、これも多項式を用いた算術演算なのでリアルタイム表示を可能とするソフトウエアの実装ができる。
、コンデンサを置くためのポート数をntとすると、全ポート数n=np+ntとすると、ベアボードのアドミタンスマトリクス[Y]nxnは以下のようにグループ化できる。
|[Y11]npxnp [Y12]npxnt |
[Y]nxn=| | ・・・(数10)
|[Y21]ntxnp [Y22]ntxnt |nxn
また、図9で示したコンデンサの等価回路から、コンデンサのYパラメータは容易に計算できる。ここで、例えばYaというアドミタンスを持つ回路とYbというアドミタンスを持つ回路が並列接続されれているとき、両者を接続した後の全体回路のアドミタンスY‘はY’=Ya+Ybと表現できるから、(数10)表すプリント基板の電気特性Yと、各コンデンサ用ポートに接続するコンデンサのアドミタンスの組み合わせを表現した行列Ycの2つのアドミタンス行列から、以下の通り簡単な行列の足し算でコンデンサ搭載後のアドミタンスY‘を計算することができる。
|[Y11]npxnp [Y12]npxnt | |[ 0 ]npxnp [ 0 ]npxnt |
[Y’]nxn= | | + | |
|[Y21]ntxnp [Y22]ntxnt |nxn |[ 0 ]ntxnp [ Yc]ntxnt |nxn
・・・(数11)
ここで、[0]は零行列、[Yc]はデカップリングコンデンサの体格行列を示す。
プログラムを開始し、工程400で半導体チップ設計情報・基板設計情報を入力する。ついで工程420で半導体チップの等価回路とプリント基板の等価回路を結合した給電系全体等価回路を作成する。工程120で基板上に部品を初期配置し、工程130で電磁界解析を実施する。工程140で基板設計のパラメータから直交表を作成し、工程150と工程160で半導体チップと基板を含む全体の給電系特性|Z11|を解析する。この解析は工程170でパラメータの数だけ繰り返して実施し、工程180で各パラメータについて電気特性評価指標を数式化する。得られた数式を用いて工程190でノイズ電圧を推定し、工程200でノイズ電圧が目標値を満足するか判定する。目標値を満たせばフローは終了だが、満たさない場合は工程210で部品を再配置してノイズ電圧の推定を繰り返す。但し、工程430において数式に入力するパラメータを制限しており、この制限下でノイズ電圧が目標値を満たさず収束しない場合、工程440で半導体チップの等価回路の容量成分を増大させて工程140以下のフローを繰り返す。こうして最終的に目標値を満たした時点で、必要最小限のコンデンサまたはオンチップ容量で動作するように給電系が最適化される。
工程400では半導体チップ・パッケージ・基板の設計情報の入力を行う。パッケージ・基板の情報は部品情報(t)として実施例1同様に入力する。半導体チップに関しては、サイズ情報やプロセス情報および目標値を入力する。
たとえばノイズ電圧の目標値がVtargetのように一定値の場合、目標とするインピーダンスプロファイルはZtargetのように周波数依存性を持たず、最適化するインピーダンスプロファイルを全帯域でZtarget以下にする必要がある。一方、ノイズ電圧が周波数特性をもつVtarget_newの場合、最適化するインピーダンスプロファイルもZtarget_newのように周波数依存性を持つため全帯域で低インピーダンスにする必要が無く、必要十分な給電系設計が可能となる。
工程400では半導体チップ・パッケージ・基板の設計情報の入力を行う。パッケージ・基板の情報は部品情報(t)として実施例1同様に入力し、半導体チップの設計情報はレイアウト入力GUI(図23)で入力する。図23では半導体チップのプロセス情報、ならびに電源パッド92VP〜99VP、グランドパッド92Gp〜99Gpの配置を入力し、続けて容量セル91のサイズ・配置を入力する。
抵抗素子について説明する。工程411にて半導体プロセスや消費電力で決まる給電系配線の配線幅や配線厚みから半導体チップ内給電系の単位長さ当りの抵抗値R0を算出する。工程412でこの単位長さ当り抵抗値と各電源端子・グランド端子間の距離Lnから端子間抵抗RV1〜10、RG1〜10を計算する。また、左右のチップ端のパッド列で給電系が分断される場合、RV7〜10、RG7〜10を高抵抗(例えば1MΩ以上)とすればよい。なお、チップ給電系内部を複数の格子に分割し、等価回路をメッシュ状に構築しても良い。
容量素子C1-1〜C8-1はコアセルの設計情報から決定する。工程413でプロセス情報・セル面積・層数等の設計情報からコアセルの容量が計算でき、初期値として各電源端子に等分に割り振られる。
開始から工程180までのフローは実施例4と同様である。
工程190で電気特性評価指標の式からインピーダンスを推定する。この式は直接インピーダンスを計算するため、給電系全体のインピーダンスは高速に計算できる。
53・・・プリント基板内のグランド層 54・・・プリント基板内の信号層
61・・・コンデンサ搭載可能エリア 71・・・マウスカーソル 80・・・PCの作業ウインドウ 81・・・プリント基板表示エリア 82・・・電源インピーダンス表示エリア 83・・・電源ノイズ表示エリア 90・・・チップ全体表示エリア 91・・・容量セルのシンボル 92V・・・半導体チップの電源パッド
92G・・・半導体チップのグランドパッド 92VP〜99VP・・・半導体チップの電源パッド 92GP〜99GP・・・半導体チップのグランドパッド
130−a・・・プリント基板51の等価回路 130−1・・・半導体素子の等価回路 130−2・・・実装パターンを含むコンデンサの等価回路
130−3・・・半導体素子からコンデンサまでの基板の電源―グランドの等価回路
131−1・・・電源端子1に対応する半導体素子の等価回路 131−2・・・電源端子1に接続するパッケージの電源―グランドの等価回路 131−3・・・電源端子1周辺のPCB基板の電源―グランドの等価回路 131−4・・・電源端子1周辺の実装パターンを含むコンデンサの等価回路 132−1・・・電源端子2に対応する半導体素子の等価回路 132−2・・・電源端子2に接続するパッケージの電源―グランドの等価回路 132−3・・・電源端子2周辺のPCB基板の電源―グランドの等価回路 132−4・・・電源端子2周辺の実装パターンを含むコンデンサの等価回路
138−1・・・電源端子8に対応する半導体素子の等価回路 138−2・・・電源端子8に接続するパッケージの電源―グランドの等価回路 138−3・・・電源端子8周辺のPCB基板の電源―グランドの等価回路 138−4・・・電源端子8周辺の実装パターンを含むコンデンサの等価回路 CS・・・半導体素子の等価回路で電流源回路部 CS1〜CS8・・・半導体素子の各電源端子から見た等価回路の電流源回路部
Claims (4)
- プリント基板上の半導体素子及びそれに接続するデカップリングコンデンサの配置を決
定するためのプリント基板の設計支援装置であって、
プリント基板の層構造情報と外形情報を入力するプリント基板情報入力手段と、
コンデンサ部品の個数を入力する部品情報入力手段と、
前記層構造情報、前記外形情報、半導体素子の情報を含む部品リスト、前記デカップリ
ングコンデンサの候補であるコンデンサ部品のタイプ毎の電気特性情報を含むデータベー
ス、コンデンサ部品個数、回線結線情報リスト及び配線デザインルールに基いて決定され
た前記プリント基板上における前記半導体素子と前記デカップリングコンデンサとの配置
情報を入力する部品配置入力手段と、
少なくとも前記層構造情報、前記外形情報を元に電磁界解析を行いインダクタンス網情
報(Lk)を得る電磁界計算手段と、
前記インダクタンス網情報(Lk)と前記配置情報とを用いて、半導体素子の配置位置
からデカップリングコンデンサの配置可能位置までのインダクタンスパラメータ(L)を
計算するインダクタンスパラメータ計算手段と、
前記インダクタンスパラメータ計算手段で計算されたインダクタンスパラメータ(L)
と前記デカップリングコンデンサのタイプ情報(t)および搭載個数情報(n)から直交
表(p)を作成するパラメータセット計算手段と、
前記インダクタンス網情報(Lk)と前記パラメータセット計算手段で作成された直交
表(p)のパラメータセットを用いて回路解析を行うことで電気特性指標を計算する評価
指標計算手段と、
前記電気特性指標を前記直交表(p)のパラメータ(L、t、n)の組合せで表す多項
式の評価式を計算する評価式計算手段と、
前記評価式を用いて、前記半導体素子とデカップリングコンデンサとの配置情報に対す
る電源ノイズ電圧を計算する電源ノイズ電圧推定手段と、
前記計算された電源ノイズ電圧と、予め定めた電源ノイズ電圧の目標値とを比較し、該
計算された電源ノイズ電圧が該目標値よりも大きい場合には、前記部品配置入力手段にお
いて再配置を行い配置情報を再作成し、該再作成した配置情報に対して、前記インダクタ
ンスパラメータ計算手段、前記パラメータセット計算手段、前記評価指標計算手段、前記
評価式計算手段及び前記電源ノイズ電圧推定手段による処理を行い、前記電源ノイズ電圧
推定手段により計算された電源ノイズ電圧が該電源ノイズ電圧の目標値より小さくなるま
で当該処理を繰り返す判定手段と、
を備えたことを特徴とするプリント基板の設計支援装置。 - 請求項1に記載のプリント基板の設計支援装置であって、
前記デカップリングコンデンサの部品特性情報データベースを有し、前記パラメータセ
ット計算手段は該部品特性情報データベースに登録されたデカップリングコンデンサの寄
生インダクタンスの最大値、最小値、平均値を該デカップリングコンデンサのパラメータ
(t)の範囲とする事で直交表(p)を計算することを特徴とするプリント基板の設計支
援装置。 - 請求項1に記載のプリント基板の設計支援装置であって、
前記プリント基板のデザインルールに関するデザインルールデータベース、部品の配置
に関する部品配置データベース、
前記デザインルールデータベースから前記デカップリングコンデンサの搭載可能エリア
を導出して前記半導体素子からの配置可能な最短配置座標を計算する座標計算手段、及び
該部品配置データベースから該半導体素子の電源ピン座標と計算された最短配置座標と該
基板インダクタンス行列とから前記半導体素子と前記デカップリングコンデンサ間の最小
基板インダクタンス(Lmin)を縮約計算する縮約計算手段とを更に有し、前記半導体
素子と前記デカップリングコンデンサ間の最大インダクタンス(Lmax)を前記最小イ
ンダクタンス(Lmin)のk倍とし、1<k<10の範囲とすることで直交表(p)を
計算することを特徴とするプリント基板の設計支援装置。 - 請求項1に記載のプリント基板の設計支援装置であって、
前記評価式計算手段は、前記パラメータセット毎の電源ノイズを指標とした電源ノイズ
評価式を計算し、前記電気特性評価手段は、前記デカップリングコンデンサの配置位置、
タイプ及び個数の少なくとも1つの変更を指定し、前記評価式計算手段で計算された電源
ノイズ評価式を用いて、変更によるデカップリングコンデンサの再配置に対応する電源ノ
イズを算出することを特徴とするプリント基板の設計支援装置。
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