JP2009223885A5

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Publication number: JP2009223885A5
Application number: JP2009037340A
Authority: JP
Filing date: 2009-02-20
Publication date: 2011-10-27
Anticipated expiration: 2029-02-20

Claims

プリント基板上の半導体素子及びそれに接続するデカップリングコンデンサの配置を決定するためのプリント基板の設計支援装置であって、
プリント基板の層構成情報と外形情報とが入力されたプリント基板情報入力手段と、
半導体素子の電源グランド情報、前記デカップリングコンデンサの候補であるコンデデンサ部品のタイプ毎の電気特性情報および個数を含む部品リストが入力された部品情報入力手段と、
前記層構造情報、前記外形情報、前記部品リスト、前記部品リスト、回線結線情報リスト及び配線デザインルールに基いて決定された前記プリント基板上における前記半導体素子と前記デカップリングコンデンサとの配置情報が入力された部品配置入力手段と、
前記層構造情報、前記外形情報及び前記配線ルールとを元に電磁界解析を行いインダクタンス網情報（Ｌｋ）を得る電磁界計算手段と、
前記インダクタンス網情報（Ｌｋ）と前記配置情報とを用いてインダクタンスパラメータ（Ｌ）を計算するインダクタンスパラメータ計算手段と、
前記インダクタンスパラメータ計算手段で計算されたインダクタンスパラメータ（Ｌ）と前記デカップリングコンデンサのタイプ情報（ｔ）および搭載個数情報（ｎ）から直交表（ｐ）を作成するパラメータセット計算手段と、
前記インダクタンス網情報（Ｌｋ）と前記パラメータセット計算手段で作成された直交表（ｐ）のパラメータセットを用いて回路解析を行うことで電気特性指標を計算する評価指標計算手段と、
前記電気特性指標を前記直交表（ｐ）のパラメータ（Ｌ、ｔ、ｎ）の組合せで表す多項式の評価式を計算する評価式計算手段と、
前記評価式を用いて、前記半導体素子とデカップリングコンデンサとの配置情報に対する電源ノイズ電圧を計算する電源ノイズ電圧推定手段と、
前記計算された電源ノイズ電圧と、予め定めた電源ノイズ電圧の目標値とを比較し、該計算された電源ノイズ電圧が該目標値よりも大きい場合には、前記部品配置入力手段において再配置を行い配置情報を再作成し、該再作成した配置情報に対して、前記電磁界計算手段、前記インダクタンスパラメータ計算手段、前記パラメータセット計算手段、前記評価指標計算手段、前記評価式計算手段及び前記電源ノイズ電圧推定手段による処理を行い、前記電源ノイズ電圧推定手段により計算された電源ノイズ電圧が該電源ノイズ電圧の目標値より小さくなるまで当該処理を繰り返す判定手段と、
を備えたことを特徴とするプリント基板の設計支援装置。
請求項１に記載のプリント基板の設計支援装置であって、
前記デカップリングコンデンサの部品特性情報データベースを有し、前記パラメータセット計算手段は該部品特性情報データベースに登録されたデカップリングコンデンサの寄生インダクタンスの最大値、最小値、平均値を該デカップリングコンデンサのパラメータ（ｔ）の範囲とする事で直交表（ｐ）を計算することを特徴とするプリント基板の設計支援装置。
請求項１に記載のプリント基板の設計支援装置であって、
前記プリント基板のデザインルールに関するデザインルールデータベース、部品の配置に関する部品配置データベース、
前記デザインルールデータベースから前記デカップリングコンデンサの搭載可能エリアを導出して前記半導体素子からの配置可能な最短配置座標を計算する座標計算手段、及び
該部品配置データベースから該半導体素子の電源ピン座標と計算された最短配置座標と該基板インダクタンス行列とから前記半導体素子と前記デカップリングコンデンサ間の最小基板インダクタンス（Ｌｍｉｎ）を縮約計算する縮約計算手段とを更に有し、前記半導体素子と前記デカップリングコンデンサ間の最大インダクタンス（Ｌｍａｘ）を前記最小インダクタンス（Ｌｍｉｎ）のｋ倍とし、１＜ｋ＜１０の範囲とすることで直交表（ｐ）を計算することを特徴とするプリント基板の設計支援装置。
請求項１に記載のプリント基板の設計支援装置であって、
前記評価式計算手段は、前記パラメータセット毎の電源ノイズを指標とした電源ノイズ評価式を計算し、前記電気特性評価手段は、前記デカップリングコンデンサの配置位置、タイプ及び個数の少なくとも1つの変更を指定し、前記評価式計算手段で計算された電源ノイズ評価式を用いて、変更によるデカップリングコンデンサの再配置に対応する電源ノイズを算出することを特徴とするプリント基板の設計支援装置。
ＣＡＤを用いてプリント基板に実装する半導体素子およびデカップリングコンデンサの配置を決定するための設計方法であって、
電磁界計算手段が、前記プリント基板の層構造情報、前記プリント基板の外形情報及び配線デザインルールを元に、前記プリント基板をメッシュ状に分割して電磁界解析により該プリント基板上の全メッシュ位置におけるインダクタンス行列（Ｌｋ）を計算し、
インダクタンス計算手段が、該インダクタンス行列（Ｌｋ）を用いて半導体素子の配置位置からデカップリングコンデンサの配置可能位置までのインダクタンス（Ｌ）を計算し、
パラメータセット計算手段が、前記インダクタンス（Ｌ）と、前記デカップリングコンデンサとして採用するコンデンサ部品のタイプ（ｔ）及び個数（ｎ）をパラメータにしたパラメータセットの直交表（ｐ）を作成し、
評価指標計算手段が、前記インダクタンス情報（Ｌｋ）と、前記直交表（ｐ）とを用いて回路解析を行って前記プリント基板の電気特性を計算し、
評価式計算手段が、該計算した電気特性を前記直交表（ｐ）のパラメータ（Ｌ、ｔ、ｎ）の組合せで表す多項式の評価式を計算し、
電源ノイズ電圧推定手段が、前記多項式の評価式を用いて、前記半導体の配置及び前記デカップリングコンデンサの配置可能位置にかかる電源ノイズ電圧を計算し、
判定手段が、前記電源ノイズ電圧が、目標値よりも小さいかどうか判定し、
前記電源ノイズ電圧が前記目標値よりも大きい場合には、前記半導体素子及び前記デカップリングコンデンサを再配置し、前記各手段の処理を、前記計算した電源ノイズ電圧が前記目標値よりも小さくなるまで繰り返し行うことを特徴とするプリント基板の設計方法。
請求項５に記載のプリント基板の設計方法であって、
前記評価式を計算するステップにおいて、前記パラメータセット毎の電源ノイズを指標とした電源ノイズ評価式を計算し、前記電気特性を評価するステップにおいて、前記デカップリングコンデンサの配置位置、タイプ及び個数の少なくとも1つの変更を指定し、前記計算された電源ノイズ評価式を用いて、変更によるデカップリングコンデンサの再配置に対応する電源ノイズを算出することを特徴とするプリント基板の設計方法。
請求項５に記載のプリント基板の設計方法であって、
前記直交表を作成するステップにおいて、前記デカップリングコンデンサの部品特性情報としてデカップリングコンデンサの寄生インダクタンスの最大値、最小値、平均値を該デカップリングコンデンサのパラメータ（ｔ）の範囲とする事で直交表（ｐ）を計算することを特徴とするプリント基板の設計方法。
請求項６に記載のプリント基板の設計方法であって、
前記算出した電源ノイズが目標値を下回った場合に、その電源ノイズを達成した部品再配置情報を元に電磁界解析と回路解析を行うことで前記電源ノイズの値を検証する工程を更に有することを特徴とするプリント基板の設計方法。
請求項６に記載のプリント基板の設計方法であって、
前記プリント基板の平面図、それに対応した前記半導体素子の配置位置、及び前記デカップリングコンデンサの配置可能領域を画面上に表示し、前記デカップリングコンデンサの配置位置の変更は該画面上でポインタを移動させる操作によって指定され、前記操作によって指定されたデカップリングコンデンサの再配置に対応する電源ノイズを算出結果を画面に表示することを特徴とするプリント基板の設計方法。
請求項６に記載のプリント基板の設計方法であって、
前記電磁界解析では複数の半導体素子搭載箇所と複数のデカップリングコンデンサ搭載箇所にそれぞれポートを立てて、前記インダクタンスに代えて前記プリント基板の部品未搭載のＹパラメータ行列を計算し、
前記直交表（ｐ）のパラメータセットを用いて複数の搭載条件に合わせたコンデンサ用Ｙパラメータ行列を搭載条件個数分定義し、
前記電磁界解析により得られた前記プリント配線基板の部品未搭載のＹパラメータ行列と、搭載条件個数分定義されたコンデンサ用Ｙパラメータ行列とを加算することで、各種コンデンサ搭載条件でのインピーダンス値を計算し、計算された多項式評価式を用いて、パラメータの未知の組合せであっても電気特性を評価することを特徴とするプリント基板の設計方法。