JP4612543B2 - プリント回路配線基板設計支援装置及びプリント回路基板設計方法並びにそのプログラム - Google Patents

プリント回路配線基板設計支援装置及びプリント回路基板設計方法並びにそのプログラム Download PDF

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Description

本発明は、プリント回路配線基板設計支援装置及びプリント回路基板設計方法並びにそのプログラムに係わり、特に不要電磁輻射やノイズによる回路誤動作を抑制するためのパスコンデンサの配置を最適化するための技術的な手法を改善したプリント回路配線基板設計支援装置及びプリント回路基板設計方法並びにそのプログラムに関する。
本発明に関する現時点での技術水準をより十分に説明する目的で、本願で引用され或いは特定される特許、特許出願、特許公報、科学論文等の全てを、ここに、参照することでそれらの全ての説明を組入れる。
プリント回路基板はＩＣやＬＳＩなどの電子部品とそれらの部品を接続する信号配線などから構成され、電子機器の心臓部としてほとんど全ての機器に搭載されている。多層プリント回路基板ではＩＣやＬＳＩが動作するために必要な直流電圧を供給する電源配線と回路の基準電位を提供するためのグランド配線で構成された電源供給系が含まれており、これらの電源供給系の高周波における電位変動はしばしば、ＩＣやＬＳＩの誤動作や高いレベルの不要電磁波放射を発生させる要因となっていた。
この電源供給系の電位変動を抑制するため、最も多く採用されている手法は基板の表面にキャパシタを実装し、その両端を電源、グランドに接続して電圧変動を吸収する方法である。
例えば、プリント回路基板の設計方法、プリント回路基板およびプリント回路基板を備える電子機器においては、図１Ａ及び図１Ｂに示すように絶縁基板８０を介して表面（図１Ａ）と裏面（図１Ｂ）に印刷回路パターンを形成した２層プリント配線基板８１上に電子回路素子を実装するために、表面にランドを配設し、電子回路素子の内側部位までのグランドパタン８４を配設し、基幹の基幹電源パタン８２を配設し、基幹電源パタンから分岐し、電子回路素子の内側部位まで延設し、スルーホール８５を介してランドの一部に分岐電源パターン８３を接続し、分岐電源パターン８３近傍に配設されるキャパシタとの間で形成されるインダクタンスよりも分岐電源パターンと基幹電源パターンとの間で形成されるインダクタンスが大きくなるようにインダクタンスパターンを形成された構造が採用されていた。この従来技術は、特開平９−５４７８８号公報、段落番号「００３２」乃至「００３４」及び図１に開示される。
また、電子回路部品の電源パターン接続構造においては、図２Ａ、図２Ｂ及び図２Ｃに示すように、プリント配線基板９１上に実装されたＬＳＩ９２の電源ピン９３、グランドピン９４両端子のそれぞれに接続されかつ電源層（電源プレーン）９５とグランド層（グランドプレーン）９６からの供給電流を流すための第１の電源パタン９７、９８と第１のグランドパタン９９、１００よりなる配線パターンと、二つの配線パターンに接続されかつＬＳＩ９２と同じプリント回路基板上またはその裏面上に実装されたキャパシタ１０１とを備えた電子回路部品の電源パターン接続構造において、電源層９５はキャパシタ１０１の一端との間に設けた第２の電源パタン９８とビアホール１０３で接続し、グランド層９６は、第１のグランドパタン９９、１００とビアホール１０４で接続した構造が採用されていた。この従来技術は、特開２０００−１５６５４８号公報、段落番号「０００５」及び図１に開示される。
さらに、現在、ほとんどのプリント回路基板はＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）システムを用いて設計されるが、このＣＡＤシステムを有効に利用し、プリント回路基板の設計段階においてキャパシタを自動的に配置するシステムも提案されている。
例えば、プリント基板配置処理装置においては、図３に示すように、入力部１１１、演算処理部１１２、データ記憶部１１３、配置処理部１１４を備え、入力部１１１を介してバイパスコンデンサ付加条件入力部１１５に入力されたキャパシタ付加条件に基づき、配置処理部１１４内の対象ＩＣ検索部１１６において、キャパシタを付加すべきＩＣを検索し、バイパスコンデンサ自動付加部１１７において、入力部１１１を介して入力されたキャパシタ付加条件に基づいて、対象ＩＣ検索部１１６にて検索されたＩＣに対してキャパシタの付加を人手によらずに、条件を入力するだけで自動的に行なう。この従来技術は、特開２０００−９９５６０号公報、段落番号「００１７」及び図１に開示される。
また、放射ノイズ防止プリント基板配置配線処理システムにおいては図４に示すように、入出力装置１２０、入力部１２１、演算処理部１２２、データ記憶部１２３、配置配線処理部１２４を備える。配置配線処理部１２４は、更に、電子部品の電源ピンを抽出する電子部品電源ピン抽出部１２５、電源ピンから電源のビアホールまでに配線パターンを抽出する配線パターン抽出部１２６、抽出された配線パターンの線長、線幅を検査する線長、線幅検査部１２７、キャパシタの追加が可能か検査するパスコン追加可能性検査部１２８、現状の配線経路でキャパシタが追加可能な場合キャパシタ追加可能とする配線経路があるか検査する配線経路変更可能検査部１２９と、配線経路を変更する配線経路変更実行部１３０、パスコン追加実行部１３１、配線経路を変更してもキャパシタが追加不可能な場合エラー表示するエラー表示部１３２を備える。この従来技術は、特開２０００−３５９７６号公報、段落番号「０００９」、「００１５」及び図１）に開示される。
しかしながら、高密度実装化の進展にともない、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）と呼ばれる高密度な配線を必要とするＬＳＩパッケージなどを用いる場合が増加しており、図１Ａ、図１Ｂ、図２Ａ、図２Ｂ及び図２Ｃに示すようなキャパシタの搭載構造を実現することが難しくなってきた。
また、キャパシタが自動的に付加される場合においても、キャパシタの搭載位置と不要電磁波放射の抑制や回路の誤動作防止との関係が明確にされていないため、その構造が最適であるか否かを判断することはできなかった。
本発明の目的は、従来の基板の設計手法、構造を維持しながら、不要電磁波放射や回路の誤動作を抑制するためのキャパシタの配置を自動的に検査し、基板レイアウトの最適化を図るためのプリント回路基板設計支援技術を提供することである。
即ち、本発明の目的は、従来の基板の設計手法、構造を維持しながら、不要電磁波放射や回路の誤動作を抑制するためのキャパシタの配置を自動的に検査し、基板レイアウトの最適化を図るためのプリント回路配線基板設計支援装置を提供することである。
更に、本発明の目的は、従来の基板の設計手法、構造を維持しながら、不要電磁波放射や回路の誤動作を抑制するためのキャパシタの配置を自動的に検査し、基板レイアウトの最適化を図るためのプリント回路基板設計方法を提供することである。
更に、本発明の目的は、従来の基板の設計手法、構造を維持しながら、不要電磁波放射や回路の誤動作を抑制するためのキャパシタの配置を自動的に検査し、基板レイアウトの最適化を図るためのプリント回路基板設計方法を実行するためのプログラムを提供することである。
本発明の主旨の第１の側面は、信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーン間の間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力部と、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出部と、前記電源プレーンおよび前記グランドプレーンを跨ぐように互いに異なるレベルで延在する配線を相互接続するビアホールを抽出するビアホール抽出部と、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出部と、前記ビアホールおよび前記キャパシタ間の距離を計測する計測部と、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記ビアホールおよび前記キャパシタ間の許容距離範囲の上限値と、前記計測部により計測された前記ビアホールおよび前記キャパシタ間の計測距離との比較を行う距離比較部と、前記計測距離が前記許容距離範囲の上限値よりも大きい場合には警告を発生する警告発生部とを含むプリント回路配線基板設計支援装置を提供する。
前記許容距離範囲の上限値はテーブルとして表示してもよいし、プレーン間隔ｔを用いて表示してもよい。
本発明の主旨の第２の側面は、信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーン間の間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力部と、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出部と、前記電源プレーンおよび前記グランドプレーンを跨ぐように互いに異なるレベルで延在する配線を相互接続するビアホールを抽出するビアホール抽出部と、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出部と、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記ビアホールおよび前記キャパシタ間の許容距離範囲の上限値を半径とし、前記ビアホールを中心とする円を作成する円作成部と、前記円内に前記キャパシタが存在するか否かを検査するキャパシタ検査部と、前記円内にキャパシタが存在しない場合には警告を発生する警告発生部とを含むプリント回路配線基板設計支援装置を提供する。
本発明の主旨の第３の側面は、信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーンの間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力部と、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出部と、前記電源プレーンおよび前記グランドプレーンを跨ぐように互いに異なるレベルで延在する配線を相互接続するビアホールを抽出するビアホール抽出部と、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出部と、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記ビアホールおよび前記キャパシタ間の許容距離範囲の上限値を半径とし、前記ビアホールを中心とする円を作成する円作成部と、前記円内の前記キャパシタの個数を数え、数えた個数と、該許容距離範囲の上限値に対応するキャパシタの所定の個数とを比較するキャパシタ個数検査部と、前記円内のキャパシタが前記所定の個数を満たさない場合には警告を発生する警告発生部とを含むプリント回路配線基板設計支援装置を提供する。
本発明の主旨の第４の側面は、信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーン間の間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力部と、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出部と、前記プリント回路基板に搭載する集積回路の電源ピンを抽出する電源ピン抽出部と、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出部と、前記電源ピンおよび前記キャパシタ間の距離を計測する計測部と、前記計測部により計測された前記電源ピンおよび前記キャパシタ間の計測距離と、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記電源ピンおよび前記キャパシタ間の許容距離範囲の上限値との比較を行う距離比較部と、前記計測距離が前記許容距離範囲の上限値よりも大きい場合には警告を発生する警告発生部とを含むプリント回路配線基板設計支援装置を提供する。
前記許容距離範囲の上限値はテーブルとして表示してもよいし、プレーン間隔ｔを用いて表示してもよい。
本発明の主旨の第５の側面は、信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーンの間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力部と、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出部と、前記プリント回路基板に搭載する集積回路の電源ピンを抽出する電源ピン抽出部と、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出部と、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記電源ピンおよび前記キャパシタ間の許容距離範囲の上限値を半径とし、前記電源ピンを中心とする円を作成する円作成部と、前記円内に前記キャパシタが存在するか否かを検査するキャパシタ検査部と、前記円内にキャパシタが存在しない場合には警告を発生する警告発生部とを含むプリント回路配線基板設計支援装置を提供する。
本発明の主旨の第６の側面は、信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーンの間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力部と、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出部と、前記プリント回路基板に搭載する集積回路の電源ピンを抽出する電源ピン抽出部と、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出部と、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記電源ピンおよび前記キャパシタ間の許容距離範囲の上限値を半径とし、前記電源ピンを中心とする円を作成する円作成部と、前記円内に存在する全てのキャパシタの容量値の合計が基準値を超えているか否かを検査するキャパシタ容量検査部と、前記容量値の合計が前記基準値を超えていない場合には警告を発生する警告発生部とを含むプリント回路配線基板設計支援装置を提供する。
本発明の主旨の第７の側面は、ＣＰＵの制御の下に動作する制御部と、キー入力部および表示部を備える入出力部と、データベースを格納する外部記憶装置とを有し、前記制御部は、レイアウトデータ入力部と、プレーン構造抽出部と、ビアホール抽出部と、キャパシタ抽出部と、距離計測部と、距離比較部と、データベースと、警告発生部とを有するプリント回路基板設計支援装置を用いるプリント回路配線基板設計方法において、前記レイアウトデータ入力部が信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーン間の間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力工程と、前記プレーン構造抽出部が、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出工程と、前記ビアホール抽出部が、前記電源プレーンおよび前記グランドプレーンを跨ぐように互いに異なるレベルで延在する配線を相互接続するビアホールを抽出するビアホール抽出工程と、前記キャパシタ抽出部が、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出工程と、前記距離計測部が、前記ビアホールおよび前記キャパシタ間の距離を計測する計測工程と、前記距離比較部は、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記ビアホールおよび前記キャパシタ間の許容距離範囲の上限値と、前記計測部により計測された前記ビアホールおよび前記キャパシタ間の計測距離との比較を行う距離比較工程と、前記警告発生部は、前記計測距離が前記許容距離範囲の上限値よりも大きい場合には警告を発生する警告発生工程とを含むプリント回路配線基板設計方法を提供する。
前記許容距離範囲の上限値をテーブルとして表示してもよいし、プレーン間隔ｔを用いて表示してもよい。
本発明の主旨の第８の側面は、ＣＰＵの制御の下に動作する制御部と、キー入力部および表示部を備える入出力部と、データベースを格納する外部記憶装置とを有し、前記制御部は、レイアウトデータ入力部と、プレーン構造抽出部と、ビアホール抽出部と、キャパシタ抽出部と、円作成部と、データベースと、キャパシタ検査部と、警告発生部とを有するプリント回路基板設計支援装置を用いるプリント回路配線基板設計方法において、前記レイアウトデータ入力部が信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーン間の間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力工程と、前記プレーン構造抽出部が、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出工程と、前記ビアホール抽出部が、前記電源プレーンおよび前記グランドプレーンを跨ぐように互いに異なるレベルで延在する配線を相互接続するビアホールを抽出するビアホール抽出工程と、前記キャパシタ抽出部が、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出工程と、前記円作成部は、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記ビアホールおよび前記キャパシタ間の許容距離範囲の上限値を半径とし、前記ビアホールを中心とする円を作成する円作成工程と、前記キャパシタ検査部は、前記円内に前記キャパシタが存在するか否かを検査するキャパシタ検査工程と、前記警告発生部は、前記円内にキャパシタが存在しない場合には警告を発生する警告発生工程とを含むプリント回路配線基板設計方法を提供する。
本発明の主旨の第９の側面は、ＣＰＵの制御の下に動作する制御部と、キー入力部および表示部を備える入出力部と、データベースを格納する外部記憶装置とを有し、前記制御部は、レイアウトデータ入力部と、プレーン構造抽出部と、ビアホール抽出部と、キャパシタ抽出部と、円作成部と、データベースと、キャパシタ個数検査部と、警告発生部とを有するプリント回路基板設計支援装置を用いるプリント回路配線基板設計方法において、前記レイアウトデータ入力部が、信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーンの間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力工程と、前記プレーン構造抽出部が、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出工程と、前記ビアホール抽出部が、前記電源プレーンおよび前記グランドプレーンを跨ぐように互いに異なるレベルで延在する配線を相互接続するビアホールを抽出するビアホール抽出工程と、前記キャパシタ抽出部が、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出工程と、前記円作成部は、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記ビアホールおよび前記キャパシタ間の許容距離範囲の上限値を半径とし、前記ビアホールを中心とする円を作成する円作成工程と、前記キャパシタ個数検査部は、前記円内の前記キャパシタの個数を数え、数えた個数と、該許容距離範囲の上限値に対応するキャパシタの所定の個数とを比較するキャパシタ個数検査工程と、前記警告発生部は、前記円内のキャパシタが前記所定の個数を満たさない場合には警告を発生する警告発生工程とを含むプリント回路配線基板設計方法を提供する。
本発明の主旨の第１０の側面は、ＣＰＵの制御の下に動作する制御部と、キー入力部および表示部を備える入出力部と、データベースを格納する外部記憶装置とを有し、前記制御部は、レイアウトデータ入力部と、プレーン構造抽出部と、電源ピン抽出部と、キャパシタ抽出部と、距離計測部と、データベースと、距離比較部と、警告発生部とを有するプリント回路基板設計支援装置を用いるプリント回路配線基板設計方法において、前記レイアウトデータ入力部が、信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーン間の間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力工程と、前記プレーン構造抽出部は、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出工程と、前記電源ピン抽出部は、前記プリント回路基板に搭載する集積回路の電源ピンを抽出する電源ピン抽出工程と、前記キャパシタ抽出部は、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出工程と、前記距離計測部は、前記電源ピンおよび前記キャパシタ間の距離を計測する計測工程と、前記距離比較部は、前記計測部により計測された前記電源ピンおよび前記キャパシタ間の計測距離と、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記電源ピンおよび前記キャパシタ間の許容距離範囲の上限値との比較を行う距離比較工程と、前記警告発生部は、前記計測距離が前記許容距離範囲の上限値よりも大きい場合には警告を発生する警告発生工程とを含むプリント回路配線基板設計方法を提供する。
前記許容距離範囲の上限値をテーブルとして表示してもよいし、プレーン間隔ｔを用いて表示してもよい。
本発明の主旨の第１１の側面は、ＣＰＵの制御の下に動作する制御部と、キー入力部および表示部を備える入出力部と、データベースを格納する外部記憶装置とを有し、前記制御部は、レイアウトデータ入力部と、プレーン構造抽出部と、電源ピン抽出部と、キャパシタ抽出部と、円作成部と、データベースと、キャパシタ検査部と、警告発生部とを有するプリント回路基板設計支援装置を用いるプリント回路配線基板設計方法において、前記レイアウトデータ入力部が、信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーンの間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力工程と、前記プレーン構造抽出部は、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出工程と、前記電源ピン抽出部は、前記プリント回路基板に搭載する集積回路の電源ピンを抽出する電源ピン抽出工程と、前記キャパシタ抽出部は、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出工程と、前記円作成部は、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記電源ピンおよび前記キャパシタ間の許容距離範囲の上限値を半径とし、前記電源ピンを中心とする円を作成する円作成工程と、前記キャパシタ検査部は、前記円内に前記キャパシタが存在するか否かを検査するキャパシタ検査工程と、前記警告発生部は、前記円内にキャパシタが存在しない場合には警告を発生する警告発生工程とを含むプリント回路配線基板設計方法を提供する。
本発明の主旨の第１２の側面は、ＣＰＵの制御の下に動作する制御部と、キー入力部および表示部を備える入出力部と、データベースを格納する外部記憶装置とを有し、前記制御部は、レイアウトデータ入力部と、プレーン構造抽出部と、電源ピン抽出部と、キャパシタ抽出部と、円作成部と、データベースと、キャパシタ容量検査部と、警告発生部とを有するプリント回路基板設計支援装置を用いるプリント回路配線基板設計方法において、前記レイアウトデータ入力部が、信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーンの間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力工程と、前記プレーン構造抽出部は、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出工程と、前記電源ピン抽出部は、前記プリント回路基板に搭載する集積回路の電源ピンを抽出する電源ピン抽出工程と、前記キャパシタ抽出部は、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出工程と、前記円作成部は、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記電源ピンおよび前記キャパシタ間の許容距離範囲の上限値を半径とし、前記電源ピンを中心とする円を作成する円作成工程と、キャパシタ容量検査部は、前記円内に存在する全てのキャパシタの容量値の合計が基準値を超えているか否かを検査するキャパシタ容量検査工程と、前記警告発生部は、前記容量値の合計が前記基準値を超えていない場合には警告を発生する警告発生工程とを含むプリント回路配線基板設計方法を提供する。
本発明の主旨の第１３の側面は、ＣＰＵの制御の下に動作する制御部と、キー入力部および表示部を備える入出力部と、データベースを格納する外部記憶装置とを有し、前記制御部は、レイアウトデータ入力部と、プレーン構造抽出部と、ビアホール抽出部と、キャパシタ抽出部と、距離計測部と、距離比較部と、データベースと、警告発生部とを有するプリント回路基板設計支援装置を実行させるプログラムにおいて、前記レイアウトデータ入力部が、信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーン間の間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力工程と、前記プレーン構造抽出部は、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出工程と、前記ビアホール抽出部が、前記電源プレーンおよび前記グランドプレーンを跨ぐように互いに異なるレベルで延在する配線を相互接続するビアホールを抽出するビアホール抽出工程と、前記キャパシタ抽出部が、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出工程と、前記距離計測部は、前記ビアホールおよび前記キャパシタ間の距離を計測する計測工程と、前記距離比較部は、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記ビアホールおよび前記キャパシタ間の許容距離範囲の上限値と、前記計測部により計測された前記ビアホールおよび前記キャパシタ間の計測距離との比較を行う距離比較工程と、前記警告発生部は、前記計測距離が前記許容距離範囲の上限値よりも大きい場合には警告を発生する警告発生工程とを実行させるためのプリント回路配線基板設計プログラムを提供する。
前記許容距離範囲の上限値をテーブルとして表示してもよいし、プレーン間隔ｔを用いて表示してもよい。
本発明の主旨の第１４の側面は、ＣＰＵの制御の下に動作する制御部と、キー入力部および表示部を備える入出力部と、データベースを格納する外部記憶装置とを有し、前記制御部は、レイアウトデータ入力部と、プレーン構造抽出部と、ビアホール抽出部と、キャパシタ抽出部と、データベースと、円作成部と、キャパシタ検査部と、警告発生部とを有するプリント回路基板設計支援装置を実行させるプログラムにおいて、前記レイアウトデータ入力部が、信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーン間の間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力工程と、前記プレーン構造抽出部は、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出工程と、前記ビアホール抽出部が、前記電源プレーンおよび前記グランドプレーンを跨ぐように互いに異なるレベルで延在する配線を相互接続するビアホールを抽出するビアホール抽出工程と、前記キャパシタ抽出部が、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出工程と、前記円成型部が、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記ビアホールおよび前記キャパシタ間の許容距離範囲の上限値を半径とし、前記ビアホールを中心とする円を作成する円作成工程と、前記キャパシタ検査部が、前記円内に前記キャパシタが存在するか否かを検査するキャパシタ検査工程と、前記警告発生部と、前記円内にキャパシタが存在しない場合には警告を発生する警告発生工程とを実行させるためのプリント回路配線基板設計プログラムを提供する。
本発明の主旨の第１５の側面は、ＣＰＵの制御の下に動作する制御部と、キー入力部および表示部を備える入出力部と、データベースを格納する外部記憶装置とを有し、前記制御部は、レイアウトデータ入力部と、プレーン構造抽出部と、ビアホール抽出部と、キャパシタ抽出部と、データベースと、円作成部と、キャパシタ個数検査部と、警告発生部とを有するプリント回路基板設計支援装置を実行させるプログラムにおいて、前記レイアウトデータ入力部が、信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーンの間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力工程と、前記プレーン構造抽出部は、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出工程と、前記ビアホール抽出部が、前記電源プレーンおよび前記グランドプレーンを跨ぐように互いに異なるレベルで延在する配線を相互接続するビアホールを抽出するビアホール抽出工程と、前記キャパシタ抽出部が、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出工程と、前記円成型部が、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記ビアホールおよび前記キャパシタ間の許容距離範囲の上限値を半径とし、前記ビアホールを中心とする円を作成する円作成工程と、前記キャパシタ個数検査部が、前記円内の前記キャパシタの個数を数え、数えた個数と、該許容距離範囲の上限値に対応するキャパシタの所定の個数とを比較するキャパシタ個数検査工程と、前記警告発生部が、前記円内のキャパシタが前記所定の個数を満たさない場合には警告を発生する警告発生工程とを実行させるためのプリント回路配線基板設計プログラムを提供する。
本発明の主旨の第１６の側面は、ＣＰＵの制御の下に動作する制御部と、キー入力部および表示部を備える入出力部と、データベースを格納する外部記憶装置とを有し、前記制御部は、レイアウトデータ入力部と、プレーン構造抽出部と、電源ピン抽出部と、キャパシタ抽出部と、計測部と、距離比較部と、データベースと、警告発生部とを有するプリント回路基板設計支援装置を実行させるプログラムにおいて、前記レイアウトデータ入力部が、信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーン間の間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力工程と、前記プレーン構造抽出部は、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出工程と、前記電源ピン抽出部は、前記プリント回路基板に搭載する集積回路の電源ピンを抽出する電源ピン抽出工程と、前記キャパシタ抽出部が、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出工程と、前記計測部は、前記電源ピンおよび前記キャパシタ間の距離を計測する計測工程と、前記距離比較部は、前記計測部により計測された前記電源ピンおよび前記キャパシタ間の計測距離と、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記電源ピンおよび前記キャパシタ間の許容距離範囲の上限値との比較を行う距離比較工程と、前記警告発生部は、前記計測距離が前記許容距離範囲の上限値よりも大きい場合には警告を発生する警告発生工程とを実行させるためのプリント回路配線基板設計プログラムを提供する。
前記許容距離範囲の上限値をテーブルとして表示してもよいし、プレーン間隔ｔを用いて表示してもよい。
本発明の主旨の第１７の側面は、ＣＰＵの制御の下に動作する制御部と、キー入力部および表示部を備える入出力部と、データベースを格納する外部記憶装置とを有し、前記制御部は、レイアウトデータ入力部と、プレーン構造抽出部と、電源ピン抽出部と、キャパシタ抽出部と、データベースと、円作成部と、キャパシタ検査部と、警告発生部とを有するプリント回路基板設計支援装置を実行させるプログラムにおいて、前記レイアウトデータ入力部が、信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーンの間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力工程と、前記プレーン構造抽出部が、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出工程と、前記電源ピン抽出部が、前記プリント回路基板に搭載する集積回路の電源ピンを抽出する電源ピン抽出工程と、前記キャパシタ抽出部が、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出工程と、前記円作成部が、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記電源ピンおよび前記キャパシタ間の許容距離範囲の上限値を半径とし、前記電源ピンを中心とする円を作成する円作成工程と、前記キャパシタ検査部が、前記円内に前記キャパシタが存在するか否かを検査するキャパシタ検査工程と、前記警告発生部が、前記円内にキャパシタが存在しない場合には警告を発生する警告発生工程を実行させるプリント回路配線基板設計プログラムを提供する。
本発明の主旨の第１８の側面は、ＣＰＵの制御の下に動作する制御部と、キー入力部および表示部を備える入出力部と、データベースを格納する外部記憶装置とを有し、前記制御部は、レイアウトデータ入力部と、プレーン構造抽出部と、電源ピン抽出部と、キャパシタ抽出部と、データベースと、円作成部と、キャパシタ容量検査部と、警告発生部とを有するプリント回路基板設計支援装置を実行させるプログラムにおいて、前記レイアウトデータ入力部が、信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーンの間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力工程と、前記プレーン構造抽出部が、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出工程と、前記電源ピン抽出部が、前記プリント回路基板に搭載する集積回路の電源ピンを抽出する電源ピン抽出工程と、前記キャパシタ抽出部が、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出工程と、前記円作成部は、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記電源ピンおよび前記キャパシタ間の許容距離範囲の上限値を半径とし、前記電源ピンを中心とする円を作成する円作成工程と、前記キャパシタ容量検査部が、前記円内に存在する全てのキャパシタの容量値の合計が基準値を超えているか否かを検査するキャパシタ容量検査工程と、前記警告発生部が、前記容量値の合計が前記基準値を超えていない場合には警告を発生する警告発生工程を実行させるプリント回路配線基板設計プログラムを提供する。
従来の技術により設計されたプリント回路基板の表面側を示す平面図である。 従来の技術により設計されたプリント回路基板の裏面側を示す平面図である。 従来の技術により設計されたプリント回路基板の電子回路部品の電源パターン接続構造を示す平面図である。 図２ＡのＡ−Ａ線に沿った部分縦断面図である。 図２ＡのＢ−Ｂ線に沿った部分縦断面図である。 従来のプリント基板配置処理装置の構成を示すブロック図である。 放射ノイズ防止プリント基板配置配線処理システムの構成を示すブロック図である。 本発明の第１の実施の形態によるプリント回路配線基板設計支援装置の構成を示すブロック図である。 本発明の第１の実施の形態によるプリント回路配線基板設計方法を示すフローチャートである。 本発明の第１の実施の形態による実装された多層プリント回路基板の斜視図である。 本発明の第１の実施の形態による異なるレベルの配線間を接続するビアホールとキャパシタとを有する４層プリント回路基板の部分縦断面図である。 図８Ａの配線の影響を説明するための等価回路図である。 異なるレベルの配線間を接続するビアホールを有する多層プリント回路基板の断面構造を示す模式図である。 異なるレベルの配線間を接続するビアホールとキャパシタとを有する多層プリント回路基板の断面構造を示す模式図である。 図９Ａの構造における不要電磁波放射レベルを示す図である。 図９Ｂの構造における不要電磁波放射レベルを示す図である。 ビアホールおよびキャパシタ間の距離と電源、グランド両プレーン間に発生する電圧の関係をプレーン間隔をパラメータとして示した図である。 各許容電圧上昇値に対する電源、グランドプレーン間隔とビアホールおよびキャパシタ間距離との関係を示した図である。 本発明の第１の実施の形態の第１の変更例によるプリント回路配線基板設計支援装置の構成を示すブロック図である。 図１１の構成を有するプリント回路配線基板設計支援装置によるプリント回路配線基板設計方法を示すフローチャートである。 本発明におけるプリント回路基板上の信号配線とビアホール、およびキャパシタの配置を示した模式図である。 図１３Ａにおいて、搭載するキャパシタの数を変えたときのビアホールおよびキャパシタ間の距離と電源、グランド両プレーン間に発生する電圧の関係を示した図である。 本発明の第１の実施の形態の第２の変更例によるプリント回路配線基板設計支援装置の構成を示すブロック図である。 図１４の構成を有するプリント回路配線基板設計支援装置によるプリント回路配線基板設計方法を示すフローチャートである。 本発明の第２の実施の形態によるプリント回路配線基板設計支援装置の構成を示すブロック図である。 図１６の構成を有するプリント回路配線基板設計支援装置によるプリント回路配線基板設計方法を示すフローチャートである。 本発明の第２の実施の形態による異なるレベルの配線間を接続するビアホールとキャパシタとを有する４層プリント回路基板の部分縦断面図である。 図１８Ａにおいて、ＬＳＩと電源ピン、キャパシタの関係を示した図である。 図１８Ａのプリント回路基板の電源、グランドプレーン、ＬＳＩ、キャパシタの等価回路図である。 ビアホールおよびキャパシタ間の距離とインダクタンスの関係をプレーン間隔をパラメータとして示した図である。 ＬＳＩがスイッチングする際に電源側に流れる電流の波形を示した図である。 インダクタンスの両端に発生する電圧の波形を示した図である。 各インダクタンス値を得るための電源、グランドプレーン間隔と電源ピン−キャパシタ間距離の関係を示した図である。 本発明の第２の実施の形態の第１の変形例におけるプリント回路配線基板設計支援装置の構成を示すブロック図である。 図２１の構成を有するプリント回路配線基板設計支援装置によるプリント回路配線基板設計方法を示すフローチャートである。 プリント回路基板上に搭載されたＬＳＩとその電源ピンおよびキャパシタの配置を示した図である。 本発明の第２の実施の形態の第２の変形例におけるプリント回路配線基板設計支援装置の構成を示すブロック図である。 図２４の構成を有するプリント回路配線基板設計支援装置によるプリント回路配線基板設計方法を示すフローチャートである。
以下に本発明の実施の形態を図を用いて説明する。
（第１の実施の形態）
本発明の第１の実施の形態につき以下説明する。図５は、本発明の第１の実施の形態によるプリント回路配線基板設計支援装置の構成を示すブロック図である。
図５を参照すると、このプリント回路基板設計支援装置は、ＣＰＵ（不図示）の制御の下に動作する制御部１と、キー入力部および表示部を備える入出力部２と、後述するデータベースを格納する外部記憶装置３とを有する。
制御部１は、レイアウトデータ入力部１１、プレーン構造抽出部１２と、ビアホール抽出部１３と、キャパシタ抽出部１４と、距離計測部１５と、データベース３と、距離比較部１６と、警告発生部１７とを有する。
レイアウトデータ入力部１１は、信号配線、電源プレーン、グランドプレーンを有するプリント回路基板に、信号配線、電源プレーンおよびグランドプレーンの構造、両プレーン間の間隔、ＬＳＩ、ＩＣなどの能動デバイスやデカップリングキャパシタなどの受動素子を搭載する場合の、それぞれの配置位置を示したプリント回路基板のレイアウトデータを入出力部２を介して入力する。
プレーン構造抽出部１２は、電源プレーンの構造及びグランドプレーンの構造を抽出する。
ビアホール抽出部１３は、電源プレーンとグランドプレーンとを跨ぐように互いに異なるレベルで延在する配線間を接続するビアホールを抽出するものであり、プリント基板を貫通する導体の層間貫通構造を有するビアホールを抽出する。
キャパシタ抽出部１４は、電源プレーンおよびグランドプレーン間に接続されたキャパシタを抽出する。
距離計測部１５は、ビアホールおよびキャパシタ間の距離を計測する。
データベース３は、ビアホールおよびキャパシタ間の許容距離値を記録したものである。
距離比較部１６は、ビアホールおよびキャパシタ間の距離とデータベース３に記録された許容距離値との比較を行う。
警告発生部１７は、ビアホールおよびキャパシタ間の距離が許容距離値よりも長い場合には警告を発生する。
図６は、本発明の第１の実施の形態によるプリント回路配線基板設計方法を示すフローチャートである。図７は、本発明の第１の実施の形態による実装された多層プリント回路基板の斜視図である。図８Ａは、本発明の第１の実施の形態による異なるレベルの配線間を接続するビアホールとキャパシタとを有する４層プリント回路基板の部分縦断面図である。図８Ｂは、図８Ａの配線の影響を説明するための等価回路図である。
図５及び図６において、プリント回路基板１８のレイアウトデータ入力部１１では、電源プレーン１９、グランドプレーン２０の構造、信号配線２４、電源、グランド両プレーンを跨いで接続されたビアホール２５、電源、グランド両プレーンに接続され、ビアホールに近接して配置されたキャパシタ２６、ドライバＩＣ２７、レシーバＩＣ２８などの能動デバイスに関する位置情報および各層間の間隔の情報が自動、もしくは手動により入力される（処理Ｓ１１）。
電源プレーンおよびグランドプレーンのプレーン構造抽出部１２においては、電源プレーン１９、グランドプレーン２０間の距離ｔや配置に関する情報を抽出する（処理Ｓ１２）。
電源プレーン１９およびグランドプレーン２０を跨いで延在するレベルの異なる配線間を接続する層間配線接続用のビアホール抽出部１３においては、ドライバＩＣ２７とレシーバＩＣ２８間を接続する信号配線を抽出する。抽出したこの配線が異なる層に渡ってレイアウトされている場合には、これらの層を貫通して接続するために、導体であるビアホールを設ける必要があり、その配設位置に関する情報を抽出する（処理Ｓ１３）。
電源プレーンおよびグランドプレーン間を接続するためのキャパシタ抽出部１４では、電源プレーン１９とグランドプレーン２０間をキャパシタ搭載用パッド２７とキャパシタ接続ビアホール２９を介して接続するキャパシタの搭載位置に関する情報を抽出する（処理Ｓ１４）。
キャパシタ２６およびビアホール２５間の距離を測る距離計測部１５においては、キャパシタ抽出部１４で抽出されたキャパシタとのうちビアホール２５に最も近い距離にあるキャパシタ２６とビアホール２５との間の距離ｄｃを自動的に計測する（処理Ｓ１５）。
許容可能なビアホールおよびキャパシタ間の距離としての許容距離値を記録したデータベース３は、電源プレーン１９およびグランドプレーン２０の両プレーンの間隔ｔに対して、不要電磁波放射抑制効果の観点から許容可能であるビアホール２５およびキャパシタ２６間の距離の最大値である許容距離値ｄｐを記録したテーブルである。
ビアホール２５およびキャパシタ２６間の距離ｄｃと許容距離値ｄｐは、距離比較部１６において比較され（処理Ｓ１６，処理Ｓ１７）、ｄｃ＞ｄｐの場合、警告発生部１７において警告および警告の発生した理由を表示する（処理Ｓ１８）。
次に本発明によるプリント回路配線基板設計支援装置を用いてプリント回路基板を設計することにより、不要電磁波放射が抑制される原理を説明する。
電源プレーン１９およびグランドプレーン２０の両プレーンを跨ぐように互いに異なるレベルで延在する信号配線２４を接続するビアホール２５は、図８Ｂに示すように高周波電流源３０として作用し、両プレーン間に高周波電圧Ｖを発生させることが知られている。このことは、例えば２０００年電子情報通信学会総合大会Ｂ−４−６５、「多層プリント回路基板の層間配線と電源供給系の結合モデル」に開示される。
この高周波電圧Ｖは、電源プレーン１９およびグランドプレーン２０の両プレーン内を伝搬し、プレーン端部に到達して不要電磁波放射を発生させる要因となる。
図９Ａは、異なるレベルの配線間を接続するビアホールを有する多層プリント回路基板の断面構造を示す模式図である。図９Ｂは、異なるレベルの配線間を接続するビアホールとキャパシタとを有する多層プリント回路基板の断面構造を示す模式図である。図９Ｃは、図９Ａの構造における不要電磁波放射レベルを示す図である。図９Ｄは、図９Ｂの構造における不要電磁波放射レベルを示す図である。
この放射は当該ビアホールの近傍に電源プレーン１９およびグランドプレーン２０の両プレーン間に接続するキャパシタ２６を配置して、両プレーン間のインピーダンスを下げることにより低減できる。
このように、このキャパシタ２６は、電源プレーン１９およびグランドプレーン２０の両プレーンを跨ぐように互いに異なるレベルで延在する配線間を接続するビアホール２５に近接して配置する必要がある。
ところが、実際にキャパシタ２６を搭載しようとすると、プリント回路基板の構造や部品実装上の制約により、キャパシタ２６をビアホール２５の直近におくことができず、キャパシタ２６はビアホール２５から離れた位置に搭載されることが多い。
しかし、ビアホールおよびキャパシタ間の距離が離れすぎると放射抑制効果は低下するので、プリント基板の設計においては、ビアホールおよびキャパシタ間の距離ｄｃの設定が重要な要素である。
図１０Ａは、ビアホールおよびキャパシタ間の距離と電源、グランド両プレーン間に発生する電圧の関係をプレーン間隔をパラメータとして示した図である。図１０Ｂは、各許容電圧上昇値に対する電源、グランドプレーン間隔とビアホールおよびキャパシタ間距離との関係を示した図である。
図１０Ａ及び図１０Ｂから、放射抑制効果がビアホールおよびキャパシタ間の距離ｄｃに依存することがわかる。
すなわち、電源プレーンおよびグランドプレーンの両プレーンの構造を２次元の等価回路モデル、ビアホールの影響を高周波電流源として、容量が０．０１μＦキャパシタを搭載位置を変えながら、特定の周波数における電源プレーンおよびグランドプレーンの端部における電圧を計算した。
横軸はビアホールおよびキャパシタ間の距離ｄｃ、縦軸はプレーン端における電源プレーンおよびグランドプレーンの両プレーン間の電圧をｄｃ＝０における電圧値で規格化した値であり、電源プレーンおよびグランドプレーンの両プレーン間隔ｔをパラメータとしている。
電源プレーンおよびグランドプレーンから放射される電磁波の強度はプレーン端部における電圧値に比例する。このことは、例えば、電子情報通信学会、信学技報ＥＭＣＪ−２００１−１６「Ｌ処理ＳＩ電源端子電流モデルのＥＭＩシミュレーションへの適用」２００１年７月に開示される。
一般にビアホール２５とキャパシタ２６間の距離ｄｃが大きくなるにしたがい、プレーン電圧Ｖは高くなるが、この傾向はプレーン間隔が大きくなるほど顕著である。
例えば、電圧が３ｄＢ上昇する（ΔＶ＝３ｄＢ）距離ｄｃを見ると、プレーン間隔ｔ＝１ｍｍの場合にはｄｃ＝８ｍｍであるのに対し、ｔ＝０．４ｍｍの場合にはｄｃ＝３０ｍｍとなる。
すなわち、プレーン間隔が小さいほど、ビアホールおよびキャパシタ間の距離ｄｃを長くとることができる。このプレーン間隔ｔ、ビアホールおよびキャパシタ間の間隔ｄｃ、放射増加量ΔＶをデータベースとして有することにより、プリント回路基板設計の段階において、許容可能な放射増加量とビアホールおよびキャパシタ間の許容距離ｄｐの関係を示すことができる。前記のデータベースは次に示すテーブル１に示すようなテーブルとして持つことができる。
また、プレーン間隔ｔとビアホールおよびキャパシタ間の距離ｄｃは、両軸を対数で表示した場合、ほぼ直線で表すことができるので、ｄｃ＝Ａ×ｔ−Ｂ（ただし、Ａ、Ｂは定数）で示すような簡単な式で定量化することも可能である。
テーブル１
許容電圧上昇値を得るためのビアホールおよびキャパシタ間距離ｄｐ［ｍｍ］）
許容電圧上昇範囲
プレーン間隔ｔ ２ｄＢ ３ｄＢ ・・・
ｔ１ ５ ８ ・
ｔ２ ７ １２ ・
ｔ３ ９ １７ ・
・ ・ ・ ・
・ ・ ・ ・
・ ・ ・ ・
上述した原理に基づけば、本発明の実施の形態は図１１に示すような構成でも実現できる。
図１１は、本発明の第１の実施の形態の第１の変更例によるプリント回路配線基板設計支援装置の構成を示すブロック図である。図１２は、図１１の構成を有するプリント回路配線基板設計支援装置によるプリント回路配線基板設計方法を示すフローチャートである。
このプリント回路基板設計支援装置およびプリント回路基板設計方法は、ＣＰＵ（不図示）の制御の下に動作する制御部２１と、キー入力部および表示部を備える入出力部２２と、後述するデータベースを格納する外部記憶装置２３とを有する。
制御部２１は、レイアウトデータ入力部２１１、プレーン構造抽出部２１２と、ビアホール抽出部２１３と、キャパシタ抽出部２１４と、円作成部２１５と、キャパシタ検査部２１６と、警告発生部２１７とを有する。
レイアウトデータ入力部２１１は、信号配線、電源プレーン、グランドプレーンを有するプリント回路基板に、信号配線、電源プレーンおよびグランドプレーンの構造、両プレン間の間隔、ＬＳＩ、ＩＣなどの能動デバイスやデカップリングキャパシタなどの受動素子を搭載する場合の、それぞれの配置位置を示したプリント回路基板のレイアウトデータを入出力部２２を介して入力する。
プレーン構造抽出部２１２は、電源プレーン、グランドプレーンの構造を抽出する。
ビアホール抽出部２１３は、電源プレーンとグランドプレーンとを跨ぐように互いに異なるレベルで延在する配線間を接続するビアホールを抽出するものであり、プリント基板を貫通する導体の層間貫通構造を有するビアホールを抽出する。
キャパシタ抽出部２１４は、電源プレーンおよびグランドプレーン間に接続されたキャパシタ２６を抽出する。
円作成部２１５は、ビアホールを中心としてデータベース２３から出力される距離ｄｐを半径とする円を作成する機能を有する。
データベース２３は、電源プレーンおよびグランドプレーン間の距離に対してビアホール２５およびキャパシタ２６間の許容距離値を記録したものである。
キャパシタ検査部２１６は、作成された円内にキャパシタ２６が存在するか否かを検査する。
警告発生部２１７は、円内にキャパシタ２６が存在しない場合には警告を発生する機能を有する。
次に、プリント回路配線基板設計支援装置の各構成要素とその動作の詳細を説明する。プリント回路基板のレイアウトデータ入力部２１１では、電源プレーンおよびグランドプレーンの構造、信号配線構造、電源プレーンおよびグランドプレーンの両プレーンを跨いで接続されるビアホール、電源プレーンおよびグランドプレーンの両プレーンに接続され、ビアホールに近接して配置されたキャパシタ、ドライバＩＣ、レシーバＩＣなどの能動デバイスに関する位置情報、および各層間間隔の情報が、自動または手動により入力される（処理Ｓ２１）。
電源プレーン、グランドプレーンのプレーン構造抽出部２１２においては、電源プレーン２２およびグランドプレーン２０間の間隔ｔや配置に関する情報を抽出する（処理Ｓ２２）。
電源プレーン２２およびグランドプレーン２０を跨いで延在するレベルの異なる配線間を接続する層間配線接続用のビアホール抽出部２１３においては、ドライバＩＣ２７とレシーバＩＣ２８間を接続する信号配線２４を抽出する。抽出したこの配線２４が異なる層に渡ってレイアウトされている場合には、これらの層を貫通して接続するために、導体であるビアホールを設ける必要があり、その配設位置に関する情報を抽出する（処理Ｓ２３）。
電源プレーン２２およびグランドプレーン２０間を接続するためのキャパシタ抽出部２１４では、電源プレーン２２とグランドプレーン２０間をキャパシタ搭載用パッド２７とキャパシタ接続ビアホール２９を介して接続するキャパシタ２６の搭載位置に関する情報を抽出する（処理Ｓ２４）。
許容可能なビアホール２５およびキャパシタ２６間の距離を記録したデータベース２３は、電源プレーン２２およびグランドプレーン２０の両プレーン間の間隔ｔに対して、不要電磁波放射抑制効果の観点から許容可能であるビアホール２５およびキャパシタ２６間の距離の最大値である許容距離値ｄｐを記録したテーブルである。
図１３Ａは、本発明におけるプリント回路基板上の信号配線とビアホール、およびキャパシタの配置を示した模式図である。図１３Ｂは、図１３Ａにおいて、搭載するキャパシタの数を変えたときのビアホールおよびキャパシタ間の距離と電源、グランド両プレーン間に発生する電圧の関係を示した図である。
円作成機能２１５では、レイアウトデータ入力部２１１おいて得られたレイアウトデータを用いて基板レイアウト図面を作成する。
作成したこの図面上に、図１３Ａに示すようにビアホール２５を中心としてデータベース２３から出力された許容距離値ｄｐを半径とする円を描く（処理Ｓ２５）。
さらに、キャパシタ検査部２１６において描かれた円内にキャパシタ２６の有無を検査し（処理Ｓ２６）、前記円内にキャパシタが存在しない場合には、警告および、警告の発生した理由を表示する（処理Ｓ２７）。
このプリント回路基板設計支援装置およびプリント回路基板設計方法によれば、ビアホール２５を中心とした半径ｄｐの円内にキャパシタ２６が存在しない場合には不要電磁波放射レベルが高くなるため、警告が表示される。
しかしながら、半径ｄｐの円内にキャパシタが存在しなくてもさらに大きい半径を設定し、その中に複数のキャパシタを搭載することにより、放射レベルを抑制することができる。
図１３Ｂを参照すると、横軸にビアホールからの距離ｄ離れた位置においてキャパシタが１個、２個、および３個搭載されたときの電源プレーンおよびグランドプレーンの両プレーン端部における電圧を示したものである。
すなわち、ビアホール２５に極めて近接してキャパシタ２６を１個搭載した場合のプレーン端電圧レベルは、ビアホール２５から１０ｍｍ離れた距離にキャパシタ２６を２個搭載した場合、および２０ｍｍ離れた距離にキャパシタ２６を３個搭載した場合でほぼ同等である。
ビアホール２５までの距離ｄとその効果が十分得られるキャパシタ個数との関係をデータベースとして有することにより不要電磁波放射を考慮したプリント回路基板設計情報を提供することができる。
この効果を利用し、次に述べるようなプリント回路基板設計支援装置およびプリント回路基板設計方法を実現することができる。
図１４は、本発明の第１の実施の形態の第２の変更例によるプリント回路配線基板設計支援装置の構成を示すブロック図である。図１５は、図１４の構成を有するプリント回路配線基板設計支援装置によるプリント回路配線基板設計方法を示すフローチャートである。
このプリント回路基板設計支援装置は、ＣＰＵ（不図示）の制御の下に動作する制御部３１と、キー入力部および表示部を備える入出力部３２と、後述するデータベースを格納する外部記憶装置３３とを有する。
制御部３１は、レイアウトデータ入力部３１１、プレーン構造抽出部３１２と、ビアホール抽出部３１３と、キャパシタ抽出部３１４と、円作成部３１５と、キャパシタ個数検査部３１６と、警告発生部３１７とを有する。
レイアウトデータ入力部３１１は、信号配線、電源プレーン、グランドプレーンを有するプリント回路基板に、信号配線、電源プレーンおよびグランドプレーンの構造、両プレーン間の間隔、ＬＳＩ、ＩＣなどの能動デバイスやデカップリングキャパシタなどの受動素子を搭載する場合の、それぞれの配置位置を示したプリント回路基板のレイアウトデータを入出力部３２を介して入力する。
プレーン構造抽出部３１２は、電源プレーン、グランドプレーンの構造を抽出する。
ビアホール抽出部３１３は、電源プレーン２２とグランドプレーン２０とを跨ぐように互いに異なるレベルで延在する配線間を接続するビアホールを抽出するものであり、プリント基板を貫通する導体層間貫通構造を有するビアホール２５を抽出する。
キャパシタ抽出部３１４は、電源プレーン２２およびグランドプレーン２０間に接続されたキャパシタを抽出する。
データベース３３は、電源プレーン２２およびグランドプレーン２０間の距離に対してビアホール２５およびキャパシタ２６間の許容距離値ｄｐと、その距離に対して必要なキャパシタ２６の個数ｎｐの関係を記録したものである。
円作成部３１５は、ビアホール２５を中心としてデータベース３３から出力される距離ｄｐを半径とする円を作成する機能を有する。
キャパシタ個数検査部３１６は、作成された円内にキャパシタ２５が何個存在するか否かを検査する。
警告発生部３１７は、円内にキャパシタが存在しない場合には警告を発生する機能を有する。
次に、図７、図８Ａ及び図８Ｂも併せて参照しながらプリント回路配線基板設計支援装置の各構成要素とその動作の詳細を説明する。
プリント回路基板のレイアウトデータ入力部３１１では、電源プレーン２２およびグランドプレーン２０の構造、信号配線構造、電源プレーン２２およびグランドプレーン２０の両プレーンを跨いで延在するレベルの異なる配線間を接続するビアホール２５、電源プレーン２２およびグランドプレーン２０の両プレーンに接続され、ビアホール２５に近接して配置されたキャパシタ２６、ドライバＩＣ２７、レシーバＩＣ２８などの能動デバイスに関する位置情報、および各層間間隔の情報が、自動または手動により入力される（処理Ｓ３１）。
電源プレーン、グランドプレーンのプレーン構造抽出部３１２においては、電源プレーン２２およびグランドプレーン２０間の間隔ｔや配置に関する情報を抽出する（処理Ｓ３２）。
電源プレーン２２およびグランドプレーン２０を跨いで延在するレベルの異なる配線間を接続する層間配線接続用のビアホール抽出部３１３においては、ドライバＩＣ２７とレシーバＩＣ２８間を接続する信号配線２４を抽出する。
抽出したこの配線２４が異なる層レベルに亘ってレイアウトされている場合には、これら異なるレベル間の層を貫通して相互接続するために、導体であるビアホール２５を設ける必要があり、その配設位置に関する情報を抽出する（処理Ｓ３３）。
電源プレーン２２およびグランドプレーン２０間を接続するためのキャパシタ抽出部３１４では、電源プレーン２２とグランドプレーン２０間をキャパシタ搭載用パッド２７とキャパシタ接続ビアホール２９を介して接続するキャパシタ２６の搭載位置に関する情報を抽出する（処理Ｓ３４）。
前述したように、データベース３３は、電源プレーン２２およびグランドプレーン２０の両プレーン間の間隔ｔに対して、不要電磁波放射抑制効果の観点から許容可能であるビアホール２５およびキャパシタ２６間の距離の最大値である許容距離値ｄｐと、その距離に対して必要なキャパシタ２６の個数ｎｐの関係を記録したテーブルである。このデータベースを参照して、円作成機能３１５では、レイアウトデータ入力部３１１おいて得られたレイアウトデータを用いて基板レイアウト図面を作成する。
作成したこの図面上に、図１３Ａに示すようにビアホール２５を中心としてデータベース３３から出力された許容距離値ｄｐを半径とする円を描く（処理Ｓ３５）。
さらに、キャパシタ個数検査部３１６において描かれた円内にキャパシタ２６の有無を検査し、されに、キャパシタ２６が何個あるかを検査する（処理Ｓ３６）。検査した結果、前記円内にキャパシタ２６が存在しない場合、および、必要なキャパシタの個数ｎｐを満たしていない場合は、警告および警告の発生した理由をテーブル示す（処理Ｓ３７）。
このプリント回路基板設計支援装置およびプリント回路基板設計方法によれば、ビアホール２５を中心とした半径ｄｐの円内に必要な個数ｎｐを満たしていない、つまり円内の個数ｎが個数ｎｐ以下の場合には、不要電磁波放射レベルが高くなるため、警告が表示さ
れる。
しかしながら、半径ｄｐの円内に必要なキャパシタが存在しなくてもさらに大きい半径を設定し、その中に複数のキャパシタを搭載することにより、放射レベルを抑制することができる。
（第２の実施の形態）
次に、本発明による第２の実施の形態を説明する。
図１６は、本発明の第２の実施の形態によるプリント回路配線基板設計支援装置の構成を示すブロック図である。図１７は、図１６の構成を有するプリント回路配線基板設計支援装置によるプリント回路配線基板設計方法を示すフローチャートである。図１８Ａは、本発明の第２の実施の形態による異なるレベルの配線間を接続するビアホールとキャパシタとを有する４層プリント回路基板の部分縦断面図である。図１８Ｂは、図１８Ａにおいて、ＬＳＩと電源ピン、キャパシタの関係を示した図である。図１８Ｃは、図１８Ａのプリント回路基板の電源、グランドプレーン、ＬＳＩ、キャパシタの等価回路図である。
このプリント回路基板設計支援装置は、ＣＰＵ（不図示）の制御の下に動作する制御部４１と、キー入力部および表示部を備える入出力部４２と、後述するデータベースを格納する外部記憶装置４３とを有する。
制御部４１は、レイアウトデータ入力部４１１、プレーン構造抽出部４１２と、ＬＳＩ電源ピン抽出部４１３と、キャパシタ抽出部４１４と、キャパシタ間の距離計測部４１５と、データベース４３と、距離比較部４１６と、警告発生部４１７とを有する。
レイアウトデータ入力部４１１は、信号配線２４、電源プレーン５４、グランドプレーン５５を有するプリント回路基板に、信号配線、電源プレーンおよびグランドプレーンの構造、両プレーン間の間隔、ＬＳＩ、ＩＣなどの能動デバイスやデカップリングキャパシタなどの受動素子を搭載する場合の、それぞれの配置位 置を示したプリント回路基板のレイアウトデータを入出力部４２を介して入力する。
プレーン構造抽出部４１２は、電源プレーン５４、グランドプレーン５５の構造を抽出する。
ＬＳＩの電源ピン抽出部４１３は、電源ピン５２の位置に関する情報を抽出する。
キャパシタ抽出部４１４は、電源プレーン５４およびグランドプレーン５５間に接続されたキャパシタ５３を抽出する。
距離計測部４１５は、ＬＳＩ５１の電源ピン５２およびキャパシタ５３間の距離ｄｃを計測する。
データベース４３は、ＬＳＩ５１の電源ピン５２およびキャパシタ５３間の許容距離値ｄｐを記録したものである。
距離比較部４１６は、ＬＳＩ５１の電源ピン５２およびキャパシタ５３間の距離とデータベース４３に記録された許容距離値ｄｐとの比較を行う。
警告発生部４１７は、ＬＳＩの電源ピン５２およびキャパシタ５３間の距離が許容距離値ｄｐよりも大きい場合には警告を発生する。
次に、本プリント回路配線基板設計支援装置の各構成要素とその詳細を説明する。図１６、１７、１８Ａ、１８Ｂ、１８Ｃにおいて、プリント回路基板のレイアウトデータ入力部４１１では、電源プレーン５４、グランドプレーン５５の構造、電源、グランド両プレーンを接続され、ビアホールに近接して配置されたキャパシタ５３、ＬＳＩ，ＩＣ５１などの能動デバイスに関する位置情報、および各層間の間隔の情報が自動または手動により入力される（処理Ｓ４１）。
電源プレーンおよびグランドプレーンのプレーン構造抽出部４１２においては、前述した電源プレーン５４およびグランドプレーン５５間の距離ｔや配置に関する情報を抽出する（処理Ｓ４２）。
ＬＳＩ５１の電源ピン抽出部４１３においては、図１８Ａ、図１８Ｂ、図１８Ｃに示すように、ＬＳＩやＩＣ５１の各ピンのうち、電源ピン５２の位置に関する 情報を抽出する（処理Ｓ４３）。
電源プレーンおよびグランドプレーン間のキャパシタ抽出部４１４では、電源プレーン５４およびグランドプレーン５５間をキャパシタ搭載用パッドとキャパシタ接続ビアホールとを介して接続する、キャパシタ５３の搭載位置に関する情報を抽出する（処理Ｓ４４）。
電源ピンおよびキャパシタ間の距離計測部４１５においては、電源ピン５２とキャパシタ抽出部４１４で抽出されたキャパシタ５３とのうち、電源ピン５２に最も近い距離にあるキャパシタ５３までの距離ｄｃを自動的に計測する（処理Ｓ４５）。
データベース４３は、電源プレーン５４およびグランドプレーン５５の両プレーン間の間隔ｔに対して、電源電圧変動が一定範囲以下となる電源ピン５２およびキャパシタ５３間の距離の最大値である許容距離値ｄｐを記録したテーブルである。
このデータベース４３を参照して、距離比較部４１６が、電源ピン５２およびキャパシタ５３間の距離値ｄｃと許容距離値ｄｐとを比較し（処理Ｓ４６、４７）、ｄｃ＞ｄｐの場合、警告発生部４１７において警告および警告の発生した理由を表示する（処理Ｓ４８）。
次に本実施の形態におけるプリント回路基板設計装置において、電源電圧変動を抑制した安定な電源を供給するプリント回路基板が提供できる理由を説明する。
図１８Ｃは図１８Ａの構造を等価回路を用いて表現したものである。この等価回路はＬＳＩ，ＩＣ５１の電源プレーン５４とグランドプレーン５５とを結び、キャパシタ５３の容量Ｃ、キャパシタおよびキャパシタの搭載により生じる寄生インダクタンス成分Ｌｃａｐ５７、およびＬＳＩ５１の電源ピン５２およびキャパシタ間の距離が離れているために生じるインダクタンス成分Ｌｐｃｂ５６で構成される。
図１９は、ビアホールおよびキャパシタ間の距離とインダクタンスの関係をプレーン間隔をパラメータとして示した図である。
このインダクタンス成分Ｌｐｃｂの電源ピン５２およびキャパシタ５３間の距離依存性を、電源プレーンおよびグランドプレーン間の間隔ｔをパラメータとして示した図であり、インダクタンス成分Ｌｐｃｂ５６はＬＳＩの電源ピン５２およびキャパシタ５３間の距離ｄｃ、プリント回路基板の電源プレーン５４およびグランドプレーン５５の両プレーン間隔ｔのほか、プレーンや基板を構成する誘電材料にも依存する。
ところで、ＬＳＩがスイッチング動作を行なう場合には、図１８Ｃに示すようにＬＳＩ５１の電源ピン５２に瞬時に電流Ｉが流れ込む。この電流Ｉは、インダクタンス成分Ｌｐｃｂ５６の両端にΔＶ＝Ｌｐｃｂ・ｄＩ／ｄｔで示されるような電源電圧変動ΔＶを引き起こす。
この電圧変動の発生はＬＳＩ５１の電源およびグランド間の電源電圧の一時的な変動を引き起こし、しばしば、信号の立ち上がり時間の遅延、タイミングの乱れ などの回路誤動作の要因となっている。
図２０Ａは、ＬＳＩがスイッチングする際に電源側に流れる電流の波形を示した図である。図２０Ｂは、インダクタンスの両端に発生する電圧の波形を示した図である。図２０Ｃは、各インダクタンス値を得るための電源、グランドプレーン間隔と電源ピン−キャパシタ間距離の関係を示した図である。
ＬＳＩがスイッチングする際に、ＬＳＩ５１の電源ピン５２に流れ込む電流Ｉは多くの場合、図２０Ａに示すような三角波形であり、インダクタンス成分Ｌｐｃｂ５６の両端に発生する電圧は図２０Ｂに示すような矩形形状に近い波形となる。このときの電圧の振幅はインダクタンス成分Ｌｐｃｂ５６に比例する。
逆に、電圧変動を一定の範囲以内で抑制しようとするためには、インダクタンス成分Ｌｐｃｂ５６を小さくする必要が生じる。例えば、立ち上がりが２ｎｓ、振幅１Ａの電流が流れる場合の電圧変動は、Ｌｐｃｂ＝０．５ｎＨでは０．２５［Ｖ］、Ｌｐｃｂ＝１．０ｎＨ×では０．５［Ｖ］である。
許容できる電源電圧変動値は、電源供給電圧に依存する。例えば、電源供給電圧が３．３Ｖであり、電源電圧変動の許容値をその約１０％、ΔＶ＝０．３Ｖ未満に抑えるためにはインダクタンス成分Ｌｐｃｂ５６は０．６ｎＨ以下にする必要がある。
インダクタンス成分Ｌｐｃｂ５６が０．６ｎＨとなる電源ピン５２およびキャパシタ５３間の距離ｄｃは、電源プレーンおよびグランドプレーン間の間隔ｔに対して、図２０Ｃで表されるような関係で表すことができる。
この関係をデータベースとして持つことにより、対象とする電源供給系の電源電圧変動を一定以下にするための、キャパシタの配置位置を決定することができる。
前記のデータベースは下記に示すようなテーブルとして持つことができる。また、図２０Ｃに示すようにプレーン間隔ｔとビアホールおよびキャパシタ間の許容距離値ｄｐは、両軸を対数で表示することによりほぼ直線で表すことができるので、ｄｐ＝Ｃ×ｔ−Ｄ（ただし、Ｃ、Ｄは定数）に示すような簡単な式で定式化することも可能である。
（テーブル２）
Ｌｐｃｂを得るための電源ピンおよびキャパシタ間の許容距離値ｄｐ［ｍｍ］
インダクタンス成分Ｌｐｃｂ
プレーン間隔ｔ ０．４ｎＨ ０．６ｎＨ ・・・
ｔ１ １２ １８ ・
ｔ２ ４ ６ ・
ｔ３ ２．５ ４ ・
・ ・ ・ ・ ・
・ ・ ・
・ ・ ・ ・
上述した実施の形態の場合もプリント回路基板の設計段階から不要電磁波放射抑制対策を盛り込むことができる。
また、従来の基板の設計手法、構造を維持しながら、基板レイアウトの最適化を図ることにより回路の誤動作を抑制する効果を有する。
図２１は、本発明の第２の実施の形態の第１の変形例におけるプリント回路配線基板設計支援装置の構成を示すブロック図である。図２２は、図２１の構成を有するプリント回路配線基板設計支援装置によるプリント回路配線基板設計方法を示すフローチャートである。図２３は、プリント回路基板上に搭載されたＬＳＩとその電源ピンおよびキャパシタの配置を示した図である。
図２１および図１８Ａ乃至１８Ｃを併せて参照すると、このプリント回路基板設計支援装置は、ＣＰＵ（不図示）の制御の下に動作する制御部６１と、キー入力部および表示部を備える入出力部６２と、後述するデータベースを格納する外部記憶装置６３とを有する。
制御部６１は、レイアウトデータ入力部６１１、プレーン構造抽出部６１２と、ＬＳＩ７１の電源ピン抽出部６１３と、キャパシタ抽出部６１４と、データベース６３と、円作成部６１５と、キャパシタ検査部６１６と、警告発生部６１７とを有する。
レイアウトデータ入力部６１１は、信号配線、電源プレーン、グランドプレーンを有するプリント回路基板に、信号配線、電源プレーンおよびグランドプレーンの構造、両プレーン間の間隔、ＬＳＩ、ＩＣなどの能動デバイスやデカップリングキャパシタなどの受動素子を搭載する場合の、それぞれの配置位置を示したプリント回路基板のレイアウトデータを入出力部６２を介して入力する。
プレーン構造抽出部６１２は、電源プレーン、グランドプレーンの構造を抽出する。
ＬＳＩの電源ピン抽出部６１３は、電源ピン５２または７２の位置に関する情報を抽出する。
キャパシタ抽出部６１４は、電源プレーン５４およびグランドプレーン５５間に接続されたキャパシタ５３または７３を抽出する。
データベース６３は、電源ピン７２およびキャパシタ７３間の許容距離値ｄｐを記録したものである。
円作成部６１５は、電源ピン７２を中心としてデータベース６３から出力される許容距離値ｄｐを半径とする円７４を作成する機能を有する。
キャパシタ検査部６１６は、作成された円７４内に前記キャパシタ７３が存在するか否かを検査する。
警告発生部６１７は、円７１内にキャパシタ７３が存在しない場合には警告を発生する機能を有する。
次にプリント回路配線基板設計支援装置６１の各構成要素とその動作の詳細を説明する。プリント回路基板のレイアウトのデータ入力部６１１では、電源プレーン、グランドプレーンの構造、信号配線構造、電源、グランド両プレーンを跨いで接続されらビアホール、電源、グランド両プレーンを接続され、ビアホールに近接して配置されたキャパシタ、ドライバＩＣ、レシーバＩＣなどの能動デバイスに関する位置情報、および各層間間隔の情報が自動または手動により入力される（処理Ｓ６１）。
電源プレーン５４およびグランドプレーン５５のプレーン構造抽出部６１２においては、電源プレーン５４およびグランドプレーン５５間の距離ｔや配置に関する情報を抽出する（処理Ｓ６２）。
ＬＳＩ７１の電源ピン抽出部６１３においては、図２３に示すようにＬＳＩやＩＣ７１の各ピンのうち電源ピン７２の位置に関する情報を抽出する（処理Ｓ６３）。
電源プレーン５４およびグランドプレーン５５間のキャパシタ抽出部６１４では、電源プレーン５４およびグランドプレーン５５間に、キャパシタ搭載用パッドとキャパシタ接続ビアホールを介して接続されたキャパシタの搭載位置に関する情報を抽出する（処理Ｓ６４）。
電源ピン７２およびキャパシタ７３間の距離を記録したデータベース６３は、電源プレーン５４およびグランドプレーン５５の両プレーン間の間隔ｔに対して、電源電圧変動抑制の観点から許容可能である等価インダクタンスＬｐｃｂを得るための電源ピン７２およびキャパシタ７３間の距離の最大値を示す許容距離値ｄｐを記載したテーブルである（処理Ｓ６５）。
プリント回路基板上に搭載されたＬＳＩ７１とその電源ピン７２およびキャパシタ７３の配置を示した図２３を参照すると、円作成部６１５では、データベース６３と、レイアウトデータ入力部６１１において得られたレイアウトデータとを用いて、基板レイアウト図面を作成し、この図面上に電源ピン７２を中心としてデータベース６３から出力された許容距離値ｄｐを半径とする円７４を描く（処理Ｓ６６）。
さらに、キャパシタ検査部６１６においては、描がれた円内のキャパシタの有無を検査し（処理Ｓ６７）、キャパシタが存在しない場合には、警告および警告の発生した理由を表示する（処理Ｓ６８）。
図２４は、本発明の第２の実施の形態の第２の変形例におけるプリント回路配線基板設計支援装置の構 成を示すブロック図である。図２５は、図２４の構成を有するプリント回路配線基板設計支援装置によるプリント回路配線基板設計方法を示すフローチャートである。
図２４および図２５を参照すると、このプリント回路基板設計支援装置は、ＣＰＵ（不図示）の制御の下に動作する制御部１３１と、キー入力部および表示部を備える入出力部１３２と、後述するデータベースを格納する外部記憶装置１３３とを有する。
制御部１３１は、レイアウトデータ入力部１４１、プレーン構造抽出部１４２と、ＬＳＩの電源ピン抽出部１４３と、キャパシタ抽出部１４４と、データベース１３３と、円作成部１４５と、キャパシタ容量計算部１４６と、警告発生部１４７とを有する。
レイアウトデータ入力部１４１は、信号配線、電源プレーン、グランドプレーンを有するプリント回路基板に、信号配線、電源プレーンおよびグランドプレーンの構造、両プレーン間の間隔、ＬＳＩ、ＩＣなどの能動デバイスやデカップリングキャパシタなどの受動素子を搭載する場合の、それぞれの配置位置を示したプリント回路基板のレイアウトデータを入出力部１３２を介して入力する。
プレーン構造抽出部１４２は、電源プレーン、グランドプレーンの構造を抽出する。
ＬＳＩの電源ピン抽出部１４３は、電源ピンの位置に関する情報を抽出する。
キャパシタ抽出部１４４は、電源プレーン５４およびグランドプレーン５５間に接続されたキャパシタを抽出する。
データベース１３３は、電源ピンおよびキャパシタ間の許容距離値ｄｐ並びに容量基準値Ｃｒｅｆを記録した記憶装置である。
円作成部１４５は、電源ピンを中心としてデータベース１３３から出力される許容距離値ｄｐを半径とする円を作成する機能を有する。
キャパシタ容量検査部１４６は、作成された円内に存在する全てのキャパシタの容量値の合計Ｃｔｏｔａｌを計算し、該容量値の合計Ｃｔｏｔａｌが、 容量基準値Ｃｒｅｆを超えているか否かを検査する。
警告発生部６１７は、容量値の合計Ｃｔｏｔａｌが 容量基準値Ｃｒｅｆを超えていない場合には警告を発生する機能を有する。
次にプリント回路配線基板設計支援装置１３１の各構成要素とその動作の詳細を説明する。プリント回路基板のレイアウトのデータ入力部１４１では、電源プレーン、グランドプレーンの構造、信号配線構造、電源、グランド両プレーンを跨いで接続されらビアホール、電源、グランド両プレーンを接続され、ビアホールに近接して配置されたキャパシタ、ドライバＩＣ、レシーバＩＣなどの能動デバイスに関する位置情報、および各層間間隔の情報が自動または手動により入力される（処理Ｓ１５１）。
電源プレーン５４およびグランドプレーン５５のプレーン構造抽出部１４２においては、電源プレーン５４およびグランドプレーン５５間の距離ｔや配置に関する情報を抽出する（処理Ｓ１５２）。
ＬＳＩ７１の電源ピン抽出部１４においては、図２３に示すようにＬＳＩやＩＣ７１の各ピンのうち電源ピン７２の位置に関する情報を抽出する（処理Ｓ１５３）。
電源プレーン５４およびグランドプレーン５５間のキャパシタ抽出部１４４では、電源プレーン５４およびグランドプレーン５５間に、キャバシタ搭載用パッドとキャパシタ接続ビアホールを介して接続されたキャパシタの搭載位置に関する情報を抽出する（処理Ｓ１５４）。
電源ピン７２およびキャパシタ７３間の距離を記録したデータベース６３は、電源プレーン５４およびグランドプレーン５５の両プレーン間の間隔ｔに対して、電源電圧変動抑制の観点から許容可能である等価インダクタンスＬｐｃｂを得るための電源ピン７２およびキャパシタ７３間の距離の最大値を示す許容距離値ｄｐを記載したテーブルである（処理Ｓ１５５）。
プリント回路基板上に搭載されたＬＳＩ７１とその電源ピン７２およびキャパシタ７３の配置を示した図２３を参照すると、円作成部１４５では、データベース１３３と、レイアウトデータ入力部１４１において得られたレイアウトデータとを用いて、基板レイアウト図面を作成し、この図面上に電源ピン７２を中心としてデータベース１３３から出力された許容距離値ｄｐを半径とする円 ７４を描く（処理Ｓ１５６）。
さらに、キャパシタ容量検査部１４６においては、描かれた円内に存在する全てのキャパシタの容量値の合計Ｃｔｏｔａｌを計算し、該容量値の合計Ｃｔｏｔａｌが容量基準値Ｃｒｅｆを超えているか否かを検査する（処理Ｓ１５７）。
容量値の合計Ｃｔｏｔａｌが容量基準値Ｃｒｅｆを超えていない場合には、警告および警告の発生した理由を表示する（処理Ｓ１５８）。
上述した実施の形態の場合もプリント回路基板の設計段階から不要電磁波放射抑制対策を盛り込むことができる。
また、従来の基板の設計手法、構造を維持しながら、基板レイアウトの最適化を図ることにより回路の誤動作を抑制する効果を有する。
本発明のプリント回路配線基板設計支援装置およびプリント回路基板設計方法によれば、データベースとして、プリント回路基板レイアウトデータを基に、電源からグランド両プレーン間隔ｔに対して、不要電磁波放射抑制効果の観点から許容可能であるビアホールおよびキャパシタ間距離の最大値である許容距離値ｄｐを記載したテーブルを参照して、ビアホールおよびキャパシタ間距離ｄｃと許容距離値ｄｐを距離検査部において比較し、ｄｃ＞ｄｐの場合、警告発生部において警告および警告の発生した理由を表示するので、プリント回路基板の設計段階から不要電磁波放射抑制対策を盛り込むことができる。
また、電源ピンからキャパシタ間の許容距離ｄｐのテーブルを参照して、電源ピンを中心に半径ｄｐの円内にキャパシタがある場合と、電源ピンからキャパシタ間の許容距離ｄｐおよび必要キャパシタの個数の関係を記録したテーブルを参照して、電源ピンを中心に半径ｄｐの円内に必要なキャパシタ数が配置されていない場合と、電源ピンからキャパシタ間の距離が許容距離以上になる場合と、電源ピンからキャパシタ間の許容距離以内にキャパシタがない場合とも、それぞれ警告および警告の発生した理由を表示するので、これらの場合もプリント回路基板の設計段階から不要電磁波放射抑制対策を盛り込むことができる。
また、従来の基板の設計手法、構造を維持しながら、基板レイアウトの最適化を図ることにより回路の誤動作を抑制する効果を有する。
前述の実施の形態において、プリント回路配線基板設計支援装置は、データベースを含む構成としたが、データベースの構成に代え、情報やデータを記憶或いは保持できるハードウエアで構成してもよく、更には、上記データベースに記憶させたデータ或いは情報を、データベースや記憶用ハードウエアから読み出すことに代えて、ソフトウエアとしてプログラム中に組込む構成としてもよい。
更に、プリント回路配線基板設計支援装置を構成する各構成部は、あくまで前述の機能を果たすための機能ユニットを構成するものであり、ハードウエア或いはソフトウエア等ある特定の構成に限定するものではない。
更に、グランドプレーンとは、電源電位とは異なる基準電位に固定される少なくとも２次元的な平面広がりを有する導体構造を意味し、基準電位は電源電位と異なればよく、０Ｖに限定されるものではない。
本発明は、プリント回路配線基板設計支援装置及びプリント回路基板設計方法並びにそのプログラムに関するものであれば、あらゆるものに適用することが可能であり、その利用の可能性において何ら限定するものではない。
幾つかの好適な実施の形態及び実施例に関連付けして本発明を説明したが、これら実施の形態及び実施例は単に実例を挙げて発明を説明するためのものであって、限定することを意味するものではないことが理解できる。本明細書を読んだ後であれば、当業者にとって等価な構成要素や技術による数多くの変更および置換が容易であることが明白であるが、このような変更および置換は、添付の請求項の真の範囲及び精神に該当するものであることは明白である。

Claims (30)

  1. 信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーン間の間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力部と、
    前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出部と、
    前記電源プレーンおよび前記グランドプレーンを跨ぐように互いに異なるレベルで延在する配線を相互接続するビアホールを抽出するビアホール抽出部と、
    前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出部と、
    前記ビアホールおよび前記キャパシタ間の距離を計測する計測部と、
    前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記ビアホールおよび前記キャパシタ間の許容距離範囲の上限値と、前記計測部により計測された前記ビアホールおよび前記キャパシタ間の計測距離との比較を行う距離比較部と、
    前記計測距離が前記許容距離範囲の上限値よりも大きい場合には警告を発生する警告発生部とを含むプリント回路配線基板設計支援装置。
  2. 前記許容距離範囲の上限値をテーブルとして表示する請求項１記載のプリント回路配線基板設計支援装置。
  3. 前記許容距離範囲の上限値がプレーン間隔ｔを用いて表示される請求項１記載のプリント回路配線基板設計支援装置。
  4. 信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーン間の間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力部と、
    前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出部と、
    前記電源プレーンおよび前記グランドプレーンを跨ぐように互いに異なるレベルで延在する配線を相互接続するビアホールを抽出するビアホール抽出部と、
    前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出部と、
    前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記ビアホールおよび前記キャパシタ間の許容距離範囲の上限値を半径とし、前記ビアホールを中心とする円を作成する円作成部と、
    前記円内に前記キャパシタが存在するか否かを検査するキャパシタ検査部と、
    前記円内にキャパシタが存在しない場合には警告を発生する警告発生部とを含むプリント回路配線基板設計支援装置。
  5. 信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーンの間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力部と、
    前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出部と、
    前記電源プレーンおよび前記グランドプレーンを跨ぐように互いに異なるレベルで延在する配線を相互接続するビアホールを抽出するビアホール抽出部と、
    前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出部と、
    前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記ビアホールおよび前記キャパシタ間の許容距離範囲の上限値を半径とし、前記ビアホールを中心とする円を作成する円作成部と、
    前記円内の前記キャパシタの個数を数え、数えた個数と、該許容距離範囲の上限値に対応するキャパシタの所定の個数とを比較するキャパシタ個数検査部と、
    前記円内のキャパシタが前記所定の個数を満たさない場合には警告を発生する警告発生部とを含むプリント回路配線基板設計支援装置。
  6. 信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーン間の間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力部と、
    前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出部と、
    前記プリント回路基板に搭載する集積回路の電源ピンを抽出する電源ピン抽出部と、
    前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出部と、
    前記電源ピンおよび前記キャパシタ間の距離を計測する計測部と、
    前記計測部により計測された前記電源ピンおよび前記キャパシタ間の計測距離と、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記電源ピンおよび前記キャパシタ間の許容距離範囲の上限値との比較を行う距離比較部と、
    前記計測距離が前記許容距離範囲の上限値よりも大きい場合には警告を発生する警告発生部とを含むプリント回路配線基板設計支援装置。
  7. 前記許容距離範囲の上限値をテーブルとして表示する請求項６記載のプリント回路配線基板設計支援装置。
  8. 前記許容距離範囲の上限値がプレーン間隔ｔを用いて表示している請求項６記載のプリント回路配線基板設計支援装置。
  9. 信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーンの間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力部と、
    前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出部と、
    前記プリント回路基板に搭載する集積回路の電源ピンを抽出する電源ピン抽出部と、
    前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出部と、
    前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記電源ピンおよび前記キャパシタ間の許容距離範囲の上限値を半径とし、前記電源ピンを中心とする円を作成する円作成部と、
    前記円内に前記キャパシタが存在するか否かを検査するキャパシタ検査部と、
    前記円内にキャパシタが存在しない場合には警告を発生する警告発生部とを含むプリント回路配線基板設計支援装置。
  10. 信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーンの間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力部と、
    前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出部と、
    前記プリント回路基板に搭載する集積回路の電源ピンを抽出する電源ピン抽出部と、
    前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出部と、
    前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記電源ピンおよび前記キャパシタ間の許容距離範囲の上限値を半径とし、前記電源ピンを中心とする円を作成する円作成部と、
    前記円内に存在する全てのキャパシタの容量値の合計が基準値を超えているか否かを検査するキャパシタ容量検査部と、
    前記容量値の合計が前記基準値を超えていない場合には警告を発生する警告発生部とを含むプリント回路配線基板設計支援装置。
  11. ＣＰＵの制御の下に動作する制御部と、キー入力部および表示部を備える入出力部と、データベースを格納する外部記憶装置とを有し、前記制御部は、レイアウトデータ入力部と、プレーン構造抽出部と、ビアホール抽出部と、キャパシタ抽出部と、距離計測部と、距離比較部と、データベースと、警告発生部とを有するプリント回路基板設計支援装置を用いるプリント回路配線基板設計方法において、
    前記レイアウトデータ入力部が信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーン間の間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力工程と、
    前記プレーン構造抽出部が、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出工程と、
    前記ビアホール抽出部が、前記電源プレーンおよび前記グランドプレーンを跨ぐように互いに異なるレベルで延在する配線を相互接続するビアホールを抽出するビアホール抽出工程と、
    前記キャパシタ抽出部が、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出工程と、
    前記距離計測部が、前記ビアホールおよび前記キャパシタ間の距離を計測する計測工程と、
    前記距離比較部は、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記ビアホールおよび前記キャパシタ間の許容距離範囲の上限値と、前記計測部により計測された前記ビアホールおよび前記キャパシタ間の計測距離との比較を行う距離比較工程と、
    前記警告発生部は、前記計測距離が前記許容距離範囲の上限値よりも大きい場合には警告を発生する警告発生工程とを含むプリント回路配線基板設計方法。
  12. 前記許容距離範囲の上限値をテーブルとして表示する請求項１１記載のプリント回路配線基板設計方法。
  13. 前記許容距離範囲の上限値がプレーン間隔ｔを用いて表示される請求項１１記載のプリント回路配線基板設計方法。
  14. ＣＰＵの制御の下に動作する制御部と、キー入力部および表示部を備える入出力部と、データベースを格納する外部記憶装置とを有し、前記制御部は、レイアウトデータ入力部と、プレーン構造抽出部と、ビアホール抽出部と、キャパシタ抽出部と、円作成部と、データベースと、キャパシタ検査部と、警告発生部とを有するプリント回路基板設計支援装置を用いるプリント回路配線基板設計方法において、
    前記レイアウトデータ入力部が信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーン間の間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力工程と、
    前記プレーン構造抽出部が、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出工程と、
    前記ビアホール抽出部が、前記電源プレーンおよび前記グランドプレーンを跨ぐように互いに異なるレベルで延在する配線を相互接続するビアホールを抽出するビアホール抽出工程と、
    前記キャパシタ抽出部が、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出工程と、
    前記円作成部は、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記ビアホールおよび前記キャパシタ間の許容距離範囲の上限値を半径とし、前記ビアホールを中心とする円を作成する円作成工程と、
    前記キャパシタ検査部は、前記円内に前記キャパシタが存在するか否かを検査するキャパシタ検査工程と、
    前記警告発生部は、前記円内にキャパシタが存在しない場合には警告を発生する警告発生工程とを含むプリント回路配線基板設計方法。
  15. ＣＰＵの制御の下に動作する制御部と、キー入力部および表示部を備える入出力部と、データベースを格納する外部記憶装置とを有し、前記制御部は、レイアウトデータ入力部と、プレーン構造抽出部と、ビアホール抽出部と、キャパシタ抽出部と、円作成部と、データベースと、キャパシタ個数検査部と、警告発生部とを有するプリント回路基板設計支援装置を用いるプリント回路配線基板設計方法において、
    前記レイアウトデータ入力部が、信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーンの間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力工程と、
    前記プレーン構造抽出部が、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出工程と、
    前記ビアホール抽出部が、前記電源プレーンおよび前記グランドプレーンを跨ぐように互いに異なるレベルで延在する配線を相互接続するビアホールを抽出するビアホール抽出工程と、
    前記キャパシタ抽出部が、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出工程と、
    前記円作成部は、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記ビアホールおよび前記キャパシタ間の許容距離範囲の上限値を半径とし、前記ビアホールを中心とする円を作成する円作成工程と、
    前記キャパシタ個数検査部は、前記円内の前記キャパシタの個数を数え、数えた個数と、該許容距離範囲の上限値に対応するキャパシタの所定の個数とを比較するキャパシタ個数検査工程と、
    前記警告発生部は、前記円内のキャパシタが前記所定の個数を満たさない場合には警告を発生する警告発生工程とを含むプリント回路配線基板設計方法。
  16. ＣＰＵの制御の下に動作する制御部と、キー入力部および表示部を備える入出力部と、データベースを格納する外部記憶装置とを有し、前記制御部は、レイアウトデータ入力部と、プレーン構造抽出部と、電源ピン抽出部と、キャパシタ抽出部と、距離計測部と、データベースと、距離比較部と、警告発生部とを有するプリント回路基板設計支援装置を用いるプリント回路配線基板設計方法において、
    前記レイアウトデータ入力部が、信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーン間の間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力工程と、
    前記プレーン構造抽出部は、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出工程と、
    前記電源ピン抽出部は、前記プリント回路基板に搭載する集積回路の電源ピンを抽出する電源ピン抽出工程と、
    前記キャパシタ抽出部は、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出工程と、
    前記距離計測部は、前記電源ピンおよび前記キャパシタ間の距離を計測する計測工程と、
    前記距離比較部は、前記計測部により計測された前記電源ピンおよび前記キャパシタ間の計測距離と、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記電源ピンおよび前記キャパシタ間の許容距離範囲の上限値との比較を行う距離比較工程と、
    前記警告発生部は、前記計測距離が前記許容距離範囲の上限値よりも大きい場合には警告を発生する警告発生工程とを含むプリント回路配線基板設計方法。
  17. 前記許容距離範囲の上限値をテーブルとして表示する請求項１６記載のプリント回路配線基板設計方法。
  18. 前記許容距離範囲の上限値をプレーン間隔ｔを用いて表示している請求項１６記載のプリント回路配線基板設計方法。
  19. ＣＰＵの制御の下に動作する制御部と、キー入力部および表示部を備える入出力部と、データベースを格納する外部記憶装置とを有し、前記制御部は、レイアウトデータ入力部と、プレーン構造抽出部と、電源ピン抽出部と、キャパシタ抽出部と、円作成部と、データベースと、キャパシタ検査部と、警告発生部とを有するプリント回路基板設計支援装置を用いるプリント回路配線基板設計方法において、
    前記レイアウトデータ入力部が、信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーンの間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力工程と、
    前記プレーン構造抽出部は、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出工程と、
    前記電源ピン抽出部は、前記プリント回路基板に搭載する集積回路の電源ピンを抽出する電源ピン抽出工程と、
    前記キャパシタ抽出部は、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出工程と、
    前記円作成部は、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記電源ピンおよび前記キャパシタ間の許容距離範囲の上限値を半径とし、前記電源ピンを中心とする円を作成する円作成工程と、
    前記キャパシタ検査部は、前記円内に前記キャパシタが存在するか否かを検査するキャパシタ検査工程と、
    前記警告発生部は、前記円内にキャパシタが存在しない場合には警告を発生する警告発生工程とを含むプリント回路配線基板設計方法。
  20. ＣＰＵの制御の下に動作する制御部と、キー入力部および表示部を備える入出力部と、データベースを格納する外部記憶装置とを有し、前記制御部は、レイアウトデータ入力部と、プレーン構造抽出部と、電源ピン抽出部と、キャパシタ抽出部と、円作成部と、データベースと、キャパシタ容量検査部と、警告発生部とを有するプリント回路基板設計支援装置を用いるプリント回路配線基板設計方法において、
    前記レイアウトデータ入力部が、信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーンの間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力工程と、
    前記プレーン構造抽出部は、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出工程と、
    前記電源ピン抽出部は、前記プリント回路基板に搭載する集積回路の電源ピンを抽出する電源ピン抽出工程と、
    前記キャパシタ抽出部は、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出工程と、
    前記円作成部は、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記電源ピンおよび前記キャパシタ間の許容距離範囲の上限値を半径とし、前記電源ピンを中心とする円を作成する円作成工程と、
    キャパシタ容量検査部は、前記円内に存在する全てのキャパシタの容量値の合計が基準値を超えているか否かを検査するキャパシタ容量検査工程と、
    前記警告発生部は、前記容量値の合計が前記基準値を超えていない場合には警告を発生する警告発生工程とを含むプリント回路配線基板設計方法。
  21. ＣＰＵの制御の下に動作する制御部と、キー入力部および表示部を備える入出力部と、データベースを格納する外部記憶装置とを有し、前記制御部は、レイアウトデータ入力部と、プレーン構造抽出部と、ビアホール抽出部と、キャパシタ抽出部と、距離計測部と、距離比較部と、データベースと、警告発生部とを有するプリント回路基板設計支援装置を実行させるプログラムにおいて、
    前記レイアウトデータ入力部が、信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーン間の間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力工程と、
    前記プレーン構造抽出部は、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出工程と、
    前記ビアホール抽出部が、前記電源プレーンおよび前記グランドプレーンを跨ぐように互いに異なるレベルで延在する配線を相互接続するビアホールを抽出するビアホール抽出工程と、
    前記キャパシタ抽出部が、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出工程と、
    前記距離計測部は、前記ビアホールおよび前記キャパシタ間の距離を計測する計測工程と、
    前記距離比較部は、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記ビアホールおよび前記キャパシタ間の許容距離範囲の上限値と、前記計測部により計測された前記ビアホールおよび前記キャパシタ間の計測距離との比較を行う距離比較工程と、
    前記警告発生部は、前記計測距離が前記許容距離範囲の上限値よりも大きい場合には警告を発生する警告発生工程とを実行させるためのプリント回路配線基板設計プログラム。
  22. 前記許容距離範囲の上限値をテーブルとして表示する請求項２１記載のプリント回路配線基板設計プログラム。
  23. 前記許容距離範囲の上限値がプレーン間隔ｔを用いて表示される請求項２１記載のプリント回路配線基板設計プログラム。
  24. ＣＰＵの制御の下に動作する制御部と、キー入力部および表示部を備える入出力部と、データベースを格納する外部記憶装置とを有し、前記制御部は、レイアウトデータ入力部と、プレーン構造抽出部と、ビアホール抽出部と、キャパシタ抽出部と、データベースと、円作成部と、キャパシタ検査部と、警告発生部とを有するプリント回路基板設計支援装置を実行させるプログラムにおいて、
    前記レイアウトデータ入力部が、信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーン間の間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力工程と、
    前記プレーン構造抽出部は、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出工程と、
    前記ビアホール抽出部が、前記電源プレーンおよび前記グランドプレーンを跨ぐように互いに異なるレベルで延在する配線を相互接続するビアホールを抽出するビアホール抽出工程と、
    前記キャパシタ抽出部が、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出工程と、
    前記円成型部が、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記ビアホールおよび前記キャパシタ間の許容距離範囲の上限値を半径とし、前記ビアホールを中心とする円を作成する円作成工程と、
    前記キャパシタ検査部が、前記円内に前記キャパシタが存在するか否かを検査するキャパシタ検査工程と、
    前記警告発生部と、前記円内にキャパシタが存在しない場合には警告を発生する警告発生工程とを実行させるためのプリント回路配線基板設計プログラム。
  25. ＣＰＵの制御の下に動作する制御部と、キー入力部および表示部を備える入出力部と、データベースを格納する外部記憶装置とを有し、前記制御部は、レイアウトデータ入力部と、プレーン構造抽出部と、ビアホール抽出部と、キャパシタ抽出部と、データベースと、円作成部と、キャパシタ個数検査部と、警告発生部とを有するプリント回路基板設計支援装置を実行させるプログラムにおいて、
    前記レイアウトデータ入力部が、信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーンの間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力工程と、
    前記プレーン構造抽出部は、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出工程と、
    前記ビアホール抽出部が、前記電源プレーンおよび前記グランドプレーンを跨ぐように互いに異なるレベルで延在する配線を相互接続するビアホールを抽出するビアホール抽出工程と、
    前記キャパシタ抽出部が、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出工程と、
    前記円成型部が、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記ビアホールおよび前記キャパシタ間の許容距離範囲の上限値を半径とし、前記ビアホールを中心とする円を作成する円作成工程と、
    前記キャパシタ個数検査部が、前記円内の前記キャパシタの個数を数え、数えた個数と、該許容距離範囲の上限値に対応するキャパシタの所定の個数とを比較するキャパシタ個数検査工程と、
    前記警告発生部が、前記円内のキャパシタが前記所定の個数を満たさない場合には警告を発生する警告発生工程とを実行させるためのプリント回路配線基板設計プログラム。
  26. ＣＰＵの制御の下に動作する制御部と、キー入力部および表示部を備える入出力部と、データベースを格納する外部記憶装置とを有し、前記制御部は、レイアウトデータ入力部と、プレーン構造抽出部と、電源ピン抽出部と、キャパシタ抽出部と、計測部と、距離比較部と、データベースと、警告発生部とを有するプリント回路基板設計支援装置を実行させるプログラムにおいて、
    前記レイアウトデータ入力部が、信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーン間の間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力工程と、
    前記プレーン構造抽出部は、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出工程と、
    前記電源ピン抽出部は、前記プリント回路基板に搭載する集積回路の電源ピンを抽出する電源ピン抽出工程と、
    前記キャパシタ抽出部が、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出工程と、
    前記計測部は、前記電源ピンおよび前記キャパシタ間の距離を計測する計測工程と、
    前記距離比較部は、前記計測部により計測された前記電源ピンおよび前記キャパシタ間の計測距離と、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記電源ピンおよび前記キャパシタ間の許容距離範囲の上限値との比較を行う距離比較工程と、
    前記警告発生部は、前記計測距離が前記許容距離範囲の上限値よりも大きい場合には警告を発生する警告発生工程とを実行させるためのプリント回路配線基板設計プログラム。
  27. 前記許容距離範囲の上限値をテーブルとして表示する請求項２６記載のプリント回路配線基板設計プログラム。
  28. 前記許容距離範囲の上限値をプレーン間隔ｔを用いて表示している請求項２６記載のプリント回路配線基板設計プログラム。
  29. ＣＰＵの制御の下に動作する制御部と、キー入力部および表示部を備える入出力部と、データベースを格納する外部記憶装置とを有し、前記制御部は、レイアウトデータ入力部と、プレーン構造抽出部と、電源ピン抽出部と、キャパシタ抽出部と、データベースと、円作成部と、キャパシタ検査部と、警告発生部とを有するプリント回路基板設計支援装置を実行させるプログラムにおいて、
    前記レイアウトデータ入力部が、信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーンの間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力工程と、
    前記プレーン構造抽出部が、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出工程と、
    前記電源ピン抽出部が、前記プリント回路基板に搭載する集積回路の電源ピンを抽出する電源ピン抽出工程と、
    前記キャパシタ抽出部が、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出工程と、
    前記円作成部が、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記電源ピンおよび前記キャパシタ間の許容距離範囲の上限値を半径とし、前記電源ピンを中心とする円を作成する円作成工程と、
    前記キャパシタ検査部が、前記円内に前記キャパシタが存在するか否かを検査するキャパシタ検査工程と、
    前記警告発生部が、前記円内にキャパシタが存在しない場合には警告を発生する警告発生工程を実行させるプリント回路配線基板設計プログラム。
  30. ＣＰＵの制御の下に動作する制御部と、キー入力部および表示部を備える入出力部と、データベースを格納する外部記憶装置とを有し、前記制御部は、レイアウトデータ入力部と、プレーン構造抽出部と、電源ピン抽出部と、キャパシタ抽出部と、データベースと、円作成部と、キャパシタ容量検査部と、警告発生部とを有するプリント回路基板設計支援装置を実行させるプログラムにおいて、
    前記レイアウトデータ入力部が、信号配線、電源プレーン及びグランドプレーンを含むプリント回路基板を設計するために、前記信号配線の構造データと、前記電源プレーンの構造データと、前記グランドプレーンの構造データと、前記電源プレーンおよび前記グランドプレーンの間隔データと、前記プリント回路基板に搭載する能動素子および受動素子の内少なくとも１つの搭載位置データとを含むレイアウトデータを入力するレイアウトデータ入力工程と、
    前記プレーン構造抽出部が、前記電源プレーンおよび前記グランドプレーンの構造を抽出するプレーン構造抽出工程と、
    前記電源ピン抽出部が、前記プリント回路基板に搭載する集積回路の電源ピンを抽出する電源ピン抽出工程と、
    前記キャパシタ抽出部が、前記電源プレーンおよび前記グランドプレーン間に接続されたキャパシタを抽出するキャパシタ抽出工程と、
    前記円作成部は、前記電源プレーンおよび前記グランドプレーン間の間隔に対して前記電源ピンおよび前記キャパシタ間の許容距離範囲の上限値を半径とし、前記電源ピンを中心とする円を作成する円作成工程と、
    前記キャパシタ容量検査部が、前記円内に存在する全てのキャパシタの容量値の合計が基準値を超えているか否かを検査するキャパシタ容量検査工程と、
    前記警告発生部が、前記容量値の合計が前記基準値を超えていない場合には警告を発生する警告発生工程を実行させるプリント回路配線基板設計プログラム。
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