WO2023032786A1 - 多端子キャパシタの等価回路モデル作成方法、等価回路モデル作成プログラム、等価回路モデル作成プログラムを記憶した記憶媒体、シミュレーション方法およびシミュレーション装置 - Google Patents

多端子キャパシタの等価回路モデル作成方法、等価回路モデル作成プログラム、等価回路モデル作成プログラムを記憶した記憶媒体、シミュレーション方法およびシミュレーション装置 Download PDF

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WO2023032786A1
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equivalent circuit
circuit model
terminal
terminal capacitor
capacitor
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青路 日▲高▼
豊貴 森
幸宏 藤田
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株式会社村田製作所
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
    • G01R31/64—Testing of capacitors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods

Definitions

  • the present disclosure relates to an equivalent circuit model creation method for a multi-terminal capacitor, an equivalent circuit model creation program, a storage medium storing the equivalent circuit model creation program, a simulation method, and a simulation apparatus.
  • Patent Document 1 discloses a method for deriving an equivalent circuit model of a capacitor.
  • the method disclosed in Patent Document 1 is intended for a two-terminal capacitor. That is, the method disclosed in Patent Document 1 is based on the premise of deriving an equivalent circuit model for a two-terminal capacitor.
  • the present invention has been made in view of the above, and its object is to provide an equivalent circuit model creation method and an equivalent circuit model creation capable of deriving an equivalent circuit model of a multi-terminal capacitor having three or more terminals.
  • An object of the present invention is to provide a program, a storage medium storing an equivalent circuit model creation program, a simulation method, and a simulation apparatus.
  • an equivalent circuit model creation method provides a configuration in which positive electrode terminal rows and negative electrode terminal rows are alternately arranged in parallel.
  • An equivalent circuit model creation method for creating an equivalent circuit model of a multi-terminal capacitor having a first step of measuring the S parameter of the multi-terminal capacitor, and a second step of deriving the impedance of the entire multi-terminal capacitor based on the above; a third step of creating a two-terminal equivalent circuit model from the impedance of the entire multi-terminal capacitor derived in the second step; A fourth step of deriving an equivalent circuit model of the unit cell from the two-terminal equivalent circuit model created in the three steps, and the equivalent circuit model of the unit cell and the equivalent circuit model of the parasitic components derived in the fourth step.
  • an equivalent circuit model creation program has a configuration in which a positive electrode terminal row and a negative electrode terminal row are alternately arranged in parallel.
  • Equivalent circuit model creation program for creating an equivalent circuit model of a multi-terminal capacitor having a second step of deriving the impedance of the entire multi-terminal capacitor based on the measured value; and a third step of creating a two-terminal equivalent circuit model from the impedance of the entire multi-terminal capacitor derived in the second step.
  • a storage medium has a configuration in which positive electrode terminal rows and negative electrode terminal rows are alternately arranged in parallel.
  • a storage medium storing an equivalent circuit model creation program for creating an equivalent circuit model of a terminal capacitor, wherein a computer stores a first step of measuring the S parameter of the multi-terminal capacitor and the S parameters measured in the first step.
  • a second step of deriving the impedance of the entire multi-terminal capacitor based on the measured values of the parameters and a third step of creating a two-terminal equivalent circuit model from the impedance of the entire multi-terminal capacitor derived in the second step.
  • a fifth step of creating a two-dimensional grid-like topology by combining an equivalent circuit model, and a sixth step of setting terminals of the multi-terminal capacitor at nodes of the topology of the two-dimensional grid created in the fifth step. is a storage medium storing an equivalent circuit model creation program for executing .
  • a simulation method utilizes an equivalent circuit model of a multiterminal capacitor created using the equivalent circuit model creation method described above, Characteristics of a terminal capacitor or characteristics of a circuit including said multi-terminal capacitor are calculated.
  • a simulation apparatus utilizes an equivalent circuit model of a multiterminal capacitor created using the equivalent circuit model creation method described above to Characteristics of a terminal capacitor or characteristics of a circuit including said multi-terminal capacitor are calculated.
  • an equivalent circuit model of a capacitor having three or more terminals can be derived.
  • FIG. 1 is a flow chart showing an example of a method for creating an equivalent circuit model of a multi-terminal capacitor according to the present disclosure.
  • FIG. 2 is a plan view showing a configuration example of a multi-terminal capacitor.
  • FIG. 3 is a diagram showing a cross section of part of FIG.
  • FIG. 4 is an enlarged view showing a part of the cross section of the multi-terminal capacitor.
  • FIG. 5 is an enlarged view showing a part of the cross section of the multi-terminal capacitor.
  • FIG. 6 is a diagram showing a jig for measuring S parameters.
  • FIG. 7 is a diagram showing a cross section of part of FIG.
  • FIG. 8 is a diagram showing a cross section of part of FIG. FIG.
  • FIG. 9 is a diagram showing an equivalent circuit of a substrate including multi-terminal capacitors.
  • FIG. 10 is a diagram showing the basic form of an equivalent circuit.
  • FIG. 11 is a diagram showing an equivalent circuit for fitting the low frequency range.
  • FIG. 12 is a diagram showing an equivalent circuit for fitting the entire frequency band including low frequencies.
  • FIG. 13 is a table showing the values of each element included in the circuits shown in FIGS. 10-12.
  • FIG. 14 is a diagram showing an example of changes in impedance with respect to frequency.
  • FIG. 15 is a diagram showing an example of changes in equivalent series resistance with respect to frequency.
  • FIG. 16 is a flowchart illustrating an example of fitting processing.
  • FIG. 17 is a diagram showing examples of measured values and simulated values for impedance and equivalent series resistance.
  • FIG. 17 is a diagram showing examples of measured values and simulated values for impedance and equivalent series resistance.
  • FIG. 18 is a diagram showing examples of measured values and simulated values for impedance and equivalent series resistance.
  • FIG. 19 is a diagram showing examples of measured values and simulated values for impedance and equivalent series resistance.
  • FIG. 20 is a diagram showing an example of a unit cell.
  • FIG. 21 is a diagram showing an image of the overall impedance.
  • FIG. 22 is a diagram showing an example of arrangement of unit cells corresponding to the overall impedance.
  • FIG. 23 is a diagram showing a state in which unit cell impedances are arranged between nodes of a two-dimensional lattice.
  • FIG. 24 is a diagram showing an example of an equivalent circuit model of a multi-terminal capacitor.
  • FIG. 25 is a table showing an example of symbols representing equivalent circuit models of multi-terminal capacitors.
  • FIG. 25 is a table showing an example of symbols representing equivalent circuit models of multi-terminal capacitors.
  • FIG. 26 is a diagram showing a multi-terminal capacitor with a terminal arrangement of 3 rows and 3 columns.
  • 27 is a diagram showing a multi-terminal capacitor represented by the symbols shown in FIG. 25.
  • FIG. FIG. 28 is a diagram showing a multi-terminal capacitor having a terminal arrangement of 3 rows and 5 columns.
  • FIG. 29 is a diagram showing an equivalent circuit of a substrate including multi-terminal capacitors.
  • FIG. 30 is a diagram showing simulation results of S parameters.
  • FIG. 31 is a diagram illustrating an example of time domain simulation.
  • FIG. 32 is a diagram showing changes in current values of the current sources in FIG.
  • FIG. 33 is a diagram showing an example of changes in load voltage.
  • FIG. 34 is a diagram illustrating a configuration example of a simulation device of the present disclosure;
  • FIG. 1 is a flow chart showing an example of a method for creating an equivalent circuit model of a multi-terminal capacitor according to the present disclosure.
  • a multi-terminal capacitor is mounted on a substrate, and S-parameters of the multi-terminal capacitor are measured (step ST1).
  • a jig having a substrate on which a capacitor is mounted is prepared, and the S parameter is measured using the jig.
  • step ST2 the impedance of the entire multi-terminal capacitor is calculated based on the S parameters measured in step ST1 (step ST2). Further, a two-terminal equivalent circuit model is created from the overall impedance calculated in step ST2 (step ST3). At this time, a two-terminal equivalent circuit model is created by fitting processing. The fitting process will be described later.
  • An equivalent circuit model of the unit cell is derived from the two-terminal equivalent circuit model created in step ST3 (step ST4). At this time, based on the periodic structure, an equivalent circuit model of the unit cell is derived from the two-terminal equivalent circuit model.
  • step ST5 the equivalent circuit model of the unit cell derived in step ST4 and the equivalent circuit model of the parasitic components are combined to create a two-dimensional grid topology. Then, the terminals of the multi-terminal capacitor are set at the nodes of the two-dimensional grid created in step ST5 (step ST6).
  • FIG. 2 is a plan view showing a configuration example of a multi-terminal capacitor.
  • FIG. 3 is a cross-sectional view taken along line A1-A1 in FIG. 4 and 5 are enlarged views showing a part of the cross section of the multi-terminal capacitor.
  • the multi-terminal capacitor 1 of this example is formed on the substrate 10 .
  • Negative electrodes NE1 and NE2 and a positive electrode PE1 are formed on the substrate 10 .
  • the X-axis direction, Y-axis direction and Z-axis direction which are orthogonal to each other, are defined.
  • the longitudinal direction in which the positive electrode PE1, the negative electrodes NE1 and NE2 extend is defined as the Y-axis direction.
  • the negative electrode NE1, the positive electrode PE1, and the negative electrode NE2 are arranged in this order. This arrangement direction is defined as the X-axis direction.
  • the depth direction of the substrate 10 is defined as the Z-axis direction.
  • the positive electrode PE1, the negative electrodes NE1 and NE2 extend parallel to each other in the Y-axis direction. Therefore, the positive electrode PE1 and the negative electrodes NE1 and NE2 are arranged in a striped pattern in plan view.
  • Negative electrode NE1 has terminals T1, T2 and T3.
  • Negative electrode NE2 has terminals T4, T5 and T6.
  • Positive electrode PE1 has terminals T7, T8 and T9.
  • the positive electrode PE1 has extensions PE10 and PE20 extending in the X-axis direction toward the negative electrodes NE1 and NE2.
  • Negative electrode NE1 has extension NE10 extending in the X-axis direction toward positive electrode PE1.
  • Negative electrode NE2 has an extension NE20 extending in the X-axis direction toward positive electrode PE1.
  • the extensions PE10 and the extensions NE10 are alternately arranged in the Y-axis direction.
  • the extensions PE20 and the extensions NE20 are alternately arranged in the Y-axis direction.
  • a trench forming region VH1 is present in the region between the positive electrode PE1 and the negative electrode NE1.
  • a trench formation region VH2 is present between the positive electrode PE1 and the negative electrode NE2.
  • Via holes extending in the Z-axis direction are provided in portions of the extensions PE10, NE10, PE20, and NE20 located in the trench formation regions VH1 and VH2.
  • via holes V11 and V12 are provided in the portion of extension PE20 located in trench formation region VH2
  • via holes V21 and V22 are provided in the portion of extension NE20 located in trench formation region VH2.
  • FIG. 4 is an enlarged view showing the portion of the trench formation region VH2 in the cross section taken along the line A1-A1 in FIG.
  • via holes V11 and V12 are connected to the positive electrode PETR inside substrate 10 .
  • the extension PE20 and the positive electrode PETR are electrically connected.
  • FIG. 5 is an enlarged view of the portion of the trench formation region VH2 in the cross section of the A2-A2 portion in FIG. Referring to FIG. 5, via holes V21 and V22 are connected to the negative electrode NETR inside the substrate 10. As shown in FIG. This electrically connects the extension NE20 and the negative electrode NETR.
  • the positive electrode PETR and the negative electrode NETR have portions extending in the Z-axis direction along trenches TR11, TR12, TR21, and TR22 extending in the Z-axis direction.
  • the area of the portion where the positive electrode PETR and the negative electrode NETR face each other can be maximized, and the capacitance value between the positive electrode PETR and the negative electrode NETR can be maximized.
  • a dielectric is provided between the positive electrode PETR and the negative electrode NETR.
  • FIGS. 2 to 5 show examples of multi-terminal capacitors made of silicon capacitors, in which columns of positive electrodes and columns of negative electrodes are arranged in parallel.
  • a multi-terminal capacitor such as a laminated ceramic capacitor may be used as long as the columns of positive electrodes and the columns of negative electrodes are arranged in parallel.
  • FIG. 6 is a diagram illustrating a method of measuring S parameters of a multiterminal capacitor.
  • FIG. 6 is a diagram showing a jig for measuring S parameters.
  • FIG. 7 is a cross-sectional view taken along line B1-B1 in FIG.
  • FIG. 8 is a view showing a cross section along the B2-B2 section in FIG.
  • the jig 11 has a substrate 10a.
  • the substrate 10 a is a substrate for evaluating the multiterminal capacitor 1 .
  • a multi-terminal capacitor 1 is mounted on the substrate 10a.
  • the multi-terminal capacitor 1 has nine terminals T1 to T9. Terminals T1 to T3 and terminals T4 to T6 arranged in the Y-axis direction are electrically connected to the negative pole inside the substrate 10a. Terminals T7 to T9 arranged in the Y-axis direction are electrically connected to the positive electrode inside the substrate 10a.
  • the terminal T2 is electrically connected to the negative electrode NE inside the substrate 10a through a via hole V2.
  • the terminal T2 is not connected to the positive electrode PE inside the substrate 10a.
  • the terminal T5 is electrically connected to the negative electrode NE inside the substrate 10a through a via hole V5.
  • the terminal T5 is not connected to the positive electrode PE inside the substrate 10a.
  • Terminal T8 is electrically connected to positive electrode PE inside substrate 10a through via hole V8.
  • a row of terminals T1 to T3 arranged in a straight line, a row of terminals T4 to T6 arranged in a straight line, and a row of terminals T7 to T9 arranged in a straight line are arranged parallel to each other.
  • the row of terminals T7-T9 is sandwiched between the row of terminals T1-T3 and the row of terminals T4-T6.
  • a row of terminals T1 to T3 is provided on one side of the row of terminals T7 to T9 in the X-axis direction, and a row of terminals T4 to T6 is provided on the other side. Therefore, the multi-terminal capacitor 1 has a structure in which columns of electrodes connected to positive electrodes and columns of electrodes connected to negative electrodes are alternately provided.
  • the board 10a has ports PO1 and PO2.
  • a port PO1 is provided on one side of the multi-terminal capacitor 1 in the Y-axis direction, and a port PO2 is provided on the other side.
  • the port PO1 has a positive electrode PO11 and a negative electrode PO12.
  • the port PO2 has a positive electrode PO21 and a negative electrode PO22.
  • a resistor RA is electrically connected between the positive electrode PO11 and the negative electrode PO12 of the port PO1.
  • a resistor RB is electrically connected between the positive electrode PO21 and the negative electrode PO22 of the port PO2.
  • Resistors RA and RB are, for example, 50 ⁇ chip resistors.
  • the positive electrode PO11 of the port PO1 is electrically connected to the positive electrode PE inside the substrate 10a through the via hole VP1.
  • a negative electrode PO12 of the port PO1 is electrically connected to a negative electrode NE inside the substrate 10a by a via hole VN1.
  • the negative electrode PO12 is not connected to the positive electrode PE inside the substrate 10a.
  • the positive pole PO21 of the port PO2 is electrically connected to the positive pole PE inside the substrate 10a
  • the negative pole PO22 of the port PO2 is electrically connected to the negative pole NE inside the board 10a.
  • board mounting using the jig 11 allows the impedance when the positive terminal and the negative terminal are electrically connected to be reflected in the equivalent circuit model.
  • the characteristics due to the parasitic components in the connecting portion of the terminals can be reflected in the equivalent circuit model.
  • FIG. 9 is a diagram showing an equivalent circuit of the substrate 10a including the multi-terminal capacitor 1.
  • the positive pole PO11 of the port PO1 is electrically connected to the positive pole PE.
  • a positive electrode PO21 of the port PO2 is electrically connected to the positive electrode PE.
  • the negative pole PO12 of the port PO1 is electrically connected to the negative pole NE.
  • the negative pole PO22 of the port PO2 is electrically connected to the negative pole NE.
  • Terminals T1 to T6 are negative terminals and are electrically connected to the negative electrode NE.
  • Terminals T7 to T9 are positive terminals and are electrically connected to positive electrode PE.
  • S parameters are measured according to the shunt-through method.
  • a network analyzer is used to measure the S parameters.
  • S-parameters are also called scattering matrices or scattering parameters, and are parameters that express the transmitted/reflected power characteristics of a circuit network.
  • the impedance value Z is derived by the following formula (1).
  • Ztotal ( Z0 /2) ⁇ S21 /(1 ⁇ S21 ) ⁇ (1)
  • Z0 in the above equation (1) is the characteristic impedance.
  • S21 is the power gain when the source and load impedances are Z0 .
  • the fitting process is a process of deriving an equivalent circuit corresponding to the measured value of the impedance value Z total of the entire circuit.
  • the fitting process is a process for matching the simulated values with the measured values.
  • an equivalent circuit is derived by combining resistive elements, inductive elements, and capacitive elements in order to match impedance simulation values based on a SPICE (Simulation Program with Integrated Circuit Emphasis) model with measured values.
  • FIG. 10 to 12 are diagrams showing examples of equivalent circuits for the measured impedance Z total of the entire circuit.
  • FIG. 10 is a diagram showing the basic form of an equivalent circuit.
  • the equivalent circuit shown in FIG. 10 includes resistive elements R1 and R3, a capacitive element C1, and an inductive element L2.
  • a capacitive element C1, an inductive element L2, and a resistive element R3 are connected in series.
  • a resistive element R1 is connected in parallel with the capacitive element C1.
  • the resistive element R1 is an insulation resistor.
  • FIG. 11 is a diagram showing an equivalent circuit for fitting the low frequency range.
  • the equivalent circuit shown in FIG. 11 includes resistive elements R1, R3-R6, capacitive elements C1, C4-C6, and an inductive element L2.
  • a capacitive element C1, an inductive element L2, and resistive elements R3, R4, R5, and R6 are connected in series.
  • a resistance element R1 is connected in parallel to the capacitance element C1, a capacitance element C4 is connected to the resistance element R4, a capacitance element C5 is connected to the resistance element R5, and a capacitance element C6 is connected to the resistance element R6 in parallel.
  • the resistive element R1 is an insulation resistor.
  • FIG. 12 is a diagram showing an equivalent circuit for fitting the entire frequency band including low frequencies.
  • the equivalent circuit shown in FIG. 12 includes resistive elements R1, R3-R8, capacitive elements C1, C4-C6, and inductive elements L2, L7, L8.
  • a capacitive element C1, an inductive element L2, and resistive elements R3, R4, R5, R6, R7, and R8 are connected in series.
  • Capacitive element C1 has resistive element R1, resistive element R4 has capacitive element C4, resistive element R5 has capacitive element C5, resistive element R6 has capacitive element C6, resistive element R7 has inductive element L7, and inductive element R8 has Elements L8 are connected in parallel.
  • the resistive element R1 is an insulation resistor.
  • FIG. 13 is a table showing the values of each element included in the circuits shown in FIGS. 10-12. That is, the table of FIG. 13 shows examples of the capacitance value [F] of each capacitive element C, the inductance value [H] of each inductive element L, and the resistance value [ ⁇ ] of each resistance element R.
  • the numerals 1 to 8 in the "No.” column on the leftmost side of the table and the symbols combined with the capacitive element C, the inductive element L, or the resistive element R are the elements included in the circuits shown in FIGS. 10 to 12, respectively.
  • the capacitance value of capacitive element C1 is 8.455 ⁇ 10 ⁇ 8 [F]
  • the inductance value of inductive element L2 is 1.005 ⁇ 10 ⁇ 11 [H]
  • the resistance value of resistive element R1 is 1.000 ⁇ 10 8 [ ⁇ ]
  • the resistance value of the resistance element R3 is 9.780 ⁇ 10 ⁇ 3 [ ⁇ ].
  • the values of other elements are also as shown in the table of FIG. Note that the circuits shown in FIGS. 10 to 13 are examples, and other elements may be employed.
  • FIG. 14 is a diagram showing an example of changes in impedance with respect to frequency.
  • the horizontal axis is frequency [Hz] and the vertical axis is impedance [ ⁇ ].
  • the impedance simulation value SM1 by the SPICE model with the measured value ME1. That is, an equivalent circuit is created by connecting the capacitive element C, the inductive element L, and the resistive element R so that the simulated value SM1 of the SPICE model matches the measured value ME1.
  • FIG. 15 is a diagram showing an example of changes in equivalent series resistance (ESR) with respect to frequency.
  • ESR equivalent series resistance
  • the horizontal axis is frequency [Hz]
  • the vertical axis is equivalent series resistance [ ⁇ ].
  • ESR equivalent series resistance
  • the simulation value SM2 of the equivalent series resistance by the SPICE model can be matched with the measured value ME2. That is, an equivalent circuit is created by connecting the capacitive element C, the inductive element L, and the resistive element R so that the simulated value SM2 of the SPICE model matches the measured value ME2.
  • FIG. 16 is a flowchart showing an example of fitting processing.
  • a circuit model is created to which resistive elements, inductive elements or capacitive elements are added (step ST31). Then, a simulation is performed using a circuit model to which resistive elements, inductive elements, or capacitive elements are added (step ST32).
  • step ST33 it is determined whether or not the simulation values obtained by the circuit model with added resistive elements, inductive elements, or capacitive elements match the measured values. If the result of determination in step ST33 is that the simulated value matches the measured value (Yes in step ST33), a circuit model corresponding to the simulated value is created as an equivalent circuit model corresponding to the measured impedance value of the entire circuit. (Step ST34).
  • step ST33 the process returns to step ST31 to create a new circuit model with additional resistive elements, inductive elements, or capacitive elements.
  • a new circuit model is simulated (step ST32), and it is determined whether or not the simulation value of the circuit model matches the measured value (step ST33). The above process is repeated until the circuit model simulated values match the measured values. By repeating the above process, the simulation value can be gradually brought closer to the measurement value, and finally the simulation value can match the measurement value.
  • a simulation value that matches the measured value is used as an equivalent circuit model.
  • step ST33 of FIG. 16 whether or not the simulation value matches the measurement value may be determined, for example, as follows. That is, the measured values are not constant, but have a width of change as shown in FIGS. 14 and 15. FIG. It can be determined that the simulated value matches the measured value when the entire simulated value is included in the range of variation of the measured value. That is, as shown in FIG. 14, the measured value ME1 of the impedance has a range of variation, and if the entirety of the simulated value SM1 is included in the range of variation of the measured value ME1, the simulated value matches the measured value. , can be determined. Further, as shown in FIG. 15, the measured value ME2 of the equivalent series resistance (ESR) has a range of variation. It can be determined that it matches the measured value.
  • ESR equivalent series resistance
  • a frequency range may be delimited, and it may be determined that the simulation value matches the measurement value when the simulation value is included in the variation range of the measurement value within that frequency range. For example, if the frequency band to be used is known in advance, a frequency range may be delimited, and it may be determined whether or not the simulated values match the measured values within that frequency range.
  • 17 to 19 are diagrams showing examples of measured values and simulated values for impedance and equivalent series resistance (ESR). 17 to 19, the horizontal axis is frequency [Hz] and the vertical axis is impedance [ ⁇ ].
  • the simulation value SM1 is made to match the impedance measurement value ME1
  • the simulation value SM2 is changed to the equivalent series resistance (ESR) measurement value ME2. , that is, fitting processing is performed.
  • the waveforms of the simulation values SM1 and SM2 are matched with the measured values ME1 and ME2 by sequentially combining the elements from the low frequency band to the high frequency band.
  • FIG. 17 corresponds to the equivalent circuit of FIG.
  • the equivalent circuit of FIG. 10 is an equivalent circuit using one resistive element as the equivalent series resistance and one inductive element as the equivalent series inductance. Since the equivalent series resistance has a small number of elements, as shown in FIG. 17, it has a flat characteristic without frequency dependence.
  • FIG. 18 corresponds to the equivalent circuit of FIG.
  • the equivalent circuit of FIG. 11 is an equivalent circuit obtained by adding three CR parallel circuits in series to the equivalent circuit of FIG. As shown in FIG. 18, the frequency characteristic of the equivalent series resistance in the low range is reflected.
  • FIG. 19 corresponds to the equivalent circuit of FIG.
  • the equivalent circuit of FIG. 12 is an equivalent circuit obtained by adding two LR parallel circuits in series to the equivalent circuit of FIG. As shown in FIG. 19, frequency characteristics of impedance and equivalent series resistance in a frequency region higher than the self-resonant frequency are reflected.
  • the accuracy of matching the simulation value to the measured value is higher in the case of FIG. 18 with the addition of the equivalent circuit of FIG. 11 than in the case of FIG. 17 with the addition of the equivalent circuit of FIG.
  • the accuracy of matching the simulation value to the measured value is higher in the case of FIG. 19 with the addition of the equivalent circuit of FIG. 12 than in the case of FIG. 18 with the addition of the equivalent circuit of FIG.
  • a resistive element, an inductive element, and a capacitive element it is possible to improve the accuracy of matching the measured value with the simulated value.
  • FIG. 20 is a diagram showing an example of a unit cell.
  • the unit cell shown in FIG. 20 includes resistive elements R1, R3 to R9, capacitive elements C1, C4, C5, C7, C8, and inductive elements L2, L7 to L10.
  • a capacitive element C1, an inductive element L2, and resistive elements R3, R4, R5, R6, R7, R8, and R9 are connected in series.
  • Capacitive element C1 has resistive element R1, resistive element R4 has capacitive element C4, resistive element R5 has capacitive element C5, resistive element R6 has inductive element L7, resistive element R7 has inductive element L8, and resistive element R8 has a capacitance. Element C7 and inductive element L9 are connected in parallel, and capacitive element C8 and inductive element L10 are connected in parallel to resistive element R9.
  • the resistive element R1 is an insulation resistor.
  • FIG. 21 is a diagram showing an image of the overall impedance Z total .
  • FIG. 22 is a diagram showing an example of arrangement of unit cells corresponding to the overall impedance Z total .
  • one terminal of the overall impedance Z total is positive (+) and the other is negative (-).
  • the overall impedance Z total is converted into an array of m rows ⁇ n columns (m and n are natural numbers).
  • Z unit K ⁇ Z total ... (2)
  • the unit cell impedance Z unit can be derived by simple calculation from the overall impedance Z total .
  • the resistance value R unit of the unit cell is given by the following formula (3)
  • the induction value L unit of the unit cell is given by the following formula (4)
  • the capacitance value C unit of the unit cell is given by the following formula (5).
  • R unit K R total (3)
  • L unit K L total (4)
  • C unit C total /K (5)
  • R total is the resistance value of the resistive element before division into unit cells
  • L total is the inductance value of the inductive element before division into unit cells
  • C total is the capacitance value of the capacitive element before division into unit cells.
  • the resistance value and the induction value are multiplied by K, and the capacitance value is multiplied by 1/K. In this way, the value of each element is multiplied by K or 1/K and distributed to the unit cells.
  • FIG. 23 is a diagram showing a state in which unit cell impedances are arranged between nodes of a two-dimensional lattice arranged in m rows ⁇ n columns.
  • This example shows a state in which impedances Z unit1 to Z unit6 of six unit cells are arranged between nodes S1 to S9 arranged in 3 rows ⁇ 3 columns.
  • Three nodes S7-S9 correspond to positive poles.
  • Nodes S1-S3 and S4-S6 correspond to negative poles.
  • FIG. 24 is a diagram showing an example of an equivalent circuit model of a multi-terminal capacitor.
  • the equivalent circuit model of FIG. 24 combines the impedances Z unit1 to Z unit6 of the unit cells and the equivalent circuit model of the parasitic component PP in a two-dimensional grid. is obtained by setting ⁇ T9.
  • the parasitic component PP is a parasitic component due to the board on which the multi-terminal capacitor is mounted.
  • the parasitic component PP is, for example, a series connection of a resistive element and an inductive element.
  • an equivalent circuit model reflecting parasitic components such as wiring inductance and stray capacitance can be created.
  • an equivalent circuit model having a topology corresponding to the structure of the multi-terminal capacitor can be provided.
  • FIG. 25 is a table showing an example of symbols representing equivalent circuit models of multi-terminal capacitors.
  • FIG. 25 shows symbols for each cell with two types of poles, positive P and negative N.
  • Item (a) in FIG. 25 is a symbol indicating cells inside the array, that is, cells other than corners and ends.
  • Item (b) in FIG. 25 is a symbol indicating a cell at an end portion other than a corner portion, which is a cell with a pole different from that on both sides.
  • Item (c) in FIG. 25 is a symbol indicating a cell at an end portion other than a corner portion and having the same type of pole as both neighboring cells.
  • Item (d) in FIG. 25 is a symbol indicating a corner cell.
  • the symbols of the positive electrode P are a white rectangle RE0, a rectangle RE1 arranged in the upper right corner of the rectangle RE0, a hook H1 extending from the rectangle RE1 toward the lower left corner of the rectangle RE0, and a rectangle RE0. It is composed of a black rectangle TS arranged outside and a line segment TSS connecting the rectangle RE0 and the rectangle TS.
  • a black rectangle TS indicates a terminal connected to an adjacent cell.
  • Rectangle TS is four in item (a) of FIG. 25, indicating that it has four terminals.
  • Rectangle TS is two in item (d) of FIG. 25, indicating that it has two terminals.
  • the symbols of the negative N are a white rectangle RE0, a rectangle RE2 arranged at the lower left in the rectangle RE0, a hook H2 extending from the rectangle RE2 toward the upper right in the rectangle RE0, and the rectangle RE0. It is composed of a black rectangle TS arranged outside and a line segment TSS connecting the rectangle RE0 and the rectangle TS.
  • a black rectangle TS indicates a terminal connected to an adjacent cell.
  • Rectangle TS is four in item (a) of FIG. 25, indicating that it has four terminals. There are three rectangles TS in items (b) and (c) of FIG. 25, indicating that they have three terminals. Rectangle TS is two in item (d) of FIG. 25, indicating that it has two terminals.
  • FIG. 25 is an example of setting symbols divided into grid-like areas, and other symbols may be adopted.
  • FIG. 26 is a diagram showing a multi-terminal capacitor with a terminal arrangement of 3 rows and 3 columns.
  • a unit cell with impedance Z unit1 is placed between terminal T7 and terminal T1
  • a unit cell with impedance Z unit2 is placed between terminal T8 and terminal T2
  • a unit cell with impedance Z unit2 is placed between terminal T9 and terminal T3.
  • a unit cell with impedance Z unit3 is placed between terminal T7 and terminal T4
  • a unit cell with impedance Z unit4 is placed between terminal T8 and terminal T5
  • a unit cell with impedance Z unit5 is placed between terminal T9 and terminal T9.
  • a unit cell with impedance Z unit6 is connected between T6 and T6.
  • FIG. 27 is a diagram showing a multi-terminal capacitor represented by the symbols shown in FIG.
  • FIG. 27 shows a multi-terminal capacitor 1a equivalent to the multi-terminal capacitor shown in FIG.
  • impedance Z unit1 of the unit cell between the terminal T7 and the terminal T1 in FIG. 26 is distributed evenly between the symbol of the terminal T7 and the symbol of the terminal T1 in the same position in FIG. That is, impedance Z unit1 /2 is set to the symbol of terminal T7 and the symbol of terminal T1.
  • impedance Z unit2 of the unit cell between the terminal T8 and the terminal T2 in FIG. 26 is distributed evenly between the symbol of the terminal T8 and the symbol of the terminal T2 in the same position in FIG. That is, impedance Z unit2 /2 is set to the symbol of terminal T8 and the symbol of terminal T2.
  • impedance Z unit3 of the unit cell between the terminal T9 and the terminal T3 in FIG. 26 is distributed evenly between the symbol of the terminal T9 and the symbol of the terminal T3 in the same position in FIG. That is, impedance Z unit3 /2 is set to the symbol of terminal T9 and the symbol of terminal T3.
  • impedance Z unit4 of the unit cell between the terminal T7 and the terminal T4 in FIG. 26 is distributed evenly between the symbol of the terminal T7 and the symbol of the terminal T4 in the same position in FIG. That is, impedance Z unit4 /2 is set to the symbol of terminal T7 and the symbol of terminal T4.
  • impedance Z unit5 of the unit cell between the terminal T8 and the terminal T5 in FIG. 26 is distributed evenly between the symbol of the terminal T8 and the symbol of the terminal T5 in the same position in FIG. That is, impedance Z unit5 /2 is set to the symbol of terminal T8 and the symbol of terminal T5.
  • impedance Z unit6 of the unit cell between the terminal T9 and the terminal T6 in FIG. 26 is distributed evenly between the symbol of the terminal T9 and the symbol of the terminal T6 in the same position in FIG. That is, impedance Z unit6 /2 is set to the symbol of terminal T9 and the symbol of terminal T6.
  • FIG. 28 is a diagram showing a multi-terminal capacitor having a terminal arrangement of 3 rows and 5 columns.
  • a multi-terminal capacitor 1b shown in FIG. 28 has 15 terminals T1 to T15.
  • the impedance of the symbol corresponding to the terminal T4 is evenly distributed to the symbols of the terminals T10 and T13, and the impedance of the symbol corresponding to the terminal T5 is equally distributed to the symbols of the terminals T11 and T14.
  • the impedance of the symbol corresponding to the terminal T6 is evenly distributed to the symbol of the terminal T12 and the symbol of the terminal T15.
  • FIG. 29 is a diagram showing an equivalent circuit of the substrate 10a including the multi-terminal capacitor 1 described with reference to FIG.
  • the symbols described with reference to FIG. 25 represent the multi-terminal capacitor 1a.
  • the terminals T7 to T8 corresponding to the three symbols corresponding to the positive terminals are electrically connected to the positive terminal PO11 of the port PO1 and the positive terminal PO21 of the port PO2.
  • Terminals T1 to T6 corresponding to the six symbols corresponding to negative poles are electrically connected to a reference potential, eg, ground.
  • a resistor RA is electrically connected between the positive electrode PO11 and the negative electrode PO12 of the port PO1.
  • a resistor RB is electrically connected between the positive electrode PO21 and the negative electrode PO22 of the port PO2.
  • FIG. 30 is a diagram showing an example of S-parameter simulation results.
  • the horizontal axis indicates the frequency [Hz]
  • the vertical axis indicates the S-parameter value [dB].
  • FIG. 30 shows S11 and S21 among the S parameters.
  • S11 is the power reflected from port PO1 divided by the power incident on port PO1.
  • S21 is the power gain when the impedance of the power source and load is 50 ⁇ .
  • FIG. 31 is a diagram illustrating an example of time domain simulation.
  • power is supplied from the DC power supply 20 to the load 30 through the substrate 10 .
  • Voltage Vdc of DC power supply 20 is applied to load 30 through substrate 10 .
  • a current source Idc connected in parallel with the load 30 is provided. Connections of resistive elements and inductive elements and connections of resistive elements, inductive elements and capacitive elements in FIG.
  • the load 30 is, for example, a semiconductor chip such as a controller or processor.
  • FIG. 32 is a diagram showing changes in the current value of the current source Idc in FIG. 32, the horizontal axis indicates the rise time Ti of the current value, and the vertical axis indicates the amplitude Ai.
  • FIG. 33 is a diagram showing an example of changes in load voltage.
  • the horizontal axis is time [ns] and the vertical axis is voltage [V].
  • a dashed line in FIG. 33 indicates the voltage V0 when the multi-terminal capacitor 1a is not provided.
  • a solid line in FIG. 33 indicates the voltage V1 when the multi-terminal capacitor 1a is provided.
  • the operation of the load 30 may cause the current value of the current source Idc to increase or the load voltage to drop.
  • the load voltage may drop and then rise.
  • the voltage V1 with the multi-terminal capacitor 1a fluctuates less than the voltage V0 without the multi-terminal capacitor 1a.
  • FIG. 34 is a diagram illustrating a configuration example of a simulation device of the present disclosure.
  • a simulation apparatus 100 shown in FIG. 34 is a simulation apparatus provided with a program for calculating the characteristics of a multi-terminal capacitor or the characteristics of a circuit to which multi-terminal capacitors are connected.
  • the simulation apparatus includes an input section 101 , a calculation section 102 , an output section 103 , a storage section 104 and a storage section 105 .
  • the input unit 101 inputs data such as conditions for setting an equivalent circuit model.
  • Input unit 101 includes, for example, a keyboard and a mouse.
  • the calculation unit 102 executes a program based on the data input by the input unit 101.
  • the computing unit 102 includes, for example, a CPU (Central Processing Unit).
  • the output unit 103 displays the result of calculation by the calculation unit 102, the waveform of the characteristics obtained by the simulator, and the like.
  • the output unit 103 is implemented by, for example, a display device.
  • the storage unit 104 stores data of the equivalent circuit model.
  • the equivalent circuit model data stored in the storage unit 104 is, for example, data of the multi-terminal capacitor 1a shown in FIG. 27 or data of the multi-terminal capacitor 1b shown in FIG.
  • Storage unit 105 stores a program for executing the simulator.
  • the simulator stored in the storage unit 105 calculates the characteristics of the multi-terminal capacitor or the characteristics of the circuit to which the multi-terminal capacitor is connected.
  • Storage unit 104 and storage unit 105 may be realized by a magnetic disk device, or may be realized by a semiconductor memory.
  • the data input from the input unit 101 and the equivalent circuit model data are stored in the storage unit 104 .
  • the calculation unit 102 executes a program stored in the storage unit 105 to activate the simulator.
  • the calculation unit 102 performs calculations using a simulator.
  • the output unit 103 outputs characteristic waveforms obtained as a result of calculation by the calculation unit 102 in the form of graph display or the like.
  • the simulation device shown in FIG. 34 has a program for calculating the characteristics of multi-terminal capacitors or the characteristics of circuits to which multi-terminal capacitors are connected.
  • the S-parameter of the multi-terminal capacitor can be measured.
  • an equivalent circuit model corresponding to the above waveform can be created. Then, using the created equivalent circuit model of the multi-terminal capacitor, the characteristics of the multi-terminal capacitor or the characteristics of the circuit including the multi-terminal capacitor can be calculated.
  • the simulation apparatus shown in FIG. 34 uses the equivalent circuit model of the multi-terminal capacitor created using the equivalent circuit model creation method described above to calculate the characteristics of the multi-terminal capacitor or the characteristics of the circuit including the multi-terminal capacitor. It is a device that This simulation device realizes a simulation method for calculating the characteristics of a multi-terminal capacitor or the characteristics of a circuit including a multi-terminal capacitor using the equivalent circuit model of the multi-terminal capacitor created using the equivalent circuit model creation method described above. can do. Characteristics of multi-terminal capacitors and characteristics of circuits having multi-terminal capacitors such as circuits in which multi-terminal capacitors are connected can be evaluated by various methods such as frequency domain and time domain.
  • the characteristics of multi-terminal capacitors can be evaluated in a simulation environment specified by the user. Further, by providing a dedicated simulation device, input operations such as model setting and output operations such as graph display are facilitated, thereby improving user convenience.
  • a program for executing the equivalent circuit model creation method described with reference to FIG. 1 may be created and executed by a computer.
  • This program is an equivalent circuit model creation program for creating an equivalent circuit model of a multi-terminal capacitor having a configuration in which a positive electrode terminal row and a negative electrode external electrode terminal row are alternately arranged in parallel.
  • a first step of measuring an S-parameter of the multi-terminal capacitor a second step of deriving the impedance of the entire multi-terminal capacitor based on the measured value of the S-parameter measured in the first step;
  • This equivalent circuit model creation program is stored in the storage unit 105 in FIG. 34, for example.
  • This equivalent circuit model creation program is read from the storage unit 105 and executed by the calculation unit 102 in FIG. 34, for example.
  • This equivalent circuit model creation program may be stored in a storage medium removable from the computer.
  • the equivalent circuit model creation program may be stored in a USB flash drive (Universal Serial Bus flash drive), ie, a so-called USB memory.
  • USB flash drive Universal Serial Bus flash drive
  • the impedance of the multi-terminal capacitor is derived from the two-port S-parameter measurements by mounting on the board. Since a two-port measurement method is used instead of multi-port measurement, the number of man-hours for measurement evaluation can be reduced.
  • a two-terminal equivalent circuit model can be created by fitting processing based on the derived overall impedance. Based on the periodic structure of the grid equivalent circuit model, the impedance of the unit cell can be derived from the overall impedance.
  • the entire equivalent circuit model can be created. Therefore, an equivalent circuit model having a topology corresponding to the structure of the multi-terminal capacitor can be created. Also, by repeatedly using the characteristics of the unit cell, the amount of calculation of the circuit simulation can be reduced. Furthermore, it is possible to provide a SPICE model with high accuracy in both the time domain and the frequency domain and with low computational cost.

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Abstract

三端子以上の端子を有する多端子キャパシタの等価回路モデルを導出する。正極の外部電極端子列と負極の外部電極端子列とが平行して交互に並ぶ多端子キャパシタの等価回路モデルを作成する方法であり、多端子キャパシタのＳパラメータを測定するステップと、測定されたＳパラメータの測定値に基づいて、多端子キャパシタ全体のインピーダンスを導出するステップと、導出された多端子キャパシタ全体のインピーダンスから２端子の等価回路モデルを作成するステップと、作成された２端子の等価回路モデルから単位セルの等価回路モデルを導出するステップと、導出された単位セルの等価回路モデルと寄生成分の等価回路モデルとを組み合わせて二次元格子状のトポロジを作成するステップと、作成された二次元格子のトポロジの節点に多端子キャパシタの端子を設定するステップとを含む。

Description

多端子キャパシタの等価回路モデル作成方法、等価回路モデル作成プログラム、等価回路モデル作成プログラムを記憶した記憶媒体、シミュレーション方法およびシミュレーション装置
　本開示は、多端子キャパシタの等価回路モデル作成方法、等価回路モデル作成プログラム、等価回路モデル作成プログラムを記憶した記憶媒体、シミュレーション方法およびシミュレーション装置に関する。
　キャパシタの等価回路モデルを導出する方法が特許文献１に開示されている。特許文献１に開示されている方法は、二端子のキャパシタを対象としている。すなわち、特許文献１に開示されている方法は、二端子のキャパシタについて等価回路モデルを導出することを前提としている。
特開２００２－２５９４８２号公報
　特許文献１に開示されている方法では、二端子より多い、三端子以上の端子を有するキャパシタについて等価回路モデルを導出することができない。
　本発明は、上記に鑑みてなされたものであって、その目的は、三端子以上の端子を有する多端子キャパシタの等価回路モデルを導出することができる、等価回路モデル作成方法、等価回路モデル作成プログラム、等価回路モデル作成プログラムを記憶した記憶媒体、シミュレーション方法およびシミュレーション装置を提供することである。
　上述した課題を解決し、目的を達成するために、本開示のある態様による等価回路モデル作成方法は、正極の外部電極端子列と負極の外部電極端子列とが平行して交互に並んだ構成を有する多端子キャパシタの等価回路モデルを作成する等価回路モデル作成方法であって、前記多端子キャパシタのＳパラメータを測定する第１ステップと、前記第１ステップにおいて測定されたＳパラメータの測定値に基づいて、前記多端子キャパシタ全体のインピーダンスを導出する第２ステップと、前記第２ステップにおいて導出された前記多端子キャパシタ全体のインピーダンスから２端子の等価回路モデルを作成する第３ステップと、前記第３ステップにおいて作成された２端子の等価回路モデルから単位セルの等価回路モデルを導出する第４ステップと、前記第４ステップにおいて導出された単位セルの等価回路モデルと寄生成分の等価回路モデルとを組み合わせて二次元格子状のトポロジを作成する第５ステップと、前記第５ステップにおいて作成された二次元格子のトポロジの節点に前記多端子キャパシタの端子を設定する第６ステップと、を含む。
　上述した課題を解決し、目的を達成するために、本開示のある態様による等価回路モデル作成プログラムは、正極の外部電極端子列と負極の外部電極端子列とが平行して交互に並んだ構成を有する多端子キャパシタの等価回路モデルを作成する等価回路モデル作成プログラムであって、コンピュータに、前記多端子キャパシタのＳパラメータを測定する第１ステップと、前記第１ステップにおいて測定されたＳパラメータの測定値に基づいて、前記多端子キャパシタ全体のインピーダンスを導出する第２ステップと、前記第２ステップにおいて導出された前記多端子キャパシタ全体のインピーダンスから２端子の等価回路モデルを作成する第３ステップと、前記第３ステップにおいて作成された２端子の等価回路モデルから単位セルの等価回路モデルを導出する第４ステップと、前記第４ステップにおいて導出された単位セルの等価回路モデルと寄生成分の等価回路モデルとを組み合わせて二次元格子状のトポロジを作成する第５ステップと、前記第５ステップにおいて作成された二次元格子のトポロジの節点に前記多端子キャパシタの端子を設定する第６ステップと、を実行させるための等価回路モデル作成プログラムである。
　上述した課題を解決し、目的を達成するために、本開示のある態様による記憶媒体は、正極の外部電極端子列と負極の外部電極端子列とが平行して交互に並んだ構成を有する多端子キャパシタの等価回路モデルを作成する等価回路モデル作成プログラムを記憶した記憶媒体であって、コンピュータに、前記多端子キャパシタのＳパラメータを測定する第１ステップと、前記第１ステップにおいて測定されたＳパラメータの測定値に基づいて、前記多端子キャパシタ全体のインピーダンスを導出する第２ステップと、前記第２ステップにおいて導出された前記多端子キャパシタ全体のインピーダンスから２端子の等価回路モデルを作成する第３ステップと、前記第３ステップにおいて作成された２端子の等価回路モデルから単位セルの等価回路モデルを導出する第４ステップと、前記第４ステップにおいて導出された単位セルの等価回路モデルと寄生成分の等価回路モデルとを組み合わせて二次元格子状のトポロジを作成する第５ステップと、前記第５ステップにおいて作成された二次元格子のトポロジの節点に前記多端子キャパシタの端子を設定する第６ステップと、を実行させるための等価回路モデル作成プログラムを記憶した記憶媒体である。
　上述した課題を解決し、目的を達成するために、本開示のある態様によるシミュレーション方法は、上記の等価回路モデル作成方法を用いて作成した多端子キャパシタの等価回路モデルを利用して、前記多端子キャパシタの特性または前記多端子キャパシタを含む回路の特性を計算する。
　上述した課題を解決し、目的を達成するために、本開示のある態様によるシミュレーション装置は、上記の等価回路モデル作成方法を用いて作成した多端子キャパシタの等価回路モデルを利用して、前記多端子キャパシタの特性または前記多端子キャパシタを含む回路の特性を計算する。
　本開示によれば、三端子以上の端子を有するキャパシタの等価回路モデルを導出することができる。
図１は、本開示による多端子キャパシタの等価回路モデル作成方法の一例を示すフローチャートである。 図２は、多端子キャパシタの構成例を示す平面図である。 図３は、図２中の一部分の断面を示す図である。 図４は、多端子キャパシタの断面の一部を拡大して示す図である。 図５は、多端子キャパシタの断面の一部を拡大して示す図である。 図６は、Ｓパラメータを測定するための治具を示す図である。 図７は、図６中の一部分の断面を示す図である。 図８は、図６中の一部分の断面を示す図である。 図９は、多端子キャパシタを含む基板の等価回路を示す図である。 図１０は、等価回路の基本形を示す図である。 図１１は、周波数の低域をフィッティングするための等価回路を示す図である。 図１２は、低域を含む周波数帯域全体をフィッティングするための等価回路を示す図である。 図１３は、図１０～図１２に示す回路にそれぞれ含まれる各素子の値を示す表である。 図１４は、周波数に対するインピーダンスの変化の例を示す図である。 図１５は、周波数に対する等価直列抵抗の変化の例を示す図である。 図１６は、フィッティング処理の例を示すフローチャートである。 図１７は、インピーダンスおよび等価直列抵抗についての測定値およびシミュレーション値の例を示す図である。 図１８は、インピーダンスおよび等価直列抵抗についての測定値およびシミュレーション値の例を示す図である。 図１９は、インピーダンスおよび等価直列抵抗についての測定値およびシミュレーション値の例を示す図である。 図２０は、単位セルの例を示す図である。 図２１は、全体のインピーダンスのイメージを示す図である。 図２２は、全体のインピーダンスに対応する、単位セルの配列の例を示す図である。 図２３は、二次元格子の節点の間に単位セルのインピーダンスが配置された状態を示す図である。 図２４は、多端子キャパシタの等価回路モデルの例を示す図である。 図２５は、多端子キャパシタの等価回路モデルを表現するシンボルの例を示す表である。 図２６は、３行３列の端子配列による多端子キャパシタを示す図である。 図２７は、図２５に示すシンボルによって表記した多端子キャパシタを示す図である。 図２８は、３行５列の端子配列の多端子キャパシタを示す図である。 図２９は、多端子キャパシタを含む基板の等価回路を示す図である。 図３０は、Ｓパラメータのシミュレーション結果を示す図である。 図３１は、時間領域のシミュレーションの例を説明する図である。 図３２は、図３１中の電流源の電流値の変化を示す図である。 図３３は、負荷電圧の変化の例を示す図である。 図３４は、本開示のシミュレーション装置の構成例を示す図である。
　以下に、本発明の実施形態を図面に基づいて詳細に説明する。以下の各実施形態の説明において、他の実施形態と同一又は同等の構成部分については同一の符号を付し、その説明を簡略又は省略する。各実施形態により本発明が限定されるものではない。また、各実施形態の構成要素には、当業者が置換可能かつ容易なもの、あるいは実質的に同一のものが含まれる。なお、以下に記載した構成は適宜組み合わせることが可能である。また、発明の要旨を逸脱しない範囲で構成の省略、置換又は変更を行うことができる。
　図１は、本開示による多端子キャパシタの等価回路モデル作成方法の一例を示すフローチャートである。図１に示すように、最初に、多端子キャパシタを基板に実装し、多端子キャパシタのＳパラメータを測定する（ステップＳＴ１）。例えば、キャパシタが実装された基板を有する治具を用意し、その治具を用いてＳパラメータを測定する。
　次に、ステップＳＴ１において測定したＳパラメータに基づいて、多端子キャパシタ全体のインピーダンスを算出する（ステップＳＴ２）。さらに、ステップＳＴ２において算出した全体のインピーダンスから２端子の等価回路モデルを作成する（ステップＳＴ３）。このとき、フィッティング処理によって、２端子の等価回路モデルを作成する。フィッティング処理については、後述する。
　ステップＳＴ３において作成した２端子の等価回路モデルから、単位セルの等価回路モデルを導出する（ステップＳＴ４）。このとき、周期的構造に基づいて、２端子の等価回路モデルから単位セルの等価回路モデルを導出する。
　次に、ステップＳＴ４において導出した単位セルの等価回路モデルと、寄生成分の等価回路モデルとを組み合わせて二次元格子状のトポロジを作成する（ステップＳＴ５）。そして、ステップＳＴ５において作成した二次元格子の節点に、多端子キャパシタの端子を設定する（ステップＳＴ６）。
　（多端子キャパシタの構成例）
　図２から図５は、多端子キャパシタの構成例を示す図である。図２は、多端子キャパシタの構成例を示す平面図である。図３は、図２中のＡ１－Ａ１部の断面を示す図である。図４および図５は、多端子キャパシタの断面の一部を拡大して示す図である。
　図２に示すように、本例の多端子キャパシタ１は、基板１０に形成される。基板１０には、負極ＮＥ１およびＮＥ２と、正極ＰＥ１とが形成されている。
　ここでは、説明の便宜のために、互いに直交するＸ軸方向、Ｙ軸方向およびＺ軸方向を定義する。正極ＰＥ１、負極ＮＥ１およびＮＥ２の延在する長手方向をＹ軸方向とする。図２を参照すると、負極ＮＥ１、正極ＰＥ１、負極ＮＥ２の順に配列されている。この配列方向をＸ軸方向とする。基板１０の深さ方向をＺ軸方向とする。
　図２に示すように、正極ＰＥ１、負極ＮＥ１およびＮＥ２は、互いに平行に、Ｙ軸方向に延在している。このため、正極ＰＥ１、負極ＮＥ１およびＮＥ２は、平面視で縞模様状に配置される。負極ＮＥ１は、端子Ｔ１、Ｔ２およびＴ３を有する。負極ＮＥ２は、端子Ｔ４、Ｔ５およびＴ６を有する。正極ＰＥ１は、端子Ｔ７、Ｔ８およびＴ９を有する。
　正極ＰＥ１は、負極ＮＥ１、ＮＥ２に向かって、Ｘ軸方向にそれぞれ延びる延長部ＰＥ１０、ＰＥ２０を有する。負極ＮＥ１は、正極ＰＥ１に向かって、Ｘ軸方向に延びる延長部ＮＥ１０を有する。負極ＮＥ２は、正極ＰＥ１に向かって、Ｘ軸方向に延びる延長部ＮＥ２０を有する。正極ＰＥ１と負極ＮＥ１との間の領域において、延長部ＰＥ１０と延長部ＮＥ１０とがＹ軸方向に交互に並んでいる。正極ＰＥ１と負極ＮＥ２との間の領域において、延長部ＰＥ２０と延長部ＮＥ２０とがＹ軸方向に交互に並んでいる。
　正極ＰＥ１と負極ＮＥ１との間の領域には、トレンチ形成領域ＶＨ１がある。正極ＰＥ１と負極ＮＥ２との間の領域には、トレンチ形成領域ＶＨ２がある。各延長部ＰＥ１０、ＮＥ１０、ＰＥ２０、ＮＥ２０のトレンチ形成領域ＶＨ１、ＶＨ２に位置する部分には、Ｚ軸方向に延びるビアホールが設けられている。例えば、延長部ＰＥ２０のトレンチ形成領域ＶＨ２に位置する部分には、ビアホールＶ１１およびＶ１２が設けられ、延長部ＮＥ２０のトレンチ形成領域ＶＨ２に位置する部分には、ビアホールＶ２１およびＶ２２が設けられている。
　図４は、図２中のＡ１－Ａ１部の断面においてトレンチ形成領域ＶＨ２の部分を拡大して示す図である。図４を参照すると、ビアホールＶ１１およびＶ１２は、基板１０の内部の正電極ＰＥＴＲに接続されている。これにより、延長部ＰＥ２０と正電極ＰＥＴＲとが電気的に接続される。
　図５は、図２中のＡ２－Ａ２部の断面においてトレンチ形成領域ＶＨ２の部分を拡大して示す図である。図５を参照すると、ビアホールＶ２１およびＶ２２は、基板１０の内部の負電極ＮＥＴＲに接続されている。これにより、延長部ＮＥ２０と負電極ＮＥＴＲとが電気的に接続される。
　図４および図５を参照すると、正電極ＰＥＴＲおよび負電極ＮＥＴＲは、Ｚ軸方向に延びるトレンチＴＲ１１、ＴＲ１２、ＴＲ２１、ＴＲ２２に沿ってＺ軸方向に延びる部分を有する。これにより、正電極ＰＥＴＲと負電極ＮＥＴＲとが対向する部分の面積をできるだけ大きくすることができ、正電極ＰＥＴＲと負電極ＮＥＴＲとの間の容量値をできるだけ大きくすることができる。なお、正電極ＰＥＴＲと負電極ＮＥＴＲとの間には、誘電体が設けられている。
　図２から図５は、シリコンキャパシタによる多端子キャパシタの例を示しており、正極の列と負極の列とが平行に配置される。正極の列と負極の列とが平行に配置されれば、積層セラミックキャパシタなどによる多端子キャパシタであってもよい。
　（Ｓパラメータの測定）
　図６は、多端子キャパシタのＳパラメータを測定する方法を説明する図である。図６は、Ｓパラメータを測定するための治具を示す図である。図７は、図６中のＢ１－Ｂ１部に沿った、断面を示す図である。図８は、図６中のＢ２－Ｂ２部に沿った、断面を示す図である。
　図６において、治具１１は、基板１０ａを有する。基板１０ａは、多端子キャパシタ１を評価するための基板である。基板１０ａには、多端子キャパシタ１が実装されている。
　多端子キャパシタ１は、９つの端子Ｔ１～Ｔ９を有する。Ｙ軸方向に並ぶ端子Ｔ１～Ｔ３および端子Ｔ４～Ｔ６は、基板１０ａの内部の負極に電気的に接続される。Ｙ軸方向に並ぶ端子Ｔ７～Ｔ９は、基板１０ａの内部の正極に電気的に接続される。例えば、図７に示すように、端子Ｔ２は、ビアホールＶ２によって基板１０ａの内部の負極ＮＥに電気的に接続される。端子Ｔ２は、基板１０ａの内部の正極ＰＥに接続されていない。端子Ｔ５は、ビアホールＶ５によって基板１０ａの内部の負極ＮＥに電気的に接続される。端子Ｔ５は、基板１０ａの内部の正極ＰＥに接続されていない。端子Ｔ８は、ビアホールＶ８によって基板１０ａの内部の正極ＰＥに電気的に接続される。
　直線状に並んだ端子Ｔ１～Ｔ３の列と、直線状に並んだ端子Ｔ４～Ｔ６の列と、直線状に並んだ端子Ｔ７～Ｔ９の列とは、互いに平行に並んでいる。端子Ｔ７～Ｔ９の列は、端子Ｔ１～Ｔ３の列と端子Ｔ４～Ｔ６の列との間に挟まれている。端子Ｔ７～Ｔ９の列のＸ軸方向の一方側に端子Ｔ１～Ｔ３の列が設けられ、他方側に端子Ｔ４～Ｔ６の列が設けられている。したがって、多端子キャパシタ１は、正極に接続される電極の列と、負極に接続される電極の列とが交互に設けられた構成を有する。
　基板１０ａは、ポートＰＯ１およびＰＯ２を有する。多端子キャパシタ１のＹ軸方向の一方側にポートＰＯ１が設けられ、他方側にポートＰＯ２が設けられている。ポートＰＯ１は正極ＰＯ１１と負極ＰＯ１２とを有する。ポートＰＯ２は正極ＰＯ２１と負極ＰＯ２２とを有する。
　Ｓパラメータの測定に際には、ポートＰＯ１の正極ＰＯ１１と負極ＰＯ１２との間に、抵抗器ＲＡが電気的に接続される。同様に、ポートＰＯ２の正極ＰＯ２１と負極ＰＯ２２との間に、抵抗器ＲＢが電気的に接続される。抵抗器ＲＡおよびＲＢは、例えば、５０Ωのチップ型抵抗器である。
　図８に示すように、ポートＰＯ１の正極ＰＯ１１は、ビアホールＶＰ１によって基板１０ａの内部の正極ＰＥに電気的に接続される。ポートＰＯ１の負極ＰＯ１２は、ビアホールＶＮ１によって基板１０ａの内部の負極ＮＥに電気的に接続される。負極ＰＯ１２は、基板１０ａの内部の正極ＰＥに接続されていない。ポートＰＯ１と同様に、ポートＰＯ２の正極ＰＯ２１は基板１０ａの内部の正極ＰＥに電気的に接続され、ポートＰＯ２の負極ＰＯ２２は基板１０ａの内部の負極ＮＥに電気的に接続される。
　図６～図８に示すように、治具１１を利用した基板実装により、正極の端子と負極の端子をそれぞれ導通したときのインピーダンスを等価回路モデルに反映できる。また、基板実装により、端子の接続部に寄生する成分による特性を等価回路モデルに反映できる。
　図９は、多端子キャパシタ１を含む基板１０ａの等価回路を示す図である。図９に示すように、ポートＰＯ１の正極ＰＯ１１は、正極ＰＥに電気的に接続される。ポートＰＯ２の正極ＰＯ２１は、正極ＰＥに電気的に接続される。ポートＰＯ１の負極ＰＯ１２は、負極ＮＥに電気的に接続される。ポートＰＯ２の負極ＰＯ２２は、負極ＮＥに電気的に接続される。端子Ｔ１～Ｔ６は負極端子であり、負極ＮＥに電気的に接続される。端子Ｔ７～Ｔ９は正極端子であり、正極ＰＥに電気的に接続される。
　図９に示す等価回路において、シャント・スルー法に準拠して、Ｓパラメータを測定する。このとき、例えば、ネットワークアナライザを用いて、Ｓパラメータを測定する。Ｓパラメータ(Scattering　parameters)とは、散乱行列または散乱パラメータとも呼ばれ、回路網の通過・反射電力特性を表現するパラメータである。
　Ｓパラメータの測定結果に基づいて、回路全体のインピーダンスＺtotalの値を求める。インピーダンス値Ｚは、次の式（１）によって導出する。
　Ｚtotal＝（Ｚ０／２）×｛Ｓ２１／（１－Ｓ２１）｝　…（１）
　なお、上記の式（１）中のＺ０は特性インピーダンスである。Ｓ２１は、電源および負荷のインピーダンスがＺ０のときの電力利得である。
　（フィッティング処理）
　次に、フィッティング処理について説明する。フィッティング処理は、回路全体のインピーダンス値Ｚtotalの測定値に対応する等価回路を導出する処理である。フィッティング処理は、シミュレーション値を、測定値に一致させるための処理である。具体的には、ＳＰＩＣＥ（Simulation　Program　with　Integrated　Circuit　Emphasis）モデルによるインピーダンスのシミュレーション値を測定値に一致させるために、抵抗素子、誘導素子および容量素子を組合せて等価回路を導出する。
　図１０～図１２は、回路全体のインピーダンスＺtotalの測定値に対する等価回路の例を示す図である。図１０は、等価回路の基本形を示す図である。図１０に示す等価回路は、抵抗素子Ｒ１、Ｒ３と、容量素子Ｃ１と、誘導素子Ｌ２とを備える。容量素子Ｃ１と、誘導素子Ｌ２と、抵抗素子Ｒ３とが直列接続されている。容量素子Ｃ１に抵抗素子Ｒ１が並列接続されている。抵抗素子Ｒ１は、絶縁抵抗である。
　図１１は、周波数の低域をフィッティングするための等価回路を示す図である。図１１に示す等価回路は、抵抗素子Ｒ１、Ｒ３～Ｒ６と、容量素子Ｃ１、Ｃ４～Ｃ６と、誘導素子Ｌ２とを備える。容量素子Ｃ１と、誘導素子Ｌ２と、抵抗素子Ｒ３、Ｒ４、Ｒ５、Ｒ６と、が直列接続されている。容量素子Ｃ１に抵抗素子Ｒ１が、抵抗素子Ｒ４に容量素子Ｃ４が、抵抗素子Ｒ５に容量素子Ｃ５が、抵抗素子Ｒ６に容量素子Ｃ６が、それぞれ並列接続されている。抵抗素子Ｒ１は、絶縁抵抗である。
　図１２は、低域を含む周波数帯域全体をフィッティングするための等価回路を示す図である。図１２に示す等価回路は、抵抗素子Ｒ１、Ｒ３～Ｒ８と、容量素子Ｃ１、Ｃ４～Ｃ６と、誘導素子Ｌ２、Ｌ７、Ｌ８とを備える。容量素子Ｃ１と、誘導素子Ｌ２と、抵抗素子Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８と、が直列接続されている。容量素子Ｃ１に抵抗素子Ｒ１が、抵抗素子Ｒ４に容量素子Ｃ４が、抵抗素子Ｒ５に容量素子Ｃ５が、抵抗素子Ｒ６に容量素子Ｃ６が、抵抗素子Ｒ７に誘導素子Ｌ７が、抵抗素子Ｒ８に誘導素子Ｌ８が、それぞれ並列接続されている。抵抗素子Ｒ１は、絶縁抵抗である。
　図１３は、図１０～図１２に示す回路にそれぞれ含まれる各素子の値を示す表である。すなわち、図１３の表は、各容量素子Ｃのキャパシタンス値［Ｆ］、各誘導素子Ｌのインダクタンス値［Ｈ］、各抵抗素子Ｒの抵抗値［Ω］の例を示す。表中の最も左側の列の「Ｎｏ.」の各数字１～８と、容量素子Ｃ、誘導素子Ｌまたは抵抗素子Ｒと組み合わせた符号は、図１０～図１２に示す回路にそれぞれ含まれる素子の符号に相当する。例えば、容量素子Ｃ１のキャパシタンス値は８．４５５×１０－８［Ｆ］、誘導素子Ｌ２のインダクタンス値は１．００５×１０－１１［Ｈ］、抵抗素子Ｒ１の抵抗値は１．０００×１０８［Ω］、抵抗素子Ｒ３の抵抗値は９．７８０×１０－３［Ω］である。他の素子の値についても図１３の表に示す通りである。なお、図１０～図１３に示す回路は例示であり、他の素子を採用してもよい。
　図１４は、周波数に対するインピーダンスの変化の例を示す図である。図１４において、横軸は周波数［Ｈｚ］、縦軸はインピーダンス［Ω］である。例えば、図１０～図１２に示すように、容量素子Ｃ、誘導素子Ｌ、抵抗素子Ｒを組み合わせることにより、ＳＰＩＣＥモデルによるインピーダンスのシミュレーション値ＳＭ１を測定値ＭＥ１に一致させることができる。すなわち、ＳＰＩＣＥモデルのシミュレーション値ＳＭ１が測定値ＭＥ１に一致するように、容量素子Ｃ、誘導素子Ｌ、抵抗素子Ｒを接続して等価回路を作成する。
　図１５は、周波数に対する等価直列抵抗（Equivalent　Series　Resistance：ＥＳＲ）の変化の例を示す図である。図１５において、横軸は周波数［Ｈｚ］、縦軸は等価直列抵抗［Ω］である。例えば、図１０～図１２に示すように、容量素子Ｃ、誘導素子Ｌ、抵抗素子Ｒを組み合わせることにより、ＳＰＩＣＥモデルによる等価直列抵抗のシミュレーション値ＳＭ２を測定値ＭＥ２に一致させることができる。すなわち、ＳＰＩＣＥモデルのシミュレーション値ＳＭ２が測定値ＭＥ２に一致するように、容量素子Ｃ、誘導素子Ｌ、抵抗素子Ｒを接続して等価回路を作成する。
　図１６は、フィッティング処理の例を示すフローチャートである。図１６において、最初に、抵抗素子、誘導素子または容量素子を付加した回路モデルを作成する（ステップＳＴ３１）。そして、抵抗素子、誘導素子または容量素子を付加した回路モデルによるシミュレーションを行う（ステップＳＴ３２）。
　次に、抵抗素子、誘導素子または容量素子を付加した回路モデルによるシミュレーション値が測定値に一致するか否か判定する（ステップＳＴ３３）。ステップＳＴ３３の判定の結果、シミュレーション値が測定値に一致する場合（ステップＳＴ３３においてＹｅｓ）、そのシミュレーション値に対応する回路モデルを、回路全体のインピーダンス値の測定値に対応する等価回路モデルとして作成する（ステップＳＴ３４）。
　一方、ステップＳＴ３３の判定の結果、シミュレーション値が測定値に一致しない場合（ステップＳＴ３３でＮｏ）、ステップＳＴ３１に戻り、抵抗素子、誘導素子または容量素子をさらに付加した新たな回路モデルを作成する。新たな回路モデルによるシミュレーションを行い（ステップＳＴ３２）、その回路モデルによるシミュレーション値が測定値に一致するか否か判定する（ステップＳＴ３３）。回路モデルによるシミュレーション値が測定値に一致するまで、上記の処理を繰り返す。上記の処理を繰り返すことにより、シミュレーション値を、測定値に徐々に近づけ、最終的にはシミュレーション値を、測定値に一致させることができる。測定値に一致するシミュレーション値を等価回路モデルとする。基本的な回路素子、すなわち抵抗素子、誘導素子および容量素子を用いてフィッティング処理を行うことにより、汎用的な回路シミュレータで利用可能な等価回路モデル（例えば、ＳＰＩＣＥネットリスト）を提供することができる。
　（一致するか否かの判定）
　図１６のステップＳＴ３３において、シミュレーション値が測定値に一致するか否かについては、例えば、次のように判定してもよい。すなわち、測定値は一定ではなく、図１４および図１５に示すように変化の幅がある。シミュレーション値の全体が、この測定値の変化の幅に含まれる場合に、シミュレーション値が測定値に一致する、と判定することができる。すなわち、図１４に示すように、インピーダンスの測定値ＭＥ１には変化の幅があり、シミュレーション値ＳＭ１の全体が測定値ＭＥ１の変化の幅に含まれていれば、シミュレーション値が測定値に一致する、と判定することができる。また、図１５に示すように、等価直列抵抗（ＥＳＲ）の測定値ＭＥ２には変化の幅があり、シミュレーション値ＳＭ２の全体が測定値ＭＥ２の変化の幅に含まれていれば、シミュレーション値が測定値に一致する、と判定することができる。
　また、周波数の範囲を区切って、シミュレーション値がその周波数の範囲内において測定値の変化の幅に含まれる場合に、シミュレーション値が測定値に一致する、と判定してもよい。例えば、使用する周波数帯域が予め分かっている場合に、周波数の範囲を区切って、その周波数の範囲内においてシミュレーション値が測定値に一致するか否かを判定してもよい。
　図１７～図１９は、インピーダンスおよび等価直列抵抗（ＥＳＲ）についての測定値およびシミュレーション値の例を示す図である。図１７～図１９において、横軸は周波数［Ｈｚ］、縦軸はインピーダンス［Ω］である。図１０～図１２に示す回路のように素子を順に付加して組み合わせることによって、シミュレーション値ＳＭ１をインピーダンスの測定値ＭＥ１に一致させ、かつ、シミュレーション値ＳＭ２を等価直列抵抗（ＥＳＲ）の測定値ＭＥ２に一致させる処理、すなわちフィッティング処理が行われる。このとき、低周波帯域から高周波帯域まで、素子を順に組み合わせることによって、シミュレーション値ＳＭ１、ＳＭ２の波形を測定値ＭＥ１、ＭＥ２に一致させる。
　図１７は、図１０の等価回路に対応する。図１０の等価回路は、等価直列抵抗に抵抗素子を１つ、等価直列インダクタンスに誘導素子を１つ用いた等価回路である。等価直列抵抗は素子数が少ないため、図１７に示すように、周波数依存性を持たない平坦な特性となっている。
　図１８は、図１１の等価回路に対応する。図１１の等価回路は、図１０の等価回路にＣＲ並列回路を直列に３つ追加した等価回路である。図１８に示すように、低域における等価直列抵抗の周波数特性が反映されている。
　図１９は、図１２の等価回路に対応する。図１２の等価回路は、図１１の等価回路にＬＲ並列回路を直列に２つ追加した等価回路である。図１９に示すように、自己共振周波数よりも高い周波数領域におけるインピーダンスと等価直列抵抗の周波数特性とが反映されている。
　つまり、測定値にシミュレーション値を一致させる精度は、図１０の等価回路を付加した図１７の場合よりも、図１１の等価回路を付加した図１８の場合の方が高い。測定値にシミュレーション値を一致させる精度は、図１１の等価回路を付加した図１８の場合よりも、図１２の等価回路を付加した図１９の場合の方が高い。上記のように、抵抗素子、誘導素子、容量素子を追加することにより、測定値にシミュレーション値を一致させる精度を向上させることができる。
　上記のように、測定値にシミュレーション値を一致させるフィッティング処理によって、例えば、図２０に示す単位セルが得られる。図２０は、単位セルの例を示す図である。図２０に示す単位セルは、抵抗素子Ｒ１、Ｒ３～Ｒ９と、容量素子Ｃ１、Ｃ４、Ｃ５、Ｃ７、Ｃ８と、誘導素子Ｌ２、Ｌ７～Ｌ１０とを備える。容量素子Ｃ１と、誘導素子Ｌ２、抵抗素子Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８、Ｒ９と、が直列接続されている。容量素子Ｃ１に抵抗素子Ｒ１が、抵抗素子Ｒ４に容量素子Ｃ４が、抵抗素子Ｒ５に容量素子Ｃ５が、抵抗素子Ｒ６に誘導素子Ｌ７が、抵抗素子Ｒ７に誘導素子Ｌ８が、抵抗素子Ｒ８に容量素子Ｃ７および誘導素子Ｌ９が、抵抗素子Ｒ９に容量素子Ｃ８および誘導素子Ｌ１０がそれぞれ並列接続されている。抵抗素子Ｒ１は、絶縁抵抗である。
　（単位セルの配列）
　図２１は、全体のインピーダンスＺtotalのイメージを示す図である。図２２は、全体のインピーダンスＺtotalに対応する、単位セルの配列の例を示す図である。
　図２１において、全体のインピーダンスＺtotalの一方の端子を正極（＋）、他方の端子を負極（－）とする。次に、全体のインピーダンスＺtotalを、ｍ行×ｎ列（ｍおよびｎは自然数）の配列に変換する。本例では、配列がｍ行×ｎ列である場合、単位セルのインピーダンスＺunitを、全体のインピーダンスＺtotalに、単位セルの数Ｋ＝ｍ（ｎ－１）を乗じた値で定義する。すなわち、単位セルのインピーダンスＺunitを、次の式（２）で定義する。
　Ｚunit＝Ｋ・Ｚtotal　…（２）
　式（２）から分かるように、全体のインピーダンスＺtotalから、単位セルのインピーダンスＺunitを単純な計算で導出することができる。
　上記の式により、配列の周期的構造に基づいて、全体のインピーダンスから単位セルのインピーダンスを導出する。例えば、図２２に示すように、配列が３×３の場合、ｍ＝３、ｎ＝３であるから、単位セルの数Ｋ＝３・（３－１）＝６である。このため、図２２に示すように、６個（すなわちＫ＝６）の単位セルが並列に接続された状態になる。したがって、全体のインピーダンスＺtotalを、並列接続された６個の単位セルに分割するには、抵抗値および誘導値については６倍し、容量値については１／６倍して振り分ければよい。すなわち、単位セルの抵抗値Ｒunitは次の式（３）、単位セルの誘導値Ｌunitは次の式（４）、単位セルの容量値Ｃunitは次の式（５）となる。
　Ｒunit＝Ｋ・Ｒtotal　…（３）
　Ｌunit＝Ｋ・Ｌtotal　…（４）
　Ｃunit＝Ｃtotal／Ｋ　…（５）
　式（３）において、Ｒtotalは単位セルに分割する前の抵抗素子の抵抗値、式（４）において、Ｌtotalは単位セルに分割する前の誘導素子のインダクタンス値、式（５）において、Ｃtotalは単位セルに分割する前の容量素子のキャパシタンス値、である。
　つまり、並列接続されたＫ個の単位セルに分割するために、抵抗値および誘導値についてはＫ倍し、容量値については１／Ｋ倍する。このように、各要素の値をＫ倍または１／Ｋ倍し、単位セルに振り分ける。
　上記の式（３）～式（５）のように各素子の値を決定することにより、すべての素子を合成したインピーダンスは、元のインピーダンスＺtotalになる。
　図２３は、ｍ行×ｎ列に配列された二次元格子の節点の間に単位セルのインピーダンスが配置された状態を示す図である。本例では、３行×３列に配列された節点Ｓ１～Ｓ９の間に、６個の単位セルのインピーダンスＺunit1～Ｚunit6が配置された状態を示す。３つの節点Ｓ７～Ｓ９は正極に対応する。節点Ｓ１～Ｓ３およびＳ４～Ｓ６は負極に対応する。
　図２４は、多端子キャパシタの等価回路モデルの例を示す図である。図２４の等価回路モデルは、単位セルのインピーダンスＺunit1～Ｚunit6と寄生成分ＰＰの等価回路モデルとを二次元格子状に組み合せ、さらに二次元格子の節点Ｓ１～Ｓ９に正極または負極の端子Ｔ１～Ｔ９を設定することによって得られる。寄生成分ＰＰは、多端子キャパシタが実装される基板による寄生成分である。寄生成分ＰＰは、例えば、抵抗素子と誘導素子との直列接続である。寄生成分ＰＰを組み合せることにより、配線のインダクタンスや浮遊容量など寄生成分を反映させた等価回路モデルを作成できる。以上により、多端子キャパシタの構造に対応したトポロジをもつ等価回路モデルを提供できる。
　（シンボルの例）
　多端子キャパシタの等価回路モデルをシンボルによって表現することができる。図２５は、多端子キャパシタの等価回路モデルを表現するシンボルの例を示す表である。
　図２５は、２つの種類の極、すなわち正極Ｐおよび負極Ｎの各セルのシンボルを示す。図２５の項目（ａ）は、配列の内部のセル、すなわち角部以外でかつ端部以外のセルを示すシンボルである。図２５の項目（ｂ）は、角部以外の端部のセルであり、両隣と異なる種類の極のセルを示すシンボルである。図２５の項目（ｃ）は、角部以外の端部のセルであり、両隣と同じ種類の極であるセルを示すシンボルである。図２５の項目（ｄ）は、角部のセルを示すシンボルである。
　図２５において、正極Ｐのシンボルは、白抜きの矩形ＲＥ０と、矩形ＲＥ０内の右上に配置されている矩形ＲＥ１と、矩形ＲＥ１から矩形ＲＥ０内の左下に向かって延びる鉤Ｈ１と、矩形ＲＥ０の外側に配置されている黒塗りの矩形ＴＳと、矩形ＲＥ０と矩形ＴＳとを結ぶ線分ＴＳＳとから構成される。黒塗りの矩形ＴＳは、隣接するセルと接続される端子を示す。矩形ＴＳは、図２５の項目（ａ）において４つであり、４つの端子を有することを示す。矩形ＴＳは、図２５の項目（ｂ）および項目（ｃ）において３つであり、３つの端子を有することを示す。矩形ＴＳは、図２５の項目（ｄ）において２つであり、２つの端子を有することを示す。
　図２５において、負極Ｎのシンボルは、白抜きの矩形ＲＥ０と、矩形ＲＥ０内の左下に配置されている矩形ＲＥ２と、矩形ＲＥ２から矩形ＲＥ０内の右上に向かって延びる鉤Ｈ２と、矩形ＲＥ０の外側に配置されている黒塗りの矩形ＴＳと、矩形ＲＥ０と矩形ＴＳとを結ぶ線分ＴＳＳとから構成される。黒塗りの矩形ＴＳは、隣接するセルと接続される端子を示す。矩形ＴＳは、図２５の項目（ａ）において４つであり、４つの端子を有することを示す。矩形ＴＳは、図２５の項目（ｂ）および項目（ｃ）において３つであり、３つの端子を有することを示す。矩形ＴＳは、図２５の項目（ｄ）において２つであり、２つの端子を有することを示す。
　図２５は、格子状の領域で分割したシンボルの設定の一例であり、他のシンボルを採用してもよい。
　図２６は、３行３列の端子配列による多端子キャパシタを示す図である。図２６を参照すると、端子Ｔ７と端子Ｔ１との間に、インピーダンスＺunit1の単位セルが、端子Ｔ８と端子Ｔ２との間に、インピーダンスＺunit2の単位セルが、端子Ｔ９と端子Ｔ３との間に、インピーダンスＺunit3の単位セルが、端子Ｔ７と端子Ｔ４との間に、インピーダンスＺunit4の単位セルが、端子Ｔ８と端子Ｔ５との間に、インピーダンスＺunit5の単位セルが、端子Ｔ９と端子Ｔ６との間に、インピーダンスＺunit6の単位セルが、それぞれ接続されている。
　図２７は、図２５に示すシンボルによって表記した多端子キャパシタを示す図である。図２７は、図２６に示す多端子キャパシタと等価な多端子キャパシタ１ａを示す図である。
　図２６中の端子Ｔ７と端子Ｔ１との間の単位セルのインピーダンスＺunit1は、図２７中の同じ位置の端子Ｔ７のシンボルと端子Ｔ１のシンボルとに均等に振り分けられる。すなわち、インピーダンスＺunit1／２が、端子Ｔ７のシンボルと端子Ｔ１のシンボルとに設定される。
　図２６中の端子Ｔ８と端子Ｔ２との間の単位セルのインピーダンスＺunit2は、図２７中の同じ位置の端子Ｔ８のシンボルと端子Ｔ２のシンボルとに均等に振り分けられる。すなわち、インピーダンスＺunit2／２が、端子Ｔ８のシンボルと端子Ｔ２のシンボルとに設定される。
　図２６中の端子Ｔ９と端子Ｔ３との間の単位セルのインピーダンスＺunit3は、図２７中の同じ位置の端子Ｔ９のシンボルと端子Ｔ３のシンボルとに均等に振り分けられる。すなわち、インピーダンスＺunit3／２が、端子Ｔ９のシンボルと端子Ｔ３のシンボルとに設定される。
　図２６中の端子Ｔ７と端子Ｔ４との間の単位セルのインピーダンスＺunit4は、図２７中の同じ位置の端子Ｔ７のシンボルと端子Ｔ４のシンボルとに均等に振り分けられる。すなわち、インピーダンスＺunit4／２が、端子Ｔ７のシンボルと端子Ｔ４のシンボルとに設定される。
　図２６中の端子Ｔ８と端子Ｔ５との間の単位セルのインピーダンスＺunit5は、図２７中の同じ位置の端子Ｔ８のシンボルと端子Ｔ５のシンボルとに均等に振り分けられる。すなわち、インピーダンスＺunit5／２が、端子Ｔ８のシンボルと端子Ｔ５のシンボルとに設定される。
　図２６中の端子Ｔ９と端子Ｔ６との間の単位セルのインピーダンスＺunit6は、図２７中の同じ位置の端子Ｔ９のシンボルと端子Ｔ６のシンボルとに均等に振り分けられる。すなわち、インピーダンスＺunit6／２が、端子Ｔ９のシンボルと端子Ｔ６のシンボルとに設定される。
　図２６および図２７を参照して説明したように、多端子キャパシタを構成する要素に対応するシンボルを設定することにより、端子配列の変更など回路シミュレータにおける回路図の編集が容易となる。例えば、図２７に示す３行３列の端子配列の多端子キャパシタ１ａから、図２８に示す３行５列の端子配列の多端子キャパシタ１ｂに変更することが容易である。図２８は、３行５列の端子配列の多端子キャパシタを示す図である。図２８に示す多端子キャパシタ１ｂは、１５個の端子Ｔ１～Ｔ１５を有する。本例では、端子Ｔ４に対応するシンボルのインピーダンスを端子Ｔ１０のシンボルと端子Ｔ１３のシンボルとに均等に振り分け、端子Ｔ５に対応するシンボルのインピーダンスを端子Ｔ１１のシンボルと端子Ｔ１４のシンボルとに均等に振り分け、端子Ｔ６に対応するシンボルのインピーダンスを端子Ｔ１２のシンボルと端子Ｔ１５のシンボルとに均等に振り分ける。こうすることにより、３行３列の端子配列の多端子キャパシタ１ａから、３行５列の端子配列の多端子キャパシタ１ｂに変更することができる。
　図２９は、図６を参照して説明した、多端子キャパシタ１を含む基板１０ａの等価回路を示す図である。図２９では、図２５を参照して説明したシンボルによって多端子キャパシタ１ａを表現している。図２９の多端子キャパシタ１ａにおいて、正極に対応する３つのシンボルに対応する端子Ｔ７～Ｔ８は、ポートＰＯ１の正極ＰＯ１１およびポートＰＯ２の正極ＰＯ２１に電気的に接続されている。負極に対応する６つのシンボルに対応する端子Ｔ１～Ｔ６は、基準電位、例えばグランドに電気的に接続されている。ポートＰＯ１の正極ＰＯ１１と負極ＰＯ１２との間に、抵抗器ＲＡが電気的に接続されている。ポートＰＯ２の正極ＰＯ２１と負極ＰＯ２２との間に、抵抗器ＲＢが電気的に接続されている。図２９のように接続することにより、多端子キャパシタ１ａについて、シャント・スルー法に準拠したインピーダンス評価のためのＳパラメータが得られる。
　図３０は、Ｓパラメータのシミュレーション結果の例を示す図である。図３０において、横軸は周波数［Ｈｚ］を示し、縦軸はＳパラメータの値［ｄＢ］を示す。図３０は、Ｓパラメータのうち、Ｓ１１およびＳ２１を示す。Ｓ１１は、ポートＰＯ１から反射される電力を、ポートＰＯ１に入射する電力で除した値である。Ｓ２１は、電源および負荷のインピーダンスを５０Ωとしたときの電力利得である。
　（多端子キャパシタの適用例）
　図３１は、時間領域のシミュレーションの例を説明する図である。本例では、直流電源２０から、基板１０を介して負荷３０に電力を供給する。直流電源２０の電圧Ｖｄｃが基板１０を介して負荷３０に与えられる。本例では、負荷３０に並列に接続された電流源Ｉｄｃが設けられている。図３１中の抵抗素子および誘導素子の接続、抵抗素子、誘導素子および容量素子の接続は、基板１０の等価回路である。なお、負荷３０は、例えば、コントローラ、プロセッサなどの半導体チップである。
　図３２は、図３１中の電流源Ｉｄｃの電流値の変化を示す図である。図３２において、横軸は電流値の立ち上がり時間Ｔｉを示し、縦軸は振幅Ａｉを示す。
　図３３は、負荷電圧の変化の例を示す図である。図３３において、横軸は時間［ｎｓ］、縦軸は電圧［Ｖ］である。図３３中の破線は、多端子キャパシタ１ａを設けていない場合の電圧Ｖ０を示す。図３３中の実線は、多端子キャパシタ１ａを設けた場合の電圧Ｖ１を示す。
　図３１～図３３において、負荷３０の動作により、電流源Ｉｄｃの電流値が増加したり、負荷電圧が降下したりする場合がある。例えば、図３３に示すように、負荷電圧が低下し、その後に上昇するように変化する場合がある。そのような場合においても、基板１０に設けた多端子キャパシタ１ａの充放電によって、負荷電圧の変動を低減または抑えることができる。図３３に示すように、多端子キャパシタ１ａを設けていない場合の電圧Ｖ０に対し、多端子キャパシタ１ａを設けた場合の電圧Ｖ１は変動が少ない。
　（シミュレーション装置）
　図３４は、本開示のシミュレーション装置の構成例を示す図である。図３４に示すシミュレーション装置１００は、多端子キャパシタの特性、または多端子キャパシタを接続した回路の特性を計算するプログラムを備えたシミュレーション装置である。図３４において、シミュレーション装置は、入力部１０１と、演算部１０２と、出力部１０３と、記憶部１０４と、記憶部１０５とを備えている。
　入力部１０１は、等価回路モデルを設定するための条件などのデータを入力する。入力部１０１は、例えば、キーボードやマウスを含む。
　演算部１０２は、入力部１０１によって入力されるデータに基づいて、プログラムを実行する。演算部１０２は、例えば、ＣＰＵ（Central　Processing　Unit）を備える。
　出力部１０３は、演算部１０２による演算結果やシミュレータによる特性の波形などを表示する。出力部１０３は、例えば、ディスプレイ装置によって実現される。
　記憶部１０４は、等価回路モデルのデータを記憶する。記憶部１０４が記憶する等価回路モデルのデータは、例えば、図２７に示す多端子キャパシタ１ａのデータ、または、図２８に示す多端子キャパシタ１ｂのデータである。記憶部１０５は、シミュレータを実行するためのプログラムを記憶する。記憶部１０５が記憶するシミュレータは、多端子キャパシタの特性または多端子キャパシタを接続した回路の特性を計算する。記憶部１０４および記憶部１０５は、磁気ディスク装置によって実現されてもよいし、半導体メモリによって実現されてもよい。
　図３４において、入力部１０１から入力されるデータや等価回路モデルのデータは、記憶部１０４に保存される。演算部１０２は、記憶部１０５に記憶されているプログラムを実行してシミュレータを起動する。演算部１０２は、シミュレータによって演算を行う。出力部１０３は、演算部１０２の演算の結果得られる特性の波形などをグラフ表示等の形式で出力する。
　図３４に示すシミュレーション装置は、多端子キャパシタの特性、または多端子キャパシタを接続した回路の特性を計算するプログラムを備えている。多端子キャパシタの特性を計算できる等価回路モデルのデータやプログラムを備えたシミュレーション装置を用いることにより、多端子キャパシタを使用した電子機器の回路設計を効率的、かつ精度よく実施することができる。これにより、設計者に対して効率的な設計環境を提供できる。また、多端子キャパシタの特性表示や特性比較の操作を簡単にするシミュレーション装置を提供することにより、設計者の部品選定業務を効率化することができる。例えば、Ｗｅｂページにおいて、ユーザの操作によって所望の多端子キャパシタを構築すると、その多端子キャパシタのＳパラメータを測定でき、Ｓパラメータの周波数特性の波形を実現するための素子を選定し、選定した素子を組み合わせることにより、上記波形に対応する等価回路モデルを作成できる。そして、作成した多端子キャパシタの等価回路モデルを利用して、多端子キャパシタの特性または多端子キャパシタを含む回路の特性を計算することができる。
　つまり、図３４に示すシミュレーション装置は、上記の等価回路モデル作成方法を用いて作成した多端子キャパシタの等価回路モデルを利用して、多端子キャパシタの特性または多端子キャパシタを含む回路の特性を計算する装置である。このシミュレーション装置により、上記の等価回路モデル作成方法を用いて作成した多端子キャパシタの等価回路モデルを利用して、多端子キャパシタの特性または多端子キャパシタを含む回路の特性を計算するシミュレーション方法を実現することができる。多端子キャパシタの特性、および多端子キャパシタを接続した回路など多端子キャパシタを有する回路の特性について、周波数領域や時間領域など、様々な方法で評価できる。様々な多端子キャパシタの等価回路モデルをライブラリとして提供することにより、ユーザが指定するシミュレーション環境で多端子キャパシタの特性を評価できる。また、専用のシミュレーション装置を提供することにより、モデル設定などの入力操作や、グラフ表示などの出力操作が容易となり、ユーザの利便性が向上する。
　（等価回路モデル作成プログラム）
　図１を参照して説明した等価回路モデル作成方法を実行するプログラムを作成し、コンピュータに実行させてもよい。このプログラムは、正極の外部電極端子列と負極の外部電極端子列とが平行して交互に並んだ構成を有する多端子キャパシタの等価回路モデルを作成する等価回路モデル作成プログラムであって、コンピュータに、前記多端子キャパシタのＳパラメータを測定する第１ステップと、前記第１ステップにおいて測定されたＳパラメータの測定値に基づいて、前記多端子キャパシタ全体のインピーダンスを導出する第２ステップと、前記第２ステップにおいて導出された前記多端子キャパシタ全体のインピーダンスから２端子の等価回路モデルを作成する第３ステップと、前記第３ステップにおいて作成された２端子の等価回路モデルから単位セルの等価回路モデルを導出する第４ステップと、前記第４ステップにおいて導出された単位セルの等価回路モデルと寄生成分の等価回路モデルとを組み合わせて二次元格子状のトポロジを作成する第５ステップと、前記第５ステップにおいて作成された二次元格子のトポロジの節点に前記多端子キャパシタの端子を設定する第６ステップとを実行させるためのプログラムである。この等価回路モデル作成プログラムは、例えば、図３４中の記憶部１０５に記憶されている。この等価回路モデル作成プログラムは、例えば、図３４中の演算部１０２が記憶部１０５から読み出して実行する。なお、この等価回路モデル作成プログラムは、コンピュータから取り外し可能な記憶媒体に記憶されていてもよい。例えば、ＵＳＢフラッシュドライブ（Universal　Serial　Bus　flash　drive）、すなわちいわゆるＵＳＢメモリに、等価回路モデル作成プログラムが記憶されていてもよい。
　（まとめ）
　以上の方法によれば、外部電極端子が格子状に配列された多端子キャパシタの等価回路モデルを作成することができる。また、外部電極端子の正極の列と負極の列とが平行して交互に並んだ縞模様状の配置にすることができる。さらに、多端子キャパシタのインピーダンスを基板実装による２ポートのＳパラメータ測定値から導出する。マルチポートでなく、２ポートによる測定法を用いるため、測定評価の工数を削減できる。
　また、導出した全体のインピーダンスに基づいて、２端子の等価回路モデルをフィッティング処理によって作成することができる。格子状の等価回路モデルの周期的構造に基づいて、全体のインピーダンスから単位セルのインピーダンスを導出することができる。単位セルの等価回路モデルと配線の等価回路モデルを回路要素として組み合わせて、二次元格子状のトポロジを作成し、格子の節点に端子を設定することにより、全体の等価回路モデルを作成できる。このため、多端子キャパシタの構造に対応したトポロジをもつ等価回路モデルを作成できる。また、単位セルの特性を繰り返し用いることで、回路シミュレーションの計算量を削減できる。さらに、時間領域および周波数領域ともに高精度で計算コストの少ないＳＰＩＣＥモデルを提供することができる。
１、１ａ、１ｂ　多端子キャパシタ
１０、１０ａ　基板
１１　治具
１００　シミュレーション装置
１０１　入力部
１０２　演算部
１０３　出力部
１０４、１０５　記憶部
ＰＯ１　ポート
ＰＯ２　ポート
Ｔ１～Ｔ１５　端子

Claims (9)

  1. 　正極の外部電極端子列と負極の外部電極端子列とが平行して交互に並んだ構成を有する多端子キャパシタの等価回路モデルを作成する等価回路モデル作成方法であって、
    　前記多端子キャパシタのＳパラメータを測定する第１ステップと、
    　前記第１ステップにおいて測定されたＳパラメータの測定値に基づいて、前記多端子キャパシタ全体のインピーダンスを導出する第２ステップと、
    　前記第２ステップにおいて導出された前記多端子キャパシタ全体のインピーダンスから２端子の等価回路モデルを作成する第３ステップと、
    　前記第３ステップにおいて作成された２端子の等価回路モデルから単位セルの等価回路モデルを導出する第４ステップと、
    　前記第４ステップにおいて導出された単位セルの等価回路モデルと寄生成分の等価回路モデルとを組み合わせて二次元格子状のトポロジを作成する第５ステップと、
    　前記第５ステップにおいて作成された二次元格子のトポロジの節点に前記多端子キャパシタの端子を設定する第６ステップと、
    　を含む等価回路モデル作成方法。
  2. 　前記第３ステップにおいては、シミュレーション値を前記Ｓパラメータの測定値に近づけるフィッティング処理によって、前記２端子の等価回路モデルを作成する請求項１に記載の等価回路モデル作成方法。
  3. 　前記フィッティング処理においては、前記Ｓパラメータの測定値に一致するように、回路要素を順次接続することにより、前記２端子の等価回路モデルを作成する請求項２に記載の等価回路モデル作成方法。
  4. 　前記第４ステップにおいては、並列接続されたＫ個の単位セルに分割するために、抵抗値および誘導値についてはＫ倍し、容量値については１／Ｋ倍することにより、前記単位セルに振り分ける請求項１から請求項３のいずれか１つに記載の等価回路モデル作成方法。
  5. 　前記第１ステップにおいては、前記多端子キャパシタが実装された基板を有する治具を用いて、前記Ｓパラメータを測定する請求項１から請求項４のいずれか１つに記載の等価回路モデル作成方法。
  6. 　正極の外部電極端子列と負極の外部電極端子列とが平行して交互に並んだ構成を有する多端子キャパシタの等価回路モデルを作成する等価回路モデル作成プログラムであって、
    　コンピュータに、
    　前記多端子キャパシタのＳパラメータを測定する第１ステップと、
    　前記第１ステップにおいて測定されたＳパラメータの測定値に基づいて、前記多端子キャパシタ全体のインピーダンスを導出する第２ステップと、
    　前記第２ステップにおいて導出された前記多端子キャパシタ全体のインピーダンスから２端子の等価回路モデルを作成する第３ステップと、
    　前記第３ステップにおいて作成された２端子の等価回路モデルから単位セルの等価回路モデルを導出する第４ステップと、
    　前記第４ステップにおいて導出された単位セルの等価回路モデルと寄生成分の等価回路モデルとを組み合わせて二次元格子状のトポロジを作成する第５ステップと、
    　前記第５ステップにおいて作成された二次元格子のトポロジの節点に前記多端子キャパシタの端子を設定する第６ステップと、
    を実行させるための等価回路モデル作成プログラム。
  7. 　正極の外部電極端子列と負極の外部電極端子列とが平行して交互に並んだ構成を有する多端子キャパシタの等価回路モデルを作成する等価回路モデル作成プログラムを記憶した記憶媒体であって、
    　コンピュータに、
    　前記多端子キャパシタのＳパラメータを測定する第１ステップと、
    　前記第１ステップにおいて測定されたＳパラメータの測定値に基づいて、前記多端子キャパシタ全体のインピーダンスを導出する第２ステップと、
    　前記第２ステップにおいて導出された前記多端子キャパシタ全体のインピーダンスから２端子の等価回路モデルを作成する第３ステップと、
    　前記第３ステップにおいて作成された２端子の等価回路モデルから単位セルの等価回路モデルを導出する第４ステップと、
    　前記第４ステップにおいて導出された単位セルの等価回路モデルと寄生成分の等価回路モデルとを組み合わせて二次元格子状のトポロジを作成する第５ステップと、
    　前記第５ステップにおいて作成された二次元格子のトポロジの節点に前記多端子キャパシタの端子を設定する第６ステップと、
    を実行させるための等価回路モデル作成プログラムを記憶した記憶媒体。
  8. 　請求項１から請求項５のいずれか１つに記載の等価回路モデル作成方法を用いて作成した多端子キャパシタの等価回路モデルを利用して、前記多端子キャパシタの特性または前記多端子キャパシタを含む回路の特性を計算するシミュレーション方法。
  9. 　請求項１から請求項５のいずれか１つに記載の等価回路モデル作成方法を用いて作成した多端子キャパシタの等価回路モデルを利用して、前記多端子キャパシタの特性または前記多端子キャパシタを含む回路の特性を計算するシミュレーション装置。
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