JP5074574B2 - 配線基板の設計システム、設計データの解析方法および解析プログラム - Google Patents

Description

本発明は、例えば、プリント基板、半導体集積回路等の配線基板で構成される回路の設計データを解析する機能を備えた配線基板の設計システム、設計データの解析方法および解析プログラムに関する。

近年、プリント基板の設計は、コンピュータを利用したプリント基板ＣＡＤ（Computer
Aided Design）によって行われることが多い（例えば、特許文献１から３参照）。ＣＡ
Ｄ装置を用いたプリント基板の設計は、自動化されている部分も多いが、熟練した設計者でなければ、適切な設計を行うことができない部分も少なくない。そこで、熟練した設計者でないユーザでも、適切な設計を行うことができるような技術がいくつか提案されている。

特許文献１に記載のプリント基板ＣＡＤ装置は、設計パラメータに関するルールを用いて、既知の設計パラメータから未知の設計パラメータを導出するパラメータ導出手段を備えている。そのため、熟練した設計者でないユーザでも、既知の設計パラメータを入力するだけで操作が可能となる。これにより、インピーダンスの整合を必要とするような高速のクロック信号線等の設計において、熟練した設計者が長年の経験や解析結果から配線の設計パラメータ（箔幅や終端抵抗値など）を決定する作業が省略できる。

また、特許文献２においては、ＣＡＤシステムにおいて、境界が定義された部品モデルを用いて、部品同士が接触しているかどうかをチェックする自動干渉チェックシステムが開示されている。前記自動干渉チェックシステムは、境界が定義された部品モデルを用いて、部品相互が交わった状態にならないように制御してモニターに表示する。これにより、ユーザがコンピュータ内の３次元モデルにおいて部品同士の重なりチェック（干渉チェック）を行うために注意深く観察する作業を省略することができる。

さらに、特許文献３では、プリント基板に搭載された部品の高さが、高さ制限を満たしているか否かのチェック結果を視覚的に見やすい形で表示するようにしたプリント基板ＣＡＤが開示されている。このプリント基板ＣＡＤを用いることにより、ユーザは、プリント基板の設計において、部品の高さチェックを簡単に目視で行うことができる。
特開平１０−２１４２８１号公報 特開平５−２０４０３号公報 特開２００１−２０２３９６号公報

上述のように、プリント基板ＣＡＤにおいて、配線の設計パラメータ設定の支援や三次元モデルにおける接触のチェックの支援等は行われている。しかし、互いに離されて配置された部品が電磁的に干渉しあう場合がある。このような部品間の電磁的な相互作用の有無は、やはり、熟練した設計者のノウハウに基づいて設計パターンを目視でチェックされているのが実情である。したがって、部品間の電磁的な相互作用を考慮した設計を行うには、熟練した設計者の存在が不可欠であった。

そこで、本発明の目的は、配線基板で構成される回路に含まる回路素子間の電磁的な相互作用を解析することができる設計システム、解析方法、解析プログラムを提供することにある。本発明の他の目的は、そのような配線基板の設計をすることができる回路設計装
置を提供することにある。

本発明にかかる設計システムは、回路素子および配線が配置された配線基板の設計データを解析する機能を備えた設計システムであって、配線基板に配置された回路素子および配線の構造を表す構造データと、前記回路素子および前記配線によって構成される回路を表す回路データと、前記回路素子に関する素子データとを含む前記設計データを記録する記録部と、前記構造データで表される配線基板に配置された回路素子のうち、干渉解析対象となる回路素子のペアを選択する選択部と、前記選択部が選択した回路素子に関する素子データを前記設計データから取得し、前記素子データに基づいて、前記回路素子のペア間での電磁界結合を等価回路で表した等価回路データを生成する置換部と、前記等価回路データと、前記回路データとを組み合わせたデータを解析することによって、前記回路素子のペア間での干渉量を算出する解析部とを備える。

本発明にかかる設計システムは、回路素子が配置された配線基板の設計データを解析する機能を備えた設計システムであって、前記配線基板および配置された回路素子を表す設計データを記録する記録部と、前記設計データで表される前記配線基板および回路素子の構成を画面に表示する表示部と、前記表示部に表示された前記回路素子の構成を、外部からの入力情報に基づいて更新する更新部と、前記更新部により前記回路素子の構成が更新された場合に、前記設計データで表される配線基板に配置された回路素子のうち、干渉解析対象となる回路素子のペアを選択する選択部と、前記選択部が選択した回路素子に関する素子データを前記設計データから取得し、前記素子データに基づいて、前記回路素子のペア間での電磁界結合を等価回路に置換した等価回路データを生成する置換部と、前記設計データが表す前記配線基板の回路に前記等価回路データを反映させた回路を解析することによって、前記回路素子のペア間での干渉量を求める解析部とを備え、前記表示部は、前記更新部により前記回路素子の構成が更新された場合に、前記解析部が求めた前記干渉量を表すデータを更新された前記回路素子とともに表示する。

本発明にかかる設計システムは、複数のインダクタを含む配線基板の設計システムであって、前記配線基板の設計データを記録する記録部と、前記配線基板に配置された回路素子の一方の端子に接続される第１のインダクタと、当該一方の端子に対する他方の端子に接続される第２のインダクタとを前記設計データから選択する選択部と、前記第１のインダクタと前記第２のインダクタとの間の相互インダクタが正か負かを判定する正負判定部と、前記相互インダクタが負の場合、当該相互インダクタが正となるように、前記第１のインダクタまたは前記第２のインダクタの向きを変更する修正を前記設計データに加える修正部とを備える。

本発明にかかる設計システムは、複数のインダクタを配置する配線基板の設計システムであって、前記配線基板の設計データを記録する記録部と、前記配線基板に配置された少なくとも２つの端子を持つ回路素子の一方の端子に接続される第１のインダクタと、当該一方の端子に対する他方の端子に接続される第２のインダクタとを前記設計データから選択する選択部と、前記第１のインダクタと、前記第２のインダクタとの間の寄生容量を算出する容量算出部と、前記第１のインダクタと前記第２のインダクタとの間の相互インダクタを算出する相互インダクタ算出部と、前記寄生容量と前記相互インダクタンスを用いて表される、前記第１のインダクタと前記第２のインダクタとの共振周波数を求める周波数算出部と、前記共振周波数が、前記回路素子が求められる周波数特性に適合するように、前記第１のインダクタと前記第２のインダクタとの間の距離を変更する修正を前記設計データに加える修正部とを備える。

本発明にかかる解析方法は、配線基板に配置された回路素子および配線の構造を表す構
造データと、前記回路素子および前記配線によって構成される回路を表す回路データと、前記回路素子に関する素子データとを含む前記設計データをコンピュータによって解析する解析方法であって、前記コンピュータが備える選択部が、前記構造データで表される配線基板に配置された回路素子のうち、干渉解析対象となる回路素子のペアを選択する選択工程と、前記コンピュータが備える置換部が、前記選択工程で選択された回路素子に関する素子データを前記設計データから取得し、前記素子データに基づいて、前記回路素子のペア間での電磁界結合を等価回路で表した等価回路データを生成する置換処理と、前記コンピュータが備える解析部が、前記等価回路データと、前記回路データとを組み合わせたデータを解析することによって、前記回路素子のペア間での干渉量を算出する解析工程とを備える。

本発明にかかる解析プログラムは、配線基板に配置された回路素子および配線の構造を表す構造データと、前記回路素子および前記配線によって構成される回路を表す回路データと、前記回路素子に関する素子データとを含む前記設計データを解析する処理をコンピュータに実行させる解析プログラムであって、前記構造データで表される配線基板に配置された回路素子のうち、干渉解析対象となる回路素子のペアを選択する選択処理と、前記選択処理で選択された回路素子に関する素子データを前記設計データから取得し、前記素子データに基づいて、前記回路素子のペア間での電磁界結合を等価回路で表した等価回路データを生成する置換処理と、前記等価回路データと、前記回路データとを組み合わせたデータを解析することによって、前記回路素子のペア間での干渉量を算出する解析処理とをコンピュータに実行させる。

本発明によれば、配線基板で構成される回路に含まる回路素子間の電磁的な相互作用を解析することができる設計システム、解析方法、解析プログラムを提供することができる。

本発明にかかる設計システムは、回路素子および配線が配置された配線基板の設計データを解析する機能を備えた設計システムであって、配線基板に配置された回路素子および配線の構造を表す構造データと、前記回路素子および前記配線によって構成される回路を表す回路データと、前記回路素子に関する素子データを含む前記設計データを記録する記録部と、前記構造データで表される配線基板に配置された回路素子のうち、干渉解析対象となる回路素子のペアを選択する選択部と、前記選択部が選択した回路素子に関する素子データを前記設計データから取得し、前記素子データに基づいて、前記回路素子のペア間での電磁界結合を等価回路で表した等価回路データを生成する置換部と、前記等価回路データと、前記回路データとを組み合わせたデータを解析することによって、前記回路素子のペア間での干渉量を算出する解析部とを備える。

本発明にかかる設計システムにおいて、前記置換部は、選択部が選択した回路素子のペア間の電磁界結合を等価回路に置換して、前記等価回路データで表す。そのため、解析部は、前記等価回路データが反映された回路を解析することによって、前記回路素子ペア間の電磁界結合の度合い、すなわち干渉量を求めることができる。その結果、解析部は、配線基板で構成される回路に含まる回路素子間の電磁的な相互作用を解析することができる。ひいては、回路素子間の電磁的な相互作用を考慮した配線基板の設計を行うことができる。

また、解析部は、前記回路を解析することによって前記干渉量を求めるので、例えば、有限要素法等を用いた電磁界解析によって前記干渉量を求める場合に比べて、少ない計算量で高速に解析することができる。

また、前記置換部は、前記配線基板の全ての回路素子ではなく、前記選択部が選択した回路素子のペアについて、前記等価回路データを生成するので、解析に必要な回路素子についてのみ解析処理が行われる。したがって、解析にかかる処理量が抑えられる。

配線基板（ｃｉｒｃｕｉｔ ｂｏａｒｄ）には、プリント基板（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）の他、例えば、集積回路（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）の基板（ｓｕｂｓｔｒａｔｅ）等も含まれる。

本発明にかかる設計システムは、回路素子のペア間に生じる電磁界結合の等価回路モデルを記録するモデル記録部をさらに備え、前記置換部は、前記モデル記録部から前記等価回路モデルを取得し、取得した等価回路モデルを用いて前記等価回路データを生成することが好ましい。

前記置換部は、前記モデル記録部に記録された前記回路素子の前記等価回路モデルを用いることで、回路素子のペア間に生じる電磁界結合を表す等価回路データを生成することができる。前記等価回路モデルは、回路素子のペア間に生じる電磁界結合を表す等価回路の構成を表すデータである。

本発明にかかる設計システムにおいて、前記置換部は、前記設計データから取得した前記素子データを用いて、前記等価回路の特性を表す値を算出し、前記等価回路データを生成することが好ましい。

前記置換部は、前記設計データから取得した前記素子データを用いることによって、前記等価回路の特性を表す値を求めることができる。前記等価回路の特性を表す値は、例えば、前記等価回路に含まれる回路素子の特性を表す値である。

本発明にかかる設計システムは、前記配線基板で解析対象とされる領域を表すデータを条件データとして記録する設定ファイル部をさらに備え、前記選択部は、前記条件データによって表される前記領域内に配置された回路素子のペアを選択することが好ましい。

これにより、選択部は、解析が必要な領域に配置された回路素子のみを選択することができる。その結果、解析が必要な領域について処理が行われるので、解析に必要な処理量が少なくてすむ。

本発明にかかる設計システムは、回路素子間の干渉量の判定基準を表すデータを条件データとして記録する設定ファイル部と、前記解析部が算出した前記回路素子のペア間での前記干渉量と前記判定基準とを比較することにより、前記回路素子のペア間での干渉の有無を判定する判定部とをさらに備えることが好ましい。

これにより、前記解析部は、干渉量が前記判定基準を超える回路素子のペアを問題箇所として抽出することができる。

本発明にかかる設計システムは、解析対象とする回路素子間の距離の最大値を表すデータを条件データとして記録する設定ファイル部をさらに備え、前記選択部は、回路素子間の距離が前記最大値以下である回路素子のペアを選択することが好ましい。

前記選択部は、回路素子間の距離が前記最大値以下である回路素子のペアを選択するので、電磁気的な相互作用が問題となる可能性がある回路素子のペアのみを選択することができる。その結果、解析対象とするべき回路素子が選択され、解析する必要のない回路素子は選択されないので、効率のよい解析が可能となる。

本発明にかかる設計システムは、等価回路の特性を表す値の最大値および最小値を表すデータを条件データとして記録する設定ファイル部をさらに備え、前記置換部は、前記等価回路の特性を表す値が、前記最大値より大きい場合に前記等価回路をオープン回路とし、前記等価回路の特性を表す値が、前記最小値より小さい場合に前記等価回路をショート回路として前記等価回路データを生成することが好ましい。

これにより、前記等価回路の特性を表す値が一定の範囲を超える場合には、前記置換部が生成する前記等価回路データが簡単になり、前記等価回路データを用いる処理が簡単になる。その結果、解析処理が高速になる。

本発明にかかる設計システムは、解析対象の周波数領域を表すデータと、考慮されるべき回路素子間の干渉量の範囲とを含むデータを、条件データとして記録する設定ファイル部と、前記周波数領域および前記干渉量の範囲に基づいて、前記等価回路の特性を表す値の前記最大値および前記最小値を求める特性値範囲決定部とをさらに備えることが好ましい。

前記特性値範囲決定部は、前記周波数領域および前記干渉量に基づいて、前記等価回路の特性を表す値の最大値および最小値を求めるので、解析対象とする周波数領域と、解析対象とする干渉量の範囲が反映された前記等価回路の特性を表す値の範囲が得られる。すなわち、解析対象となる周波数領域において、干渉量が解析対象の範囲内となるような回路素子間の前記等価回路の特性を表す値の範囲が得られる。

本発明にかかる設計システムは、ユーザからの入力情報を受け付け、該入力情報に基づいて、前記設定ファイル部に前記条件データを記録するユーザインタフェースをさらに備えることが好ましい。前記ユーザインタフェースにより、ユーザが、所望の前記条件データを設定することができる。

本発明にかかる設計システムは、前記解析部によって求められた前記回路素子のペア間での干渉量を表す情報を、前記設計データで表される配線基板の構成に対応付けて表示する出力部をさらに備えることが好ましい。前記出力部の表示により、ユーザが解析結果を視認することができる。

本発明にかかる設計システムにおいて、前記設計データは、配線基板の回路に含まれるネットのうち、同種のネットを１つのグループにまとめたネットグループを表すデータを含み、前記選択部は、ネットグループが複数存在する場合に、あるネットグループに接続された回路素子と、他のネットグループに接続された回路素子とを前記ペアとして選択することが好ましい。

これにより、干渉量の解析が必要な箇所の回路素子のペアが選択される。その結果、干渉量の解析が必要な箇所のみ解析処理がなされる。

ネットとは、電気回路的に接続された回路単位である。ネットグループとは、同種の電気回路網を１つのグループにまとめたものである。例えば、同じクロック周波数（例えば、１００ＭＨｚ）のクロック信号線に繋がるネット群を、１つのグループにまとめて１００ＭＨｚのネットグループとしたり、電源に繋がるネット群を１つのグループにまとめて電源ネットグループとしたりできる。

本発明にかかる設計システムにおいて、前記選択部は、前記回路素子のペアとして、インダクタのペアを選択し、前記置換部は、前記素子データとして、前記インダクタの素子の座標を表す情報と、前記インダクタの配置方向を表す情報と、前記インダクタの端子の電気的接続を表す情報と、前記インダクタの特性を表す情報とを少なくとも取得することが好ましい。

本発明にかかる設計システムは、回路素子が配置された配線基板の設計データを解析する機能を備えた設計システムであって、前記配線基板および配置された回路素子を表す設計データを記録する記録部と、前記設計データで表される前記配線基板および回路素子の構成を画面に表示する表示部と、前記表示部に表示された前記回路素子の構成を、外部からの入力情報に基づいて更新する更新部と、前記更新部により前記回路素子の構成が更新された場合に、前記設計データで表される配線基板に配置された回路素子のうち、干渉解析対象となる回路素子のペアを選択する選択部と、前記選択部が選択した回路素子に関する素子データを前記設計データから取得し、前記素子データに基づいて、前記回路素子のペア間での電磁界結合を等価回路に置換した等価回路データを生成する置換部と、前記設計データが表す前記配線基板の回路に前記等価回路データを反映させた回路を解析することによって、前記回路素子のペア間での干渉量を求める解析部とを備え、前記表示部は、前記更新部により前記回路素子の構成が更新された場合に、前記解析部が求めた前記干渉量を表すデータを更新された前記回路素子とともに表示する。

前記置換部は、前記選択部が選択した回路素子間の電磁界結合を前記等価回路データで置換して、前記解析部は、前記等価回路データを含む回路を解析することで、前記干渉量を求めるので、例えば、有限要素法等を用いた電磁界解析によって前記干渉量を求める場合に比べて高速に前記干渉量が計算される。したがって、前記更新部により、前記設計データで表される前記回路素子の構成が更新される度にリアルタイムに干渉量が求められる。そのため、ユーザは、前記表示部に表示された回路素子の構成を更新した場合、即座に更新後の回路素子間の干渉量を知ることができる。その結果、ユーザは、回路素子間の電磁的な相互作用を考慮して配線基板の設計することができる。

本発明にかかる設計システムは、複数のインダクタを含む配線基板の設計システムであって、前記配線基板の設計データを記録する記録部と、前記配線基板に配置された回路素子の一方の端子に接続される第１のインダクタと、当該一方の端子に対する他方の端子に接続される第２のインダクタとを前記設計データから選択する選択部と、前記第１のインダクタと前記第２のインダクタとの間の相互インダクタが正か負かを判定する正負判定部と、前記相互インダクタが負の場合、当該相互インダクタが正となるように、前記第１のインダクタまたは前記第２のインダクタの向きを変更する修正を前記設計データに加える修正部とを備える。

前記修正部は、前記相互インダクタが負の場合、当該相互インダクタが正となるように、前記第１のインダクタまたは前記第２のインダクタの向きを変更することによって、前記回路素子の減衰特性の悪化を抑制するように、前記第１のインダクタおよび第２のインダクタの構成を修正することができる。その結果、前記第１のインダクタと前記第２のインダクタとの間の電磁的な相互作用による、前記回路素子の特性悪化を抑えた設計が可能となる。

前記回路素子は、例えば、フィルタ、アンプ、スイッチ、アンテナ共用器またはバラン等の素子である。バランは、平衡回路で構成されるデバイスと非平衡回路で構成されるデバイスとの間を接続するための素子である。

本発明にかかる設計システムは、複数のインダクタを配置する配線基板の設計システムであって、前記配線基板の設計データを記録する記録部と、前記配線基板に配置された少なくとも２つの端子を持つ回路素子の一方の端子に接続される第１のインダクタと、当該一方の端子に対する他方の端子に接続される第２のインダクタとを前記設計データから選択する選択部と、前記第１のインダクタと、前記第２のインダクタとの間の寄生容量を算出する容量算出部と、前記第１のインダクタと前記第２のインダクタとの間の相互インダクタを算出する相互インダクタ算出部と、前記寄生容量と前記相互インダクタンスを用いて表される、前記第１のインダクタと前記第２のインダクタとの共振周波数を求める周波数算出部と、前記共振周波数が、前記回路素子が求められる周波数特性に適合するように、前記第１のインダクタと前記第２のインダクタとの間の距離を変更する修正を前記設計データに加える修正部とを備える。

前記周波数算出部で算出される前記共振周波数は、前記寄生容量によって変化するので、前記修正部は、前記第１のインダクタと前記第２のインダクタとの間の距離を調整することによって、前記寄生容量の値を変化させ、前記共振周波数を前記回路素子が求められる周波数特性に適合させることができる。

本発明にかかる設計システムにおいて、前記周波数算出部は、前記第１のインダクタの自己インダクタンスをＬ１、前記第２のインダクタの自己インダクタンスをＬ２、前記第１のインダクタと第２のインダクタとの相互インダクタンスをＭ、前記寄生容量をＣ、定数をαとした場合の上記数１を用いて前記共振周波数を求めることが好ましい。

本発明にかかる設計システムにおいて、前記第１のインダクタおよび前記第２のインダクタは、同じ巻き方向からなるインダクタであることが好ましい。

本発明にかかる解析方法は、配線基板に配置された回路素子および配線の構造を表す構造データと、前記回路素子および前記配線によって構成される回路を表す回路データと、前記回路素子に関する素子データとを含む前記設計データをコンピュータによって解析する解析方法であって、前記コンピュータが備える選択部が、前記構造データで表される配線基板に配置された回路素子のうち、干渉解析対象となる回路素子のペアを選択する選択工程と、前記コンピュータが備える置換部が、前記選択工程で選択された回路素子に関する素子データを前記設計データから取得し、前記素子データに基づいて、前記回路素子のペア間での電磁界結合を等価回路で表した等価回路データを生成する置換処理と、前記コンピュータが備える解析部が、前記等価回路データと、前記回路データとを組み合わせたデータを解析することによって、前記回路素子のペア間での干渉量を算出する解析工程とを備える。
本発明にかかる解析プログラムは、配線基板に配置された回路素子および配線の構造を表す構造データと、前記回路素子および前記配線によって構成される回路を表す回路データと、前記回路素子に関する素子データとを含む前記設計データを解析する処理をコンピュータに実行させる解析プログラムであって、前記構造データで表される配線基板に配置された回路素子のうち、干渉解析対象となる回路素子のペアを選択する選択処理と、前記選択処理で選択された回路素子に関する素子データを前記設計データから取得し、前記素子データに基づいて、前記回路素子のペア間での電磁界結合を等価回路で表した等価回路データを生成する置換処理と、前記等価回路データと、前記回路データとを組み合わせたデータを解析することによって、前記回路素子のペア間での干渉量を算出する解析処理とをコンピュータに実行させる。

本発明の配線基板の設計方法は、複数のインダクタを配置する配線基板の設計方法であり、干渉解析対象となるインダクタのペアを選択する工程（ａ）と、前記インダクタについての干渉特性情報を、情報データベースから取得する工程（ｂ）と、前記干渉特性情報に基づき、前記インダクタのペアを含む回路を、等価回路に置換する工程（ｃ）と、前記等価回路に対して干渉解析を実行する工程（ｄ）とを包含する。

ある好適な実施形態では、さらに、干渉解析を実行する際の解析条件を設定する工程を包含し、前記解析条件設定工程は、解析領域を設定する工程と、干渉許容限界を設定する工程とを含み、前記工程（ａ）における前記インダクタのペアは、前記解析領域設定工程で設定された解析領域内から抽出される。

ある好適な実施形態では、前記工程（ｂ）において、前記干渉特性情報として、前記インダクタの素子配置の座標情報、前記インダクタの配置方向情報、前記インダクタについての電気的接続情報、および、前記インダクタの素子特性情報が取得される。

前記複数のインダクタは、同じ巻き方向からなるインダクタであることが好ましい。

前記インダクタは、チップインダクタであることが好ましい。

ある好適な実施形態では、前記工程（ｃ）における置換および前記工程（ｄ）は、マイクロコンピュータによって実行される。

ある好適な実施形態では、前記工程（ｄ）の後、電磁干渉的な不良と解析されたインダクタのペアを表示する工程をさらに実行する。

本発明の他の配線基板の設計方法は、複数のインダクタを配置する配線基板の設計方法であり、フィルタまたはアンプの両端のうちの一方の端に接続される第１のインダクタと、当該一方に対する他方の端に接続される第２のインダクタとを選択する工程と、前記第１のインダクタと、前記第２のインダクタとの間の寄生容量を算出する工程と、前記第１のインダクタと前記第２のインダクタとの間の相互インダクタを算出する工程とを包含する。

前記相互インダクタが負の場合、当該相互インダクタが正となるように、前記第１のインダクタまたは前記第２のインダクタの向きを変更する工程を実行することが好ましい。

前記複数のインダクタは、同じ巻き方向からなるインダクタであることが好ましい。

ある好適な実施形態において、前記インダクタのペアは、二次元領域内に加えて、三次元領域の内に存在するインダクタから選択される。

本発明の半導体集積回路の設計方法は、半導体集積回路の設計方法であり、干渉解析対象となるインダクタのペアを選択する工程（ａ）と、前記インダクタについての干渉特性情報を、情報データベースから取得する工程（ｂ）と、前記干渉特性情報に基づき、前記インダクタのペアを含む回路を、等価回路に置換する工程（ｃ）と、前記等価回路に対して干渉解析を実行する工程（ｄ）とを包含する。

本発明の回路設計装置は、回路設計を行う回路設計装置であり、回路の解析を実行する解析エンジン部と、前記回路の解析に用いる設定を実行する設定ファイル部と、少なくとも前記設定ファイル部に接続されたユーザインタフェースとを備え、前記設定ファイル部は、前記ユーザインタフェースの入力情報に基づいて、解析領域を設定する解析領域設定部と、前記ユーザインタフェースの入力情報に基づいて、前記回路の解析の判定基準を設定する判定基準設定部とを含み、前記解析エンジン部は、前記解析領域設定部の設定情報に基づいて、解析対象部品を選択する解析部品選択部と、前記解析対象部品の特性データが格納されたデータベース部と、前記解析部品選択部によって選択された前記解析対象部品を含む回路を等価回路に置換する等価回路置換部と、前記等価回路置換部によって生成された前記等価回路について干渉解析をし、そして、前記判定基準設定部の前記判定基準に基づいて前記干渉解析の結果を判定する干渉結果判定部と、前記干渉解析の結果を出力する出力部とを含む。

本発明の記憶媒体は、コンピュータの支援により回路設計を実行する回路設計プログラムが格納された記憶媒体であり、前記コンピュータに、干渉解析対象となるインダクタのペアを選択するステップ（ａ）と、前記インダクタについての干渉特性情報を、情報データベースから取得するステップ（ｂ）と、前記干渉特性情報に基づき、前記インダクタのペアを含む回路を、等価回路に置換するステップ（ｃ）と、前記等価回路に対して干渉解析を実行するステップ（ｄ）とを実行させるプログラムを備えている、コンピュータが読み取り可能な記憶媒体である。

本発明の配線基板の設計方法によれば、干渉解析対象となるインダクタのペアを選択した後、前記インダクタについての干渉特性情報に基づいて、前記インダクタのペアを含む回路を等価回路に置換し、次いで、前記等価回路に対して干渉解析を実行するので、インダクタ（部品）間の電磁的な相互作用を考慮した配線基板の設計方法を提供することができる。

また、フィルタまたはアンプの両端に接続される第１のインダクタと第２のインダクタとを選択した後、第１のインダクタと第２のインダクタとの間の寄生容量を算出し、次いで、第１のインダクタと第２のインダクタとの間の相互インダクタを算出することにより、インダクタ間の電磁的な相互作用を考慮した配線基板の設計を行うこともできる。ここで、前記相互インダクタが負の場合には、当該相互インダクタが正となるように、第１のインダクタまたは第２のインダクタの向きを変更するようにすれば、フィルタまたはアンプの特性の劣化を抑制することができる。

本願発明者は、インダクタ等の回路素子間の電磁的な相互作用のチェックを自動的に行うことができれば、プリント基板ＣＡＤによる設計をスムーズに進めることができると考えた。そして、本願発明者は、そのようなプリント設計方法を鋭意検討した結果、本発明に至った。近年、プリント基板（配線基板）として、部品内蔵基板や、屈曲可能なフレキシブル基板も用いられている。そのため、インダクタ等の回路素子間の電磁的な相互作用は、二次元的な領域のみならず、三次元的な領域でも考慮することが好ましい。三次元的な領域を単なる平面的な回路設計データから判断することは難しいので、そのような三次元的な考慮はコンピュータにより自動的に行えると非常に便利である。

以下、図面を参照しながら、本発明の実施の形態を説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。

（実施形態１）
図１は、本実施形態における設計システム２００の構成を表す機能ブロック図である。設計システム２００は、配線基板に配置された回路素子によって構成される回路の設計データを解析する機能を備えたＣＡＤシステムである。

図１に示した設計システム２００は、設計データで表される回路の解析を実行する解析エンジン部２１０と、前記回路の解析に用いる設定を記録する設定ファイル部２２０と、解析エンジン部２１０と設定ファイル部２２０に接続されたユーザインタフェース２３０とを備える。なお、ユーザインタフェース２３０は、例えば、設定ファイル部２２０を介して解析エンジン部２１０に接続されていてもよい。

解析エンジン部２１０は、選択部２１１、記録部２１２、置換部２１３、解析部２１４、判定部２１８および出力部２１５を備える。記録部２１２には、配線基板に構成された回路の設計データが記録されている。この設計データが解析エンジン部２１０の解析の対象となるデータである。

設定ファイル部２２０は、解析領域設定部２２１と判定基準設定部２２２とを備える。解析領域設定部２２１は、ユーザインタフェース２３０から入力された解析領域を表す情報を記録する。判定基準設定部２２２は、ユーザインタフェース２３０から入力された判定基準を表す情報を記録する。

選択部２１１は、解析領域設定部２２１の設定情報に基づいて、前記設定データが表す回路素子の中から解析対象となる回路素子のペアを選択する。置換部２１３は、選択部２１１によって選択された解析対象となる回路素子のペア間の電磁界結合を等価回路で表した等価回路データを生成する。すなわち、置換部２１３は、回路素子のペア間の電磁界結合を等価回路に置換する。置換部２１３が等価回路データを生成する際に、記録部２１２に記録された前記設定データから選択部２１１が選択した回路素子の素子データを取得し、素子データを用いて前記等価回路データを生成する。

解析部２１４は、置換部２１３によって生成された等価回路を用いて、前記設計データで表される回路の解析を行う。これにより、選択部２１１で選択された回路素子間の干渉量が求められる。判定部２１８は、解析部２１４が算出した干渉量と、判定基準設定部２２２が記録した判定基準とを比較することにより、回路素子のペア間での干渉の有無を判定する。出力部２１５は、解析部２１４の干渉解析の結果および判定部２１８の判定の結果を出力する。

図２は、記録部２１２に記録されたデータの内容の一例を示す図である。記録部２１２には、設計データ２５および等価回路モデル２３が記録されている。設計データ２５には、素子データ２８、レイアウトデータ２４および回路データ２６が含まれている。

素子データ２８は、配線基板に配置された素子に関する情報であり、素子ごとにデータが存在する。それぞれの素子について、例えば、素子が配置された位置の座標８１、素子の配置方向８２、素子の接続情報８３、素子特性８４等を表す情報が記録されている。

レイアウトデータ２４は、例えば、配線基板の構造並びに配線基板に配置された素子および配線の構成等を表す情報である。レイアウトデータ２４には、例えば、配線座標、配線長、配線幅、配線ピッチ、ランド位置・寸法、ビア座標・寸法等を表す情報が含まれる。

回路データ２６は、例えば、配線基板によって構成される回路全体の等価回路を表す情報である。回路データ２６が表す等価回路は、例えば、ネットリストと呼ばれる形式で記録される。ネットリストは、回路を、複数のネットと呼ばれる単位に分割して記述する。それぞれのネットには、例えば、そのネットに含まれる回路素子の名前および素子値、ネットが有する端子の識別番号等の情報が含まれる。

図３は、設計システム２００を構築するために用いるコンピュータ１１０のハードウエア構成の一例を示す図である。

図３に示すコンピュータ１１０は、演算処理を行うＣＰＵ（中央演算処理部）１０１と、プログラム等を記憶したＲＯＭ１０２と、ＣＰＵの作業領域等となるＲＡＭ１０３と、各種設定データ等を記憶した外部記憶装置１０４と、操作者の入力を受ける入力装置１０
５と、印字装置１０６と、表示装置１０７とを備える。各要素はバス等を介して接続されている。外部記憶装置１０４は、例えば、ハードディスク、フラッシュメモリ、ＤＶＤ等である。入力装置１０５は、例えば、キーボード、マウス等である。印字装置１０６は、例えば、プリンタであり、表示装置１０７は、例えば、液晶ディスプレイ、ＣＲＴ等である。

設計システム２００における選択部２１１、置換部２１３、解析部２１４の機能は、例えば、ＲＯＭ１０２に記録された所定のプログラムをＣＰＵ１０１が実行することにより実現される。また、ＲＯＭ１０２には、一般的なＣＡＤプログラムが記録されていることが好ましい。これにより、ユーザは、コンピュータ１１０を用いて、例えば、プリント基板ＣＡＤを行うことができる。

また、設計システム２００の機能を実現するためのプログラムは、コンピュータで読み出し可能な記録媒体（例えば、光記録媒体、磁気記録媒体、光磁気記録媒体、フラッシュメモリなど）に記録することができる。コンピュータ１１０は、例えば、一般的なパーソナルコンピュータ、サーバ等である。

なお、図３に示すハードウエア構成は一例であって、設計システム２００のハードウエア構成は、これに限定されない。例えば、設計システム２００は、複数のコンピュータで構成されてもよい。また、印字装置１０６は、ネットワークを介してコンピュータ１１０に接続されてもよい。また、入力装置１０５、印字装置１０６、表示装置１０７の少なくとも一つとコンピュータ１１０とのデータ通信を、無線によって行う構成とすることも可能である。

図１に示すユーザインタフェース２３０は、図３に示す入力装置１０５によって構築することができる。また、ユーザインタフェース２３０に、表示装置１０７や印字装置１０６を含めることもできる。解析エンジン部２１０の機能は、ＣＰＵ１０１、ＲＯＭ１０２、ＲＡＭ１０３、外部記憶装置１０４によって実現することができる。解析エンジン部２１０に含まれる出力部２１５は、表示装置１０７および／または印字装置１０６から構築することができる。設定ファイル部２２０は、ＲＯＭ１０２、ＲＡＭ１０３、外部記憶装置１０４のうちの少なくとも一つを含んでいる。

次に、設計システム２００が、設計データの解析を行う際の動作について説明する。図４は、設計システム２００が設計データの解析を行う際の処理の流れを示すフローチャートである。

図４に示す処理の流れは、一例として、複数のインダクタが配置された配線基板の設計データを解析する処理を示している。ここで、配線基板に配置されたインダクタ間の干渉度合いを解析する処理を例にあげて説明する。

図４に示す解析処理は、解析条件を設定する工程（Ｓ９０）、干渉解析対象となるインダクタのペアを選択する工程（Ｓ１００）、インダクタについての干渉特性情報を、記録部２１２から取得する工程（Ｓ２００）、干渉特性情報に基づき、インダクタのペアを含む回路を等価回路に置換する工程（Ｓ３００）、等価回路に対して干渉解析を実行する工程（Ｓ４００）、干渉による問題の有無を判定する工程（Ｓ５００）および判定結果を出力する工程（Ｓ６００）を包含している。

解析条件を設定する工程（Ｓ９０）では、解析領域設定部２２１が、ユーザインタフェース２３０を通じて入力された解析対象となる領域を表すデータを設定ファイル部２２０に記録する（Ｓ９２）。また、判定基準設定部２２２が、ユーザインタフェース２３０を通じて入力された、インダクタ間の干渉量が問題となるか否か判定基準（干渉許容限界）を表すデータを設定ファイル部２２０に記録する（Ｓ９４）。後述する工程Ｓ１００で、選択部２１１が選択するインダクタのペアは、解析領域設定工程（Ｓ９０）で設定された領域内から抽出されるように設定ファイル部２２０に情報が記録される。

解析条件の設定は、ユーザが、図２に示した入力装置１０５を介して行うことができる。また、解析条件を予め外部記憶装置１０４に記録しておき、解析領域設定部２２１または判定基準設定部２２２が外部記憶装置１０４に記録された解析条件を読み込んで設定ファイル部２２０へ入力するような方式を採用してもよい。解析領域の設定（Ｓ９２）および干渉許容限界の設定（Ｓ９４）は、いずれを先に行っても良い。

ここで、解析対象となる領域を設定する処理を説明する。図５は、解析対象領域を設定する工程において、解析領域設定部２２１が出力部２１５に出力する画面の例を示す図である。解析領域設定部２２１は、例えば、設計データ２５のレイアウトデータ２４に含まれる配線データ、ランドデータ、グランドデータから、配線基板の画像を作成して、その画像を図５に示すように表示装置１０７上に表示する。図５に示す配線基板の画像は、配線１０と、部品が実装されるランド２０のレイアウトと、グランド３０（グランドプレーン）のレイアウトを含んでいる。

ユーザインタフェース２３０は、ユーザから解析領域を表すデータの入力を受け付ける。図６は、例えば、出力部２１５の画面上でユーザが解析領域を指定した場合の一例を示す図である。図６に示す例のように、ユーザは、入力装置（例えば、マウス）１０５を用いて、解析領域５０を指定する。図６に示した例では、解析領域５０を矩形としているが、円形または他の多角形にしてもよい。あるいは、画面全体を解析領域に設定することも可能である。画面全体を解析領域５０と設定する場合には、解析処理スピード等を考慮して、ユーザにストレスがかからない範囲で実行するのが好ましい。ユーザインタフェース２３０は、作業時間または待ち時間が長くなりすぎると予測される場合にその旨を表示する機能を備えても良いし、あるいは、作業時間が長くなると予測される場合には、画面全体を解析領域５０と設定できないようにする機能を備えても良い。

次に、選択部２１１が、解析領域５０に含まれるインダクタを抽出する。図７は、選択部２１１が、解析領域５０内に位置するインダクタ４０を抽出して出力部２１５に表示させた場合の画面の一例を示す図である。インダクタ４０（正確には、インダクタ４０のレイアウト）の情報は、例えば、記録部２１２に記録されたレイアウトデータ２４含まれており、この工程にて、記録部２１２から読み出されて、所定の位置に表示される。ここで、各インダクタ４０は、ランド２０またはグランド３０の上に実装された形で表示される。

次に、選択部２１１は、この解析領域５０内に位置するインダクタ４０の中から、解析対象となるインダクタのペアを選択する（Ｓ１００）。選択部２１１は、例えば、インダクタ間の距離が一定の値より小さいインダクタのペアを選択することができる。複数のインダクタのペアが選択されてもよい。

前記一定の値は、解析対象とする回路素子間の距離の最大値を表すデータとして設定ファイル部２２０に予め記録されていることが好ましい。また、ユーザインタフェース２３０を通じてユーザから入力された値を前記一定の値とすることもできる。

また、選択部２１１は、複数のネットグループに接続された複数のインダクタが解析領域５０中にある場合、特定のあるネットグループに接続されたインダクタと、他のネットグループに接続されたインダクタのペアを選択することもできる。例えば、選択部２１１は、クロック周波数が１０ＭＨｚのクロック信号線のネットグループに接続されたインダクタと、クロック周波数が１５ＭＨｚのクロック信号線のネットグループに接続されたインダクタとのペアを解析対象のペアとして選択することができる。

なお、解析対象の回路におけるネットグループを表す情報は、設計データ２５に予め含まれていることが好ましい。また、ネットグループを表す情報は、ユーザインタフェース２３０を通じてユーザによって入力されてもよい。

このようにして、解析領域５０に存在するインダクタの中から干渉が生じる可能性のあるインダクタのペアが選択される（Ｓ１００）。置換部２１３は、選択されたペアのそれぞれのインダクタに関する情報を、記録部２１２から取得する（Ｓ２００）。ここで取得されるインダクタに関する情報は、例えば、記録部２１２に記録された素子データ２８である。

置換部２１３は、取得した素子データ２８を用いて、選択部２１１が選択したインダクタのペア間の電磁界結合を表す等価回路データを生成する。すなわち、置換部２１３は、インダクタのペア間の電磁界結合を等価回路に置換する（Ｓ３００）。Ｓ２００およびＳ３００の処理は、選択部２１１が選択したインダクタのペアごとに繰返し実行される。

このようにして、選択部２１１が選択したインダクタのペア全てについて等価回路データが生成される。これらの等価回路データは、解析領域５０全体の等価回路を表す回路データ２６に反映される。解析部２１４は、置換部２１３が生成した等価回路データが反映された回路データ２６、すなわち、解析領域５０全体の等価回路を表す回路データ２６に対して干渉解析を実行する（Ｓ４００）。解析結果として、例えば、選択部２１１が選択したインダクタのペア間の干渉量が得られる。Ｓ３００およびＳ４００の詳細な処理は後述する。

その後、判定部２１８は、解析部２１４の解析結果を判定する（Ｓ５００）。判定には、判定基準設定部２２２で設定されている判定基準が用いられる。例えば、解析結果として得られたインダクタのペア間の干渉量が、判定基準である干渉許容限界を超えるか否かが判定される。判定部２１８は、干渉量が判定基準を超える場合には、干渉の問題有りと判定し、干渉量が判定基準に達しない場合には、干渉の問題なしと判定することができる。これにより、電磁干渉的により、不良とされるインダクタのペアが抽出される。最後に、判定部２１８は、判定結果を、出力部２１５を通じて出力する（Ｓ６００）。

図８は、出力された判定結果を表す画面の一例を示す図である。図８に示した例では、電磁干渉的により、不良と解析されたインダクタ４０のペアをライン６０で結ぶことによって表示している。また、当該不良のインダクタ４０のペアのみが画面に表示され、良好なインダクタ４０は画面から消されている。なお、不良箇所の表示方法は、ライン６０に限らず、不良とされるインダクタのペアの色を変える、不良とされるインダクタのペアを含む領域をマーキングする等、種々のものを採用することができる。さらに、不良とされるインダクタのペアが見落とされるのを防止するために、不良のインダクタのペアが発生する場合にはエラー警告を発するようにしてもよい。

このように、不良と解析されたインダクタのペアを表示することにより、ユーザは、視覚的にエラーを認識できる。その結果、ユーザの利便性が向上する。この表示は、図３に示した表示装置１０７を用いて行うことができる。

以上で、解析処理は終了する。なお、図４に示す工程のうち、解析条件の設定（Ｓ９０）、干渉チェック判定（Ｓ５００）、判定結果出力（Ｓ６００）は省略してもよい。例えば、解析条件の設定工程（Ｓ９０）が省略されて、予め記録されたデータを条件データとしてＳ１００、Ｓ２００、Ｓ３００、Ｓ４００の処理が実行されてもよい。また。設計システム２００は、例えば、Ｓ４００での解析結果を表すデータは、記録部２１２に記録して、ユーザがいつでも表示できる状態にして解析処理を終了してもよい。

ここで、インダクタ情報の取得（Ｓ２００）および等価回路への置換（Ｓ３００）の詳細な処理について説明する。図９は、インダクタ情報の取得（Ｓ２００）および等価回路への置換（Ｓ３００）の詳細な処理の流れの一例を示すフローチャートである。

インダクタ情報の取得（Ｓ２００）において、置換部２１３は、選択部２１１が選択したインダクタのペアにおけるそれぞれのインダクタについての素子データ２８を記録部２１２に記録された設計データ２５から取得する。

まず、置換部２１３は、インダクタが配置されている位置の座標情報およびインダクタの配置方向を表す情報を取得する（Ｓ２０１）。置換部２１３は、例えば、記録部２１２に記録されたインダクタごとの素子データ２８のうち、選択部２１１が選択したインダクタペアそれぞれの素子データ２８から座標８１と配置方向８２を取得する。座標８１は、例えば、ＸＹ座標で表される。インダクタの配置方向８２は、例えば、インダクタから発生する磁界の方向の基準線からの角度で表される。

置換部２１３は、選択部２１１が選択したインダクタペアそれぞれの素子データ２８から接続情報８３を取得する（Ｓ２０２）。接続情報８３は、例えば、インダクタの端子がランドに接続しているか、またはグランドに接続しているかを表す情報である。

置換部２１３は、選択部２１１が選択したインダクタペアそれぞれの素子データ２８から素子特性８４を取得する（Ｓ２０３）。素子特性８４には、例えば、インダクタンス値、ピッチ、巻き数ｎ、ループ面積Ｓ_L、巻き軸方向、磁界方向等が含まれる。

置換部２１３は、上記の情報の他に、例えば、素子に干渉性が有るか否かを示すフラグ（可干渉性有無のフラグ）、素子の構造（例えば、発生電磁界の部品の向き依存性による特性変化等）を示す情報等を素子データ２８から取得してもよい。

次に、置換部２１３は、選択部２１１が選択したインダクタのペア間の電磁界結合を表す等価回路データを生成する（Ｓ３００）。まず、置換部２１３は、記録部２１２に記録された等価回路モデル２３の中から最も適切な等価回路モデルを取得する（Ｓ３０１）。

等価回路モデル２３は、回路素子のペア間に生じる電磁界結合を等価回路で表した場合の等価回路の構成を表すデータである。ペアを構成する回路素子の種類によって、そのペア間の電磁界結合を表す等価回路は異なるので、ペアを構成する回路素子の種類ごとに等価回路モデルが記録されていることが好ましい。等価回路モデルには、例えば、２つのインダクタが回路素子のペアである場合のペア間の等価回路モデル（Ｌ−Ｌモデル）、インダクタとキャパシタとが回路素子のペアである場合の等価回路モデル（Ｌ−Ｃモデル）または２つのキャパシタが回路素子のペアである場合の等価回路モデル（Ｃ−Ｃモデル）等が含まれ得る。

図１０（ａ）は、インダクタのペアの一例を表す回路図である。図１０（ａ）に示す例では、インダクタ４０（Ｌ１）およびインダクタ４０（Ｌ２）が離れて存在する。インダクタ４０（Ｌ１）の一端は、グランド３０に接続されており、他端はランド２０に接続されている。インダクタ４０（Ｌ２）の一端も、グランド３０に接続されており、他端はランド２０に接続されている。インダクタ４０（Ｌ１）の自己インダクタンスをＬ１、インダクタ４０（Ｌ２）の自己インダクタンスをＬ２とする。

インダクタ４０（Ｌ１）とインダクタ４０（Ｌ２）との間の相互インダクタンスをＭで表すと、インダクタ４０（Ｌ１）とインダクタ４０（Ｌ２）との間の電磁界結合を表す等価回路は、例えば、図１０（ｂ）に示す通りになる。ここで、符合「Ｃ」は、相互キャパシタンスを表している。この相互キャパシタンスＣは、例えば、インダクタ４０（Ｌ１）、４０（Ｌ２）の電極やランドによる容量成分から生じるものである。相互キャパシタンスは寄生容量とも呼ばれる。インダクタのペアにおいて相互キャパシタンスＣが生じる構造の例については後述する。

等価回路モデル２３に含まれる等価回路モデル（Ｌ−Ｌモデル）は、例えば、図１０（ｂ）に示すような等価回路を表すデータである。本実施形態において置換部２１３は、例えば、図１０（ｂ）に示されるような、インダクタのペア間の電磁界結合を表す等価回路モデル（Ｌ−Ｌ）を記録部２１２から取得する。

置換部２１３は、Ｓ３０１で取得した等価回路モデルで表される等価回路の特性を表す値を算出する（Ｓ３０２）。等価回路の特性を表す値は、例えば、等価回路に含まれる回路素子の特性値等である。図１０（ｂ）に示す等価回路の例では、Ｌ１−Ｍ、Ｌ２−ＭおよびＣが算出される。

例えば、図１０（ｂ）における相互インダクタンスＭは下記（式１）から算出される。（式１）
Ｍ＝α・Ｄ^a・Ｓ_L・ｎ・ｔ・μ０・μｓ
上記（式１）において、αは比例係数である。Ｄは部品間の中心間距離、ａは係数、Ｓ_Lはループ面積、ｎはインダクタの巻き数、ｔは実装方向またはインダクタの巻き方向による係数（＋、−、または０）、μ０は真空の透磁率、μｓは比透磁率である。比例係数αは、例えば、置換部２１３が素子データ２８から取得したピッチ、素子構造等によって決定することができる。中心間距離Ｄは、Ｓ２０１で置換部２１３が取得したインダクタのペアそれぞれの座標８１から求めることができる。Ｓ_L、ｎは、Ｓ２０３で置換部２１３が取得した素子特性８４に含まれる情報を用いることができる。比例係数αおよび係数ａは、予め記録部２１２に記録されているものを用いることができる。

係数ｔは、配置方向８２および素子特性８４に含まれる磁界方向、巻き軸方向等から求めることができる。例えば、インダクタ４０（Ｌ１）から発生する磁界の方向がインダクタ４０（Ｌ２）から発生する磁界の方向と平行かつ同じ向きである場合、にｔを＋１に、平行かつ反対の向きである場合にｔを−１に、いずれでもない場合にはｔを０にすることができる。

また、置換部２１３は、素子データ２８から取得した前記可干渉性有無のフラグを相互インダクタンスＭの算出に用いてもよい。可干渉性有無のフラグは、例えば、１または０の情報を持ち、インダクタンスごとに設定されている。置換部２１３は、例えば、インダクタペアのいずれかのフラグが０の場合は相互インダクタンスＭを０とし、インダクタペアの両方が１の場合に上記（式１）により相互インダクタンスＭを算出してもよい。

一方、図１０（ｂ）における相互キャパシタンスＣは、例えば、下記（式２）から算出されることができる。
（式２）
Ｃ＝β・ε０・εｒ・Ｓ_C／Ｌ
上記（式２）で、βは比例係数、ε０は真空の誘電率、εｒは比誘電率（空気なら１．０）、Ｓ_Cは対向電極間面積、Ｌは部品間の中心間距離である。β、ε０、εｒは、予め記
録部２１２に記録されていることが好ましい。Ｓｃは、Ｓ２０１で置換部２１３が取得した座標８１および素子特性８４から求めることができる。

また、例えば、係数α、ａ、β、ε０、εｒは、ユーザインタフェース２３０を通じてユーザから直接入力された値を用いることもできる。

以上のように、相互インダクタンスＭおよび相互キャパシタンスＣが求められると、図１０（ｂ）に示す等価回路の特性値であるＬ１−Ｍ、Ｌ２−ＭおよびＣが求められる。置換部２１３は、図１０（ｂ）に示す等価回路を表す等価回路モデルに、Ｓ３０２で算出した特性値（Ｌ１−Ｍ、Ｌ２−ＭおよびＣ）を追加することで、選択部２１１が選択したインダクタのペア間の電磁界結合を表す等価回路データを生成する（Ｓ３０３）。

等価回路データは、例えば、ネットリスト形式で記述されるデータである。図１０（ｃ）は、図１０（ｂ）に示す等価回路を表すネットリストの例を示す図である。図１０（ｃ）に示すネットリストの例において、１行目の「．ＳＵＢＣＫＴ」はサブサーキット定義の始まりを表し、「ｓａｍｐｌｅ」はサブサーキット名、「Ｎ１」「Ｎ２」「Ｎ３」「Ｎ４」は、外部との接続を行うノード名を表す。２行目は、インダクタ「Ｌ１」が、ノード「Ｎ１」、「Ｎ３」の間に接続されており、インダクタＬ１のインダクタンスは、「１．５０１３×１０^-07」であることを表す。３行目は同様に、インダクタンス「Ｌ２」がノード「Ｎ２」、「Ｎ４」の間に接続されており、インダクタＬ２のインダクタンスは、「１．００３４×１０^-07」であることを表す。４行目は、相互インダクタンスを表す。相互インダクタンスは結合係数Ｋで定義されるパラメータとして例えば、下記（式３）により等価回路中で演算される。
（式３）
Ｋ＝Ｍ／√（Ｌ１・Ｌ２）
５行目は、キャパシタ「Ｃ１２」がノード「Ｎ１」、「Ｎ３」の間に接続されており、キャパシタの容量は、「１．５３×１０^-12」であることを表す。

置換部２１３は、上記Ｓ２０１〜２０３およびＳ３０１〜Ｓ３０３の処理を、選択部２１１が選択したインダクタのペア全てについて行う。その結果、選択部２１１が選択したインダクタのペア全てについてそれぞれの電磁界結合を表す等価回路データが得られる。

置換部２１３は、これらの等価回路データを、解析領域５０で構成される回路全体の等価回路を表す回路データ２６に組み合わせる。例えば、置換部２１３は、等価回路データのネットリストを、回路データ２６のネットリストに加える。具体的には、回路データ２６における図１０（ａ）のインダクタ４０（Ｌ１）のランド２０に接続された端子と、インダクタ４０（Ｌ２）のランド２０に接続された端子との間に、図１０（ｂ）の等価回路を表すネットリストを追加する。

これにより、回路データ２６は、選択部２１１が選択したインダクタのペア間の電磁界結合を表す等価回路を含む、解析領域全体の等価回路を表すデータとなる。その結果、Ｓ３００で生成されたインダクタのペア間の等価回路を含む、解析対象全体の等価回路を表す回路データ２６が得られる。

解析部２１４は、置換部２１３がＳ３００で生成したインダクタのペア間の等価回路を含む、解析領域全体の等価回路を表す回路データ２６について解析することによって、インダクタのペア間の干渉量を求める（Ｓ４００）。等価回路の解析には、例えば、ＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ）等の周知の回路シミュレータを使用することができる。解析結果として、例えば、インダクタのペア間のインピーダンス、アイソレーションまたはＳパラメータ等、インダクタのペア間の結合量を表すデータが得られる。インダクタのペア間の結合量が、インダクタのペア間の干渉量を表している。

以上のように、本実施形態における設計システム２００は、回路素子間の空間的な電磁界結合を等価回路に置き換え、その等価回路を解析対象全体の等価回路に付加して、解析対象全体の等価回路を表す回路データ２６を生成し、この回路データを既存の回路シミュレータ等で解析することにより、回路素子間の干渉量を求める。そのため、例えば、有限要素法等を用いた電磁界解析を行う場合に比べて簡単な処理で回路素子間の干渉量が算出される。

判定部２１８は、Ｓ４００で得られた干渉量を、予め設定しておいた干渉許容限界と対比し、その結果を、例えば、図８に示した画面として、出力部２１５に表示させる。このように電磁干渉的な不良と解析されたインダクタ４０のペアを設計システム２００において表示できることにより、従来は、熟練した設計者が目視で行っていたインダクタ間の電磁干渉のチェックを、実質的に自動的に行うことができる。

電磁干渉的な不良と解析されたインダクタのペアは、その後、設計システム２００の入力装置１０５によってユーザインタフェース２３０を介して、ユーザにより配置が変更されて、適正なものになるように設計データ２５が修正される。ユーザは、修正後に、また同様の方式でチェックを行うことも可能である。

ここで、相互キャパシタンスを生じさせるインダクタペアの構造の例を説明する。図１１は、電磁界干渉が発生し得るインダクタペアの配置例を示す図である。図１１は、インダクタが配置される基板（図示せず）をＸＹ平面として、Ｚ軸方向から２つのインダクタを見た場合の図である。図１１に示す２つインダクタ４０１、４０２は、それぞれ、チップインダクタである。チップインダクタ４０１の長手方向とチップインダクタ４０２の長手方向が垂直になるようにチップインダクタ４０１、４０２は配置されている。チップインダクタ４０１は、２つの電極端子４１１ａ、４１１ｂを、チップインダクタ４０２は、２つの電極端子４１２ａ、４１２ｂを持っている。チップインダクタ４０１、４０２の上面には、磁界の方向を示すためのマーカ４５が付されている。チップインダクタ４０１の中心と、チップインダクタ４０２の中心との距離をＤ（中心間距離）とすると、Ｄが大きければ大きいほど、電磁界干渉は発生し難い。チップインダクタ４０１の電極端子４１１ｂのチップインダクタ４０２側に面する部分４３１と、チップインダクタ４０２の電極端子４１２ａのチップインダクタ４０１側に面する部分４３２とは、互いに向かい合っている。この互いに向かい合っている電極端子４１１ｂの部分４３１と電極端子４１２ａの部分４３２が、対向電極部である。この対向電極部が相互キャパシタンスＣ（寄生容量）の主要な因子となる。

チップインダクタ４０１、４０２は、例えば、積層型チップインダクタである。図１２は、積層型チップインダクタの内部構造を示す図である。図１２（ａ）は、チップインダクタ４０１をＺ軸方向から見た上面透視図であり、図１２（ｂ）は、チップインダクタ４０１をＸ軸方向から見た側面透視図である。内部電極４２の巻き数がｎで、ＸＹ平面に平行な断面において、内部電極４２に囲まれた面積がループ面積ＳLである。

チップインダクタ４０１の内部電極４２は、チップインダクタ４０１が設けられる基板の法線方向（基板と垂直方向：Ｚ軸方向）を中心にらせん状に形成されている。したがって、チップインダクタ４０の磁界方向４７は、基板に対して垂直方向すなわちＺ軸方向となる。図１３（ａ）は、Ｚ軸方向から見たチップインダクタ４０１における磁界方向４７を表す図である。図１３（ｂ）は、Ｘ軸方向から見たチップインダクタ４０１における磁界方向４７を表す図である。図１３（ａ）、（ｂ）に示すように、チップインダクタ４０１の磁界方向４７は、基板に対して垂直方向となる。一般的に、同じ基板に配置されるチップインダクタの巻き方向は、全て同一である。そのため、同一基板に配置されたチップインダクタの磁界方向４７は、基板の面に対して垂直上向きか、あるいは垂直下向きかいずれかとなる。通常、同一基板には、全てのチップインダクタが、磁界方向が基板に対して上向きになるように配置されるか、または、全てのチップインダクタが、磁界方向が基板に対して下向きになるように配置される。

上記のように、配線基板に実装されるインダクタは、通常、同じ巻き方向からなるインダクタが使用される。そのため、置換部２１３は、解析対象のインダクタの巻き方向を表す情報を、インダクタごとに取得または算出するのではなく、全てのインダクタを同じ巻き方向からなるインダクタとして処理することも可能である。また、干渉解析対象のインダクタがチップインダクタである場合に、置換部２１３が、インダクタの磁界方向を自動的に特定して処理させることも可能である。

本実施形態における設計システム２００によれば、干渉解析対象となるインダクタ４０のペアを選択した後、記録部２１２に記録されたインダクタに関する情報に基づいて、インダクタのペアを含む回路を等価回路に置換し、次いで、当該等価回路に対して干渉解析を実行する。そのため、インダクタ間の電磁的な相互作用を考慮した配線基板の設計を行うことができる。つまり、インダクタ間の電磁的な相互作用のチェックを自動的に行うことができる。そのため、ＣＡＤを用いた回路設計をスムーズに進めることが可能となる。

具体的には、次のような効果を得ることができる。すなわち、熟練した設計者のノウハウによる従来のチェックでは、目視によりチェックするものであった。そのため、どうしても、見落としが発生しがちであった。言い換えると、エラーをゼロにすることが困難であった。本実施形態の設計方法によれば、設計システム２００を用いて自動的にできるので、目視によるチェックにおいて見落としを減らすことができる。特に、表示装置１０７にその結果を、わかりやすい形で表示する場合や、警告を発するようにした場合には実質的に見落としをゼロにすることができる。

また、従来の目視によるチェック方法では、設計パターンが複雑になると、チェックの工数が飛躍的に増大し、それゆえ、エラーが発生する可能性が高くなる問題があった。本実施形態の設計方法では、設計システム２００を構成するコンピュータ１１０がチェック処理を行うので、基本的にユーザに負担がかかるわけでなく、コンピュータ１１０の処理能力に応じてチェックにかかる処理時間が変化するだけである。

また、電子機器の小型化を実現するために部品の間隔を狭めて設計したいことがある。従来は、インダクタ等の回路素子間の電磁干渉による影響は考慮されていないので、単に回路素子の間隔を狭めて小型化を達成できても、回路素子間の電磁干渉により所望の特性が得られないことがあり得た。一方、本実施形態の設計システム２００は回路素子間の電磁干渉も考慮した設計を可能にするので、製品（例えば、配線基板の基板、ひいては電子機器）の小型化を達成しながら、所望の特性を得ることが容易となる。

さらに、従来では、プリント基板を設計した後、試作を行って初めてインダクタ間の電磁干渉の影響による不具合の発生が顕在化していた。そのため、繰り返し行われる試作の度に、その不具合の対策が必要となり、試作回数増大によるコストアップが問題となっていた。これに対して、本実施形態の設計システム２００を用いた設計においては、インダクタ間の電磁干渉の影響を予め考慮した設計が可能となるので、そのようなコストアップの問題を解消することができる。
（解析対象の変形例）
次に、図１４から図１９を参照しながら、設計システム２００の解析対象となる設計データ表される配線基板の変形例について説明する。上記実施形態では平面的な領域におけるインダクタ同士の電磁干渉をチェックしたが、解析対象となる配線基板の構成は、それに限らず、例えば、平面的な領域（二次元的な領域）に加えて、立体的な領域（三次元的な領域）におけるインダクタ同士の電磁干渉もチェックすることができる。

なお、以下に述べる変形例は、上記実施形態の改変例・展開例であるので、以下においては、それぞれの変形例に特徴的な内容を主に説明することとする。上記実施形態と同様の内容については、その説明を省略する。

近年の電子機器の小型化・薄型化等に伴って、配線基板に実装される電子部品の高密度実装化、および、電子部品が実装された配線基板の高機能化への要求が益々強くなっている。このような状況の中、電子部品を基板中に埋め込んだ部品内蔵基板が開発されている。部品内蔵基板では、受動部品（例えば、インダクタやコンデンサ）や能動部品（例えば、半導体素子）を基板の中に埋め込んでいるので、基板の面積を削減することができる。また、表面実装の場合と比較して、電子部品を配置する自由度が高めるため、電子部品間の配線の最適化によって高周波特性の改善なども見込むことができる。

しかしながら、熟練した設計者がノウハウに基づいてインダクタ同士の電磁干渉の影響をチェックする際に、同じ平面内に配置されたインダクタ同士の電磁干渉の影響を見落としがちであった。部品内蔵基板ではインダクタ同士が立体的に配置されるので、インダクタ同士の電磁干渉の影響をチェックするのがより困難となる。あるいは、部品内蔵基板を二次元的に展開した回路設計図に対しては、熟練した設計者のノウハウに基づくチェックは機能しない場合も生じ得る。

本実施形態に係る配線基板の設計システム２００によれば、図４に示したフローチャートにおけるインダクタのペア選択工程（Ｓ１００）において、二次元領域内に加えて、三次元領域の内に存在するインダクタを選択することも可能である。そのため、設計システム２００を、部品内蔵基板についての配線基板の設計にも好適に適用することができる。

図１４は、インダクタが内蔵された部品内蔵基板の例を示す断面図である。図１４に示すような部品内蔵基板内におけるインダクタ４０１、４０２同士の電磁干渉チェックを設計システム２００において行うことができる。図１４に示した部品内蔵基板は、下層基板６２と上層基板６４と、下層基板６２および上層基板６４の間に位置する部品内蔵層６３とから構成されている。インダクタ４０１は、下層基板６２に実装されるとともに、部品内蔵層６３に埋め込まれている。インダクタ４０２は、上層基板６４に実装されているとともに、部品内蔵層６３に埋め込まれた状態で形成されている。部品内蔵層６３は、例えば、無機フィラーと樹脂を含むコンポジット材料等で構成されている。

図１４に示す各インダクタ４０１、４０２を表す素子データ２８には、部品内蔵基板における各インダクタ４０１、４０２の位置を表す三次元座標の情報が含まれていることが好ましい。この三次元座標は、絶対座標でも相対座標でもよい。そして、置換部２１３は、インダクタ４０１、４０２それぞれの三次元座標から、中心間距離Ｄを演算によって算出する。この演算処理は、ＣＰＵ１０１を含むコンピュータ１１０によって容易に実行可能である。中心間距離Ｄを含むインダクタ４０１、４０２に関する情報を用いて、上述したようにインダクタ４０１およびインダクタ４０２との間の相互インダクタンス、相互キャパシタンスを求めることができる。これらの値を使って、置換部２１３は、インダクタ４０１、４０２間の電磁界結合を表す等価回路データが算出される。解析部は、前記等価回路データを含む部品内蔵基板全体の等価回路を解析することによって、インダクタ４０１、４０２間の電磁干渉チェックを行う。これにより、ユーザは、試作を行う前にインダクタ間の電磁干渉の有無を確認することができる。

また、本実施形態に係る設計システム２００は、部品内蔵基板に限らず、図１５に示すような多層配線基板モジュールを表す設計データを解析することもできる。図１５に示す多層配線基板モジュールは、コネクタ６５を介して互いに接続された下層基板６２および上層基板６４を備える。下層基板６２にはインダクタ４０１が、上層基板６４にはインダクタ４０２がそれぞれ実装されている。

さらに、本実施形態に係る設計システム２００は、例えば、図１６に示すような、インダクタが実装された屈曲可能なフレキシブル基板６６を表す設計データついても解析を行うことができる。図１６に示すフレキシブル基板６６には、積層型チップインダクタ４０１〜４０４と、巻線構造インダクタ４０５、４０６が実装されている。積層型チップインダクタ４０１〜４０４は、その磁界方向４７がフレキシブル基板６６に対して略垂直である。巻線構造インダクタ４０５、４０６は、その磁界方向４７がフレキシブル基板６６に対して略平行である。設計システム２００は、例えば、インダクタ４０１の中心とインダクタ４０４の中心との距離Ｄ１、インダクタ４０４の中心とインダクタ４０５の中心と距離Ｄ２、インダクタ４０５の中心とインダクタ４０６の中心との距離Ｄ３、インダクタ４０２の中心とインダクタ４０３の中心との距離Ｄ４を算出し、それを用いて干渉解析を実行することができる。

図１６に示した例のように、異なる種類のインダクタが基板に実装されている場合でも、各インダクタ４０１〜４０６の磁界方向４７を表す情報は、設計データ２５の素子データ２８に記録されているので、置換部２１３は、各インダクタ４０１〜４０６の磁界方向４７を表す情報を素子データ２８から取得し、インダクタ４０同士の電磁干渉チェックを行うことが可能である。なお、図１６に示したフレキシブル基板６６は、両面にインダクタが実装された多層フレキシブル基板であるが、片面にインダクタが実装されたフレキシブル基板であっても、干渉チェックの対象とすることができる。

加えて、図１７に示すようなＭＩＤ（Ｍｏｌｄｅｄ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｄｅｖｉｃｅｓ）基板（立体回路基板）６８にインダクタ４０（４０Ａ、４０Ｂ）が実装されるような形態を表す設計データでも、設計システム２００で解析することができる。

さらには、解析対象の設計データ２５に、図１８に示すようなスパイラルインダクタ４０７が含まれていてもよい。スパイラルインダクタ４０７は、配線によるパターン部品（パターン素子）である。図１９は、図１８に示したスパイラルインダクタ４０７をＺ軸方向から見た上面構成を示す図である。

図１８に示した例では、部品内蔵基板の部品内蔵層６３にチップインダクタ４０１及びスパイラルインダクタ４０７が内蔵されている。この構成例でも、チップインダクタ４０１の中心とスパイラルインダクタ４０７の中心との距離Ｄを演算によって算出し、距離Ｄおよびその他のデータを用いて電磁干渉チェックを実行することができる。

本発明の実施形態に係る配線基板の設計システム２００によれば、部品内蔵基板、多層基板モジュール、屈曲可能なフレキシブル基板、ＭＩＤ基板（立体回路基板）のような三次元的な配線基板の設計データについても、インダクタ間の電磁的な相互作用のチェックを自動的に実行することができるので、非常に便利である。

なお、設計システム２００の解析対象となる設計データ２５は、半導体集積回路の配線基板を表すデータであってもよい。

（実施の形態２）
図２０は、実施の形態２にかかる設計システム２０１の構成を表す機能ブロック図である。図２０に示す設計システム２０１において、図１に示す設計システム２００と同じ部分には同じ番号を付し、その説明を省略する。

設計システム２０１の設定ファイル部２２０は、周波数設定部２２３、干渉量設定部２２４および特性値設定部２２５をさらに備える。また、解析エンジン部２１０は、特性値範囲決定部２１６をさらに備える。

周波数設定部２２３は、解析が必要な周波数範囲を設定ファイル部２２０へ記録する。解析が必要な周波数範囲は、例えば、ユーザによってユーザインタフェース２３０を通じて入力される。

干渉量設定部２２４は、解析処理において、考慮されるべき回路素子間の干渉量の範囲を表すデータを設定ファイル部２２０に記録する。干渉量の範囲は例えば、インピーダンスの範囲で表される。回路素子間の干渉量の範囲を表すデータは、例えば、ユーザによってユーザインタフェース２３０を通じて入力される。

特性値範囲決定部２１６は、設定ファイル部２２０に記録された周波数範囲を表すデータと、干渉量の範囲を表すデータとを用いて、前記回路素子間の電磁界結合を表す等価回路の特性値の範囲を表すデータを生成する。特性値範囲決定部２１６が生成した特性値の範囲を表すデータは、特性値設定部２２５によって設定ファイル部２２０に記録される。置換部２１３は、設定ファイル部２２０に記録された特性値の範囲に従って、等価回路データを生成する。

なお、特性値設定部２２５は、ユーザによってユーザインタフェース２３０を通じて入力された、特性値の範囲を表すデータを設定ファイル部２２０に設定してもよい。置換部２１３が、ユーザによって入力された特性値の範囲を用いるか、特性値範囲決定部２１６で算出された特性値の範囲を用いるかは、例えば、ユーザインタフェース２３０を通じてユーザが指定できるようになっていることが好ましい。

次に、本実施形態における設計システム２０１の動作の一例について説明する。図２１（ａ）は、設計システム２０１が行う干渉解析処理における解析条件設定処理（Ｓ９０）を示すフローチャートである。図２１（ａ）に示すフローチャートにおいて、解析領域の設定（Ｓ９２）および判定基準の設定（Ｓ９４）は、図４に示すフローチャートにおける処理と同様である。

解析対象周波数領域の設定（Ｓ９５）において、周波数設定部２２３は、例えば、解析対象の周波数領域における最大の周波数と最小の周波数とを、ユーザインタフェース２３０からの入力により取得し、設定ファイル部２２０へ記録する。

干渉量設定部２２４は、干渉解析において考慮されるべき干渉量の範囲として、例えば、干渉量の最大値と最小値を、ユーザインタフェース２３０から取得して設定ファイル部２２０へ記録する（Ｓ９６）。例えば、回路素子間の干渉量が最大値を超える場合は、干渉解析において、それらの回路素子間はショートしているものとして扱われる。また、回路素子間の干渉量が最小値より小さい場合は、それらの回路素子間の干渉はないものとして扱われる。

回路素子間の干渉量は、例えば、インピーダンスでも定義することができる。その場合、考慮すべきインピーダンスの範囲として、インピーダンスの最大値、最小値が定義される。

例えば、図１０（ａ）に示すようなインダクタのペア４０（Ｌ１）、４０（Ｌ２）間の干渉量がインピーダンスで定義された場合について説明する。上述したように、置換部２１３は、図１０（ｂ）のインダクタのペア間の電磁界結合を、図１０（ｂ）に示す等価回路で表すデータに置換する。インダクタのペア４０（Ｌ１）、４０（Ｌ２）間の干渉量を表すインピーダンスは、例えば、相互インダクタンスＭおよび周波数によって算出することができる。インダクタのペア４０（Ｌ１）、４０（Ｌ２）間のインピーダンスが、解析対象の周波数領域における最小の周波数において、定義されたインピーダンスの最大値よりも大きなインピーダンスとなる場合に、置換部２１３および解析部２１４は、相互インダクタンスＭはショートしているものとして取り扱うことができる。また、解析対象の周波数領域における最大の周波数において、インダクタのペア４０（Ｌ１）、４０（Ｌ２）間のインピーダンスが定義されたインピーダンスの最小値よりも小さいインピーダンスとなる場合は、相互インダクタンスＭはオープンであるとして取り扱うことができる。

また、相互キャパシタンスについては、解析対象の周波数領域における最小の周波数において、インダクタのペア４０（Ｌ１）、４０（Ｌ２）間のインピーダンスが、定義されたインピーダンスの最小値よりも小さいインピーダンスとなる場合相互キャパシタンスはショートしているものとして取り扱うことができる。解析対象の周波数領域における最大の周波数において、インダクタのペア４０（Ｌ１）、４０（Ｌ２）間のインピーダンスが、定義されたインピーダンスの最大値よりも大きなインピーダンスとなる場合相互インダクタンスはオープンであるとして取り扱うことができる。

特性値範囲決定部２１６は、解析対象となる周波数領域において、干渉量の最大値と最小値の範囲内となるような前記等価回路の特性を表す値の範囲を求める。例えば、前記等価回路に含まれる回路素子の特性値の最大値および最小値を求める。

例えば、図１０（ｂ）に示した、インダクタ間の電磁界結合を表す等価回路の場合、相互インダクタンスＭの最大値Ｍｍａｘおよび最小値Ｍｍｉｎ、相互キャパシタンスＣの最大値Ｃｍａｘおよび最小値Ｃｍｉｎが等価回路の特性値の範囲として求められる。インダクタ間の干渉量が干渉量設定部２２４で設定された範囲となるような相互インダクタンスＭおよび相互キャパシタンスＣそれぞれの最大値および最小値が求められることが好ましい。これらの最大値および最小値は、例えば、解析領域の周波数領域に含まれる様々な周波数において、それぞれ求められる。いずれの周波数においても、干渉量が干渉量設定部２２４で設定された範囲となるような相互インダクタンスＭおよび相互キャパシタンスＣそれぞれの最大値Ｍｍａｘ，Ｃｍａｘ、最小値Ｍｍｉｎ，Ｃｍｉｎが最終的な範囲として求められる。

例えば、干渉量設定部２２４で、回路素子間の干渉量がインピーダンスの最大値および最小値で定義された場合について説明する。この場合、特性値範囲決定部２１６は、解析対象の周波数領域における最小の周波数において、回路素子間のインピーダンスが、定義されたインピーダンスの最大値となる相互インダクタンスをＭｍａｘ、解析対象の周波数領域における最大の周波数において、回路素子間のインピーダンスが、定義されたインピーダンスの最小値となる相互インダクタンスをＭｍｉｎとすることができる。また、特性値範囲決定部２１６は、解析対象の周波数領域における最小の周波数において、回路素子間のインピーダンスが、定義されたインピーダンスの最小値となる相互キャパシタンスをＣｍｉｎ、解析対象の周波数領域における最大の周波数において、回路素子間のインピーダンスが、定義されたインピーダンスの最大値となる相互キャパシタンスをＣｍａｘとして求めることができる。

なお、図２１（ａ）に示す処理においては、周波数領域の設定（Ｓ９５）および干渉量範囲の設定（Ｓ９６）で設定されたデータに基づいて、特性値範囲の算出（Ｓ９８）が行われているが、特性値の範囲を表すデータを、ユーザインタフェース２３０を通じてユーザから取得してもよい。図２１（ｂ）は、特性値の範囲を表すデータの入力を、ユーザから受け付ける場合の解析条件設定処理（Ｓ９０）を示すフローチャートである。特性値の設定（Ｓ９７）において、特性値設定部２２５は、ユーザインタフェース２３０から、例えば、図１０（ｂ）に示す等価回路における相互インダクタンスＭおおび相互キャパシタンスＣの最大値Ｍｍａｘ、Ｃｍａｘ、最小値Ｍｍｉｎ、Ｃｍｉｎを取得する。

以上のようにして求められた等価回路の特性値の範囲が、設定ファイル部２２０に記録される。なお、図２１（ａ）に示すフローチャートにおいて、解析対象の周波数領域および解析対象の干渉量の範囲は、ユーザインタフェース２３０から入力されたデータを設定ファイル部２２０に記録する場合を例示したが、これらのデータは、予め設定ファイル部２２０または記録部２１２に記録しておくこともできる。図２１（ｂ）の処理においても、特性値の範囲を表すデータをユーザインタフェース２３０から入力されるデータが設定ファイル部２２０に記録されるが、これらのデータも予め設定ファイル部２２０または記録部２１２に記録しておくことができる。これにより、ユーザインタフェース２３０からの解析対象の周波数領域、解析対象の干渉量の範囲および特性値範囲の入力がなくても、置換部２１３は、以下の処理を行うことができる。

置換部２１３は、特性値の範囲に基づいて、等価回路データを生成する。図２２は、置換部２１３が、特性値Ｍ、Ｃの最大値Ｍｍａｘ、Ｃｍａｘおよび最小値Ｍｍｉｎ、Ｃｍｉｎに基づいて等価回路データを生成する処理の一例を示すフローチャートである。

図２２に示すフローチャート中の処理おいて、等価回路モデル選択（Ｓ３０１）および相互インダクタンスＭおよび相互キャパシタンスＣを算出する処理（Ｓ３０２）は、図９に示すフローチャート中の処理と同じであるので、その説明を省略する。

相互インダクタンスＭが最小値Ｍｍｉｎより小さく、かつ相互キャパシタンスＣが最小値Ｃｍｉｎより小さい場合（Ｓ３０４でＹｅｓ）、置換部２１３は、等価回路をオープン回路とした等価回路データを生成する（Ｓ３０６）。すなわち、相互インダクタンスＭおよび相互キャパシタンスＣが最小値より小さいので、インダクタ間の干渉量は無視できる程度であると判断される。

Ｓ３０４でＮｏの場合であって、相互インダクタンスＭが最大値Ｍｍａｘを超え、かつ相互キャパシタンスＣが最大値Ｃｍａｘを超えている場合（Ｓ３０５でＹｅｓ）、置換部２１３は、等価回路をショート回路とした等価回路データを生成する（Ｓ３０７）。すなわち、相互インダクタンスＭおよび相互キャパシタンスＣが最大値を超えるので、インダクタ間の干渉量は十分に大きいので、インダクタ間が短絡しているとみなすことができる。

Ｓ３０５でＮｏの場合は、実施の形態１で述べた通り、置換部２１３は、Ｓ３０１で取得した等価回路モデルに、Ｓ３０２で算出した相互インダクタンスＭおよび相互キャパシタンスＣを反映さえた等価回路データを生成する（Ｓ３０３）。

以上のように、相互インダクタンスＭおよび相互キャパシタンスＣが一定の範囲を超える場合に、等価回路をオープン回路またはショート回路に置換することで、生成される等価回路データが簡単になる。その結果、後の解析処理（Ｓ４００）にかかる処理量が少なくなる。

（実施の形態３）
図２３は、実施の形態３にかかる設計システム２０２の構成を表す機能ブロック図である。図２３に示す設計システム２０２において、図１に示す設計システム２００と同じ部分には同じ番号を付し、その説明を省略する。

設計システム２０２の解析エンジン部２１０は、更新部２１７をさらに備える。更新部２１７は、ユーザインタフェース２３０からの入力情報に基づいて、記録部２１２に記録された設計データ２５を更新する。

図２４は、本実施形態における設計システム２０２が、設計データ２５の更新に伴って、リアルタイムに干渉解析および解析結果の表示を行う処理の一例を示すフローチャートである。

まず、出力部２１５は、記録部２１２に記録された設計データ２５で表される配線基板のレイアウトを表示装置１０７に表示する。配線基板のレイアウトは、例えば、レイアウトデータ２４として記録部２１２に記録されている。出力部２１５は、例えば、図７に示すような画面を表示することができる。

ユーザからの終了指示がユーザインタフェース２３０を通じて入力された場合（Ｓ２１でＹｅｓ）は、処理を終了する。ユーザからの終了指示がない場合、ユーザからの設計データ２５の更新指示を受け付ける（Ｓ２３）。例えば、図７に示す画面において、表示されているインダクタ４０のうち１つを、ユーザがカーソルを使ってドラッグアンドドロップで移動できるようなユーザインタフェースが提供されてもよい。ユーザインタフェース２３０は、画面上に表示されているインダクタが移動された場合に、設計データ２５の更新指示を検出することができる。

ユーザインタフェース２３０がユーザから設計データ２５の更新指示を受けると（Ｓ２３でＹｅｓ）、選択部２１１は、設計データ２５で表される配線基板に配置されたインダクタのペアを選択する（Ｓ１００）。これ以降の処理、すなわち、インダクタのペア選択（Ｓ１００）、インダクタ情報の取得（Ｓ２００）、等価回路への置換（Ｓ３００）、回路解析（Ｓ４００）、干渉の有無判定（Ｓ５００）および判定結果出力（Ｓ６００）の処理は、図４に示すフローチャートにおけるそれぞれの処理と同様である。以上の処理（Ｓ１００〜Ｓ６００）は、ユーザによって設計データ２５が更新される度に繰り返し行われる。

すなわち、画面上で、配線基板の設計データ２５の更新がユーザによって行われると、解析エンジン部２１０は、更新情報を検出して、更新後の設計データについて干渉解析を行う。これにより、例えば、ユーザが図７に示す画面上でインダクタの位置を移動させた場合、移動に伴って、インダクタ間の干渉の有無を表示する。例えば、図８に示す画面のように、干渉の有無が表示される。これにより、ユーザは、インダクタの位置の変更による干渉度合いの変化を随時確認しながら、最適な位置を見つけることができる。

このように、設計データ２５の変更の度に干渉解析を行い、即座に結果を表示するためには、干渉解析の速度が速くなければならない。すなわち、Ｓ１００〜Ｓ６００の処理を、ユーザの更新操作に追随できる程度に早く行う必要がある。本実施形態によれば、置換部２１３が、インダクタのペア間の電磁界結合を等価回路に置換し、解析部２１４は、置換された等価回路を含む回路全体の等価回路を解析するので、従来の電磁界解析に比べて高速に解析することができる。その結果、ユーザの更新操作に追随して、リアルタイムに干渉を判定することができる。

（実施の形態４）
上記実施形態１〜３では、インダクタのペア間における電磁干渉のチェック処理を主に説明した。実施の形態４では、さらに進んで、その電磁干渉による不良を自動的に解消する機能を、設計システムに付与する例を説明する。

本願発明者は、巻き方向が同じでかつ同種類のインダクタをフィルタの両端に取り付ける場合に、インダクタ間の距離を近づけて、回路基板上の無駄なスペースを省略できないか検討を行っていた。しかし、当然ながら、インダクタ間の距離が近ければ、インダクタ相互間で不要な電磁界結合が発生する。そのため、例えば、インダクタ間に設けられたフィルタの減衰特性の劣化が生じる結果になった。

その条件下にもかかわらず、本願発明者は、数多くの組み合わせを実験により検討していたところ、従来では想定されていなかったある法則を見出した。それは、フィルタの両端に位置するインダクタ間の相互インダクタンスＭが正になるように配置すると、インダクタ間の寄生容量による容量結合との組み合わせによって共振を発生させることができ、その共振を利用すると、フィルタの減衰特性の悪化を抑制することができるというものである。ここで、相互インダクタンスが負になるように配置すると、減衰特性の悪化を抑制するような効果を得ることができない。

本願発明者が見出した、インダクタを積極的に磁気結合させて、フィルタの減衰特性の悪化を抑制するという試みは従来行われていない。この新規なアプローチにより、従来、影響が少なくなるようにインダクタ間を離さざるを得なかった構成を脱却できる。ひいては、回路基板の小型化を容易に図ることができる。この技術を応用して、本発明の実施形態に係る配線基板の設計システムに組み込むことができる。すなわち、設計データで表されるインダクタ間の相互インダクタンスＭの正負を調節することで、インダクタが近接して配置されている場合でも、フィルタの特性の劣化を抑制する配置を設計することができる。

図２５は、本実施形態における設計システム２０３の構成を表す機能ブロック図である。設計システム２０３は、ユーザインタフェース２３０および解析エンジン部２１０を備える。解析エンジン部２１０は、記録部２１２、選択部２４１、判定部２４２、相互インダクタンス算出部２４３、修正部２４６および出力部２１５を備える。

記録部２１２には、配線基板の設計データ２５が記録されている。設計データの詳細は、例えば、図２に示したものと同様である。選択部２４１は、設計データ２５で表される配線基板に配置されたインダクタのうち、処理対象となる少なくとも２つのインダクタを設計データ２５の中から選択する。相互インダクタンス算出部２４３は、選択部２４１が選択したインダクタ間の相互インダクタンスを算出する。判定部２４２は、相互インダクタンス算出部２４３が算出した相互インダクタンスが正か負かを判定する。修正部２４６は、相互インダクタンスが負の場合に、選択部２４１が選択したインダクタのうち少なくとも１つのインダクタの配置を変更する修正を設計データ２５に対して行う。出力部２１５は、設計データ２５で表される配線基板の構造を表示する。

次に、設計システム２０３の動作の例について説明する。図２６は、設計システム２０３が、配線基板に設けられたインダクタ間の電磁干渉による不良を自動的に解消するように設計データ２５を修正する動作の例を示すフローチャートである。図２６に示すように、まず、選択部２４１が、例えば、設計データ２５で表される配線基板に配置されたフィルタまたはアンプの一方の端子に接続されるインダクタと、他方の端子に接続される第２のインダクタとを設計データ２５から選択する（Ｓ３１）。選択部２４１は、予め記録された解析対象の領域内にあるインダクタを選択してもよいし、ユーザインタフェース２３
０を通じてユーザが指定したインダクタを選択してもよい。

図２７は、フィルタ回路ブロックの構成の例を示す図である。図２７に示すフィルタ回路ブロック７０においては、フィルタ７２の両端に第１のインダクタ４０１と第２のインダクタ４０２とが接続されている。選択部２４１は、例えば、図２７に示すインダクタ４０１およびインダクタ４０２を選択する。

第１のインダクタ４０１の電極端子４１１ａは、フィルタ７２の一端から延びた配線に接続されている。一方、第２のインダクタ４０２の電極端子４１２ａは、フィルタ７２の他端から延びた配線に接続されている。なお、この例では、インダクタ４０１、４０２においてフィルタに接続されていない側の電極端子４１１ｂ、４１２ｂはグランド３０に接地されている。また、フィルタ回路ブロック７０は、ポート１（２１）とポート２（２２）とを有している。インダクタ４０１の電極端子４１１ａは、ポート１（２１）に、インダクタ４０２の電極端子４１２ａは、ポート２（２２）にそれぞれ接続されている。フィルタ７２は、バンドパスフィルタであり、例えば、表面弾性波フィルタ（ＳＡＷフィルタ）を用いることができる。

相互インダクタンス算出部２４３は、選択部２４１が選択したインダクタ４０１、４０２間の相互インダクタンスを算出する（Ｓ３２）。相互キャパシタンスの算出処理は、図９における相互インダクタンスＭを算出する処理（Ｓ３０２）と同様である。判定部２４２は、算出された相互インダクタンスが正か否かを判断する（Ｓ３３）。相互インダクタンスが負の場合（Ｓ３３でＮｏ）は、修正部２４６が、当該相互インダクタが正となるように、インダクタ４０１またはインダクタ４０２の配置を変更する修正を前記設計データ２５に加える。

図２７に示す構成において、インダクタ４０１の電極端子４１１ａまたは電極端子４１１ｂのうち、いずれの端子をフィルタ７２側に接続するかによって、インダクタ４０１とインダクタ４０２との間の相互インダクタの正負が変化する。同様に、インダクタ４０２の電極端子４１２ａまたは電極端子４１２ｂのいずれの端子をフィルタ７２側に接続するかによって、インダクタ４０１とインダクタ４０２との間の相互インダクタの正負が切り替わる。

したがって、修正部２４６は、例えば、インダクタ４０１のフィルタ７２側に接続される端子を電極端子４１１ａから電極端子４１１ｂに変えるように設計データ２５を修正することで、インダクタ４０１、４０２間の相互インダクタが正となるような修正をすることができる。インダクタ４０１の電極端子４１１ａ、４１１ｂの接続情報は、例えば、設計データ２５のうち、インダクタ４０１の素子データ２８に接続情報８３として含まれている（図２）。したがって、修正部２４６は、インダクタ４０１の接続情報８３を修正することで、インダクタ４０１とインダクタ４０２との間に接続されたフィルタ７２の特性の劣化を抑制する配置を表す設計データ２５が得られる。

ここで、図２８から図３１を参照しながら、相互インダクタの正、負について簡単に説明する。図２８から図３１において、（ａ）に回路図を示し、（ｂ）にその等価回路図を示す。なお、当該等価回路は、図１における置換部２１３によって生成させることが可能である。

図２８（ａ）に示したインダクタ４０（Ｌ１）の巻き方向と、４０（Ｌ２）の巻き方向は同じである。インダクタ４０（Ｌ１）から発生する磁界の磁束８５の方向と、４０（Ｌ２）から発生する磁界の磁束８６の方向とは、略同じ直線上に来るように、インダクタ４０（Ｌ１）、４０（Ｌ２）は配置されている。ここで、インダクタ４０（Ｌ１）の自己インダクタンスをＬ１、インダクタ４０（Ｌ２）の自己インダクタンスをＬ２とする。

図２８（ａ）に示した回路において、ある瞬間にインダクタ４０（Ｌ１）の端子１Ａから１Ｂへと電流ｉ１が流れると、その電流ｉ１によって磁束８５が発生する。すると、磁束８５を打ち消すようにインダクタ４０（Ｌ２）において磁束８６が発生する。磁束８６によって、インダクタ４０（Ｌ２）の端子２Ｂから２Ａへと電流ｉ２が流れる。図２８（ａ）の回路を等価回路にすると、図２８（ｂ）のようになり、この場合の相互インダクタンスＭは正となる。

図２９（ａ）は、図２８（ａ）に示したインダクタ４０（Ｌ２）のコイルの巻き方向を逆にしたものである。この場合、図２９（ｂ）の等価回路に示すように、相互インダクタンスＭは負となる。

次に、図３０（ａ）は、同一巻き方向のインダクタ４０（Ｌ１）、４０（Ｌ２）を並行して配置したものである。すなわち、インダクタ４０（Ｌ１）の磁束８５の方向と、インダクタ４０（Ｌ２）の磁束８６の方向とが平行になるように、インダクタ４０（Ｌ１）およびインダクタ４０（Ｌ２）が配置されている。この場合、図３０（ｂ）の等価回路に示すように、相互インダクタンスＭは負となる。一方、図３１（ａ）に示すインダクタ４０（Ｌ２）は、図３０（ａ）に示すインダクタ４０（Ｌ２）のコイルの巻き方向を逆にしたものである。この場合、図３１（ｂ）の等価回路の示すように、相互インダクタンスＭは正となる。

次に、図３２から図３４を参照しながら、例えば、フィルタ回路ブロック７０において相互インダクタンスＭが正となるような、インダクタ４０１および４０２の配置例を示す。

図３２（ａ）に示す回路構成は、図２７に示した回路構成と同じ構成を表している。インダクタ４０１の電極端子４１１ａは、グランド３０に接続され、電極端子４１１ｂは、フィルタ７２およびポート２１に接続されている。インダクタ４０２の電極端子４１２ｂはグランド３０に接続され、電極端子４１２ａは、フィルタ７２およびポート２１に接続されている。なお、図３２において、インダクタ４０１、４０２の電極端子のうち、例えば、コイルの右ねじ方向に電流を流した場合に発生する磁力線が出て行く方の端子をマーカが付された端子として、斜線で表す。インダクタ４０１、４０２においては、電極端子４１１ａ、４１２ａが、マーカが付された端子である。なお、インダクタ４０１の巻き方向と、インダクタ４０２の巻き方向は同じである。

図３２（ｂ）に示す回路構成は、図３２（ａ）に示した回路構成において、インダクタ４０１、４０２の接続を変えた場合の構成を表している。すなわち、図３２（ｂ）に示した構成は、図３２（ａ）に示した構成において端子の関係を反転させたものである。インダクタ４０１の電極端子４１１ｂは、グランド３０に接続され、電極端子４１１ａは、フィルタ７２およびポート２１に接続されている。インダクタ４０２の電極端子４１２ａはグランド３０に接続され、電極端子４１２ｂは、フィルタ７２およびポート２１に接続されている。なお、図３３、図３４においても、（ａ）および（ｂ）の端子の反転の仕方は図３２の（ａ）および（ｂ）の場合と同様である。

図３２（ａ）および（ｂ）に示すように、インダクタ４０１およびインダクタ４０２において、それぞれ、異なる端子、すなわち電極端子４１１ａと電極端子４１２ｂがグランド３０に接続されるようにすると、相互インダクタンスＭは正となる。言い換えると、インダクタ４０１およびインダクタ４０２において、同じ端子、すなわち電極端子４１１ａおよび電極端子４１２ａをグランド３０に接続すると、相互インダクタンスＭは負となる。電極端子４１１ｂおよび電極端子４１２ｂをグランド３０に接続しても、相互インダクタンスＭは負となる。修正部２４６は、相互インダクタンスＭが負とならないように、異なる端子をグランド３０に接続して、相互インダクタンスＭを正にする修正を行う。より具体的には、そのような相互インダクタンスＭを正にするような設計データ２５の修正を、設計システム２０３を構成するコンピュータ１１０に自動的に実行させる。

また、ポート２１およびポート２２のそれぞれから見て、同一の端子、インダクタ４０１およびインダクタ４０２を接続すると、相互インダクタンスＭは正となる。すなわち、マーカが付された電極端子４１１ａと電極端子４１２ａ、またはマーカが付されていない電極端子４１１ｂと電極端子４１２ｂがポート２１、２２に接続されないように、インダクタ４０１、４０２を接続すると、相互インダクタンスＭは正となる。言い換えると、異なる電極端子４１１ａ、４１２ｂがポート２１およびポート２２のへ接続されるように、インダクタ４０１およびインダクタ４０２を配置すると、相互インダクタンスＭは正となる。この法則は、他の配置についても適用される。

図３３（ａ）および（ｂ）は、インダクタ４０２がグランド３０に接続されておらず、配線に直列に接続された構成を示している。この構成でも、ポート２１およびポート２２のそれぞれから見て、異なる端子（４１１ａ、４１２ｂ）が接続されるように、第１のインダクタ４０１および第２のインダクタ４０２を配置すると、相互インダクタンスＭは正となる。例えば、図３３（ａ）では、ポート２１およびポート２２それぞれから見て、異なる端子（４１１ｂ、４１２ａ）が接続されている。図３３（ｂ）でも、ポート２１およびポート２２それぞれから見て、異なる端子（４１１ａ、４１２ｂ）が接続されている。

図３４（ａ）および（ｂ）は、インダクタ４０１およびインダクタ４０２ともグランド３０に接続されておらず、両者とも配線に直列に接続された構成を示している。この構成においても、同様に、ポート２１およびポート２２のそれぞれから見て、異なる端子が接続されるように、インダクタ４０１およびインダクタ４０２を配置すると、相互インダクタンスＭは正となる。例えば、図３４（ａ）では、ポート２１およびポート２２それぞれから見て、異なる端子（４１１ａ、４１２ｂ）が接続されている。図３４（ｂ）でも、ポート２１およびポート２２それぞれから見て、異なる端子（４１１ｂ、４１２ａ）が接続されている。

図３２から図３４では、インダクタ４０１およびインダクタ４０２をそれぞれ一つずつフィルタ７２に接続した構成を示したが、インダクタ４０１およびインダクタ４０２以外にもインダクタを接続する構成の回路についても上記の修正方法は適用可能である。すなわち、インダクタ４０１とポート２１との間に、第３のインダクタが接続された構成や、さらに、インダクタ４０２とポート２２との間に第４のインダクタが接続された構成であっても上記修正方法を適用することができる。また、さらに他のインダクタが設けられた構成であってもよい。

なお、基本的に、インダクタ４０１とインダクタ４０２との影響が支配的となるので、第３または第４のインダクタの配置によって、フィルタの特性の悪化を抑制する効果が多少増減することがあるものの、フィルタの特性の悪化を抑制する効果は得られる。

ただし、第３のインダクタ（および／または第４のインダクタ）も含めて、相互インダクタンスＭが正になるようにすることが、フィルタの特性の悪化を抑制する効果にとって好ましい。そのような配置に変換させる処理を行わせることも可能である。そのような配置にする場合には、第１ポート２１および第２ポート２２のそれぞれから見て、異なる端子が接続されるように、第３のインダクタ、第４のインダクタを配置するのであれば、相互インダクタンスＭは正となる。

図３５は、第３のインダクタ４０３を追加した場合の構成の一例を示す図である。図３５に示した例では、インダクタ４０１の電極端子４１１ｂおよびインダクタ４０３の電極端子４１３ｂがポート２１側に接続されている。一方、第２のインダクタ４０２の電極端子４１２ａがポート２２側に接続されている。したがって、ポート２１およびポート２２のそれぞれから見て、異なる端子（４１３ｂと４１２ａ）、（４１１ａと４１２ｂ）が接続されるように設計されている。

（実施の形態５）
図３６は、本実施形態における設計システム２０４の構成を表す機能ブロック図である。設計システム２０４は、ユーザインタフェース２３０および解析エンジン部２１０を備える。解析エンジン部２１０は、記録部２１２、選択部２４１、判定部２４２、相互インダクタンス算出部２４３、相互キャパシタンス算出部２４４、周波数算出部２４５、修正部２４６および出力部２１５を備える。

記録部２１２、選択部２４１、相互インダクタンス算出部２４３、出力部２１５は、図２５に示す機能ブロックと同様であるのでその説明を省略する。相互キャパシタンス算出部２４４は、選択部２４１が選択したインダクタのペア間の相互キャパシタンスを算出する。周波数算出部２４５は、選択部２４１が選択したインダクタのペア間で生じる共振周波数を算出する。この共振周波数は、相互インダクタンス算出部２４３が算出した相互インダクタンスと、相互キャパシタンス算出部２４４が算出した相互キャパシタンスを用いて算出される。

判定部２４２は、周波数算出部２４５が算出した共振周波数が、選択部２４１が選択したインダクタ間の回路素子に求められる周波数特性に適合するか否かを判定する。修正部２４６は、周波数算出部２４５で算出された共振周波数が、回路素子が求められる周波数特性に適合するように、選択部２４１が選択したインダクタペアの間の距離を変更する修正を記録部２１２の設計データ２５に加える。

次に、設計システム２０４の動作の例について説明する。図３７は、設計システム２０４が、配線基板に設けられたインダクタ間の距離が、インダクタ間に設けられた回路素子の周波数特性に適合するように設計データ２５を修正する動作の例を示すフローチャートである。

図３７に示すように、まず、選択部２４１が、例えば、設計データ２５で表される配線基板に配置されたフィルタの一方の端子に接続されるインダクタと、他方の端子に接続される第２のインダクタとを設計データ２５から選択する（Ｓ３１）。この選択処理は、図２６に示すフローチャートの選択処理（Ｓ３１）と同様である。例えば、図２７に示すようなフィルタ７２の両端に設けられたインダクタ４０１、４０２が選択される。

次に、相互インダクタンス算出部２４３は、選択部２４１が選択したインダクタ４０１、４０２間の相互インダクタンスを算出する（Ｓ３２）。この算出処理も、図２６に示すフローチャートの相互インダクタンス算出処理（Ｓ３２）と同様である。

相互キャパシタンス算出部２４４は、選択部２４１が選択したインダクタ４０１、４０２間の相互キャパシタンスを算出する（Ｓ３３）。相互キャパシタンスの算出処理は、図９における相互キャパシタンスＣを算出する処理（Ｓ３０２）と同様である。

周波数算出部２４５は、選択部２４１が選択したインダクタのペア間で生じる共振周波数を算出する。この共振周波数は、相互インダクタンス算出部２４３が算出した相互インダクタンスＭと、相互キャパシタンス算出部２４４が算出した相互キャパシタンスＣを用いて、例えば、下記数１により算出される。

上記数１において、αは定数であり、Ｌは、選択部２４１が選択したインダクタ４０１、４０２の自己インダクタンスである。

判定部２４２は、周波数算出部２４５が算出した共振周波数が、フィルタ７２の所望の周波数、例えば、フィルタ７２の共振周波数との差を求め、相互インダクタンスＭの符号とその差が所定の範囲以内であるか否かを判断する（Ｓ３７）。その差が所定の範囲内であれば（Ｓ３７でＹｅｓ）、処理を終了する。その差が所定の範囲を超えていれば、修正部２４６が、インダクタ４０１、４０２間の距離を修正する（Ｓ３８）。なお、修正部２４６は、相互インダクタンスＭが負の場合は、正になるように、インダクタ４０１、４０２の配置を変更することが好ましい。

修正部２４６は、例えば、インダクタ４０１、４０２間の共振周波数が、フィルタ７２の共振周波数に近くなるようなインダクタ４０１、４０２間の距離Ｄを求める。修正部２４６は、インダクタ４０１、４０２間の距離が求めた距離Ｄになるように、設計データ２５を修正する。インダクタ４０１、４０２間の距離が変化することによって、相互キャパシタンスＣが変化する。それによって、上記数１で求められる共振周波数も変化する。したがって、インダクタ４０１、４０２間の距離を調節することによって、所望の共振周波数が得られる。

修正部２４６が設計データ２５を修正すると、修正後の設計データ２５について、Ｓ３２〜Ｓ３７の処理が繰り返される。距離Ｄが適切な値となり、判定部２４２で所望の共振周波数が所望の周波数になっていると判断されるまで、修正部２４６は、修正処理（Ｓ３８）を繰り返す。これにより、フィルタ７２の周波数特性にあうようにインダクタ４０１、４０２間の距離が調整される。

また、例えば、修正部２４６は、複数の距離Ｄについて、それぞれ上記数１で共振周波数を求め、求めた共振周波数が最も所望の周波数に近くなる距離Ｄを最適な距離とすることができる。

また、判定部２４２は、さらに、相互インダクタンスＭの符号が、正か負かを判定し、修正部２４６は、相互インダクタンスＭの符号に応じて、インダクタ４０１、４０２の相対的な実装方向を修正する。修正部２４６は、例えば、相互インダクタンスＭの符号が正の場合は、インダクタ４０１、４０２の実装方向が、図３２〜３４に示した構成例のようになるように、設計データ２５を修正してもよい。

図３８は、図２７に示したフィルタ回路ブロック７０におけるバンドパスフィルタ特性を表すグラフである。図３８のグラフにおいて、横軸の単位はＧＨｚで、縦軸の単位はｄＢである。図３８に示したグラフ中において、インダクタ４０１、４０２間の相互インダクタンスＭが正の場合（＋Ｍ）、相互インダクタンスＭが負の場合（−Ｍ）、および、参考として電磁界結合が実質的になくなるほど両者を離した場合（電磁界結合なし）のバンドパスフィルタ特性を表している。なお、電磁界結合は、コイル結合または誘導結合を呼ばれることもある。

ここで、インダクタ４０１とインダクタ４０１との距離を十分に離した場合（「コイル結合なし」の曲線）、フィルタ７２の減衰極７４は、インダクタのコイル結合の影響をそれほど受けず、フィルタ特性の悪化（減衰特性の悪化）は見られない。一方、インダクタ４０１とインダクタ４０２との距離を近づけて、インダクタの結合の影響が生じた場合、フィルタ特性の悪化が生じてしまう（「−Ｍ」の曲線）。

しかしながら、インダクタ４０１とインダクタ４０２との距離を近づけた場合であっても、インダクタ４０１とインダクタ４０２との相互インダクタンスＭが正になるように、インダクタ４０１とインダクタ４０２を配置した場合、フィルタ特性の悪化が抑制されている（「＋Ｍ」の曲線）。

このような現象は従来見出されておらず、なぜそのような結果になるか正確な詳細はよくわからないが、フィルタ７２の両端にインダクタ４０を配置する場合には、当該インダクタ４０のペアの相互インダクタンスＭを正にすると好ましいことが見出された。

相互インダクタンスＭが正の場合（＋Ｍ）には、インダクタ４０１とインダクタ４０２との間の相互インダクタンスによる誘導結合と、インダクタＬ１とＬ２との間の相互キャパシタンスによる容量結合との組み合わせで共振が生じ、それによって生成した極（減衰極）により、フィルタ特性の悪化を抑制できると考えられる。この極が生じる周波数（共振周波数）ｆは、上記数１によって算出することができる。

上記数１における各因子は、本実施形態に係る設計システム２０４において算出することができるので、設計システム２０４を用いて、この共振を利用した回路設計を行うことが可能となる。

実施形態４、５の設計システム２０４による設計方法は、インダクタ４０１、４０２間の干渉の影響を排除するために、フィルタ７２の両端に位置するインダクタ４０１、４０２を互いに遠ざけて配置するのではなく、むしろインダクタ４０１、４０２が影響を及ぼし合う程度まで（例えば、２ｍｍ以内）接近させて配置する。それにより、フィルタ７２の減衰特性とは別の、インダクタ４０１、４０２間の結合による減衰特性をフィルタ回路ブロック７０に導入して、良好なフィルタ特性を発揮させるような設計を実現することが可能となる。したがって、本実施形態の設計システム２０４による設計方法によれば、フィルタの特性の悪化を抑制しながら、小型化を実現できる回路設計を実現することができる。

実施形態４、５においては、フィルタ７２の両端にインダクタ４０１、４０２が配置される場合について説明したが、インダクタ４０１、４０２間に設けられる回路素子は、フィルタ７２に限られない。例えば、アンプの両端にインダクタ４０１、４０２が配置された場合についても、本発明を適用できる。例えば、インピーダンス整合用にインダクタ４０１、４０２をアンプの両端に配置することがある。そして、インダクタ４０１、４０２を近接して配置すると、インダクタ４０１、４０２間の不要な電磁界結合によりアンプ入出力端子間に帰還経路が発生し、発振等の特性劣化を起こしてしまう。そのため、フィルタ７２の場合と同様に、アンプの場合でも、インダクタ４０１、４０２間の相互インダクタンスを正にする構成に設計データを修正することによって、電磁界結合による特性劣化を抑えた回路設計ができる。すなわち、アンプの両端にインダクタ４０１、４０２が配置された場合でも同様の効果を奏する。アンプ（増幅器）としては、例えば、高周波電力増幅器を用いることができる。なお、例えば、スイッチ、アンテナ共用器またはバラン等がインダクタ４０１、４０２間に設けられる構造であっても、同様の効果が得られる。

上記実施形態１〜５の設計システムによって設計された配線基板は、無線回路（ＲＦ回路）を備えた通信機器に好適に使用することができる。特に、実施形態１〜５の設計システムによって設計された配線基板は、小型化されるので、実装面積が制限されている携帯電話の無線回路ブロック内に用いることができる。言い換えると、実装面積が制限されている配線基板の小型化は困難であり、そして、そのような回路設計にコストがかかるので、実施形態１〜５の設計システムを用いることにより得られる効果は大きい。なお、実施形態１〜５の設計システムは、携帯電話等の携帯用通信機器に限らず、広く電子機器の設計に適用することが可能である。

実施形態１〜５の配線基板の設計システムは、プリント基板の設計に限らず、半導体集積回路の設計にも適用することができる。すなわち、実施形態１〜５の設計システムは、プリント基板ＣＡＤだけでなく、半導体集積回路用ＣＡＤにも適用できる可能性がある。これは、半導体集積回路の設計においても、基板に配置されたインダクタ素子間の干渉による影響をコンピュータにより自動的にチェックできることにメリットがあるからである。

実施形態１〜５の設計システムを用いて半導体集積回路の設計を実行する場合も、同様に、選択部が、干渉解析対象となるインダクタのペアを選択した後、置換部が、インダクタについての情報を情報データベースから取得し、取得した情報に基づき、インダクタのペアを含む回路を等価回路に置換する。その後、解析部が、等価回路に対して干渉解析を実行する。以上の処理により、自己インダクタのみならず相互インダクタも考慮した実際のインダクタ値（Ｌ値）を正確に推測することができる。その結果、性能の優れた半導体集積回路を設計できる設計システムを提供することができる。

特に、推測されたインダクタ値の精度が悪いために、半導体集積回路の所定の性能を発揮しない場合には、再度、半導体集積回路の設計・マスク設計および半導体集積回路の製造を実行しなければならない。しかし、本実施形態１〜５に係る設計システムによれば、半導体集積回路の設計時に検討・修正を行うことができるので、そのような問題を解消することができる。

以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、本発明の設計方法は、一般的なＣＡＤ装置またはコンピュータに、上述したようなプロセスを実行させるプログラムをインストールすることによって構築することも可能である。その意味においては、プログラム自体に技術的特徴および知的財産的価値が存在し得る。

コンピュータの支援により回路設計を実行する回路設計プログラムを、コンピュータが読み取り可能な記憶媒体に格納しておくことができる。このようなプログラムを、例えば、図３に示すような構成を有する汎用なコンピュータ１１０におけるＲＯＭ１０２（場合によっては外部記憶装置１０４）および／またはＲＡＭ１０３に記録し、図１に示したような設計システム２００を構築することが可能である。

当該プログラムは、干渉解析対象となるインダクタのペアを選択するステップ（ａ）と、インダクタに関する情報を情報データベースから取得するステップ（ｂ）と、取得した情報に基づき、インダクタのペアを含む回路を等価回路に置換するステップ（ｃ）と、等価回路に対して干渉解析を実行するステップ（ｄ）とをコンピュータに実行させるものであればよい。また、当該プログラムは、上記ステップ（ａ）〜（ｄ）以外にも上述の実施形態で説明した処理を実行させてもよい。

当該プログラムは、コンピュータが読み取り可能な記憶媒体に記録され得る。記憶媒体には、例えば、光記憶媒体（ＣＤ−ＲＯＭ、ＤＶＤなど）、光磁気記憶媒体（ＭＯなど）、磁気記憶媒体（ＨＤＤ、フロッピー（登録商標）ディスクなど）、半導体メモリ素子（フラッシュメモリなど）が含まれる。また、当該プログラムは、例えば、インターネットや有線又は無線ＬＡＮを通じて、搬送波により通信可能である。

本発明によれば、インダクタ間の電磁的な相互作用を考慮した配線基板または半導体集積回路の設計システム、設計方法および回路設計プログラムを提供することができる。

設計システム２００の構成を表す機能ブロック図である。 記録部２１２に記録されたデータの内容の一例を示す図である。 配線基板の設計システムを実行するために用いるコンピュータ１１０のハードウエア構成の一例を示すブロック図である。 設計システム２００の処理の流れを示すフローチャートである。 解析領域設定部２２１が出力部２１５に出力する画面の例を示す図である。 出力部２１５の画面上でユーザが解析領域を指定した場合の一例を示す図である。 選択部２１１が、解析領域５０内に位置するインダクタ４０を抽出して出力部２１５に表示させた場合の画面の一例を示す図である。 出力された判定結果を表す画面の一例を示す図である。 インダクタ情報の取得（Ｓ２００）および等価回路への置換（Ｓ３００）の詳細な処理の流れの一例を示すフローチャートである。 （ａ）は、インダクタのペアの一例を表す回路図である。（ｂ）は、インダクタ４０（Ｌ１）とインダクタ４０（Ｌ２）との間の電磁界結合を表す等価回路の例を示す図である。（ｃ）は、（ｂ）に示す等価回路を表すネットリストの例を示す図である。 電磁界干渉が発生し得るインダクタペアの配置例を示す図 （ａ）は、積層型チップインダクタ４０１をＺ軸方向から見た上面透視図である。（ｂ）は、チップインダクタ４０１をＸ軸方向から見た側面透視図である。 （ａ）は、Ｚ軸方向から見たチップインダクタ４０１における磁界方向を表す図である。（ｂ）は、Ｘ軸方向から見たチップインダクタ４０１における磁界方向を表す図である。 インダクタが内蔵された部費内蔵基板の例を示す断面図である。 多層配線基板モジュールの例を示す図である。 インダクタが実装された屈曲可能なフレキシブル基板の例を示す図である。 ＭＩＤ（Ｍｏｌｄｅｄ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｄｅｖｉｃｅｓ）基板の例を示す図である。 スパイラルインダクタ４０７を含む基板の例を示す図である。 スパイラルインダクタ４０７をＺ軸方向から見た上面構成を示す図である。 設計システム２０１の構成を表す機能ブロック図である。 （ａ）は、設計システム２０１が行う干渉解析処理における解析条件設定処理（Ｓ９０）を示すフローチャートである。図２１（ｂ）は、特性値の範囲を表すデータの入力を、ユーザから受け付ける場合の解析条件設定処理（Ｓ９０）を示すフローチャートである。 置換部２１３が、特性値Ｍ、Ｃの最大値Ｍｍａｘ、Ｃｍａｘおよび最小値Ｍｍｉｎ、Ｃｍｉｎに基づいて等価回路データを生成する処理の一例を示すフローチャートである。 設計システム２０２の構成を表す機能ブロック図である。 設計システム２０２が、設計データ２５の更新に伴って、リアルタイムに干渉解析および解析結果の表示を行う処理の一例を示すフローチャートである。 設計システム２０３の構成を表す機能ブロック図である。 設計システム２０３が、配線基板に設けられたインダクタ間の電磁干渉による不良を自動的に解消するように設計データ２５を修正する動作の例を示すフローチャートである。 フィルタ回路ブロックの構成の例を示す図である。 （ａ）は、２つのインダクタが配置された構成を示す回路図である。（ｂ）は、（ａ）に示す回路図の等価回路図である。 （ａ）は、２つのインダクタが配置された構成を示す回路図である。（ｂ）は、（ａ）に示す回路図の等価回路図である。 （ａ）は、２つのインダクタが配置された構成を示す回路図である。（ｂ）は、（ａ）に示す回路図の等価回路図である。 （ａ）は、２つのインダクタが配置された構成を示す回路図である。（ｂ）は、（ａ）に示す回路図の等価回路図である。 （ａ）および（ｂ）は、インダクタ４０１およびインダクタ４０２の配置例を示す図である。 （ａ）および（ｂ）は、インダクタ４０１およびインダクタ４０２の他の配置例を示す図である。 （ａ）および（ｂ）は、インダクタ４０１およびインダクタ４０２のさらに他の配置例を示す図である。 インダクタ４０１、インダクタ４０２、インダクタ４０３の配置例を示す図である。 設計システム２０４の構成を表す機能ブロック図である。 設計システム２０４が、配線基板に設けられたインダクタ間の距離が、インダクタ間に設けられた回路素子の周波数特性に適合するように設計データ２５を修正する動作の例を示すフローチャートである。 フィルタ回路ブロック７０におけるバンドパスフィルタ特性を表すグラフである。

１０ 配線
２０ ランド
２１ 設計データ
２２ 等価回路モデル
２４ レイアウトデータ
２６ 回路データ
２８ 素子データ
３０ グランド（グランドプレーン）
４０ インダクタ
４０Ａ 積層型チップインダクタ
４０Ｂ 巻線構造インダクタ
４０Ｃ スパイラルインダクタ
４１ 電極端子
４２ 内部電極
４３ 対向電極部
４５ マーカ
４７ 磁界方向
５０ 解析領域
６０ ライン（電磁干渉結果表示）
６２ 下層基板
６３ 部品内蔵層
６４ 上層基板
６５ コネクタ
６６ フレキシブル基板
７０ フィルタ回路ブロック
７２ フィルタ
７４ 減衰極
１０４ 外部記憶装置
１０５ 入力装置
１０６ 印字装置
１０７ 表示装置
１１０ コンピュータ
２００、２０１、２０２ 設計システム
２１０ 解析エンジン部
２１１、２４１ 選択部
２１２ 記録部
２１３ 置換部
２１４ 解析部
２１５ 出力部
２１６ 特性値範囲決定部
２１７ 更新部
２１８ 判定部
２２０ 設定ファイル部
２２１ 解析領域設定部
２２２ 判定基準設定部
２２３ 周波数設定部
２２４ インピーダンス設定部
２２５ 特性値設定部
２３０ ユーザインタフェース
２４２ 判定部
２４３ 相互インダクタンス算出部
２４４ 相互キャパシタンス算出部
２４５ 周波数算出部
２４６ 修正部
４０１、４０２、４０３、４０４、４０５、４０６、４０７ チップインダクタ
４１１、４１２ 電極端子

Claims (25)

1. 回路素子および配線が配置された配線基板の設計データを解析する機能を備えた設計システムであって、
   配線基板に配置された回路素子および配線の構造を表す構造データと、前記回路素子および前記配線によって構成される回路を表す回路データと、前記回路素子に関する素子データとを含む前記設計データを記録する記録部と、
   前記構造データで表される配線基板に配置された回路素子のうち、干渉解析対象となる回路素子のペアを選択する選択部と、
   前記選択部が選択した回路素子に関する素子データを前記設計データから取得し、前記素子データに基づいて、前記回路素子のペア間での電磁界結合を、自己インダクタンスと相互インダクタンスと相互キャパシタンスで構成する等価回路で表した等価回路データを生成する置換部と、
   前記等価回路データと、前記回路データとを組み合わせたデータを解析することによって、前記回路素子のペア間での干渉量を算出する解析部とを備える設計システム。
2. 前記等価回路において、前記自己インダクタンスは、前記回路素子のペアに対しそれぞれの自己インダクタンスを表し、前記相互インダクタンスは、前記回路素子のペア間の相互インダクタンスを表し、前記相互キャパシタンスは、前記回路素子のペア間の相互キャパシタンスを表す、請求項１に記載の設計システム。
3. 前記置換部は、前記設計データから取得した前記素子データを用いて、前記等価回路の特性を表す値を算出し、前記等価回路データを生成する請求項１または２に記載の設計システム。
4. 前記選択部は、前記回路素子のペアとして、インダクタのペアを選択し、
   前記置換部は、前記素子データに含まれる、前記回路素子のペアの中心間距離、前記回路素子のループ面積、前記回路素子の巻き数、及び前記回路素子の実装方向または巻き方向を用いて、前記相互インダクタンスを算出する、請求項１〜３のいずれか１項に記載の設計システム。
5. 回路素子のペア間に生じる電磁界結合の等価回路モデルを記録するモデル記録部をさらに備え、
   前記置換部は、前記モデル記録部から前記等価回路モデルを取得し、取得した等価回路モデルを用いて前記等価回路データを生成する、請求項１〜４のいずれか１項に記載の設計システム。
6. 前記配線基板で解析対象とされる領域を表すデータを条件データとして記録する設定ファイル部をさらに備え、
   前記選択部は、前記条件データによって表される前記領域内に配置された回路素子のペアを選択する、請求項１〜５のいずれか１項に記載の設計システム。
7. 回路素子間の干渉量の判定基準を表すデータを条件データとして記録する設定ファイル部と、
   前記解析部が算出した前記回路素子のペア間での前記干渉量と前記判定基準とを比較することにより、前記回路素子のペア間での干渉の有無を判定する判定部とをさらに備える、請求項１〜６のいずれか１項に記載の設計システム。
8. 解析対象とする回路素子間の距離の最大値を条件データとして記録する設定ファイル部をさらに備え、
   前記選択部は、回路素子間の距離が前記最大値以下である回路素子のペアを選択する、請求項１〜７のいずれか１項に記載の設計システム。
9. 等価回路の特性を表す値の最大値および最小値を表すデータを条件データとして記録する設定ファイル部をさらに備え、
   前記置換部は、前記回路素子のペア間の干渉量を表すインピーダンスの値が、前記最大値より大きい場合に前記等価回路をオープン回路とし、前記回路素子のペア間の干渉量を表すインピーダンスの値が、前記最小値より小さい場合に前記等価回路をショート回路として前記等価回路データを生成する、請求項１〜８のいずれか１項に記載の設計システム。
10. 解析対象の周波数領域を表すデータと、考慮されるべき回路素子間の干渉量の範囲とを含むデータを、条件データとして記録する設定ファイル部と、
    前記周波数領域および前記干渉量の範囲に基づいて、前記等価回路の特性を表す値の前記最大値および前記最小値を求める特性値範囲決定部とをさらに備える、請求項９に記載の設計システム。
11. ユーザからの入力情報を受け付け、該入力情報に基づいて、前記設定ファイル部に前記条件データを記録するユーザインタフェースをさらに備える、請求項６〜１０のいずれか１項に記載の設計システム。
12. 前記解析部によって求められた前記回路素子のペア間での干渉量を表す情報を、前記設計データで表される配線基板の構成に対応付けて表示する出力部をさらに備える、請求項１〜１１のいずれか１項に記載の設計システム。
13. 前記設計データは、配線基板の回路に含まれるネットのうち、同種のネットを１つのグループにまとめたネットグループを表すデータを含み、
    前記選択部は、ネットグループが複数存在する場合に、あるネットグループに接続された回路素子と、他のネットグループに接続された回路素子とを前記ペアとして選択する、請求項１〜１２のいずれか１項に記載の設計システム。
14. 前記選択部は、前記回路素子のペアとして、インダクタのペアを選択し、
    前記置換部は、前記素子データとして、前記インダクタの素子の座標を表す情報と、前記インダクタの配置方向を表す情報と、前記インダクタの端子の電気的接続を表す情報と、前記インダクタの特性を表す情報とを少なくとも取得する、請求項１〜１３のいずれか１項に記載の設計システム。
15. 回路素子が配置された配線基板の設計データを解析する機能を備えた設計システムであって、
    前記配線基板および配置された回路素子を表す設計データを記録する記録部と、
    前記設計データで表される前記配線基板および回路素子の構成を画面に表示する表示部と、
    前記表示部に表示された前記回路素子の構成を、外部からの入力情報に基づいて更新する更新部と、
    前記更新部により前記回路素子の構成が更新された場合に、前記設計データで表される配線基板に配置された回路素子のうち、干渉解析対象となる回路素子のペアを選択する選択部と、
    前記選択部が選択した回路素子に関する素子データを前記設計データから取得し、前記素子データに基づいて、前記回路素子のペア間での電磁界結合を、自己インダクタンスと相互インダクタンスと相互キャパシタンスで構成する等価回路に置換した等価回路データを生成する置換部と、
    前記設計データが表す前記配線基板の回路に前記等価回路データを反映させた回路を解析することによって、前記回路素子のペア間での干渉量を求める解析部とを備え、
    前記表示部は、前記更新部により前記回路素子の構成が更新された場合に、前記解析部が求めた前記干渉量を表すデータを更新された前記回路素子とともに表示する設計システム。
16. 前記記録部は、複数の配線基板に配置された回路素子及び配線の構造を示す構造データと、前記複数の配線基板それぞれにおける前記回路素子および前記配線によって構成される回路を表す回路データと、前記複数の配線基板に配置された回路素子に関する素子データとを記録し、
    前記選択部は、前記構造データで表される前記複数の配線基板に配置された回路素子のうち、干渉解析対象となる回路素子のペアを選択する、請求項１〜１４のいずれか１項に記載の設計システム。
17. 前記更新部は、前記配線基板における前記回路素子を移動する更新指示を、ユーザのドラッグアンドドロップにより検出可能であり、
    前記更新指示を受ける度に、前記選択部、前記置換部および前記解析部により、前記更新指示に基づく更新後の設計データが表す前記回路素子のペア間での干渉量が求められる、請求項１５に記載の設計システム。
18. 前記更新部は、前記配線基板における前記回路素子を移動する更新指示を、ユーザのドラッグアンドドロップにより検出可能であり、
    前記選択部、前記置換部および前記解析部は、前記ユーザのドラッグアンドドロップに追随して、リアルタイムに、前記更新指示に基づく更新後の設計データが表す前記回路素子のペア間での干渉量を求める、請求項１５に記載の設計システム。
19. 前記表示部は、前記更新指示に基づく更新後の設計データが表す前記回路素子のペア間での干渉量に基づく、前記回路素子のペア間での干渉の有無の判定結果を前記画面に表示する、請求項１７または１８に記載の設計システム。
20. 配線基板に配置された回路素子および配線の構造を表す構造データと、前記回路素子および前記配線によって構成される回路を表す回路データと、前記回路素子に関する素子データとを含む前記設計データをコンピュータによって解析する解析方法であって、
    前記コンピュータが備える選択部が、前記構造データで表される配線基板に配置された回路素子のうち、干渉解析対象となる回路素子のペアを選択する選択工程と、
    前記コンピュータが備える置換部が、前記選択工程で選択された回路素子に関する素子データを前記設計データから取得し、前記素子データに基づいて、前記回路素子のペア間での電磁界結合を、自己インダクタンスと相互インダクタンスと相互キャパシタンスで構成する等価回路で表した等価回路データを生成する置換処理と、
    前記コンピュータが備える解析部が、前記等価回路データと、前記回路データとを組み合わせたデータを解析することによって、前記回路素子のペア間での干渉量を算出する解析工程とを備える解析方法。
21. 前記等価回路において、前記自己インダクタンスは、前記回路素子のペアに対しそれぞれの自己インダクタンスを表し、前記相互インダクタンスは、前記回路素子のペア間の相互インダクタンスを表し、前記相互キャパシタンスは、前記回路素子のペア間の相互キャパシタンスを表す、請求項２０に記載の解析方法。
22. 前記選択工程では、前記回路素子のペアとして、インダクタのペアが選択され、
    前記置換工程では、前記素子データに含まれる、前記回路素子のペアの中心間距離、前記回路素子のループ面積、前記回路素子の巻き数、及び前記回路素子の実装方向または巻き方向を用いて、前記相互インダクタンスが算出される、請求項２１に記載の解析方法。
23. 配線基板に配置された回路素子および配線の構造を表す構造データと、前記回路素子および前記配線によって構成される回路を表す回路データと、前記回路素子に関する素子データとを含む前記設計データを解析する処理をコンピュータに実行させる解析プログラムであって、
    前記構造データで表される配線基板に配置された回路素子のうち、干渉解析対象となる回路素子のペアを選択する選択処理と、
    前記選択処理で選択された回路素子に関する素子データを前記設計データから取得し、前記素子データに基づいて、前記回路素子のペア間での電磁界結合を、自己インダクタンスと相互インダクタンスと相互キャパシタンスで構成する等価回路で表した等価回路データを生成する置換処理と、
    前記等価回路データと、前記回路データとを組み合わせたデータを解析することによって、前記回路素子のペア間での干渉量を算出する解析処理とをコンピュータに実行させる解析プログラム。
24. 前記等価回路において、前記自己インダクタンスは、前記回路素子のペアに対しそれぞれの自己インダクタンスを表し、前記相互インダクタンスは、前記回路素子のペア間の相互インダクタンスを表し、前記相互キャパシタンスは、前記回路素子のペア間の相互キャパシタンスを表す、請求項２３に記載の解析プログラム。
25. 前記選択処理では、前記回路素子のペアとして、インダクタのペアが選択され、
    前記置換処理では、前記素子データに含まれる、前記回路素子のペアの中心間距離、前記回路素子のループ面積、前記回路素子の巻き数、及び前記回路素子の実装方向または巻き方向を用いて、前記相互インダクタンスが算出される、請求項２３に記載の解析プログラム。

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