JP6835788B2 - 電源装置 - Google Patents

Description

本発明は、電源装置に関する。

パーソナルコンピュータやゲーム専用機などの電子機器において、電池、あるいはインバータから供給される直流電圧を、負荷に最適な電圧レベルに降圧するＤＣ／ＤＣコンバータ（スイッチングレギュレータ）が利用される。

図１は、マルチフェーズの降圧ＤＣ／ＤＣコンバータの構成例を示す回路図である。ＤＣ／ＤＣコンバータ２００は、Ｎフェーズ（Ｎ≧２）で構成され、入力ライン２０２、出力ライン２０４、Ｎ個のインダクタＬ１＿１〜Ｌ１＿Ｎ、入力キャパシタＣｉ、出力キャパシタＣｏ、コントローラ２１０、Ｎ個のパワーモジュール２２０＿１〜２２０＿Ｎを備える。

出力ライン２０４には、消費電力（負荷電流Ｉ_ＯＵＴ）がダイナミックに変化する負荷（不図示）が接続される。ＤＣ／ＤＣコンバータ２００は、入力ライン２０２の入力電圧Ｖ_ＩＮを受け、所定レベルに安定化された出力電圧Ｖ_ＯＵＴを生成し、負荷に供給する。入力ライン２０２には、入力電圧Ｖ_ＩＮを安定化させるための入力キャパシタＣｉが接続され、出力ライン２０４には、出力電圧Ｖ_ＯＵＴを平滑化するための出力キャパシタＣｏが接続される。

パワーモジュール２２０は、主として、ＶＩＮピン、ＰＧＮＤピン、ＳＷピン、ＶＣＣピン、ＡＧＮＤピン、ＰＷＭピンを備える。パワーモジュール２２０は、ＶＩＮピンとＳＷピンの間に設けられたハイサイドスイッチ（スイッチングトランジスタ）Ｍ１と、ＳＷピンとＰＧＮＤピンの間に設けられたローサイドスイッチ（同期整流トランジスタトランジスタ）Ｍ２と、ハイサイドドライバ２２２、ローサイドドライバ２２４、ロジック回路２２６を含む。

コントローラ２１０は、複数のインダクタＬ１＿１〜Ｌ１＿Ｎそれぞれに流れる電流あるいは負荷電流Ｉ_ＯＵＴを監視し、駆動フェーズ数Ｋを決定する。たとえばＮ＝４の場合、Ｋは、１，２，３，４の４つの値（あるいは１，２，４の３つの値）から選択可能とされる。

またコントローラ２１０は、出力電圧Ｖ_ＯＵＴに応じたフィードバック信号Ｖ_ＦＢを受け、フィードバック信号Ｖ_ＦＢが所定の目標電圧Ｖ_ＲＥＦに近づくように、デューティ比が調節されるパルス信号Ｓ_ＰＷＭを生成し、Ｎ個のパワーモジュール２２０＿１〜２２０＿Ｎのうち、Ｋ個に分配する。Ｋ個のパワーモジュール２２０＿１〜２２０＿Ｋには、（３６０／Ｋ）度の位相差を有するパルス信号Ｓ_ＰＷＭ１〜Ｓ_ＰＷＭＫが分配される。

以上がＤＣ／ＤＣコンバータ２００の構成である。続いてその動作を説明する。ここではＭ＝４であり、駆動フェーズ数Ｋは２、３、４を取りうる場合を説明する。図２（ａ）〜（ｃ）はそれぞれ、Ｋ＝２、３、４のときのスイッチング電圧Ｖｓｗ１〜Ｖｓｗ４を示す波形図である。

ＤＣ／ＤＣコンバータ２００の構成部品はプリント基板上に実装される。従来のＤＣ／ＤＣコンバータ２００は、主要な構成部品であるインダクタＬ１＿１〜Ｌ１＿Ｎ、パワーモジュール２２０＿１〜２２０＿Ｎが、同一実装面にマウントされていた。ここでいう主要な構成部品とは、専有面積が大きく、また大電流が流れる部品である。

大電流のアプリケーションでは、インダクタのチップサイズが大きくなり、ＤＣ／ＤＣコンバータのサイズは、インダクタのサイズによって支配的に規定されることとなる。

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、専有面積を削減することが可能な電源装置の提供にある。

本発明のある態様は、電源装置に関する。電源装置は、直流入力電圧が供給される入力ラインと、負荷が接続される出力ラインと、出力ラインと接続された出力キャパシタと、Ｎフェーズに対応づけられたＮ個のインダクタであって、それぞれの一端が出力ラインと接続されるＮ個のインダクタと、Ｎフェーズに対応づけられたＮ個のパワーモジュールを備える。Ｎ個のパワーモジュールはそれぞれ、入力ラインと接続される入力ピン、対応するインダクタの他端と接続されるスイッチングピン、接地されるグランドピンを有する。Ｎ個のインダクタはそれぞれ、電気的に並列に接続される複数のインダクタチップを含み、複数のインダクタチップは、プリント基板の主実装面およびそれと反対側の副実装面に分けて実装される。

なお、以上の構成要素の任意の組合せ、本発明の表現を、方法、装置、システムなどの間で変換したものもまた、本発明の態様として有効である。

本発明によれば、電源装置の専有面積を削減できる。

マルチフェーズの降圧ＤＣ／ＤＣコンバータの構成例を示す回路図である。 図２（ａ）〜（ｃ）はそれぞれ、Ｋ＝２、３、４のときのスイッチング電圧Ｖｓｗ１〜Ｖｓｗ４を示す波形図である。 図３（ａ）は、パワーモジュールの裏面電極のレイアウト図であり、図３（ｂ）は、インダクタの裏面電極のレイアウト図である。 比較技術に係るＤＣ／ＤＣコンバータのレイアウト図である。 比較技術に係るプリント基板の配線パターンを示す図である。 図６（ａ）、（ｂ）は、実施例１−１に係るＤＣ／ＤＣコンバータのレイアウト図である。 実施例１−１に係るＤＣ／ＤＣコンバータの配線パターンを示す図である。 ＤＣ／ＤＣコンバータを副実装面ＳＢ側からみた斜視図である。 図９（ａ）、（ｂ）は、第１構成例に係るヒートシンクの断面図である。 図１０（ａ）、（ｂ）は、第２構成例に係るヒートシンクの断面図である。 図１１（ａ）、（ｂ）は、実施例１−２に係るＤＣ／ＤＣコンバータのレイアウト図である。 実施例１−２に係るＤＣ／ＤＣコンバータの配線パターンを示す図である。 図１３（ａ）、（ｂ）は、実施例１−３に係るＤＣ／ＤＣコンバータのレイアウト図である。 図１４（ａ）、（ｂ）は、実施例１−４に係るＤＣ／ＤＣコンバータのレイアウト図である。 第２の実施の形態に係るＤＣ／ＤＣコンバータの等価回路図である。 図１６（ａ）、（ｂ）は、実施例２−１に係るＤＣ／ＤＣコンバータのレイアウト図である。 実施例２−１に係るＤＣ／ＤＣコンバータの配線パターンを示す図である。 図１８（ａ）、（ｂ）は、実施例２−２に係るＤＣ／ＤＣコンバータのレイアウト図である。 図１９（ａ）、（ｂ）は、実施例２−３に係るＤＣ／ＤＣコンバータのレイアウト図である。 図２０（ａ）〜（ｅ）は、電子機器の組み立て工程を説明する断面図である。 図２１（ａ）〜（ｅ）は、電子機器の組み立て工程を説明する断面図である。 図２２（ａ）〜（ｅ）は、第１面Ｓ１への部品実装を説明する図であり、図２３（ａ）〜（ｅ）は、第２面Ｓ２への部品実装を説明する図である。 図２３（ａ）〜（ｅ）は、第２面Ｓ２への部品実装を説明する図である。 図２４（ａ）〜（ｅ）は、実施の形態に係る電子機器の製造方法を説明する図である。 図２５（ａ）〜（ｅ）は、実施の形態に係る電子機器の製造方法を説明する図である。

（実施の形態の概要）
本明細書の一実施の形態には、マルチフェーズの電源装置が開示される。電源装置は、直流入力電圧が供給される入力ラインと、負荷が接続される出力ラインと、出力ラインと接続された出力キャパシタと、Ｎフェーズに対応づけられたＮ個のインダクタと、Ｎ個のパワーモジュールと、を備える。

Ｎ個のインダクタはそれぞれの一端が出力ラインと接続される。Ｎ個のパワーモジュールは、Ｎ個のインダクタと対応付けられており、それぞれが、入力ラインと接続される入力ピン、対応するインダクタの他端と接続されるスイッチングピン、接地されるグランドピンを有する。Ｎ個のインダクタはそれぞれ、電気的に並列に接続される複数のインダクタチップを含み、複数のインダクタチップは、プリント基板の主実装面およびそれと反対側の副実装面に分けて実装される。

インダクタを、並列な複数のインダクタチップで構成することで、各インダクタチップに流れる電流が減少する。これにより、インダクタチップのサイズを小さくでき、小さいインダクタチップを、プリント基板の両面に分散して実装することで、電源装置の専有面積を小さくできる。

複数のインダクタチップは２個であり、２個のインダクタチップは、主実装面と副実装面のオーバーラップする箇所に実装されてもよい。これにより、各フェーズにおいて、パワーモジュールと、それと接続される２個のインダクタチップまでの距離を等しくでき、複数の電流パスのインピーダンスを均一化できる。

Ｎ個のパワーモジュールの少なくともひとつは副実装面に実装されてもよい。副実装面をパワーモジュールの実装に利用することで、スペース的な余裕が生ずる。このスペース的な余裕は、電源装置の専有面積のさらなる削減に利用したり、冷却性能を高めたりすることに利用できる。

Ｎ個のインダクタは、第１方向に並べて配置されてもよい。ｉ番目（ｉ＝１〜Ｎ）のパワーモジュールは、対応するｉ番目のインダクタと第１方向と直交する第２方向に隣接して配置されてもよい。

Ｎ個のパワーモジュールは、主実装面と副実装面に交互に実装されてもよい。これにより、複数のパワーモジュールが発する熱を、プリント基板の両面に分散させることができる。また、同一実装面にて隣接するパワーモジュールの間隔が２倍に広がるため、熱的な集中を緩和できる。

Ｎ個のパワーモジュールは、１番目と２番目、３番目と４番目、・・・とペアをなし、ペアをなす２個のパワーモジュールは、共通の入力ラインと接続されてもよい。これにより、入力ラインに接続されるキャパシタを２フェーズで共有できるため、部品点数を減らすことができる。あるいは、同じ個数のキャパシタを用いた場合、キャパシタの効果を倍増することができる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

（第１の実施の形態）
本発明の一側面は、ＤＣ／ＤＣコンバータのレイアウトあるいは実装技術として把握される。本実施の形態において、ＤＣ／ＤＣコンバータの機能あるいは等価回路については、図１と同様である。

いくつかの実施例で共通となるパワーモジュール２２０について説明する。パワーモジュール２２０自体は、公知であり、さまざまなＩＣメーカによって製造・販売されている。

パワーモジュール２２０の回路構成は、図１と同様であり、ハイサイドトランジスタＭ１、ローサイドトランジスタＭ２、ハイサイドドライバ２２２、ローサイドドライバ２２４、ロジック回路２２６を備える。またパワーモジュール２２０は、入力（ＶＩＮ）ピン、スイッチングピン（ＳＷ）、グランドピン（ＰＧＮＤ，ＡＧＮＤ）、電源（ＶＣＣ）ピン、制御（ＰＷＭ）ピンなどを備える。なお、パワーモジュール２２０は、ブートストラップ回路や、各種保護回路などを備え、またそれらに関連する複数のピンを備えるが、本発明と無関係であるため図示せず、説明を省略する。

ロジック回路２２６をはじめとする各回路ブロックには、ＶＣＣピンを介して電源電圧Ｖ_ＣＣが供給される。ＡＧＮＤピンは、ハイサイドドライバ２２２、ローサイドドライバ２２４、ロジック回路２２６等のグランドである。ＶＩＮピンには、直流の入力電圧Ｖ_ＩＮが供給され、ＰＧＮＤピンは、出力段のグランドである。

ロジック回路２２６は、ＰＷＭピンに入力されるＰＷＭ信号Ｓ_ＰＷＭに応じて、ハイサイドパルス、ローサイドパルスを生成する。ハイサイドドライバ２２２はハイサイドパルスにもとづいてハイサイドトランジスタＭ１を駆動し、ローサイドドライバ２２４は、ローサイドパルスにもとづいてローサイドトランジスタＭ２を駆動する。

続いて主要な回路部品のパッケージのピン配置を説明する。図３（ａ）は、パワーモジュール２２０の裏面電極のレイアウト図である。上述のようパワーモジュール２２０は、ＶＩＮピン、ＰＧＮＤピン、ＳＷピン、ＶＣＣピン、ＡＧＮＤピンを備える。この中で、ＶＩＮピンとＧＮＤピンは、相対的に他のパッドよりも面積が大きい。特にＰＧＮＤピン、ＡＧＮＤピンはサーマルパッドとしての機能も有するため、面積が大きい。ＰＷＭピンやその他の制御ピンは、残りのピンに割り当てられる。なお、図３の裏面電極のレイアウトは例示に過ぎず、チップベンダーや製品ごとに異なることは言うまでもない。

図３（ｂ）は、インダクタＬ１の裏面電極のレイアウト図である。インダクタＬ１は、対向する２辺の中央に配置された第１電極Ｅ１と第２電極Ｅ２を有する。

本実施の形態において解決しようとする課題のひとつは、レイアウトの改善である。そこではじめに、比較の基準となるレイアウト（以下、比較技術という）について説明する。

近年の電子回路は、表面実装技術（ＳＤＴ：surface Mount Technology）を用いて実装される。表面実装では、プリント基板上に形成されたパッド（ランド）に、クリーム半田を塗布し、マウンタを用いて部品を実装し、リフロー処理を行う。

プリント基板の両面に表面実装により部品を実装する場合、一方の面（先行実装面）に部品を実装する。続いて、プリント基板を裏返した後に、他方の面（後行実装面）に部品を実装する。後行実装面をリフロー処理すると、先行実装面の半田が再加熱される。先行実装面に実装済みの部品が重かったり大きかったりすると、実装済みの部品が位置ズレを起こしたり、落下するおそれがある。この理由から、先行実装面に実装できる部品には、大きさや重さに制約があり、したがって先行実装面が副実装面となるのが一般的である。つまり副実装面には、相対的に少ない部品、軽い部品、小さい部品が実装され、主実装面には、相対的に多くの部品、重い部品、大きな部品が実装される。ＤＣ／ＤＣコンバータについても例外ではなく、よって比較技術においても基本的にはすべての部品が主実装面に実装される。

図４は、比較技術に係るＤＣ／ＤＣコンバータのレイアウト図である。この例では、Ｎ＝３とする。コントローラ２１０、パワーモジュール２２０＿１〜２２０＿Ｎ、入力キャパシタＣｉ、出力キャパシタＣｏ（主要構成部品という）はすべて、プリント基板３００Ｒの主実装面ＳＡにレイアウトされている。

複数のインダクタＬ１＿１〜Ｌ１＿Ｎは、プリント基板上の第１方向（ｘ方向）に並べて配置される。パワーモジュール２２０＿＃（＃＝１，２…Ｎ）は、対応するインダクタＬ１＿＃と第２方向（ｙ方向）に隣接して配置される。これによりパワーモジュール２２０＿＃とインダクタＬ１＿＃の間の寄生抵抗を下げることができる。

図５は、比較技術に係るプリント基板３００Ｒの配線パターンを示す図である。図中、丸で示すのはビアホールである。プリント基板３００には、複数のパターン配線（プリント配線）ＰＴＮ１＿１〜ＰＴＮ１＿３，ＰＴＮ＿２，ＰＴＮ３＿１〜ＰＴＮ３＿３,ＰＴＮ４が形成される。第１パターン配線ＰＴＮ１＿１〜ＰＴＮ１＿３は、図１の入力ライン２０２＿１〜２０２＿３に対応している。パワーモジュール２２０＿＃（＃＝１，２…Ｎ）の入力ピンＶＩＮは、対応する第１パターン配線ＰＴＮ１＿＃のパッドと接続される。

第２パターン配線ＰＴＮ２は、グランドプレーンであり、インピーダンスを極力小さくするために、全フェーズ共通で形成されている。パワーモジュール２２０＿＃（＃＝１，２…Ｎ）の接地ピンＰＧＮＤは、対応するパターン配線ＰＴＮ２のパッドと接続される。

第１パターン配線ＰＴＮ１＿＃と第２パターン配線ＰＴＮ２の間には、入力キャパシタＣｉ＿＃が設けられる。入力キャパシタＣｉ＿＃は、ＭＬＣＣ（多層セラミックコンデンサ）や電解コンデンサであり、あるいはそれらの組み合わせでありうる。

第３パターン配線ＰＴＮ３＿１〜ＰＴＮ３＿３は、図１においてパワーモジュール２２０のＳＷピンとインダクタＬ１の一端を結ぶ配線である。パワーモジュール２２０＿＃（＃＝１，２…Ｎ）のＳＷピンＳＷは、対応する第３パターン配線ＰＴＮ３＿＃のパッドと接続される。またインダクタＬ１＿＃（＃＝１，２…Ｎ）の電極Ｅ１は、対応する第３パターン配線ＰＴＮ３＿＃のパッドと接続される。

第４パターン配線ＰＴＮ４は、図１における出力ライン２０４に対応する。インダクタＬ１＿＃（＃＝１，２…Ｎ）の電極Ｅ２は、対応する第４パターン配線ＰＴＮ４のパッドと接続される。第４パターン配線ＰＴＮ４とグランドプレーンの間には、図１の出力キャパシタＣｏ（図５において不図示）が接続される

第１パターン配線ＰＴＮ１〜第４パターン配線ＰＴＮ４は、大電流が流れるため、インピーダンスをなるべく小さくする必要がある。したがってこれらのパターン配線ＰＴＮ１〜ＰＴＮ４はそれぞれが多層配線を形成しており、図５に図示しない別の配線層の配線と、ビアホールを介して接続されている。

以上が比較技術に係る部品レイアウトである。続いて、実施の形態に係るレイアウトを説明する。本実施の形態では、Ｎ個のパワーモジュール２２０の少なくともひとつをプリント基板３００の主実装面ＳＡと反対側の副実装面ＳＢに実装することとした。以下、いくつかの実施例を説明する。

（実施例１−１）
図６（ａ）、（ｂ）は、実施例１−１に係るＤＣ／ＤＣコンバータ２００Ａのレイアウト図である。図６（ａ）は斜視図を、図６（ｂ）は断面図を示す。実施例１−１では、すべてのパワーモジュール２２０＿１〜２２０＿３が、副実装面ＳＢに実装されている。入力キャパシタＣｉ＿＃は、パワーモジュール２２０＿＃のＶＩＮピンの直近に接続することが好ましい。そこで実施例１−１では、入力キャパシタＣｉ＿＃も副実装面ＳＢに実装される。

図７は、実施例１−１に係るＤＣ／ＤＣコンバータ２００Ａの配線パターンを示す図である。図７において、主実装面ＳＡ側に実装される部品は破線で示し、副実装面ＳＢ側に実装される部品は二点鎖線で示す。パターン配線ＰＴＮ１〜ＰＴＮ４の機能は、図５と同様である。またパターン配線ＰＴＮ１〜ＰＴＮ４は多層配線であり、主実装面ＳＡ、副実装面ＳＢの両面（および中間の配線層）にオーバーラップして形成され、それらは互いにビアホールで電気的に接続されている。

以上が実施例１−１に係るＤＣ／ＤＣコンバータ２００Ａの構成である。副実装面ＳＢをパワーモジュール２２０の実装に利用することで、主実装面ＳＡあるいは副実装面ＳＢにスペース的な余裕が生ずる。このことによる利点を説明する。

図８は、ＤＣ／ＤＣコンバータ２００Ａを副実装面ＳＢ側からみた斜視図である。ＤＣ／ＤＣコンバータ２００Ａは、ヒートシンク２４０を備える。ヒートシンク２４０は、複数のパワーモジュール２２０＿１〜２２０＿３それぞれの上面と共通して接している。副実装面ＳＢ側には、パワーモジュール２２０＿１〜２２０＿Ｎの周囲に、パワーモジュール２２０より背の高い部品は存在しないため、大きなヒートシンク２４０を設けることができ、冷却効率を高めることができる。

ヒートシンクの具体的な構成例を説明する。図９（ａ）、（ｂ）は、第１構成例に係るヒートシンク２４０Ａの断面図である。図９（ａ）は、実施例１−１にヒートシンク２４０Ａを適用した様子を示し、図９（ｂ）は、図４の比較技術に同じヒートシンク２４０Ａを適用した様子を示す。

ヒートシンク２４０Ａは、放熱部分２４２とコンタクト部分２４４を有する。放熱部分２４２には開口が設けられており、この開口にコンタクト部分２４４が嵌め込まれている。コンタクト部分２４４は、冷却対象のパワーモジュール２２０と接触する。

実施例１−１と比較技術を対比する。図９（ｂ）に示すように、パワーモジュール２２０が主実装面ＳＡに実装される比較技術では、パワーモジュール２２０の周辺に、背の高い部品２２１（たとえばインダクタ）が存在する。したがって放熱部分２４２をプリント基板表面に近づけることが難しくなり、コンタクト部分２４４のＺ方向の高さが高くなる。これは熱抵抗の増加の要因となり、すなわち冷却性能の低下を意味する。

これに対してパワーモジュール２２０が副実装面ＳＢに実装される実施例１−１では、図９（ａ）に示すように、パワーモジュール２２０の周辺に、背の高い部品が存在しないため、放熱部分２４２をプリント基板表面に近づけることができる。これにより、コンタクト部分２４４のＺ方向の高さを低くできる。これにより熱抵抗を下げ、冷却性能の改善できる。

図１０（ａ）、（ｂ）は、第２構成例に係るヒートシンク２４０Ｂの断面図である。ヒートシンク２４０Ｂは、一枚の放熱板２４６で構成され、絞り加工により凸部２４８が設けられ、放熱板２４６は凸部２４８において、パワーモジュール２２０の表面と接触する。

実施例１−１と比較技術を対比する。図１０（ｂ）に示すように比較技術では、パワーモジュール２２０の周辺に、背の高い部品２２１（たとえばインダクタ）が存在する。凸部２４８が部品２２１と干渉するため、比較技術では、第２構成例を採用することが難しい。

これに対してパワーモジュール２２０が副実装面ＳＢに実装される実施例１−１では、パワーモジュール２２０の周辺に、ヒートシンク２４０Ｂの凸部２４８と干渉する部品が存在しない。したがって、ヒートシンク２４０Ｂの設計の自由度が高まり、第２構成例に係るヒートシンク２４０Ｂを採用できる。

図１０のヒートシンク２４０Ｂは、図９のヒートシンク２４０Ａと比較して構造が簡素化されているため、コストを下げることができる。また開口が不要であることから、電磁ノイズの遮蔽性能が高く、ＥＭＣ（Electro Magnetic Compatibility）を改善できる。

（実施例１−２）
実施例１−２では、Ｎ＝４のＤＣ／ＤＣコンバータ２００Ｂについて説明する。図１１（ａ）、（ｂ）は、実施例１−２に係るＤＣ／ＤＣコンバータ２００Ｂのレイアウト図である。図１１（ａ）は斜視図を、図１１（ｂ）は断面図を示す。実施例１−２では、Ｎ個のパワーモジュール２２０＿１〜２２０＿Ｎは、主実装面ＳＡと副実装面ＳＢに交互に実装される。具体的には奇数番目のパワーモジュール２２０＿＃（＃＝１，３，…）は、副実装面ＳＢに実装され、偶数番目のパワーモジュール２２０＿＊（＊＝２，４，…）は、主実装面ＳＡに実装される。もちろん逆であってもよい。

図１２は、実施例１−２に係るＤＣ／ＤＣコンバータ２００Ｂの配線パターンを示す図である。図１２において、主実装面ＳＡ側に実装される部品は破線で示し、副実装面ＳＢ側に実装される部品は二点鎖線で示す。パターン配線ＰＴＮ１〜ＰＴＮ４の機能は、上述した通りである。またパターン配線ＰＴＮ１〜ＰＴＮ４は多層配線であり、主実装面ＳＡ、副実装面ＳＢの両面（および中間の配線層）にオーバーラップして形成され、それらは互いにビアホールで電気的に接続されている。

実施例１−２において、Ｎ個のパワーモジュールは、１番目と２番目、３番目と４番目、…とペアをなしている。そしてペアをなす２個のパワーモジュール２２０＿ｉ，２２０＿ｊは、共通の入力ライン（すなわち共通の第１パターン配線ＰＴＮ１＿ｉ，ｊ）と接続される。

実施例１−１あるいは比較技術のように、すべてのパワーモジュール２２０を同一実装面に実装すると、パワーモジュール２２０ごとに、第１パターン配線ＰＴＮ１を形成する必要がある。これに対して、実施例１−２のように、主実装面ＳＡと副実装面ＳＢに交互にパワーモジュール２２０を実装することで、ＶＩＮ端子同士が隣接することになるため、入力ラインを共通化できるという利点がある。

加えて、入力ライン（第１パターン配線ＰＴＮ１＿ｉ，ｊ）が共通化されると、入力キャパシタＣｉ＿ｉ，ｊも共通化できるという利点がある。すなわち、主実装面ＳＡ側の入力キャパシタＣｉ＿ｉ，ｊは、パワーモジュール２２０＿ｉの入力キャパシタとして機能すると同時に、副実装面ＳＢ側のパワーモジュール２２０＿ｊの入力キャパシタとしても機能するため、入力キャパシタの効果を倍増することができる。あるいは、同じ入力キャパシタの効果を得るために必要なキャパシタの個数を減らすことができ、コストを削減できる。

（実施例１−３）
図１３（ａ）、（ｂ）は、実施例１−３に係るＤＣ／ＤＣコンバータ２００Ｄのレイアウト図である。実施例１−３は、実施例１−２のインダクタのチップサイズを小さくしたものである。インダクタＬ１に流れる電流が小さいアプリケーションでは、許容電流が小さい、すなわちチップサイズが小さい部品を選定でき、専有面積を小さくできる。

（実施例１−４）
図１４（ａ）、（ｂ）は、実施例１−４に係るＤＣ／ＤＣコンバータ２００Ｇのレイアウト図である。実施例１−４は、実施例１−３から、インダクタのレイアウトを変更したものであり、具体的には、各インダクタＬ１＿ｉは、それと対応するパワーモジュール２２０＿ｉと同一面に実装される。これにより対応するインダクタＬ１＿ｉとパワーモジュール２２０＿ｉを低インピーダンスで接続できる。

より好ましくは、インダクタＬ１＿１とＬ１＿２のペアは、プリント基板３００Ｇの両面ＳＡ，ＳＢにオーバーラップして実装される。またインダクタＬ１＿３とＬ１＿４のペアは、プリント基板３００Ｇの両面ＳＡ，ＳＢにオーバーラップして実装される。これにより、隣接するインダクタの間隔を大きくすることができ、図１３（ａ）、（ｂ）のレイアウトに比べて熱的な集中を緩和できる。

（第２の実施の形態）
実施例１−３において説明したように、インダクタＬ１に流れるコイル電流が小さいアプリケーションでは、チップサイズを小さくすることができる。しかしながら、インダクタＬ１に流れるコイル電流が大きいアプリケーションでは、許容電流が大きな、したがってチップサイズの大きな部品を選定せざるをえず、ＤＣ／ＤＣコンバータの占有サイズが、インダクタのチップサイズによって制約を受けることとなる。第２の実施の形態では、コイル電流が大きなアプリケーションにおいて、ＤＣ／ＤＣコンバータの占有サイズを小さくする技術を説明する。

図１５は、第２の実施の形態に係るＤＣ／ＤＣコンバータ２００Ｃの等価回路図である。ＤＣ／ＤＣコンバータ２００Ｃにおいて、インダクタＬ１＿＃（＃＝１，２…Ｎ）はそれぞれ、インダクタンス値が等しく、チップサイズが同一である２個のインダクタチップＬ１＿＃ａ、Ｌ１＿＃ｂの並列接続で構成される。

２並列の場合のインダクタチップのインダクタンス値は、単一のインダクタチップの場合の１／２倍となる。一方、２並列の場合に、インダクタチップに流れる電流量は、単一のインダクタチップの場合の１／２倍となる。第２の実施の形態では、チップ当たりの電流量を減らすことで、電流容量の小さい、したがってパッケージサイズの小さいインダクタチップを選定することができる。たとえば、単一のインダクタチップの場合に１０ｍｍ角のインダクタチップを採用する場合、第２の実施の形態の技術思想を導入して、２並列とすることにより、６ｍｍ角のインダクタチップを採用することができる。

ＤＣ／ＤＣコンバータ２００を搭載した製品を量産する際には、チップ部品の入手性を考慮する必要がある。特に、長い期間にわたり大量に製造、販売される製品では、チップ部品が長期間にわたり安定的に供給される必要がある。現在、チップ部品の小型化が進められており、小さいサイズのインダクタチップのラインナップが増えている代わりに、大きなサイズのチップ部品の入手性が悪くなっている。この観点において、従来において大きなチップサイズのインダクタを、チップサイズの小さい複数のインダクタチップの並列接続に置換することとで、入手性の問題を解決することができる。

（実施例２−１）
図１６（ａ）、（ｂ）は、実施例２−１に係るＤＣ／ＤＣコンバータ２００Ｃのレイアウト図である。図１６（ａ）は斜視図を、図１６（ｂ）は断面図を示す。

電気的に並列に接続される２個のインダクタチップＬ１＿＃ａ、Ｌ１＿＃ｂは、プリント基板３００Ｃの主実装面ＳＡと副実装面ＳＢに、互いにオーバーラップして実装される。

実施例２−１では、Ｎ個のパワーモジュール２２０＿１〜２２０＿Ｎは、第１の実施の形態の実施例１−２と同様に、主実装面ＳＡと副実装面ＳＢに交互に実装される。

図１７は、実施例２−１に係るＤＣ／ＤＣコンバータ２００Ｃの配線パターンを示す図である。ＤＣ／ＤＣコンバータの占有領域のＸ方向の長さ（全幅）Ｗは、インダクタチップの横幅ｗによって支配的に規定され、具体的には、Ｗ＝ｗ×Ｎ＋ｓ×（Ｎ−１）となる。ｓは、インダクタチップのｘ方向の間隔である。たとえば１０ｍｍ角のインダクタチップを、６ｍｍ角のインダクタチップに置き換えたとすれば、Ｎ＝４の場合で、ＤＣ／ＤＣコンバータの占有領域の全幅を、おおよそ４ｍｍ×４＝１６ｍｍ程度、小さくすることができる。

加えて実施例２−１によれば、実施例１−２と同じ効果を得ることができる。すなわち、隣接する２フェーズで入力ラインを共通化でき、また入力キャパシタＣｉ＿ｉ，ｊも共通化できる。

（実施例２−２）
図１８（ａ）、（ｂ）は、実施例２−２に係るＤＣ／ＤＣコンバータ２００Ｅのレイアウト図である。図１８（ａ）は斜視図を、図１８（ｂ）は断面図を示す。実施例２−２は、複数のパワーモジュール２２０＿１〜２２０＿４が副実装面ＳＢに実装される点において、図６の実施例１−１と共通する。図１８では、入力キャパシタＣｉは省略するが、実施例１−１と同様に、副実装面ＳＢに実装すればよい。

実施例２−２によれば、実施例２−１と同様に、ＤＣ／ＤＣコンバータ２００Ｅの専有面積を小さくできる。

（実施例２−３）
図１９（ａ）、（ｂ）は、実施例２−３に係るＤＣ／ＤＣコンバータ２００Ｆのレイアウト図である。図１９（ａ）は斜視図を、図１９（ｂ）は断面図を示す。実施例２−３では、複数のパワーモジュール２２０＿１〜２２０＿４はすべて主実装面ＳＡ側に実装される。

実施例２−３によれば、実施例２−１、実施例２−２と同様に、ＤＣ／ＤＣコンバータ２００Ｆの専有面積を小さくできる。

（変形例２−１）
実施例２−１〜２−３において、フェーズごとのインダクタＬ１を、２個のインダクタチップの並列接続としたが、チップの個数は２に限定されず、３個以上としてもよい。

（実装技術）
続いてパワーモジュール２２０の実装技術を説明する。図１を参照する。ＤＣ／ＤＣコンバータ２００において、入力ライン２０２のインダクタ成分や抵抗成分は極力小さいことが望ましい。またＰＧＮＤピンについても、なるべく小さなインピーダンスで接地されることが望ましい。図５や図７に示したように、第１パターン配線ＰＴＮ１には、ＶＩＮピンを半田付けするためのパッド（ランド）が形成され、第２パターン配線ＰＴＮ２には、ＰＧＮＤピンを半田付けするためのパッド（ランド）が形成される。パターン配線ＰＴＮ１，ＰＴＮ２のインピーダンスを下げるために、多層配線が採用され、ビアホールが多数設けられるが、インピーダンスを可能な限り下げるためには、パッド（ランド）の内側に、ビアホールを形成することが要求される。このようなビアホールを、パッド内ビアと称する。

図５の比較技術では、パワーモジュール２２０が主実装面にのみ実装されるため、パッド内ビアの形成に格別の困難性はない。ところが、実施例１−１，１−２，１−３，２−１，２−２では、パワーモジュール２２０が副実装面に実装されるため、副実装面にパッド内ビアを形成する必要がある。コストを無視すれば、副実装面にパッド内ビアを形成することは不可能ではないが、コストを考慮した場合、従来の表面実装では、副実装面にパッド内ビアを設けることは容易ではない。そこで以下では、副実装面にパッド内ビアを形成可能な表面実装技術について説明する。

はじめに、副実装面にパッド内ビアを設けた場合の問題点を、図２０〜図２３を参照して説明する。

電子機器は、プリント基板と、プリント基板上に実装される電子部品を備える。近年では、チップインダクタ、チップ抵抗、チップコンデンサ、トランジスタなどの表面実装型の部品（ＳＭＤ：Surface Mount Device）が主流となっている。

図２０（ａ）〜（ｅ）および図２１（ａ）〜（ｅ）は、電子機器の組み立て工程を説明する断面図である。図２０（ａ）には、部品が実装される前のプリント基板１０が示される。プリント基板１０の第１面（先行実装面）Ｓ１および第２面Ｓ２（後行実装面）には、プリント配線（不図示）や、パッド（ランド）１２，１４が形成されている。パッド１２，１４は、部品の電極と対応する箇所に配置され、パッド１２，１４以外の部分は、レジスト１１によって覆われている。

図２０（ｂ）に示すように、第１面Ｓ１の上に、スクリーン（メタルマスクあるいは半田マスクとも称する）２０が載置される。スクリーン２０には、第１面Ｓ１側のパッド１２とオーバーラップする箇所に開口２２が設けられる。続いて図２０（ｃ）に示すように、スクリーン２０の上からクリーム半田（半田ペースト）３０が塗布される。図２０（ｄ）に示すようにスクリーン２０を取り外すと、パッド１２の上にのみクリーム半田３２が残留する。

続いて図２０（ｅ）に示すように、マウンタによって第１面Ｓ１に部品４０がマウントされる。部品４０の電極Ｅ１，Ｅ２と、パッド１２の間には、クリーム半田３２が挟まれている。この状態でリフロー処理が行われ、部品４０と基板１０とが電気的、機械的に接続される。

続いて、第２面Ｓ２への部品実装を説明する。図２１（ａ）に示すようにプリント基板１０は、第２面Ｓ２が上側となるように反転される。続いて図２１（ｂ）に示すように第２面Ｓ２の上にスクリーン５０が載置される。スクリーン５０には、第２面Ｓ２側のパッド１４とオーバーラップする箇所に開口５２が設けられる。続いて図２１（ｃ）に示すように、スクリーン５０の上からクリーム半田６０が塗布される。図２１（ｄ）に示すようにスクリーン５０を取り外すと、パッド１４の上にのみクリーム半田６２が残留する。

続いて図２１（ｅ）に示すように、マウンタによって第２面Ｓ２に部品７０がマウントされる。部品７０の電極Ｅ１，Ｅ２と、パッド１４の間には、クリーム半田６２が挟まれている。この状態でリフロー処理が行われ、部品７０と基板１０とが電気的、機械的に接続される。以上が表面実装の説明である。

本発明者は表面実装について検討した結果、以下の課題を認識するに至った。プリント基板１０は、複数の配線層を含み、異なる配線層の間はビアを介して接続される。ビアは、通常、パッドの位置を避けて配置されるが、放熱性を高めたり、寄生インピーダンスを削減したい場合には、パッド内に配置される場合もある。パッド内に配置されるビアを、パッド内ビアと称する。

従来の表面実装では、先行実装面である第１面Ｓ１にパッド内ビアを形成することが困難であった。図２２（ａ）〜（ｅ）は、第１面Ｓ１への部品実装を説明する図であり、図２３（ａ）〜（ｅ）は、第２面Ｓ２への部品実装を説明する図である。

図２２（ａ）には、部品が実装される前のプリント基板１０Ａが示される。プリント基板１０Ａの第１面（先行実装面）Ｓ１には、パッド（ランド）１６およびパッド内ビア１７が形成される。

第１面Ｓ１の上にスクリーン２０が載置され（図２２（ｂ））、続いてスクリーン２０の上からクリーム半田３０が塗布される（図２２（ｃ））。そしてスクリーン２０を取り外すと、パッド１６の上にクリーム半田３２が残留する（図２２（ｄ））。

続いて、マウンタによって第１面Ｓ１に部品４０Ａがマウントされる（図２２（ｅ））。部品４０Ａは裏面電極Ｅ３を有し、裏面電極Ｅ３とパッド１６の間には、クリーム半田３２が挟まれている。この状態でリフロー処理が行われ、部品４０Ａと基板１０とが電気的、機械的に接続される。この工程においてクリーム半田３２の一部は、パッド内ビア１７（スルーホール）を貫通し、第２面Ｓ２側から漏れ出る。この半田の漏れ３４は、以下で説明するように実装不良を引き起こす。

図２３（ａ）〜（ｅ）を参照して第２面Ｓ２への部品実装を説明する。図２３（ａ）に示すようにプリント基板１０Ａは、第２面Ｓ２が上側となるように反転される。続いて図２３（ｂ）に示すように第２面Ｓ２の上にスクリーン５０が載置される。スクリーン５０は、パッド１４とオーバーラップする箇所に開口５２を有する。

そして図２３（ｃ）に示すようにスクリーン５０の上からクリーム半田６０が塗布される。図２３（ｄ）は、スクリーン５０を取り外した状態を示す。クリーム半田６２は、パッド１４以外の意図しない領域に塗布されている。この状態で第２面Ｓ２に部品７０をマウントし、リフロー処理にかけると、隣接するパッド１４同士がクリーム半田６２によってショートするなどの不良が生ずるおそれがある。

以上が従来の表面実装の問題点である。先行実装面にパッド内ビアを形成したい場合、第２面の実装に、スクリーン印刷を用いず、ニードルディスペンサによって、パッド１４の上に選択的にクリーム半田を塗布する方法が考えられる。この方法によれば、第１面Ｓ１へのクリーム半田３０の影響を受けずに、第２面Ｓ２に部品を実装できる。しかしながら、ニードルディスペンサを用いたクリーム半田の塗布は、スクリーン印刷によるそれに比べてスループットが大幅に低下するため、第２面Ｓ２の部品点数が多い場合には採用できない。

別のアプローチとして、プリント基板１０Ａの製造工程において、予めビアホールの内部を金属あるいは樹脂で充填して穴を塞ぐという対策が考えられる。この対策によれば、図２２（ｅ）の工程において、第２面Ｓ２側へのクリーム半田３０の漏れを防止できる。しかしながらこの解決方法では、プリント基板１０Ａの製造工程が増えるため、プリント基板１０Ａのコストが高くなる。

以下では、図２４および図２５を参照して、上述の問題を解決することができる実装技術を説明する。

図２４（ａ）〜（ｅ）および図２５（ａ）〜（ｅ）は、実施の形態に係る電子機器の製造方法を説明する図である。図２４（ａ）〜（ｅ）および図２５（ａ）〜（ｅ）には、表面実装による組み立て工程が示される。

図２４（ａ）〜（ｅ）を参照して、第１面Ｓ１への部品実装を説明する。第１面Ｓ１への実装については、以下で説明するように図２２と実質的に同様である。

図２４（ａ）には、部品が実装される前のプリント基板１０Ｂが示される。プリント基板１０Ｂの第１面（先行実装面）Ｓ１には、いくつかのパッド（ランド）１２，１６が形成される。パッド１６には、パッド内ビア１７が形成される。プリント基板１０Ｂ第２面（後行実装面）Ｓ２にも同様に、いくつかのパッド１４，１８が形成される。パッド１８には、パッド内ビア１９が形成される。

図２４（ｂ）に示すように、第１面Ｓ１の上にスクリーン２０が載置される。スクリーン２０には、パッド１２，１６に対応する箇所に、開口２２，２４が設けられる。続いてスクリーン２０の上からクリーム半田３０が塗布される（図２４（ｃ））。

そしてスクリーン２０を取り外すと、パッド１２，１６の上にクリーム半田３２が残留する（図２４（ｄ））。

続いて、マウンタによって第１面Ｓ１に部品４０，４０Ａがマウントされる（図２４（ｅ））。部品４０の電極Ｅ１，Ｅ２と、パッド１２の間には、クリーム半田３２が挟まれている。部品４０Ａは裏面電極Ｅ３を有し、裏面電極Ｅ３とパッド１６の間には、クリーム半田３２が挟まれている。この状態でリフロー処理が行われ、部品４０Ａと基板１０とが電気的、機械的に接続される。

この工程においてクリーム半田３２の一部は、パッド内ビア１７（スルーホール）を貫通し、第２面Ｓ２側から漏れ出る。

続いて図２５（ａ）〜（ｅ）を参照して第２面Ｓ２への部品実装を説明する。図２５（ａ）に示すようにプリント基板１０Ｂは、第２面Ｓ２が上側となるように反転される。続いて図２５（ｂ）に示すように、第２面Ｓ２の上に、スクリーン５０Ｂが載置される。

本実施の形態において、スクリーン５０Ｂは、パッド１４とオーバーラップする箇所に開口５２を有する。それに加えてスクリーン５０Ｂには、パッド内ビア１９とオーバーラップする箇所に、凹部５６が設けられている。この凹部５６によって、スクリーン５０Ｂが半田の漏れ３４と干渉しないようになっており、スクリーン５０Ｂを第２面Ｓ２に密着させることが可能となる。

図２５（ｄ）は、スクリーン５０Ｂを取り外した状態を示す。クリーム半田６２は、パッド１４、１８の上にのみ塗布されており、余計なはみ出しが抑えられている。

続いて図２５（ｅ）のように、第２面Ｓ２に部品７０，７０Ａがマウントされ、リフロー処理にかけられる。これにより部品７０に関して、電極Ｅ１，Ｅ２がパッド１４と電気的、機械的に接続される。また部品７０Ａに関しても、裏面電極Ｅ３とパッド１８とが電気的、機械的に接続され、半導体装置１００が組み立てられる。

以上が実施の形態に係る半導体装置の製造方法である。

このように、本実施の形態によれば、第２面Ｓ２にクリーム半田を塗布する際に用いるスクリーン５０に、半田の漏れ３４との干渉を避けるための凹部５６を設けることとした。これにより、半田の漏れ３４によるスクリーン５０Ｂの位置ズレを防止でき、またスクリーン５０Ｂと第２面Ｓ２の間のギャップにクリーム半田６０が侵入するのを防止できる。

なお第２面Ｓ２に部品７０Ａを実装する際に、パッド内ビア１９から第１面Ｓ１側にも、半田の漏れ６４が生じうるが、第１面Ｓ１側の部品の実装は完了しているため、悪影響はない。

以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

１０ プリント基板
１２，１４，１６ パッド
１７ パッド内ビア
１８ パッド
１９ パッド内ビア
Ｓ１ 第１面
Ｓ２ 第２面
２０ スクリーン
２２ 開口
３０ クリーム半田
３２ クリーム半田
３４ 半田の漏れ
４０ 部品
Ｅ１，Ｅ２ 電極
Ｅ３ 裏面電極
５０ スクリーン
５２，５４ 開口
５６ 凹部
６０ クリーム半田
７０ 部品
１００ 半導体装置
２００ ＤＣ／ＤＣコンバータ
２０２ 入力ライン
２０４ 出力ライン
２１０ コントローラ
２２０ パワーモジュール
Ｍ１ ハイサイドトランジスタ
Ｍ２ ローサイドトランジスタ
Ｌ１ インダクタ
Ｃｉ 入力キャパシタ
Ｃｏ 出力キャパシタ
２２２ ハイサイドドライバ
２２４ ローサイドドライバ
２２６ ロジック回路
２４０ ヒートシンク
３００ プリント基板
ＳＡ 主実装面
ＳＢ 副実装面
ＰＴＮ１ 第１パターン配線
ＰＴＮ２ 第２パターン配線
ＰＴＮ３ 第３パターン配線
ＰＴＮ４ 第４パターン配線

Claims (7)

1. 直流入力電圧が供給される入力ラインと、
   負荷が接続される出力ラインと、
   Ｎフェーズに対応づけられたＮ個のインダクタであって、それぞれの一端が前記出力ラインと接続されるＮ個のインダクタと、
   Ｎフェーズに対応づけられたＮ個のパワーモジュールであって、それぞれが対応するインダクタの他端と接続されるスイッチングピンを有する、Ｎ個のパワーモジュールと、
   を備え、
   前記Ｎ個のインダクタはそれぞれ、電気的に並列に接続される複数のインダクタチップを含み、前記複数のインダクタチップは、プリント基板の主実装面およびそれと反対側の副実装面に分けて実装されることを特徴とする電源装置。
2. 前記複数のインダクタチップは２個であり、２個のインダクタチップは、前記主実装面と前記副実装面のオーバーラップする箇所に実装されることを特徴とする請求項１に記載の電源装置。
3. 前記Ｎ個のパワーモジュールの少なくともひとつは前記副実装面に実装されることを特徴とする請求項１または２に記載の電源装置。
4. 前記Ｎ個のインダクタは、第１方向に並べて配置され、
   ｉ番目（ｉ＝１〜Ｎ）のパワーモジュールは、対応するｉ番目のインダクタと第１方向と直交する第２方向に隣接して配置されることを特徴とする請求項１から３のいずれかに記載の電源装置。
5. 前記Ｎ個のパワーモジュールはすべて、前記副実装面に実装されることを特徴とする請求項４に記載の電源装置。
6. 前記Ｎ個のパワーモジュールは、前記主実装面と前記副実装面に交互に実装されることを特徴とする請求項４に記載の電源装置。
7. 前記Ｎ個のパワーモジュールは、１番目と２番目、３番目と４番目、・・・とペアをなし、ペアをなす２個のパワーモジュールは、共通の入力ラインと接続されることを特徴とする請求項６に記載の電源装置。

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