JP6034132B2 - Ｄｃ／ｄｃコンバータおよびそれを用いたゲーム機器 - Google Patents

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Description

本発明は、ＤＣ／ＤＣコンバータに関する。
パーソナルコンピュータやゲーム専用機などの電子機器において、電池、あるいはインバータから供給される直流電圧を、負荷に最適な電圧レベルに降圧するＤＣ／ＤＣコンバータ（スイッチングレギュレータ）が利用される。
図１は、本発明者らが検討した降圧ＤＣ／ＤＣコンバータの構成例を示す回路図である。図１のＤＣ／ＤＣコンバータ２ｒは、マルチフェーズのＤＣ／ＤＣコンバータであり、入力ライン４、出力ライン６、Ｎ個のスイッチング回路ＳＷ１〜ＳＷＮ、Ｎ個のインダクタＬ１＿１〜Ｌ１＿Ｎ、出力キャパシタＣｏ、フェーズコントローラ１６、オシレータ１８、パルス変調器２０、分配部２２を備える。
ＤＣ／ＤＣコンバータ２ｒは、入力ライン４の入力電圧ＶＩＮを所定レベルに降圧し、出力ライン６に接続される負荷（不図示）に出力電圧ＶＯＵＴを供給する。入力ライン４には、入力電圧ＶＩＮを安定化させるための入力キャパシタＣｉが接続される。出力ライン６には、出力電圧ＶＯＵＴを平滑化するための出力キャパシタＣｏが接続される。
複数のスイッチング回路ＳＷ１〜ＳＷＮはそれぞれ、スイッチングトランジスタＭ１および同期整流トランジスタＭ２およびドライバＤＲＶを含む。ｉ番目のスイッチング回路ＳＷｉは、２つのトランジスタＭ１、Ｍ２を相補的にスイッチングすることにより、２つのトランジスタの接続点（スイッチングノード）にスイッチング電圧ＶＳＷｉを発生させる。
インダクタＬ１＿１〜Ｌ１＿Ｎは、スイッチング回路ＳＷ１〜ＳＷＮごとに設けられる。ｉ番目のインダクタＬ１＿ｉは、対応するスイッチング回路ＳＷ１のスイッチングノードと、出力ライン６の間に設けられる。
オシレータ１８は、所定の周波数を有する周期信号ＳＯＳＣを生成する。パルス変調器２０は、たとえばパルス幅変調器であり、出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢにもとづいて、周期信号ＳＯＳＣと同期してパルス信号ＳＰＷＭを生成する。たとえばフィードバック電圧ＶＦＢは、抵抗Ｒ１、Ｒ２によって出力電圧ＶＯＵＴを分圧した電圧である。パルス変調器２０は、フィードバック電圧ＶＦＢが所定の基準電圧ＶＲＥＦと一致するように、パルス信号ＳＰＷＭのデューティ比を調節する。このフィードバック制御により、出力電圧ＶＯＵＴは、目標レベルＶＲＥＦ×（Ｒ１＋Ｒ２）／Ｒ２に安定化される。
フェーズコントローラ１６は、駆動フェーズ数Ｋを設定する。たとえばＮ＝４の場合、Ｋは、１、２、３、４の４つの値から選択可能である。
分配部２２は、Ｎ個のスイッチング回路ＳＷ１〜ＳＷＮのうちのＫ個を選択し、選択されたＫ個のスイッチング回路それぞれに、（３６０／Ｋ）度の位相差にてパルス信号ＳＰＷＭ１〜ＳＰＷＭＫを分配する。
以上がＤＣ／ＤＣコンバータ２ｒの構成である。続いてその動作を説明する。ここではＮ＝４であり、駆動フェーズ数Ｋは２、３、４を取りうる場合を説明する。図２（ａ）〜（ｃ）はそれぞれ、Ｋ＝２、３、４のときのスイッチング電圧Ｖｓｗ１〜Ｖｓｗ４を示す波形図である。
本発明者らは、図１のＤＣ／ＤＣコンバータ２ｒについて検討した結果、以下の課題を認識するに至った。
図３（ａ）〜（ｃ）は、Ｋ＝２、３、４のときの出力電圧ＶＯＵＴの波形図である。出力電圧ＶＯＵＴは、ＤＣ／ＤＣコンバータ２ｒのスイッチング動作と同期した周期的なリップルを有する。一般的には、負荷に供給される出力電圧ＶＯＵＴのリップルは小さいことが望ましい。しかしながら図１のＤＣ／ＤＣコンバータ２ｒにおいて、スイッチング周波数を固定したまま駆動フェーズ数Ｋを変化させると、特定の駆動フェーズ数ではリップル量が増大するという問題がある。
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、駆動フェーズ数の切りかえに伴う出力電圧のリップル量の増大を抑制可能なＤＣ／ＤＣコンバータの提供にある。
本発明のある態様は、ＤＣ／ＤＣコンバータに関する。ＤＣ／ＤＣコンバータは、直流入力電圧が供給される入力ラインと、出力ラインおよび出力ラインと接続された少なくともひとつの出力キャパシタを含む平滑回路と、それぞれが、入力ラインと接地ラインの間に直列に設けられたスイッチングトランジスタおよび同期整流トランジスタを含み、入力されたパルス信号に応じてスイッチングトランジスタおよび同期整流トランジスタの接続点であるスイッチングノードにスイッチング電圧を発生させる、複数Ｎ個（Ｎは２以上の整数）のスイッチング回路と、それぞれがスイッチング回路ごとに設けられ、対応するスイッチング回路のスイッチングノードと出力ラインの間に設けられた、Ｎ個のインダクタと、そのときのＤＣ／ＤＣコンバータの状態に応じて、駆動フェーズ数Ｋ（ＫはＮ以下の整数）を動的に切りかえるフェーズコントローラと、出力ラインの出力電圧に応じたフィードバック電圧が所定の基準電圧と一致するようにデューティ比が調節され、かつ周波数が駆動フェーズ数Ｋに応じて変化するパルス信号を生成するパルス変調器と、Ｎ個のスイッチング回路のうちのＫ個を選択し、選択されたＫ個のスイッチング回路それぞれに、（３６０／Ｋ）度の位相差にてパルス信号を分配する分配部と、を備える。
本発明者らは、出力電圧のリップル量が、パルス信号の周波数（スイッチング周波数ともいう）と駆動フェーズ数Ｋの積に応じて変化することを見いだした。この態様によれば、駆動フェーズ数Ｋの変化に応じて、パルス信号の周波数を変化させることにより、リップル量の増大を抑制できる。
本発明の別の態様もまた、ＤＣ／ＤＣコンバータである。このＤＣ／ＤＣコンバータは、直流入力電圧が供給される入力ラインと、出力ラインおよび出力ラインと接続された少なくともひとつの出力キャパシタを含む平滑回路と、それぞれが、入力ラインと接地ラインの間に直列に設けられたスイッチングトランジスタおよび同期整流トランジスタを含み、入力されたパルス信号に応じてスイッチングトランジスタおよび同期整流トランジスタの接続点であるスイッチングノードにスイッチング電圧を発生させる、複数Ｎ個（Ｎは２以上の整数）のスイッチング回路と、それぞれがスイッチング回路ごとに設けられ、対応するスイッチング回路のスイッチングノードと出力ラインの間に設けられた、Ｎ個のインダクタと、出力ラインの出力電圧に応じたフィードバック電圧が所定の基準電圧と一致するようにデューティ比が調節されるパルス信号を生成するパルス変調器と、駆動フェーズ数Ｋを決定するフェーズコントローラと、Ｎ個のスイッチング回路のうちのＫ個を選択し、選択されたＫ個のスイッチング回路それぞれに、（３６０／Ｋ）度の位相差にてパルス信号を分配する分配部と、を備える。各駆動フェーズ数におけるパルス信号の周波数は、駆動フェーズ数によらずパルス信号の周波数を一定とした場合に比べて、出力電圧のリップルが小さくなるように定められる。
この態様によると、スイッチング周波数を可変とし、出力電圧のリップルが増大しないように、各駆動フェーズにおけるスイッチング周波数を定めることにより、高い効率を維持しつつ、リップル量の増大を抑制できる。
本発明のさらに別の態様もまた、ＤＣ／ＤＣコンバータである。このＤＣ／ＤＣコンバータは、直流入力電圧が供給される入力ラインと、出力ラインおよび出力ラインと接続された少なくともひとつの出力キャパシタを含む平滑回路と、それぞれが、入力ラインと接地ラインの間に直列に設けられたスイッチングトランジスタおよび同期整流トランジスタを含み、入力されたパルス信号に応じてスイッチングトランジスタおよび同期整流トランジスタの接続点であるスイッチングノードにスイッチング電圧を発生させる、複数Ｎ個（Ｎは２以上の整数）のスイッチング回路と、それぞれがスイッチング回路ごとに設けられ、対応するスイッチング回路のスイッチングノードと出力ラインの間に設けられた、Ｎ個のインダクタと、駆動フェーズ数Ｋを決定するフェーズコントローラと、出力ラインの出力電圧に応じたフィードバック電圧が所定の基準電圧と一致するようにデューティ比が調節されるパルス信号を生成し、かつ駆動フェーズ数Ｋとパルス信号の周波数の積が、平滑回路の共振周波数に設定された所定値となるように、パルス信号の周波数を制御するパルス変調器と、Ｎ個のスイッチング回路のうちのＫ個を選択し、選択されたＫ個のスイッチング回路それぞれに、（３６０／Ｋ）度の位相差にてパルス信号を分配する分配部と、を備える。本明細書ならびに特許請求の範囲において、「共振周波数」は、共振周波数およびその近傍を含む。
なお、以上の構成要素の任意の組合せ、本発明の表現を、方法、装置、システムなどの間で変換したものもまた、本発明の態様として有効である。
本発明によれば、駆動フェーズ数の切りかえに伴う出力電圧のリップル量の増大を抑制できる。
本発明者らが検討した降圧ＤＣ／ＤＣコンバータの構成例を示す回路図である。 図２（ａ）〜（ｃ）はそれぞれ、Ｋ＝２、３、４のときのスイッチング電圧Ｖｓｗ１〜Ｖｓｗ４を示す波形図である。 図３（ａ）〜（ｃ）は、Ｋ＝２、３、４のときの出力電圧ＶＯＵＴの波形図である。 実施の形態に係るＤＣ／ＤＣコンバータの構成を示す回路図である。 平滑回路の等価回路図である。 平滑回路のインピーダンスの周波数依存性を示す図である。 図７（ａ）〜（ｃ）はそれぞれ、図４のＤＣ／ＤＣコンバータにおけるＫ＝２、３、４のときのスイッチング電圧Ｖｓｗ１〜Ｖｓｗ４を示す波形図である。 図８（ａ）〜（ｃ）はそれぞれ、図４のＤＣ／ＤＣコンバータにおけるＫ＝２、３、４のときの出力電圧ＶＯＵＴの波形図である。 Ｋ＝２、３、４の場合の、負荷電流ＩＯＵＴと効率の関係を示す図である。 図４のＤＣ／ＤＣコンバータを搭載する電子機器の構成を示すブロック図である。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
図４は、実施の形態に係るＤＣ／ＤＣコンバータ２の構成を示す回路図である。ＤＣ／ＤＣコンバータ２は、入力ライン４の電圧ＶＩＮを降圧し、所定のレベルに安定化し、出力ライン６に接続される負荷（不図示）に出力電圧ＶＯＵＴを供給する。
ＤＣ／ＤＣコンバータ２は、入力ライン４、出力ライン６、Ｎ個のスイッチング回路ＳＷ１〜ＳＷＮ、Ｎ個のインダクタＬ１＿１〜Ｌ１＿Ｎ、出力キャパシタＣｏ、電流検出部１４、フェーズコントローラ１６、オシレータ１８、パルス変調器２０、分配部２２、抵抗Ｒ１、Ｒ２を備える。
Ｎは２以上の任意の整数でかまわないが、本実施の形態では、説明の簡潔化、理解の容易化のために、Ｎ＝４の場合を説明する。
出力ライン６には、ひとつの、好ましくは複数の出力キャパシタＣｏが接続される。出力キャパシタＣｏは、アルミ電解コンデンサ、積層セラミックコンデンサなどを含む。本実施の形態において、出力ライン６、出力キャパシタＣｏ、および出力キャパシタＣｏと接続される接地ライン８を包括的に平滑回路１２と称する。
複数のスイッチング回路ＳＷ１〜ＳＷＮはそれぞれ、スイッチングトランジスタＭ１および同期整流トランジスタＭ２およびドライバＤＲＶを含む。ｉ番目のスイッチング回路ＳＷｉでは、ドライバＤＲＶが自身に入力されたパルス信号ＳＰＷＭｉにもとづいて、２つのトランジスタＭ１、Ｍ２を相補的にスイッチングすることにより、２つのトランジスタの接続点（スイッチングノード）にスイッチング電圧ＶＳＷｉを発生させる。図４においてスイッチングトランジスタＭ１は、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、スイッチングトランジスタＭ１をオンするためには、入力電圧ＶＩＮよりも高い駆動電圧をスイッチングトランジスタＭ１のゲートに印加する必要がある。このような駆動電圧を生成するために、ドライバＤＲＶはブートストラップ回路を含む。なお、スイッチングトランジスタＭ１はＰチャンネルＭＯＳＦＥＴであってもよく、この場合ブートストラップ回路は不要である。
インダクタＬ１＿１〜Ｌ１＿Ｎは、スイッチング回路ＳＷ１〜ＳＷＮごとに設けられる。ｉ番目のインダクタＬ１＿ｉは、対応するスイッチング回路ＳＷｉのスイッチングノードと出力ライン６の間に設けられる。
フェーズコントローラ１６は、そのときのＤＣ／ＤＣコンバータ２の状態に応じて、駆動フェーズ数Ｋ（ＫはＮ以下の整数）を動的に切りかえる。本実施の形態において、駆動フェーズ数Ｋは、２、３、４の３値で切りかえ可能である。
電流検出部１４は、ＤＣ／ＤＣコンバータ２の出力電流である負荷電流ＩＯＵＴ検出する。電流検出部１４の構成は特に限定されず、公知の技術を用いればよい。たとえば電流検出部１４は、出力ライン６の経路上に設けられた検出抵抗と、検出抵抗の電圧降下を増幅するアンプを含んでもよい。
本実施の形態において、フェーズコントローラ１６は、負荷電流ＩＯＵＴに応じて、駆動フェーズ数Ｋを選択する。駆動フェーズ数Ｋを変化させると、ＤＣ／ＤＣコンバータ２全体の効率が変化する。なぜなら効率は、主として、スイッチング回路ＳＷ１〜ＳＷＮにおけるスイッチング損失、インダクタＬ１＿１〜Ｌ１＿Ｎにおけるコアロスの影響を受けるところ、駆動フェーズ数を変化させると、スイッチング損失が変化するととともに、各インダクタに流れる電流量が変化し、それによりインダクタ当たりのコアロスが変化するからである。
言い換えれば負荷電流ＩＯＵＴの範囲ごとに、最も高い効率を与える駆動フェーズ数Ｋが異なる。そこで、フェーズコントローラ１６は、検出された負荷電流ＩＯＵＴを所定のしきい値と比較し、負荷電流ＩＯＵＴの範囲に応じて、最も高い効率が得られる駆動フェーズ数Ｋを選択する。
オシレータ１８は、フェーズコントローラ１６により設定された駆動フェーズ数Ｋに応じた周波数を有する周期信号ＳＯＳＣを生成する。オシレータ１８の構成は特に限定されず、容量の充放電を利用したオシレータ、クロック信号をカウントするカウンタを用いたオシレータなどで構成できる。
抵抗Ｒ１、Ｒ２は、出力ライン６の出力電圧ＶＯＵＴを分圧し、出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢを生成する。パルス変調器２０は、周期信号ＳＯＳＣと同期して、フィードバック電圧ＶＦＢが所定の基準電圧ＶＲＥＦと一致するようにデューティ比が調節されるパルス信号ＳＰＷＭを生成する。すなわちパルス信号ＳＰＷＭの周波数は、駆動フェーズ数Ｋに応じて変化する。
好ましくはパルス変調器２０はパルス幅変調器であってもよいし、パルス周波数変調器であってもよい。また、パルス変調器２０による制御方式は、電圧モード、平均電流モード、ピーク電流モード、その他の変調器が利用可能である。つまりパルス変調器２０の変調方式ならびに構成は特に限定されない。
分配部２２は、駆動フェーズ数Ｋを指示する信号を受ける。分配部２２は、Ｎ個のスイッチング回路ＳＷ１〜ＳＷＮのうちのＫ個を選択し、選択されたＫ個のスイッチング回路ＳＷ１〜ＳＷＫそれぞれに、（３６０／Ｋ）度の位相差にてパルス信号ＳＰＷＭを分配する。
以上がＤＣ／ＤＣコンバータ２の全体構成である。ＤＣ／ＤＣコンバータ２においては、オシレータ１８の発振周波数、すなわちパルス信号ＳＰＷＭの周波数は、以下のように定められる。
パルス信号ＳＰＷＭの周波数ｆは、駆動フェーズ数Ｋが取りうる複数の値（２、３、４）のうち少なくともひとつの値において、平滑回路１２のインピーダンスの共振周波数にもとづいて定められる。以下、この点を詳細に説明する。
図５は、平滑回路１２の等価回路図である。出力ライン６は、寄生抵抗および寄生インダクタンスを含み、それらがシリーズ抵抗ＲＳＲおよびシリーズインダクタンスＬＳＲとして示される。
また、出力ライン６と理想グランド９の間には、出力キャパシタＣｏの実効的な容量成分に加えて、シャント抵抗ＲＳＮＴおよびシャントインダクタンスＬＳＮＴが存在する。シャント抵抗ＲＳＮＴは、出力キャパシタＣｏのＥＳＲ（等価直列抵抗）や、接地ライン８やビアホールの抵抗成分を含む。シャントインダクタンスＬＳＮＴは、接地ライン８やビアホールのインダクタンス成分を含む。
本発明者らは、出力電圧ＶＯＵＴのリップル量が、パルス信号ＳＰＷＭの周波数ｆと、駆動フェーズ数Ｋの積（以下、本明細書においてｆＫ積ともいう）に応じて変化することを見いだした。図５の等価回路に示されるように、平滑回路１２は、抵抗、インダクタンス、容量を含む共振回路と把握され、そのインピーダンスは、周波数依存性を有し、ある周波数ではインピーダンスが高く、共振周波数ではインピーダンスが低くなる。
出力電圧ＶＯＵＴのリップル量ΔＶは、平滑回路１２に対してＫ個のインダクタＬ１＿１〜Ｌ１＿Ｋから供給される電流の合計の変動量（リップル）ΔＩと、平滑回路１２のインピーダンスＺの積に比例するものと近似できる。
ここで、平滑回路１２に対して、Ｋ個のインダクタＬ１＿１〜Ｌ１＿Ｋから供給される合計電流は、インダクタＬ１＿１〜Ｌ１＿Ｋそれぞれに流れるコイル電流ＩＣＯＩＬの和であり、合計電流の実質的な周波数は、ｆＫ積とみなすことができる。
かかる考察から、本発明者らは、ｆＫ積を、平滑回路１２のインピーダンスが低くなる共振周波数に設定すれば、出力電圧ＶＯＵＴのリップル量を低減できることを見いだすに至った。なお、後述するように平滑回路１２のインピーダンスの周波数特性は、共振周波数においてディップを有し、ディップはある程度の帯域幅を有している。したがって、厳密に共振周波数に選択せずとも、ディップの帯域幅に含まれる程度の近傍であればよい。したがって、本明細書および請求の範囲いおいて、「共振周波数」は、共振周波数およびひとつのディップの帯域に含まれる共振周波数の近傍を含む。
図６は、平滑回路１２のインピーダンスの周波数依存性を示す図である。平滑回路１２のインピーダンスは、ＤＣ／ＤＣコンバータ２の設計段階において、モデリングおよびシミュレーションの組み合わせ、あるいは実測により、あらかじめ取得することができる。平滑回路１２を実測する場合、（i）平滑回路１２の一端を接地し、他端から見たインピーダンスを測定してもよいし、（ii）ネットワークアナライザを用いて、平滑回路１２の一端と他端の間のＳパラメータを測定してもよい。あるいは、スイッチングノードから、インダクタを介して平滑回路１２を望んだインピーダンスを取得してもよい。
図６の例では、平滑回路１２は、複数の共振周波数ｆｒ１、ｆｒ２、ｆｒ３、ｆｒ４、ｆｒ５を有する。
一般的にＤＣ／ＤＣコンバータに使用可能な周波数範囲（使用周波数範囲という）ｆＲＮＧは、ＤＣ／ＤＣコンバータ２が使用されるプラットフォームやアプリケーションに応じて限定され、設計者は、スイッチング周波数を、使用周波数範囲ｆＲＮＧの中で任意に選択する。使用周波数範囲ｆＲＮＧは、ＥＭＩ（Electro Magnetic Interference）、インダクタＬ１のインダクタンスなどを考慮して定められる。
図６を参照すると、複数の共振周波数ｆｒ１〜ｆｒ５のうち、ＤＣ／ＤＣコンバータ２のスイッチング周波数として使用周波数範囲ｆＲＮＧに含まれるのは、ｆｒ１〜ｆｒ３である。少なくともひとつ、好ましくはすべての駆動フェーズ数Ｋにおいて、ｆＫ積が、３つの共振周波数ｆｒ１〜ｆｒ３のいずれかひとつと一致するように、スイッチング周波数ｆが定められる。
３つの共振周波数ｆｒ１〜ｆｒ３のいずれを選択するかは、（i）出力電圧のリップル量、（ii）ＤＣ／ＤＣコンバータの効率、（iii）ロードレギュレーション等を考慮して定めればよい。
（i）リップルを低減することを優先する場合、インピーダンスが最も小さい共振周波数（図６ではｆｒ３）を選択すればよい。
（ii）一方、スイッチング周波数が低い方が、ＤＣ／ＤＣコンバータの効率は高くなる。したがって、効率を優先する場合、低い共振周波数（図６ではｆｒ１）を選択することになろう。
（iii）また、スイッチング周波数が高い方が、負荷変動に対する出力電圧の安定性（ロードレギュレーション）が高くなる。したがってロードレギュレーションを優先する場合、高い共振周波数（図６ではｆｒ３）を選択することになろう。
以下、より具体的に、駆動フェーズ数とスイッチング周波数の設定例を説明する。
（第１の設定例）
この例では、リップル量を低減することを最優先する。したがって、最も低いインピーダンスを与える共振周波数ｆｒ３が選択され、ｆＫ積は同じ値に設定される。駆動フェーズ数Ｋにおけるスイッチング周波数をｆ［Ｋ］と書くとき、Ｋ＝２、３、４のそれぞれに対するスイッチング周波数ｆ［２］、ｆ［３］、ｆ［４］を、
ｆ［２］＝ｆｒ３／２
ｆ［３］＝ｆｒ３／３
ｆ［４］＝ｆｒ３／４
となるように定める。
これを一般化すれば、平滑回路１２がある共振周波数ｆｒを有するとき、少なくとも２つの駆動フェーズ数ｋ１、ｋ２において、パルス信号の周波数ｆｘ１、ｆｘ２は、ｆｒ／ｋ１、ｆｒ／ｋ２を満たすよう定められる。
ｆｒ３＝１．８ＭＨｚとすれば、駆動フェーズ数が２のとき、ｆ［２］＝９００ｋＨｚ、駆動フェーズ数が３のとき、ｆ［３］＝６００ｋＨｚ、駆動フェーズ数が４のとき、ｆ［４］＝４５０ｋＨｚとなる。
なお共振周波数ｆｒ３は、３つの共振周波数のうちで最も高いため、効率は若干犠牲となる反面、優れたロードレギュレーションが期待される。
図６のインピーダンス特性では、最も高い共振周波数ｆｒ１が、最も小さなインピーダンスを与えているが、インピーダンス特性は平滑回路１２の構成に応じてさまざまである。たとえば、最も低い共振周波数ｆｒ１が最も小さなインピーダンスを与える場合には、共振周波数ｆｒ１を選択すればよい。この場合、ロードレギュレーションが犠牲となるが、高い効率を実現できる。また中間の共振周波数ｆｒ２が最も小さなインピーダンスを与える場合には、共振周波数ｆｒ２を選択すればよい。この場合、ロードレギュレーションと効率のバランスをとることができる。
（第２の設定例）
リップル量の低減と、効率およびロードレギュレーションをバランスよく実現させたい場合、中間の共振周波数ｆｒ２を選択してもよい。
（第３の設定例）
効率を最優先して設計する場合、最も低い共振周波数ｆｒ１を選択してもよい。
以上がスイッチング周波数の設定例である。続いてＤＣ／ＤＣコンバータ２の動作および効果を説明する。
図７（ａ）〜（ｃ）はそれぞれ、図４のＤＣ／ＤＣコンバータ２におけるＫ＝２、３、４のときのスイッチング電圧Ｖｓｗ１〜Ｖｓｗ４を示す波形図である。図８（ａ）〜（ｃ）はそれぞれ、図４のＤＣ／ＤＣコンバータ２におけるＫ＝２、３、４のときの出力電圧ＶＯＵＴの波形図である。
以上がＤＣ／ＤＣコンバータ２の動作である。
図８（ａ）〜（ｃ）と図３（ａ）〜（ｃ）を対比すると明らかなように、図４のＤＣ／ＤＣコンバータ２によれば、図１のＤＣ／ＤＣコンバータ２ｒに比べて出力電圧ＶＯＵＴのリップル量を低減することができる。これは、駆動フェーズ数Ｋごとのスイッチング周波数ｆ［Ｋ］を、リップルが小さくなるように、より具体的には、ｆＫ積が、平滑回路１２の共振周波数またはその近傍となるように定めたことによる。
加えて、図１のＤＣ／ＤＣコンバータ２ｒでは、出力電圧ＶＯＵＴのリップルの周波数が、駆動フェーズ数ごとに異なるが、図４のＤＣ／ＤＣコンバータ２では、出力電圧ＶＯＵＴの周波数を揃えることができる。
続いて、フェーズコントローラ１６による駆動フェーズ数Ｋの選択について説明する。上述のように、フェーズコントローラ１６は、ＤＣ／ＤＣコンバータ２の効率が高くなるように、負荷電流ＩＯＵＴに応じて駆動フェーズ数Ｋを切りかえる。
図９は、Ｋ＝２、３、４の場合の、負荷電流ＩＯＵＴと効率の関係を示す図である。これらの効率は、第１の設定方法、すなわちリップルが小さくなる共振周波数をｆｒとしたときに、ｆ［２］＝ｆｒ／２、ｆ［３］＝ｆｒ／３、ｆ［４］＝ｆｒ／４となるように、各駆動フェーズ数Ｋにおけるスイッチング周波数ｆ［Ｋ］を定めた場合を想定して計算したものである。
図９を参照すると、各駆動フェーズＫ＝２、３、４において、高効率を与える電流範囲が異なっている。具体的には、ＩＯＵＴ＜ＩＴＨ１の範囲において、Ｋ＝２が最大効率を与え、ＩＴＨ１＜ＩＯＵＴ＜ＩＴＨ２の範囲において、Ｋ＝３が最大効率を与え、ＩＴＨ２＜ＩＯＵＴの範囲において、Ｋ＝４が最大効率を与える。あらかじめ、しきい値電流ＩＴＨ１、ＩＴＨ２をシミュレーションあるいは実測にもとづいて定めておけば、フェーズコントローラ１６は電流検出部１４の電流検出値を、しきい値ＩＴＨ１、ＩＴＨ２と比較することにより、全電流範囲において、高効率を実現できる。
最後にＤＣ／ＤＣコンバータ２の用途の一例を説明する。図１０は、ＤＣ／ＤＣコンバータ２を搭載する電子機器１の構成を示すブロック図である。
電子機器１はたとえばゲーム専用機あるいはコンピュータである。整流回路１００は、商用交流電圧ＶＡＣを整流、平滑化し、直流電圧ＶＤＣを生成する。絶縁型のＤＣ／ＤＣコンバータ１０２は、直流電圧ＶＤＣを降圧し、入力電圧ＶＩＮを生成する。ＤＣ／ＤＣコンバータ２は、入力電圧ＶＩＮを降圧し、負荷、たとえばプロセッサ１０４の電源端子に、出力電圧ＶＯＵＴを供給する。
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
（第１の変形例）
実施の形態では、すべての駆動フェーズ数Ｋ＝２、３、４において、駆動フェーズ数Ｋとスイッチング周波数ｆが、平滑回路１２の共振周波数に応じて定められた同じ値となるように、スイッチング周波数ｆ［２］、ｆ［３］、ｆ［４］が決定された。しかしながら本発明はそれには限定されない。
図６に示すように、平滑回路１２は使用周波数範囲ｆＲＮＧに複数の共振周波数を有する場合がある。この場合に、ｆＫ積は、駆動フェーズ数ごとに異なっていてもよい。これを一般化すれば、平滑回路１２が共振周波数ｆｒ１、ｆｒ２を有するとき、少なくとも２つの駆動フェーズ数ｋ１、ｋ２において、スイッチング周波数ｆｘ１、ｆｘ２は、ｆｒ１／ｋ１、ｆｒ２／ｋ２を満たすよう定められる。
たとえばＫ＝２、３、４のそれぞれに対するスイッチング周波数ｆ［２］、ｆ［３］、ｆ［４］を、
ｆ［２］＝ｆｒ１／２
ｆ［３］＝ｆｒ２／３
ｆ［４］＝ｆｒ３／４
となるように定めてもよい。実施の形態のように、異なる駆動フェーズ数に対して同じ共振周波数を用いると、駆動フェーズ数が少ないときの効率と、駆動フェーズ数が高いときのロードレギュレーションがトレードオフの関係となる。これに対して、第１の変形例によれば、駆動フェーズ数Ｋ＝２のときに、スイッチング周波数ｆ［２］が低く、Ｋ＝４のときのスイッチング周波数ｆ［４］が高く設定されるため、トレードオフの関係に束縛されずに、ＤＣ／ＤＣコンバータ２を設計できる。
あるいは、Ｋ＝２、３、４のそれぞれに対するスイッチング周波数ｆ［２］、ｆ［３］、ｆ［４］を、
ｆ［２］＝ｆｒ３／２
ｆ［３］＝ｆｒ２／３
ｆ［４］＝ｆｒ１／４
となるように定めてもよい。いずれの駆動フェーズ数に、いずれの共振周波数を割り当てるかは、効率、リップル量、ロードレギュレーションを勘案して定めればよい。これにより、リップル量を低く抑えたまま、最も効率がよくなるようなスイッチング周波数を選択することが可能となる。
（第２の変形例）
実施の形態で説明したスイッチング周波数の設定方法と、第１の変形例のスイッチング周波数の設定方法は組み合わせてもよい。
たとえば、
ｆ［２］＝ｆｒ３／２
ｆ［３］＝ｆｒ２／３
ｆ［４］＝ｆｒ２／４
のように、スイッチング周波数を定めてもよい。さらには、ある駆動フェーズ数においては、ｆＫ積を、共振周波数とは無関係に定めてもよい。
（第３の変形例）
実施の形態では、平滑回路１２の共振周波数ｆｒを、平滑回路１２全体をモデリングし、シミュレーションすることにより、あるいは実際の平滑回路１２を実測することにより取得する場合を説明したが本発明はそれには限定されない。
たとえば、出力キャパシタＣｏが実装されるプリント基板の寄生インダクタンスが無視しうる状況では、平滑回路１２の共振周波数は、各出力キャパシタＣｏの共振周波数の近傍となる。したがってこの状況では、ｆＫ積を、出力キャパシタＣｏの共振周波数またはその近傍に設定してもよい。
（第４の変形例）
実施の形態では設定可能な駆動フェーズ数が、２〜Ｎの場合について説明したが、設定可能なフェーズ数は任意である。たとえば、Ｋ＝１、２、…、２ｍのように選択してもよい。
（第５の変形例）
実施の形態では、ＤＣ／ＤＣコンバータ２において負荷電流ＩＯＵＴを検出し、その結果にもとづいて駆動フェーズ数Ｋを設定したが、本発明はそれに限定されない。たとえばＤＣ／ＤＣコンバータ２の負荷がそれ自身の負荷電流ＩＯＵＴを知っている場合、負荷からＤＣ／ＤＣコンバータ２に負荷電流を示すデータを送信し、フェーズコントローラ１６はそのデータにもとづいて駆動フェーズ数Ｋを選択してもよい。
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
２…ＤＣ／ＤＣコンバータ、４…入力ライン、６…出力ライン、１２…平滑回路、Ｌ１…インダクタ、Ｃｏ…出力キャパシタ、１４…電流検出部、１６…フェーズコントローラ、１８…オシレータ、２０…パルス変調器、２２…分配部、Ｍ１…スイッチングトランジスタ、Ｍ２…同期整流トランジスタ。

Claims (9)

  1. 直流入力電圧が供給される入力ラインと、
    出力ラインおよび前記出力ラインと接続された少なくともひとつの出力キャパシタを含む平滑回路と、
    それぞれが、前記入力ラインと接地ラインの間に直列に設けられたスイッチングトランジスタおよび同期整流トランジスタを含み、入力されたパルス信号に応じて前記スイッチングトランジスタおよび前記同期整流トランジスタの接続点であるスイッチングノードにスイッチング電圧を発生させる、複数Ｎ個（Ｎは２以上の整数）のスイッチング回路と、
    それぞれが前記スイッチング回路ごとに設けられ、対応する前記スイッチング回路の前記スイッチングノードと前記出力ラインの間に設けられた、Ｎ個のインダクタと、
    そのときのＤＣ／ＤＣコンバータの状態に応じて、駆動フェーズ数Ｋ（ＫはＮ以下の整数）を動的に切りかえるフェーズコントローラと、
    前記出力ラインの出力電圧に応じたフィードバック電圧が所定の基準電圧と一致するようにデューティ比が調節され、かつ周波数が前記ＤＣ／ＤＣコンバータの前記状態に応じて変化するパルス信号を生成するパルス変調器と、
    前記Ｎ個のスイッチング回路のうちのＫ個を選択し、選択されたＫ個のスイッチング回路それぞれに、（３６０／Ｋ）度の位相差にて前記パルス信号を分配する分配部と、
    を備え、
    前記平滑回路がある共振周波数ｆｒを有するとき、少なくともひとつの駆動フェーズ数ｋ１において、前記パルス信号の周波数ｆ１が、ｆｒ／ｋ１となるように定められていることを特徴とするＤＣ／ＤＣコンバータ。
  2. 前記平滑回路がある共振周波数ｆｒを有するとき、少なくとも２つの駆動フェーズ数ｋ１、ｋ２において、前記パルス信号の周波数ｆｘ１、ｆｘ２は、ｆｒ／ｋ１、ｆｒ／ｋ２を満たすよう定められることを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
  3. 前記平滑回路が共振周波数ｆｒ１、ｆｒ２を有するとき、少なくとも２つの駆動フェーズ数ｋ１、ｋ２において、前記パルス信号の周波数ｆｘ１、ｆｘ２は、ｆｒ１／ｋ１、ｆｒ２／ｋ２を満たすよう定められることを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
  4. すべての駆動フェーズ数において、前記パルス信号の周波数が、前記平滑回路のインピーダンスの共振周波数にもとづいて定められることを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
  5. 前記ＤＣ／ＤＣコンバータの状態は、負荷電流であることを特徴とする請求項１から４のいずれかに記載のＤＣ／ＤＣコンバータ。
  6. 前記フェーズコントローラは、そのときのＤＣ／ＤＣコンバータの状態において最も高い効率を与える駆動フェーズ数を選択することを特徴とする請求項１から５のいずれかに記載のＤＣ／ＤＣコンバータ。
  7. 直流入力電圧が供給される入力ラインと、
    出力ラインおよび前記出力ラインと接続された少なくともひとつの出力キャパシタを含む平滑回路と、
    それぞれが、前記入力ラインと接地ラインの間に直列に設けられたスイッチングトランジスタおよび同期整流トランジスタを含み、入力されたパルス信号に応じて前記スイッチングトランジスタおよび前記同期整流トランジスタの接続点であるスイッチングノードにスイッチング電圧を発生させる、複数Ｎ個（Ｎは２以上の整数）のスイッチング回路と、
    それぞれが前記スイッチング回路ごとに設けられ、対応する前記スイッチング回路の前記スイッチングノードと前記出力ラインの間に設けられた、Ｎ個のインダクタと、
    前記出力ラインの出力電圧に応じたフィードバック電圧が所定の基準電圧と一致するようにデューティ比が調節されるパルス信号を生成するパルス変調器と、
    駆動フェーズ数Ｋを決定するフェーズコントローラと、
    前記Ｎ個のスイッチング回路のうちのＫ個を選択し、選択されたＫ個のスイッチング回路それぞれに、（３６０／Ｋ）度の位相差にて前記パルス信号を分配する分配部と、
    を備え、
    各駆動フェーズ数における前記パルス信号の周波数は、駆動フェーズ数によらず前記パルス信号の周波数を一定とした場合に比べて、前記出力電圧のリップルが小さくなるように定められることを特徴とするＤＣ／ＤＣコンバータ。
  8. 直流入力電圧が供給される入力ラインと、
    出力ラインおよび前記出力ラインと接続された少なくともひとつの出力キャパシタを含む平滑回路と、
    それぞれが、前記入力ラインと接地ラインの間に直列に設けられたスイッチングトランジスタおよび同期整流トランジスタを含み、入力されたパルス信号に応じて前記スイッチングトランジスタおよび前記同期整流トランジスタの接続点であるスイッチングノードにスイッチング電圧を発生させる、複数Ｎ個（Ｎは２以上の整数）のスイッチング回路と、
    それぞれが前記スイッチング回路ごとに設けられ、対応する前記スイッチング回路の前記スイッチングノードと前記出力ラインの間に設けられた、Ｎ個のインダクタと、
    駆動フェーズ数Ｋを決定するフェーズコントローラと、
    前記出力ラインの出力電圧に応じたフィードバック電圧が所定の基準電圧と一致するようにデューティ比が調節されるパルス信号を生成し、かつ前記駆動フェーズ数Ｋと前記パルス信号の周波数の積が、前記平滑回路の共振周波数となるように、前記パルス信号の周波数を制御するパルス変調器と、
    前記Ｎ個のスイッチング回路のうちのＫ個を選択し、選択されたＫ個のスイッチング回路それぞれに、（３６０／Ｋ）度の位相差にて前記パルス信号を分配する分配部と、
    を備えることを特徴とするＤＣ／ＤＣコンバータ。
  9. 請求項１から８のいずれかに記載のＤＣ／ＤＣコンバータを備えることを特徴とするゲーム機器。
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