JP2004235279A - インダクタ素子のシミュレーション方法及びその等価回路 - Google Patents
インダクタ素子のシミュレーション方法及びその等価回路 Download PDFInfo
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Abstract
【課題】周波数依存性が少なく、フィッティングを行う周波数の範囲内において誤差が少ないインダクタ素子のシミュレーション方法及びその等価回路を提供する。
【解決手段】第１の端子Ｐ１と第２の端子Ｐ２との間に、第１のインダクタＬ１及び第１の抵抗Ｒ１が相互に直列に接続されているインダクタ成分部１が接続され、ノードＮ１とグラウンドとの間にはノードＮ１側から順にキャパシタＣ１、基板抵抗Ｒ３及びＲ５が直列に接続され、ノードＮ２とグラウンドとの間にはノードＮ２側から順にキャパシタＣ２、基板抵抗Ｒ４及びＲ６が直列に接続され、第２のインダクタＬ２及び第２の抵抗Ｒ２が相互に直列に接続されている渦電流成分部２がノードＮ３及びノードＮ４に接続されている等価回路を使用してインダクタ素子のシミュレーションを行う。
【選択図】 図１
【解決手段】第１の端子Ｐ１と第２の端子Ｐ２との間に、第１のインダクタＬ１及び第１の抵抗Ｒ１が相互に直列に接続されているインダクタ成分部１が接続され、ノードＮ１とグラウンドとの間にはノードＮ１側から順にキャパシタＣ１、基板抵抗Ｒ３及びＲ５が直列に接続され、ノードＮ２とグラウンドとの間にはノードＮ２側から順にキャパシタＣ２、基板抵抗Ｒ４及びＲ６が直列に接続され、第２のインダクタＬ２及び第２の抵抗Ｒ２が相互に直列に接続されている渦電流成分部２がノードＮ３及びノードＮ４に接続されている等価回路を使用してインダクタ素子のシミュレーションを行う。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は高周波デバイスにおけるインダクタ素子のシミュレーション方法及びその等価回路に関し、特に半導体基板上に形成されたスパイラルインダクタのシミュレーション方法及びその等価回路に関する。
【０００２】
【従来の技術】
近時、移動体通信の需要の増大と共にマイクロ波集積回路（Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ：以下、ＭＩＣという）及びモノリシックマイクロ波集積回路（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ：以下、ＭＭＩＣという）等のＩＣが盛んに製造されている。これらのＩＣには、通常、スパイラルインダクタ等のインダクタ素子が形成されている。
【０００３】
図８はＩＣ上に形成されたスパイラルインダクタの形状を示す平面図であり、図９はそのＡ−Ａ線による断面図である。ＭＩＣ及びＭＭＩＣ等のＩＣは、図９に示すように、トランジスタ１３等が形成された半導体基板１２上に、絶縁膜１６及び配線１５からなる配線層１４が複数層積層された構造を有し、スパイラルインダクタ１１は、一般に、基板１２との間に生じる容量による損失及び直列抵抗を低減し、Ｑ値を向上させるため、最上層の配線層１４に設けられ、膜厚が厚い配線を使用して形成される。スパイラルインダクタ１１は、例えば、下地層１７、本体層１８及びキャップ層１９の順に積層された３層構造からなり、本体層１８は、例えば、銅又はアルミニウム等の導電率が高い金属材料により形成される。
【０００４】
一般に、ＭＩＣ又はＭＭＩＣ等のＩＣにインダクタ素子を形成する場合、目的とする回路に適合するインダクタ素子の設計、又は使用予定のインダクタ素子における寄生抵抗及び基板との間の寄生容量等の特性を評価するため、インダクタ素子を等価回路によりモデリングし、その特性についてのシミュレーションを行う。前記シミュレーションの結果と実測値との誤差を少なくするためには、インダクタ素子を的確にモデリングしなければならない。特に、シリコン基板等の半導体基板上にスパイラルインダクタを形成する場合には、半導体基板が導電体としての特性を有するため、シミュレーションに使用する等価回路はより複雑になる。
【０００５】
図１０は従来のインダクタ素子のシミュレーション方法で使用されている等価回路を示す回路図である。従来の等価回路は、図１０に示すように、第１の端子Ｐ１１と第２の端子Ｐ１２との間に、インダクタ素子を表すインダクタ成分部２０が接続されている。このインダクタ成分部２０は、インダクタンスを示す第１のインダクタＬ１１及び前記インダクタ素子の抵抗成分を示す第１の抵抗Ｒ１１が相互に直列に接続されて構成されている。また、第１の端子Ｐ１１とインダクタ成分部２０との間のノードＮ１１とグラウンドとの間には、ノードＮ１１側から順に、スパイラルインダクタ１１と基板１２（図９参照）との間に生じる寄生容量Ｃ１１及び基板１２の誘電損失に相当する抵抗Ｒ１２が夫々直列に接続されている。同様に、第２の端子Ｐ１２とインダクタ成分部２０との間のノードＮ１２とグラウンドとの間には、ノードＮ１２側から順に、スパイラルインダクタ１１と基板１２との間に生じる寄生容量Ｃ１２及び基板１２の誘電損失に相当する抵抗Ｒ１３が夫々直列に接続されている。
【０００６】
従来のシミュレーション方法においては、図１０に示す等価回路を使用して目的とする周波数及びそれに前後する範囲の周波数におけるＳパラメータの値を計算する。そして、図８及び９に示すようなインダクタ素子を実際に作製してＳパラメータの値を測定し、その値とシミュレーションにより求めた値との差が最小となるように、前記等価回路におけるパラメータの値を調節し、フィッティングを行うことにより、各パラメータの値を求めている（特許文献１：特開２０００−２８６６２号公報）。
【０００７】
マイクロ波のような超高周波領域においては、通常、電磁波の入射量及び反射量等によりその回路の特性を規定する散乱パラメータ（Ｓパラメータ）が使用される。例えば、インダクタ素子のように、２つの端子を有する回路の散乱行列（Ｓｉｊ）は、第１の端子における入射波及び反射波を夫々ａ１及びｂ１とし、第２の端子における入射波及び反射波を夫々ａ２及びｂ２とすると、下記数式１により定義される。
【０００８】
【数１】
【０００９】
特許文献１のシミュレーション方法においては、第１の端子及び第２の端子における電圧反射係数Γｉｎから第１及び第２のインピーダンスを求めている。先ず、第１の端子を特性インピーダンスＺ０に接続し、第１の入力インピーダンスＺ１を下記数式２及び３に従い計算し、第２の入力インピーダンスＺ２を下記数式４及び５に従って計算することにより、等価回路の回路定数を定める。
【００１０】
【数２】
【００１１】
【数３】
【００１２】
【数４】
【００１３】
【数５】
【００１４】
【特許文献１】
特開２０００−２８６６２号公報 （第２−７頁、第６図）
【００１５】
【発明が解決しようとする課題】
しかしながら、インダクタ素子のシミュレーションにおいては、使用した等価回路が実際のインダクタ素子の特性を的確にモデリングしていないと、シミュレーションにより求めたＳパラメータの値と、実測されたＳパラメータの値とが精度良く一致しない。図１０に示す等価回路を使用する従来のインダクタ素子のシミュレーション方法においては、誤差の大きさに周波数依存性があり、入力する信号の周波数によっては誤差が極めて大きくなってしまうという問題がある。
【００１６】
本発明はかかる問題点に鑑みてなされたものであって、周波数依存性が少なく、フィッティングを行う周波数の範囲内において誤差が少ないインダクタ素子のシミュレーション方法及びその等価回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本願第１発明に係るインダクタ素子のシミュレーション方法は、半導体基板上に形成されたインダクタ素子を等価回路を使用してシミュレートするインダクタ素子のシミュレーション方法において、前記等価回路は、第１及び第２の端子と、この第１及び第２の端子間に直列に接続され前記インダクタ素子のインダクタンスを示す第１のインダクタ及び前記インダクタ素子の抵抗成分を示す第１の抵抗と、前記第１及び第２の端子に夫々接続され前記インダクタ素子と前記半導体基板との間の寄生容量を示す第１及び第２のキャパシタと、この第１及び第２のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第２及び第３の抵抗と、前記第２の抵抗及び前記グラウンド間の第１のノードと前記第３の抵抗及び前記グラウンド間の第２のノードとの間に接続され前記第１のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第２のインダクタと、を有することを特徴とする。
【００１８】
本発明においては、半導体基板上に形成されたインダクタ素子のシミュレーションにおいて、前記インダクタ素子を表す等価回路に、基板に発生する渦電流による損失を示す因子を加えることにより、モデリング精度を高め、シミュレーション結果と実測値との誤差を低減することができる。
【００１９】
前記等価回路は、前記第２のインダクタと前記第２のノードとの間に接続された第４の抵抗を有していてもよい。
【００２０】
また、前記等価回路は、前記第１のノードと前記グラウンドとの間に接続された第５の抵抗と、前記第２のノードと前記グラウンドとの間に接続された第６の抵抗と、を有していてもよい。
【００２１】
本願第２発明に係るインダクタ素子のシミュレーション方法は、半導体基板上に形成されたインダクタ素子を等価回路を使用してシミュレートするインダクタ素子のシミュレーション方法において、前記等価回路は、第１及び第２の端子と、この第１及び第２の端子間に直列に接続され前記インダクタ素子のインダクタンスを示す第１のインダクタ及び前記インダクタ素子の抵抗成分を示す第１の抵抗と、前記第１及び第２の端子に夫々接続され前記インダクタ素子と前記半導体基板との間の寄生容量を示す第１及び第２のキャパシタと、この第１及び第２のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第２及び第３の抵抗と、前記第１のキャパシタ及び前記第２の抵抗間の第１のノードと前記第２のキャパシタ及び前記第３の抵抗間の第２のノードとの間に接続され前記第１のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第２のインダクタと、を有することを特徴とする。
【００２２】
前記等価回路は、前記第２のインダクタと前記第２のノードとの間に接続された第４の抵抗を有していてもよい。
【００２３】
本願第３発明に係るインダクタ素子のシミュレーション方法は、半導体基板上に形成されたインダクタ素子を等価回路を使用してシミュレートするインダクタ素子のシミュレーション方法において、前記等価回路は、第１及び第２の端子と、この第１及び第２の端子間に直列に接続され前記インダクタ素子の自己インダクタンスを示す第１のインダクタ及び前記インダクタ素子の抵抗成分を示す第１の抵抗と、前記第１のインダクタに並列に接続された第２のインダクタと、前記第１及び第２の端子に夫々接続され前記インダクタ素子と半導体基板との間の寄生容量を示す第１及び第２のキャパシタと、この第１及び第２のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第２及び第３の抵抗と、一端がグラウンドに接続された第４の抵抗と、この第４の抵抗に並列に接続され前記第２のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第３のインダクタと、を有することを特徴とする。
【００２４】
前記半導体基板上に形成されたインダクタ素子はスパイラルインダクタであることが好ましい。
【００２５】
また、前記インダクタ素子のシミュレーション方法は、前記半導体基板上に形成されたインダクタ素子のＳパラメータの実測値を求める工程と、前記等価回路を使用してシミュレートすることにより求めた前記インダクタ素子のＳパラメータのシミュレート値と前記実測値との差が最小となるような前記等価回路における各パラメータの値を求める工程と、を有することが好ましい。
【００２６】
即ち、本発明のシミュレーション方法は、半導体基板上に形成されたインダクタ素子を等価回路によりモデリングし、この等価回路を使用して算出したＳパラメータの値と前記インダクタ素子のＳパラメータの実測値との差が最小になるようにフィッティングを行い、前記等価回路における各パラメータを求めるものである。
【００２７】
本願第４発明に係る等価回路は、半導体基板上に形成されたインダクタ素子のシミュレーションに使用する等価回路において、第１及び第２の端子と、この第１及び第２の端子間に直列に接続され前記インダクタ素子のインダクタンスを示す第１のインダクタ及び前記インダクタ素子の抵抗成分を示す第１の抵抗と、前記第１及び第２の端子に夫々接続され前記インダクタ素子と前記半導体基板との間の寄生容量を示す第１及び第２のキャパシタと、この第１及び第２のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第２及び第３の抵抗と、前記第２の抵抗及び前記グラウンド間の第１のノードと前記第３の抵抗及び前記グラウンド間の第２のノードとの間に接続され前記第１のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第２のインダクタと、を有することを特徴とする。
【００２８】
前記等価回路においては、前記第２のインダクタと前記第２のノードとの間に第４の抵抗が接続されていてもよい。
【００２９】
前記等価回路においては、更に、前記第１のノードと前記グラウンドとの間に第５の抵抗が接続され、前記第２のノードと前記グラウンドとの間に第６の抵抗が接続されていてもよい。
【００３０】
本願第５発明に係る等価回路は、半導体基板上に形成されたインダクタ素子のシミュレーションに使用する等価回路において、第１及び第２の端子と、この第１及び第２の端子間に直列に接続され前記インダクタ素子のインダクタンスを示す第１のインダクタ及び前記インダクタ素子の抵抗成分を示す第１の抵抗と、前記第１及び第２の端子に夫々接続され前記インダクタ素子と前記半導体基板との間の寄生容量を示す第１及び第２のキャパシタと、この第１及び第２のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第２及び第３の抵抗と、前記第１のキャパシタ及び前記第２の抵抗間の第１のノードと前記第２のキャパシタ及び前記第３の抵抗間の第２のノードとの間に接続され前記第１のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第２のインダクタと、を有することを特徴とする。
【００３１】
前記等価回路においては、前記第２のインダクタと前記第２のノードとの間に第４の抵抗が接続されていてもよい。
【００３２】
本願第６発明に係る等価回路は、半導体基板上に形成されたインダクタ素子のシミュレーションに使用する等価回路において、第１及び第２の端子と、この第１及び第２の端子間に直列に接続され前記インダクタ素子の自己インダクタンスを示す第１のインダクタ及び前記インダクタ素子の抵抗成分を示す第１の抵抗と、前記第１のインダクタに並列に接続された第２のインダクタと、前記第１及び第２の端子に夫々接続され前記インダクタ素子と半導体基板との間の寄生容量を示す第１及び第２のキャパシタと、この第１及び第２のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第２及び第３の抵抗と、一端がグラウンドに接続された第４の抵抗と、この第４の抵抗に並列に接続され前記第２のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第３のインダクタと、を有することを特徴とする。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態に係るインダクタ素子のシミュレーション方法及びその等価回路について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態に係るインダクタ素子のシミュレーション方法について説明する。本実施形態においてシミュレーションの対象とするインダクタ素子は、図８及び９に示すように、トランジスタ１３等が形成された半導体基板１２上に、絶縁膜１６及び配線１５からなる配線層１４が複数層積層された構造を有するＩＣ上に形成されたスパイラルインダクタ１１である。このスパイラルインダクタ１１は、基板１２との間に生じる寄生容量による損失及び直列抵抗を低減し、Ｑ値を向上させるため、最上層の配線層１４に設けられ、膜厚が厚い配線を使用して形成されている。また、スパイラルインダクタ１１は、下地層１７、本体層１８及びキャップ層１９の順に積層された３層構造であり、本体層１８は、例えば、銅又はアルミニウム等の導電率が高い金属材料により形成されている。
【００３４】
シリコン等からなる半導体基板１２上にスパイラルインダクタ１１を形成して動作させた場合、スパイラルインダクタ１１と基板１２との相互作用により、基板１２には渦電流が生じる。しかしながら、図１０に示す従来のシミュレーションで使用されている等価回路においては、基板１２に生じる渦電流による損失が考慮されていないため、シミュレーションの結果と実測値との間に誤差が生じる。そこで、本発明の第１実施形態に係るインダクタのシミュレーション方法においては、基板１２に生じる渦電流による損失を考慮し、以下に示す等価回路を使用する。
【００３５】
図１は、本発明の第１実施形態に係るインダクタ素子のシミュレーション方法において使用する等価回路を示す回路図である。本実施形態の等価回路は、第１の端子Ｐ１と第２の端子Ｐ２との間に、スパイラルインダクタ１１を表すインダクタ成分部１が接続されている。インダクタ成分部１は、スパイラルインダクタ１１のインダクタンスを示す第１のインダクタＬ１、及びスパイラルインダクタ１１の抵抗成分を示す第１の抵抗Ｒ１が、相互に直列に接続されて構成されている。また、第１の端子Ｐ１とインダクタ成分部１との間のノードＮ１とグラウンドとの間には、ノードＮ１側から順に、スパイラルインダクタ１１と基板１２との間に生じる寄生容量に相当するキャパシタＣ１、基板１２の誘電損失に相当する抵抗Ｒ３及びＲ５が直列に接続されている。同様に、第２の端子Ｐ２とインダクタ成分部１との間のノードＮ２とグラウンドとの間には、ノードＮ２側から順に、スパイラルインダクタ１１と基板１２との間に生じる寄生容量に相当するキャパシタＣ２、基板１２の誘電損失に相当する抵抗Ｒ４及びＲ６が直列に接続されている。更に、本実施形態の等価回路においては、基板抵抗Ｒ３と基板抵抗Ｒ５との間のノードＮ３、及び基板抵抗Ｒ４と基板抵抗Ｒ６との間のノードＮ４に、基板１２において発生する渦電流を表す渦電流成分部２が接続されている。渦電流成分部２は、渦電流のインダクタンスを示す第２のインダクタＬ２及び渦電流の抵抗成分を示す第２の抵抗Ｒ２が相互に直列に接続されて構成されている。
【００３６】
本実施形態の等価回路においては、スパイラルインダクタ１１のインダクタンスを示す第１のインダクタＬ１と、基板１２に生じる渦電流のインダクタンスを示す第２のインダクタＬ２とは相互インダクタンスを有し、その相互作用の大きさは結合係数ｋで表される。
【００３７】
本実施形態のシミュレーション方法においては、先ず、図８及び９に示すスパイラルインダクタ１１のＳパラメータの値を測定する。次に、図１に示す等価回路を使用して、第１のインダクタＬ１におけるインダクタンスｌ１、第２のインダクタＬ２におけるインダクタンスｌ２、第１の抵抗Ｒ１における抵抗値ｒ１、第２の抵抗Ｒ２における抵抗値ｒ２、基板抵抗Ｒ３、Ｒ４、Ｒ５及びＲ６における抵抗値ｒ３、ｒ４、ｒ５及びｒ６、キャパシタＣ１及びＣ２におけるキャパシタンスｃ１及びｃ２並びに結合係数ｋをパラメータとして計算を行い、この計算により算出されるＳパラメータの値と実測したＳパラメータの値との差が最小になるような各パラメータの値を求める。このようにして求めた各パラメータの値を図１に示す等価回路に代入してシミュレーションを完了する。ＩＣの設計においては、本実施形態のシミュレーション方法により求めた各パラメータ値を代入した等価回路を使用して、ＩＣ全体の動作を検証する。
【００３８】
上述のシミュレーション方法においては、半導体基板に発生する渦電流の影響を、第２のインダクタＬ２及び第２の抵抗Ｒ２として等価回路に反映しているため、低周波から高周波にわたり、実際のインダクタ素子の特性を反映した高精度のモデリングが可能になり、従来のシミュレーション方法と比べ、シミュレーション結果と実測値の誤差を小さくすることができる。
【００３９】
なお、抵抗値ｒ２が十分に小さく、ｒ２を０にしてもインダクタモデル全体のシミュレーション結果に対する影響が十分小さい場合は、図１に示す等価回路において、抵抗Ｒ２を省略してもよい。
【００４０】
次に、本発明の第２実施形態に係るインダクタ素子のシミュレーション方法について説明する。本実施形態のシミュレーション方法においては、前記第１実施形態と同様に、図８及び９に示すスパイラルインダクタ１１をシミュレーションの対象としている。また、本実施形態のシミュレーション方法において使用する等価回路は、前記第１実施形態の等価回路において基板抵抗Ｒ５及びＲ６における抵抗値が０である場合を示すものである。図２は、本発明の第２実施形態に係るインダクタ素子のシミュレーション方法に使用する等価回路を示す回路図である。本実施形態の等価回路は、第２のインダクタＬ２及び第２の抵抗Ｒ２が相互に直列に接続されて構成されている渦電流成分部２が、基板抵抗Ｒ３とグラウンドとの間のノードＮ３及び基板抵抗Ｒ４とグラウンドの間のノードＮ４に接続されている。本実施形態の等価回路における上記以外の構成は、前記第１実施形態と同様である。
【００４１】
また、本実施形態の等価回路においても、スパイラルインダクタ１１のインダクタンスを示す第１のインダクタＬ１と、基板１２に生じる渦電流のインダクタンスを示す第２のインダクタＬ２とは相互インダクタンスを有し、その相互作用の大きさは結合係数ｋで表される。
【００４２】
本実施形態のシミュレーション方法においては、先ず、図８及び９に示すスパイラルインダクタ１１のＳパラメータの値を測定する。次に、図２に示す等価回路を使用して、第１のインダクタＬ１におけるインダクタンスｌ１、第２のインダクタＬ２におけるインダクタンスｌ２、第１の抵抗Ｒ１における抵抗値ｒ１、第２の抵抗Ｒ２における抵抗値ｒ２、基板抵抗Ｒ３及びＲ４における抵抗値ｒ３及びｒ４、キャパシタＣ１及びＣ２におけるキャパシタンスｃ１及びｃ２並びに結合係数ｋをパラメータとして計算を行い、Ｓパラメータの計算値と実測値との差が最小になるような各パラメータの値を求める。このようにして求めた各パラメータの値を図２に示す等価回路に代入してシミュレーションを完了する。ＩＣの設計においては、本実施形態のシミュレーション方法により求めた各パラメータ値を代入した等価回路を使用して、ＩＣ全体の動作を検証する。
【００４３】
上述のシミュレーション方法においては、前記第１実施形態と同様に、半導体基板に発生する渦電流の影響を等価回路に反映しているため、低周波から高周波にわたり、実際のスパイラルインダクタの特性を反映した高精度のモデリングが可能になり、従来のシミュレーション方法に比べ、シミュレーション結果と実測値との誤差を小さくすることができる。更に、前記第１実施形態と比べ、基板抵抗に関するパラメータが少ないため、計算を簡略化することができる。
【００４４】
次に、本発明の第３実施形態に係るインダクタ素子のシミュレーション方法について説明する。本実施形態のシミュレーション方法においては、前記第１実施形態と同様に、図８及び９に示すスパイラルインダクタ１１をシミュレーションの対象としている。また、本実施形態の等価回路は、前記第１実施形態の等価回路において基板抵抗Ｒ３及びＲ４における抵抗値が０である場合を示すものである。図３は、本発明の第３実施形態に係るインダクタ素子のシミュレーション方法に使用する等価回路を示す回路図である。本実施形態の等価回路は、第２のインダクタＬ２及び第２の抵抗Ｒ２が相互に直列に接続されて構成されている渦電流成分部２が、基板抵抗Ｒ５とキャパシタＣ１との間のノードＮ３、及び基板抵抗Ｒ６とキャパシタＣ２との間のノードＮ４に接続されている。本実施形態の等価回路における上記以外の構成は、前記第１実施形態と同様である。
【００４５】
また、本実施形態の等価回路においても、スパイラルインダクタ１１のインダクタンスを示す第１のインダクタＬ１と、基板１２に生じる渦電流のインダクタンスを示す第２のインダクタＬ２とは相互インダクタンスを有し、その相互作用の大きさは結合係数ｋで表される。
【００４６】
本実施形態のシミュレーション方法においては、先ず、図８及び９に示すスパイラルインダクタ１１のＳパラメータの値を測定する。次に、図３に示す等価回路を使用して、第１のインダクタＬ１におけるインダクタンスｌ１、第２のインダクタＬ２におけるインダクタンスｌ２、第１の抵抗Ｒ１における抵抗値ｒ１、第２の抵抗Ｒ２における抵抗値ｒ２、基板抵抗Ｒ５及びＲ６における抵抗値ｒ５及びｒ６、キャパシタＣ１及びＣ２におけるキャパシタンスｃ１及びｃ２並びに結合係数ｋをパラメータとして計算を行い、Ｓパラメータの実測値と計算値との差が最小になるような各パラメータの値を求める。このようにして求めた各パラメータの値を図３に示す等価回路に代入してシミュレーションを完了する。ＩＣの設計においては、本実施形態のシミュレーション方法により求めた各パラメータ値を代入した等価回路を使用して、ＩＣ全体の動作を検証する。
【００４７】
上述のシミュレーション方法においては、前記第１及び第２実施形態と同様に、半導体基板に発生する渦電流の影響を等価回路に反映しているため、低周波から高周波にわたり、実測値に近い高精度のモデリングが可能になり、従来のシミュレーション方法に比べ、シミュレーション結果と実測値との誤差を小さくすることができる。更に、前記第１実施形態と比較して、基板抵抗に関するパラメータが少ないため、計算を簡略化することができる。
【００４８】
次に、本発明の第４実施形態に係るインダクタ素子のシミュレーション方法について説明する。本実施形態のシミュレーション方法においては、前記第１実施形態と同様に、図８及び９に示すスパイラルインダクタ１１をシミュレーションの対象としている。また、本実施形態の等価回路は、前記第２実施形態の等価回路において、更に渦電流成分部２における第２の抵抗Ｒ２における抵抗値が０である場合を示すものであり、渦電流成分部２は、第２のインダクタＬ２のみで構成されている。図４は本発明の第４実施形態に係るインダクタ素子のシミュレーション方法に使用する等価回路を示す回路図である。本実施形態の等価回路における渦電流成分部２（第２のインダクタＬ２）は、基板抵抗Ｒ３とグラウンドとの間のノードＮ３、及び基板抵抗Ｒ４とグラウンドとの間のノードＮ４に接続されている。本実施形態の等価回路における上記以外の構成は、前記第２実施形態と同様である。
【００４９】
また、本実施形態の等価回路においても、スパイラルインダクタ１１のインダクタンスを示す第１のインダクタＬ１と、基板１２に生じる渦電流のインダクタンスを示す第２のインダクタＬ２とは相互インダクタンスを有し、その相互作用の大きさは結合係数ｋで表される。
【００５０】
本実施形態のシミュレーション方法においては、先ず、図８及び９に示すスパイラルインダクタ１１のＳパラメータの値を測定する。次に、図４に示す等価回路を使用して、第１のインダクタＬ１におけるインダクタンスｌ１、第２のインダクタＬ２におけるインダクタンスｌ２、第１の抵抗Ｒ１における抵抗値ｒ１、基板抵抗Ｒ３及びＲ４における抵抗値ｒ３及びｒ４、キャパシタＣ１及びＣ２におけるキャパシタンスｃ１及びｃ２並びに結合係数ｋをパラメータとして計算を行い、Ｓパラメータの計算値と実測値との差が最小になるような各パラメータの値を求める。このようにして求めた各パラメータの値を図４に示す等価回路に代入してシミュレーションを完了する。ＩＣの設計においては、本実施形態のシミュレーション方法により求めた各パラメータ値を代入した等価回路を使用して、ＩＣ全体の動作を検証する。
【００５１】
上述のシミュレーション方法においては、前述の第１乃至第３実施形態と同様に、半導体基板に発生する渦電流の影響を等価回路に反映しているため、低周波から高周波にわたり、実測値に近い高精度のモデリングが可能になり、従来のシミュレーション方法と比べ、シミュレーション結果と実測値との誤差を小さくすることができる。また、前記第２実施形態に比べ、基板抵抗に関するパラメータが少ないため、計算をより簡略化することができる。
【００５２】
次に、本発明の第５実施形態に係るインダクタ素子のシミュレーション方法について説明する。本実施形態のシミュレーション方法においては、前記第１実施形態と同様に、図８及び９に示すスパイラルインダクタ１１をシミュレーションの対象としている。また、本実施形態の等価回路は、前記第３実施形態の等価回路において、更に第２の抵抗Ｒ２における抵抗値が０である場合を示すものであり、前記第４実施形態と同様に渦電流成分部２は、第２のインダクタＬ２のみで構成されている。図５は、本発明の第５実施形態に係るインダクタ素子のシミュレーション方法に使用する等価回路を示す回路図である。本実施形態の等価回路は、渦電流成分部２（第２のインダクタＬ２）は、基板抵抗Ｒ５とキャパシタＣ１との間のノードＮ３、及び基板抵抗Ｒ６とキャパシタＣ２との間のノードＮ４に接続されている。本実施形態の等価回路における上記以外の構成は、前記第３実施形態と同様である。
【００５３】
また、本実施形態の等価回路においても、スパイラルインダクタ１１のインダクタンスを示す第１のインダクタＬ１と、基板１２に生じる渦電流のインダクタンスを示す第２のインダクタＬ２とは相互インダクタンスを有し、その相互作用の大きさは結合係数ｋで表される。
【００５４】
本実施形態のシミュレーション方法においては、先ず、図８及び９に示すスパイラルインダクタ１１のＳパラメータの値を測定する。次に、図５に示す等価回路を使用して、第１のインダクタＬ１におけるインダクタンスｌ１、第２のインダクタＬ２におけるインダクタンスｌ２、第１の抵抗Ｒ１における抵抗値ｒ１、基板抵抗Ｒ５及びＲ６における抵抗値ｒ５及びｒ６、キャパシタＣ１及びＣ２におけるキャパシタンスｃ１及びｃ２並びに結合係数ｋをパラメータとして計算を行い、実測したＳパラメータの値と計算により求めたＳパラメータの値との差が最小になるような各パラメータの値を求める。このようにして求めた各パラメータの値を図５に示す等価回路に代入してシミュレーションを完了する。ＩＣの設計においては、本実施形態のシミュレーション方法により求めた各パラメータ値を代入した等価回路を使用して、ＩＣ全体の動作を検証する。
【００５５】
上述のシミュレーション方法においては、前述の第１乃至第４実施形態と同様に、半導体基板に発生する渦電流の影響を等価回路に反映しており、低周波から高周波にわたって高精度のモデリングが可能になり、従来のシミュレーション方法と比べて、シミュレーション結果の実測値に対する誤差を小さくすることができる。更に、前記第３実施形態と比べ、基板抵抗に関するパラメータが少ないため、計算をより簡略化することができる。
【００５６】
次に、本発明の第６実施形態に係るインダクタ素子のシミュレーション方法について説明する。本実施形態のシミュレーション方法においては、前記第１実施形態と同様に、図８及び９に示すスパイラルインダクタ１１をシミュレーションの対象としている。図６は、本発明の第６実施形態に係るインダクタ素子のシミュレーション方法に使用する等価回路を示す回路図である。本実施形態の等価回路は、第１の端子Ｐ１と第２の端子Ｐ２との間に、スパイラルインダクタ１１を表すインダクタ成分部１が接続されている。インダクタ成分部１は、スパイラルインダクタ１１の自己インダクタンスを示す第１のインダクタＬ１とスパイラルインダクタの抵抗成分を示す第１の抵抗Ｒ１とが相互に直列に接続され、この第１のインダクタＬ１と抵抗値が０である理想インダクタＬ３とが並列に接続されて構成されている。
【００５７】
また、第１の端子Ｐ１とインダクタ成分部１との間のノードＮ１とグラウンドとの間には、ノードＮ１側から順に、スパイラルインダクタ１１と基板１２との間に生じる寄生容量を示すキャパシタＣ１及び基板１２の誘電損失に相当する抵抗Ｒ３が直列に接続されている。同様に、第２の端子Ｐ２とインダクタ成分部１との間のノードＮ２とグラウンドとの間には、ノードＮ２側から順に、スパイラルインダクタ１１と基板１２との間に生じる寄生容量を示すキャパシタＣ２及び基板１２の誘電損失に相当する抵抗Ｒ４が直列に接続されている。更に、本実施形態の等価回路においては、グラウンドに基板１２において発生する渦電流を表す渦電流成分部２が接続されている。渦電流成分部２は、独立した閉回路であり、第２のインダクタＬ２及び第２の抵抗Ｒ２が並列に接続されて構成されている。
【００５８】
このような等価回路においては、理想インダクタＬ３と渦電流のインダクタンスを示す第２のインダクタＬ２とが理想トランスとして作用し、第２のインダクタＬ２と理想インダクタＬ３とが相互インダクタンスを有する。その相互作用の大きさは結合係数ｋで表される。
【００５９】
本実施形態のシミュレーション方法においては、先ず、図８及び９に示すスパイラルインダクタ１１のＳパラメータの値を測定する。次に、図６に示す等価回路を使用して、第１のインダクタＬ１におけるインダクタンスｌ１、第２のインダクタＬ２におけるインダクタンスｌ２、理想インダクタＬ３におけるインダクタンスｌ３、第１の抵抗Ｒ１における抵抗値ｒ１、第２の抵抗における抵抗値ｒ２、基板抵抗Ｒ３及びＲ４における抵抗値ｒ３及びｒ４、キャパシタＣ１及びＣ２におけるキャパシタンスｃ１及びｃ２並びに第２のインダクタＬ２と理想インダクタＬ３との相互インダクタンスの大きさを示す結合係数ｋをパラメータとして計算を行い、計算により求めたＳパラメータの値と実測したＳパラメータの値との差が最小になるような各パラメータの値を求める。このようにして求めた各パラメータの値を図６に示す等価回路に代入してシミュレーションを完了する。ＩＣの設計においては、本実施形態のシミュレーション方法により求めた各パラメータ値を代入した等価回路を使用して、ＩＣ全体の動作を検証する。
【００６０】
上述のシミュレーション方法においては、上述の第１乃至第５実施形態と同様に、半導体基板に発生する渦電流の影響を等価回路に反映しているため、低周波から高周波にわたり、実際のインダクタ素子の特性を反映した高精度のモデリングが可能となる。この結果、従来のシミュレーション方法と比べて、シミュレーション結果と実測値の誤差を小さくすることができる。更に、本実施形態のシミュレーション方法においては、スパイラルインダクタ１１の自己インダクタンスを示す第１のインダクタＬ１と理想インダクタＬ３とでスパイラルインダクタ１１のインダクタンスを示し、渦電流のインダクタンスを示す第２のインダクタＬ２と理想インダクタＬ３とが相互インダクタンスを有する構成の等価回路を使用するため、モデリングの精度がより向上する。
【００６１】
なお、前述の第１乃至第６の各実施形態においては、図８及び９に示すスパイラルインダクタを例に説明したが、本発明の対象とするインダクタ素子は、このような巻き数及び形状を有するスパイラルインダクタに限定するものではなく、その巻き数は１回巻き以上であれば何回巻きでもよく、形状も四角形だけでなく、八角形又は円形等でもよい。また、本発明はスパイラルインダクタ以外のインダクタ素子、例えば、ミアンダ型のインダクタ素子等にも適用することができる。
【００６２】
【実施例】
以下、本発明の実施例として、前述の等価回路を使用してシミュレーションを行い、その誤差と従来の等価回路を使用したシミュレーションにおける誤差とを比較して、本発明の効果について具体的に説明する。
【００６３】
本実施例においては、図８及び９に示す構造を有し、ＤＣ値で１７ｎＨのスパイラルインダクタを使用した。その寸法を表１に示す。なお、図８及び９には巻き数が３回のスパイラルインダクタを示したが、表１に示すように、本実施例において使用したスパイラルインダクタの巻き数は１０回である。また、図９にはトランジスタ１３及び配線１５を示しているが、本実施例のシミュレーションにおいてはこれらは設けなかった。
【００６４】
【表１】
【００６５】
本実施例においては、先ず、ネットワークアナライザにより、表１に示すスパイラルインダクタの１００ＭＨｚ乃至２．７ＧＨｚにおけるＳパラメータの値を測定した。次に、前記第５実施形態で述べた図５に示す等価回路を使用し、この等価回路のＳパラメータの値と実測したＳパラメータの値との差が最小になるような回路パラメータ（ｌ１、ｌ２、ｒ１、ｒ５、ｒ６、ｃ１、ｃ２及びｋ）の値をフィッティングにより求めた。その結果を表２に示す。また、図７は横軸に入力する電磁波の周波数をとり、縦軸にＳパラメータにおける実数部及び虚数部夫々の計算値と実測値との差をとり、本実施例のシミュレーション方法において各パラメータが表２に示す値のときのフィッティング誤差の周波数依存性を示すグラフ図である。数式１に示すＳパラメータ（Ｓ１１、Ｓ１２、Ｓ２１及びＳ２２）は、夫々実数部と虚数部を持つ。図７においては、Ｓ１１、Ｓ１２、Ｓ２１及びＳ２２の値を夫々実数部と虚数部とに分けて示しており、例えば、Ｓ１１（実）はＳ１１の実数部を示し、Ｓ１１（虚）はＳ１１の虚数部を示す。
【００６６】
【表２】
【００６７】
次に、比較例として、図１０に示す従来の等価回路を使用して、前記実施例で使用したスパイラルインダクタのシミュレーションを行った。本比較例においては、使用する等価回路以外は前記実施例と同様の方法で行った。図１１は横軸に入力する電磁波の周波数をとり、縦軸にＳパラメータにおける実数部及び虚数部夫々の計算値と実測値との差をとり、本比較例におけるシミュレーション結果と実測値との誤差の周波数依存性を示すグラフ図である。
【００６８】
従来の等価回路を使用したシミュレーション結果は、図１１に示すように、周波数により誤差の値にばらつきがみられ、特に、ＧＨｚ帯における誤差が大きく、２．５ＧＨｚ以上の周波数においては、フィッティング誤差が０．０４０を超えていた。一方、本実施例のシミュレーション方法においては、図７に示すように、フィッティング誤差は最大でも０．０３５であり、シミュレーションと実測値との差を低減することができた。更に、周波数による誤差のばらつきも少なく、フィッティング誤差の周波数依存性を低減することができた。
【００６９】
【発明の効果】
以上詳述したように、本発明によれば、半導体基板上の金属配線により形成されたインダクタ素子のシミュレーション方法において、前記インダクタ素子を表す等価回路に、前記基板に発生する渦電流の影響を反映させるために、前記インダクタ素子を示すインダクタとの間に相互インダクタンスを有するインダクタを加え、この等価回路を使用してシミュレーションを行うことにより、低周波から高周波にわたり、実測値に近い高精度のモデリングが可能になり、シミュレーション結果と実測値の誤差を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るシミュレーション方法において使用される等価回路を示す回路図である。
【図２】本発明の第２実施形態に係るシミュレーション方法において使用される等価回路を示す回路図である。
【図３】本発明の第３実施形態に係るシミュレーション方法において使用される等価回路を示す回路図である。
【図４】本発明の第４実施形態に係るシミュレーション方法において使用される等価回路を示す回路図である。
【図５】本発明の第５実施形態に係るシミュレーション方法において使用される等価回路を示す回路図である。
【図６】本発明の第６実施形態に係るシミュレーション方法において使用される等価回路を示す回路図である。
【図７】本発明の実施例におけるシミュレーション結果から求めたＳパラメータの値と実測値とのフィッティング誤差を示すグラフ図である。
【図８】半導体集積回路上に形成されたスパイラルインダクタの形状を示す平面図である。
【図９】図８に示すＡ−Ａ線による断面図である。
【図１０】従来のインダクタ素子をモデリングした等価回路を示す回路図である。
【図１１】従来の等価回路を使用したシミュレーション結果から求めたＳパラメータの値と実測値とのフィッティング誤差を示すグラフ図である。
【符号の説明】
１、２０；インダクタ成分部
２；渦電流成分部
１１；スパイラルインダクタ
１２；基板
１３；トランジスタ
１４；配線層
１５；配線
１６；絶縁膜
１７；下地層
１８；本体層
１９；キャップ層
Ｃ１、Ｃ２、Ｃ１１、Ｃ１２；キャパシタ
Ｌ１、Ｌ２、Ｌ３、Ｌ１１；インダクタ
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ１１、Ｎ１２；ノード
Ｐ１、Ｐ２、Ｐ１１、Ｐ１２；端子
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ１１、Ｒ１２、Ｒ１３；抵抗
【発明の属する技術分野】
本発明は高周波デバイスにおけるインダクタ素子のシミュレーション方法及びその等価回路に関し、特に半導体基板上に形成されたスパイラルインダクタのシミュレーション方法及びその等価回路に関する。
【０００２】
【従来の技術】
近時、移動体通信の需要の増大と共にマイクロ波集積回路（Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ：以下、ＭＩＣという）及びモノリシックマイクロ波集積回路（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ：以下、ＭＭＩＣという）等のＩＣが盛んに製造されている。これらのＩＣには、通常、スパイラルインダクタ等のインダクタ素子が形成されている。
【０００３】
図８はＩＣ上に形成されたスパイラルインダクタの形状を示す平面図であり、図９はそのＡ−Ａ線による断面図である。ＭＩＣ及びＭＭＩＣ等のＩＣは、図９に示すように、トランジスタ１３等が形成された半導体基板１２上に、絶縁膜１６及び配線１５からなる配線層１４が複数層積層された構造を有し、スパイラルインダクタ１１は、一般に、基板１２との間に生じる容量による損失及び直列抵抗を低減し、Ｑ値を向上させるため、最上層の配線層１４に設けられ、膜厚が厚い配線を使用して形成される。スパイラルインダクタ１１は、例えば、下地層１７、本体層１８及びキャップ層１９の順に積層された３層構造からなり、本体層１８は、例えば、銅又はアルミニウム等の導電率が高い金属材料により形成される。
【０００４】
一般に、ＭＩＣ又はＭＭＩＣ等のＩＣにインダクタ素子を形成する場合、目的とする回路に適合するインダクタ素子の設計、又は使用予定のインダクタ素子における寄生抵抗及び基板との間の寄生容量等の特性を評価するため、インダクタ素子を等価回路によりモデリングし、その特性についてのシミュレーションを行う。前記シミュレーションの結果と実測値との誤差を少なくするためには、インダクタ素子を的確にモデリングしなければならない。特に、シリコン基板等の半導体基板上にスパイラルインダクタを形成する場合には、半導体基板が導電体としての特性を有するため、シミュレーションに使用する等価回路はより複雑になる。
【０００５】
図１０は従来のインダクタ素子のシミュレーション方法で使用されている等価回路を示す回路図である。従来の等価回路は、図１０に示すように、第１の端子Ｐ１１と第２の端子Ｐ１２との間に、インダクタ素子を表すインダクタ成分部２０が接続されている。このインダクタ成分部２０は、インダクタンスを示す第１のインダクタＬ１１及び前記インダクタ素子の抵抗成分を示す第１の抵抗Ｒ１１が相互に直列に接続されて構成されている。また、第１の端子Ｐ１１とインダクタ成分部２０との間のノードＮ１１とグラウンドとの間には、ノードＮ１１側から順に、スパイラルインダクタ１１と基板１２（図９参照）との間に生じる寄生容量Ｃ１１及び基板１２の誘電損失に相当する抵抗Ｒ１２が夫々直列に接続されている。同様に、第２の端子Ｐ１２とインダクタ成分部２０との間のノードＮ１２とグラウンドとの間には、ノードＮ１２側から順に、スパイラルインダクタ１１と基板１２との間に生じる寄生容量Ｃ１２及び基板１２の誘電損失に相当する抵抗Ｒ１３が夫々直列に接続されている。
【０００６】
従来のシミュレーション方法においては、図１０に示す等価回路を使用して目的とする周波数及びそれに前後する範囲の周波数におけるＳパラメータの値を計算する。そして、図８及び９に示すようなインダクタ素子を実際に作製してＳパラメータの値を測定し、その値とシミュレーションにより求めた値との差が最小となるように、前記等価回路におけるパラメータの値を調節し、フィッティングを行うことにより、各パラメータの値を求めている（特許文献１：特開２０００−２８６６２号公報）。
【０００７】
マイクロ波のような超高周波領域においては、通常、電磁波の入射量及び反射量等によりその回路の特性を規定する散乱パラメータ（Ｓパラメータ）が使用される。例えば、インダクタ素子のように、２つの端子を有する回路の散乱行列（Ｓｉｊ）は、第１の端子における入射波及び反射波を夫々ａ１及びｂ１とし、第２の端子における入射波及び反射波を夫々ａ２及びｂ２とすると、下記数式１により定義される。
【０００８】
【数１】
特許文献１のシミュレーション方法においては、第１の端子及び第２の端子における電圧反射係数Γｉｎから第１及び第２のインピーダンスを求めている。先ず、第１の端子を特性インピーダンスＺ０に接続し、第１の入力インピーダンスＺ１を下記数式２及び３に従い計算し、第２の入力インピーダンスＺ２を下記数式４及び５に従って計算することにより、等価回路の回路定数を定める。
【００１０】
【数２】
【数３】
【数４】
【数５】
【特許文献１】
特開２０００−２８６６２号公報 （第２−７頁、第６図）
【００１５】
【発明が解決しようとする課題】
しかしながら、インダクタ素子のシミュレーションにおいては、使用した等価回路が実際のインダクタ素子の特性を的確にモデリングしていないと、シミュレーションにより求めたＳパラメータの値と、実測されたＳパラメータの値とが精度良く一致しない。図１０に示す等価回路を使用する従来のインダクタ素子のシミュレーション方法においては、誤差の大きさに周波数依存性があり、入力する信号の周波数によっては誤差が極めて大きくなってしまうという問題がある。
【００１６】
本発明はかかる問題点に鑑みてなされたものであって、周波数依存性が少なく、フィッティングを行う周波数の範囲内において誤差が少ないインダクタ素子のシミュレーション方法及びその等価回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本願第１発明に係るインダクタ素子のシミュレーション方法は、半導体基板上に形成されたインダクタ素子を等価回路を使用してシミュレートするインダクタ素子のシミュレーション方法において、前記等価回路は、第１及び第２の端子と、この第１及び第２の端子間に直列に接続され前記インダクタ素子のインダクタンスを示す第１のインダクタ及び前記インダクタ素子の抵抗成分を示す第１の抵抗と、前記第１及び第２の端子に夫々接続され前記インダクタ素子と前記半導体基板との間の寄生容量を示す第１及び第２のキャパシタと、この第１及び第２のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第２及び第３の抵抗と、前記第２の抵抗及び前記グラウンド間の第１のノードと前記第３の抵抗及び前記グラウンド間の第２のノードとの間に接続され前記第１のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第２のインダクタと、を有することを特徴とする。
【００１８】
本発明においては、半導体基板上に形成されたインダクタ素子のシミュレーションにおいて、前記インダクタ素子を表す等価回路に、基板に発生する渦電流による損失を示す因子を加えることにより、モデリング精度を高め、シミュレーション結果と実測値との誤差を低減することができる。
【００１９】
前記等価回路は、前記第２のインダクタと前記第２のノードとの間に接続された第４の抵抗を有していてもよい。
【００２０】
また、前記等価回路は、前記第１のノードと前記グラウンドとの間に接続された第５の抵抗と、前記第２のノードと前記グラウンドとの間に接続された第６の抵抗と、を有していてもよい。
【００２１】
本願第２発明に係るインダクタ素子のシミュレーション方法は、半導体基板上に形成されたインダクタ素子を等価回路を使用してシミュレートするインダクタ素子のシミュレーション方法において、前記等価回路は、第１及び第２の端子と、この第１及び第２の端子間に直列に接続され前記インダクタ素子のインダクタンスを示す第１のインダクタ及び前記インダクタ素子の抵抗成分を示す第１の抵抗と、前記第１及び第２の端子に夫々接続され前記インダクタ素子と前記半導体基板との間の寄生容量を示す第１及び第２のキャパシタと、この第１及び第２のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第２及び第３の抵抗と、前記第１のキャパシタ及び前記第２の抵抗間の第１のノードと前記第２のキャパシタ及び前記第３の抵抗間の第２のノードとの間に接続され前記第１のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第２のインダクタと、を有することを特徴とする。
【００２２】
前記等価回路は、前記第２のインダクタと前記第２のノードとの間に接続された第４の抵抗を有していてもよい。
【００２３】
本願第３発明に係るインダクタ素子のシミュレーション方法は、半導体基板上に形成されたインダクタ素子を等価回路を使用してシミュレートするインダクタ素子のシミュレーション方法において、前記等価回路は、第１及び第２の端子と、この第１及び第２の端子間に直列に接続され前記インダクタ素子の自己インダクタンスを示す第１のインダクタ及び前記インダクタ素子の抵抗成分を示す第１の抵抗と、前記第１のインダクタに並列に接続された第２のインダクタと、前記第１及び第２の端子に夫々接続され前記インダクタ素子と半導体基板との間の寄生容量を示す第１及び第２のキャパシタと、この第１及び第２のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第２及び第３の抵抗と、一端がグラウンドに接続された第４の抵抗と、この第４の抵抗に並列に接続され前記第２のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第３のインダクタと、を有することを特徴とする。
【００２４】
前記半導体基板上に形成されたインダクタ素子はスパイラルインダクタであることが好ましい。
【００２５】
また、前記インダクタ素子のシミュレーション方法は、前記半導体基板上に形成されたインダクタ素子のＳパラメータの実測値を求める工程と、前記等価回路を使用してシミュレートすることにより求めた前記インダクタ素子のＳパラメータのシミュレート値と前記実測値との差が最小となるような前記等価回路における各パラメータの値を求める工程と、を有することが好ましい。
【００２６】
即ち、本発明のシミュレーション方法は、半導体基板上に形成されたインダクタ素子を等価回路によりモデリングし、この等価回路を使用して算出したＳパラメータの値と前記インダクタ素子のＳパラメータの実測値との差が最小になるようにフィッティングを行い、前記等価回路における各パラメータを求めるものである。
【００２７】
本願第４発明に係る等価回路は、半導体基板上に形成されたインダクタ素子のシミュレーションに使用する等価回路において、第１及び第２の端子と、この第１及び第２の端子間に直列に接続され前記インダクタ素子のインダクタンスを示す第１のインダクタ及び前記インダクタ素子の抵抗成分を示す第１の抵抗と、前記第１及び第２の端子に夫々接続され前記インダクタ素子と前記半導体基板との間の寄生容量を示す第１及び第２のキャパシタと、この第１及び第２のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第２及び第３の抵抗と、前記第２の抵抗及び前記グラウンド間の第１のノードと前記第３の抵抗及び前記グラウンド間の第２のノードとの間に接続され前記第１のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第２のインダクタと、を有することを特徴とする。
【００２８】
前記等価回路においては、前記第２のインダクタと前記第２のノードとの間に第４の抵抗が接続されていてもよい。
【００２９】
前記等価回路においては、更に、前記第１のノードと前記グラウンドとの間に第５の抵抗が接続され、前記第２のノードと前記グラウンドとの間に第６の抵抗が接続されていてもよい。
【００３０】
本願第５発明に係る等価回路は、半導体基板上に形成されたインダクタ素子のシミュレーションに使用する等価回路において、第１及び第２の端子と、この第１及び第２の端子間に直列に接続され前記インダクタ素子のインダクタンスを示す第１のインダクタ及び前記インダクタ素子の抵抗成分を示す第１の抵抗と、前記第１及び第２の端子に夫々接続され前記インダクタ素子と前記半導体基板との間の寄生容量を示す第１及び第２のキャパシタと、この第１及び第２のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第２及び第３の抵抗と、前記第１のキャパシタ及び前記第２の抵抗間の第１のノードと前記第２のキャパシタ及び前記第３の抵抗間の第２のノードとの間に接続され前記第１のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第２のインダクタと、を有することを特徴とする。
【００３１】
前記等価回路においては、前記第２のインダクタと前記第２のノードとの間に第４の抵抗が接続されていてもよい。
【００３２】
本願第６発明に係る等価回路は、半導体基板上に形成されたインダクタ素子のシミュレーションに使用する等価回路において、第１及び第２の端子と、この第１及び第２の端子間に直列に接続され前記インダクタ素子の自己インダクタンスを示す第１のインダクタ及び前記インダクタ素子の抵抗成分を示す第１の抵抗と、前記第１のインダクタに並列に接続された第２のインダクタと、前記第１及び第２の端子に夫々接続され前記インダクタ素子と半導体基板との間の寄生容量を示す第１及び第２のキャパシタと、この第１及び第２のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第２及び第３の抵抗と、一端がグラウンドに接続された第４の抵抗と、この第４の抵抗に並列に接続され前記第２のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第３のインダクタと、を有することを特徴とする。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態に係るインダクタ素子のシミュレーション方法及びその等価回路について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態に係るインダクタ素子のシミュレーション方法について説明する。本実施形態においてシミュレーションの対象とするインダクタ素子は、図８及び９に示すように、トランジスタ１３等が形成された半導体基板１２上に、絶縁膜１６及び配線１５からなる配線層１４が複数層積層された構造を有するＩＣ上に形成されたスパイラルインダクタ１１である。このスパイラルインダクタ１１は、基板１２との間に生じる寄生容量による損失及び直列抵抗を低減し、Ｑ値を向上させるため、最上層の配線層１４に設けられ、膜厚が厚い配線を使用して形成されている。また、スパイラルインダクタ１１は、下地層１７、本体層１８及びキャップ層１９の順に積層された３層構造であり、本体層１８は、例えば、銅又はアルミニウム等の導電率が高い金属材料により形成されている。
【００３４】
シリコン等からなる半導体基板１２上にスパイラルインダクタ１１を形成して動作させた場合、スパイラルインダクタ１１と基板１２との相互作用により、基板１２には渦電流が生じる。しかしながら、図１０に示す従来のシミュレーションで使用されている等価回路においては、基板１２に生じる渦電流による損失が考慮されていないため、シミュレーションの結果と実測値との間に誤差が生じる。そこで、本発明の第１実施形態に係るインダクタのシミュレーション方法においては、基板１２に生じる渦電流による損失を考慮し、以下に示す等価回路を使用する。
【００３５】
図１は、本発明の第１実施形態に係るインダクタ素子のシミュレーション方法において使用する等価回路を示す回路図である。本実施形態の等価回路は、第１の端子Ｐ１と第２の端子Ｐ２との間に、スパイラルインダクタ１１を表すインダクタ成分部１が接続されている。インダクタ成分部１は、スパイラルインダクタ１１のインダクタンスを示す第１のインダクタＬ１、及びスパイラルインダクタ１１の抵抗成分を示す第１の抵抗Ｒ１が、相互に直列に接続されて構成されている。また、第１の端子Ｐ１とインダクタ成分部１との間のノードＮ１とグラウンドとの間には、ノードＮ１側から順に、スパイラルインダクタ１１と基板１２との間に生じる寄生容量に相当するキャパシタＣ１、基板１２の誘電損失に相当する抵抗Ｒ３及びＲ５が直列に接続されている。同様に、第２の端子Ｐ２とインダクタ成分部１との間のノードＮ２とグラウンドとの間には、ノードＮ２側から順に、スパイラルインダクタ１１と基板１２との間に生じる寄生容量に相当するキャパシタＣ２、基板１２の誘電損失に相当する抵抗Ｒ４及びＲ６が直列に接続されている。更に、本実施形態の等価回路においては、基板抵抗Ｒ３と基板抵抗Ｒ５との間のノードＮ３、及び基板抵抗Ｒ４と基板抵抗Ｒ６との間のノードＮ４に、基板１２において発生する渦電流を表す渦電流成分部２が接続されている。渦電流成分部２は、渦電流のインダクタンスを示す第２のインダクタＬ２及び渦電流の抵抗成分を示す第２の抵抗Ｒ２が相互に直列に接続されて構成されている。
【００３６】
本実施形態の等価回路においては、スパイラルインダクタ１１のインダクタンスを示す第１のインダクタＬ１と、基板１２に生じる渦電流のインダクタンスを示す第２のインダクタＬ２とは相互インダクタンスを有し、その相互作用の大きさは結合係数ｋで表される。
【００３７】
本実施形態のシミュレーション方法においては、先ず、図８及び９に示すスパイラルインダクタ１１のＳパラメータの値を測定する。次に、図１に示す等価回路を使用して、第１のインダクタＬ１におけるインダクタンスｌ１、第２のインダクタＬ２におけるインダクタンスｌ２、第１の抵抗Ｒ１における抵抗値ｒ１、第２の抵抗Ｒ２における抵抗値ｒ２、基板抵抗Ｒ３、Ｒ４、Ｒ５及びＲ６における抵抗値ｒ３、ｒ４、ｒ５及びｒ６、キャパシタＣ１及びＣ２におけるキャパシタンスｃ１及びｃ２並びに結合係数ｋをパラメータとして計算を行い、この計算により算出されるＳパラメータの値と実測したＳパラメータの値との差が最小になるような各パラメータの値を求める。このようにして求めた各パラメータの値を図１に示す等価回路に代入してシミュレーションを完了する。ＩＣの設計においては、本実施形態のシミュレーション方法により求めた各パラメータ値を代入した等価回路を使用して、ＩＣ全体の動作を検証する。
【００３８】
上述のシミュレーション方法においては、半導体基板に発生する渦電流の影響を、第２のインダクタＬ２及び第２の抵抗Ｒ２として等価回路に反映しているため、低周波から高周波にわたり、実際のインダクタ素子の特性を反映した高精度のモデリングが可能になり、従来のシミュレーション方法と比べ、シミュレーション結果と実測値の誤差を小さくすることができる。
【００３９】
なお、抵抗値ｒ２が十分に小さく、ｒ２を０にしてもインダクタモデル全体のシミュレーション結果に対する影響が十分小さい場合は、図１に示す等価回路において、抵抗Ｒ２を省略してもよい。
【００４０】
次に、本発明の第２実施形態に係るインダクタ素子のシミュレーション方法について説明する。本実施形態のシミュレーション方法においては、前記第１実施形態と同様に、図８及び９に示すスパイラルインダクタ１１をシミュレーションの対象としている。また、本実施形態のシミュレーション方法において使用する等価回路は、前記第１実施形態の等価回路において基板抵抗Ｒ５及びＲ６における抵抗値が０である場合を示すものである。図２は、本発明の第２実施形態に係るインダクタ素子のシミュレーション方法に使用する等価回路を示す回路図である。本実施形態の等価回路は、第２のインダクタＬ２及び第２の抵抗Ｒ２が相互に直列に接続されて構成されている渦電流成分部２が、基板抵抗Ｒ３とグラウンドとの間のノードＮ３及び基板抵抗Ｒ４とグラウンドの間のノードＮ４に接続されている。本実施形態の等価回路における上記以外の構成は、前記第１実施形態と同様である。
【００４１】
また、本実施形態の等価回路においても、スパイラルインダクタ１１のインダクタンスを示す第１のインダクタＬ１と、基板１２に生じる渦電流のインダクタンスを示す第２のインダクタＬ２とは相互インダクタンスを有し、その相互作用の大きさは結合係数ｋで表される。
【００４２】
本実施形態のシミュレーション方法においては、先ず、図８及び９に示すスパイラルインダクタ１１のＳパラメータの値を測定する。次に、図２に示す等価回路を使用して、第１のインダクタＬ１におけるインダクタンスｌ１、第２のインダクタＬ２におけるインダクタンスｌ２、第１の抵抗Ｒ１における抵抗値ｒ１、第２の抵抗Ｒ２における抵抗値ｒ２、基板抵抗Ｒ３及びＲ４における抵抗値ｒ３及びｒ４、キャパシタＣ１及びＣ２におけるキャパシタンスｃ１及びｃ２並びに結合係数ｋをパラメータとして計算を行い、Ｓパラメータの計算値と実測値との差が最小になるような各パラメータの値を求める。このようにして求めた各パラメータの値を図２に示す等価回路に代入してシミュレーションを完了する。ＩＣの設計においては、本実施形態のシミュレーション方法により求めた各パラメータ値を代入した等価回路を使用して、ＩＣ全体の動作を検証する。
【００４３】
上述のシミュレーション方法においては、前記第１実施形態と同様に、半導体基板に発生する渦電流の影響を等価回路に反映しているため、低周波から高周波にわたり、実際のスパイラルインダクタの特性を反映した高精度のモデリングが可能になり、従来のシミュレーション方法に比べ、シミュレーション結果と実測値との誤差を小さくすることができる。更に、前記第１実施形態と比べ、基板抵抗に関するパラメータが少ないため、計算を簡略化することができる。
【００４４】
次に、本発明の第３実施形態に係るインダクタ素子のシミュレーション方法について説明する。本実施形態のシミュレーション方法においては、前記第１実施形態と同様に、図８及び９に示すスパイラルインダクタ１１をシミュレーションの対象としている。また、本実施形態の等価回路は、前記第１実施形態の等価回路において基板抵抗Ｒ３及びＲ４における抵抗値が０である場合を示すものである。図３は、本発明の第３実施形態に係るインダクタ素子のシミュレーション方法に使用する等価回路を示す回路図である。本実施形態の等価回路は、第２のインダクタＬ２及び第２の抵抗Ｒ２が相互に直列に接続されて構成されている渦電流成分部２が、基板抵抗Ｒ５とキャパシタＣ１との間のノードＮ３、及び基板抵抗Ｒ６とキャパシタＣ２との間のノードＮ４に接続されている。本実施形態の等価回路における上記以外の構成は、前記第１実施形態と同様である。
【００４５】
また、本実施形態の等価回路においても、スパイラルインダクタ１１のインダクタンスを示す第１のインダクタＬ１と、基板１２に生じる渦電流のインダクタンスを示す第２のインダクタＬ２とは相互インダクタンスを有し、その相互作用の大きさは結合係数ｋで表される。
【００４６】
本実施形態のシミュレーション方法においては、先ず、図８及び９に示すスパイラルインダクタ１１のＳパラメータの値を測定する。次に、図３に示す等価回路を使用して、第１のインダクタＬ１におけるインダクタンスｌ１、第２のインダクタＬ２におけるインダクタンスｌ２、第１の抵抗Ｒ１における抵抗値ｒ１、第２の抵抗Ｒ２における抵抗値ｒ２、基板抵抗Ｒ５及びＲ６における抵抗値ｒ５及びｒ６、キャパシタＣ１及びＣ２におけるキャパシタンスｃ１及びｃ２並びに結合係数ｋをパラメータとして計算を行い、Ｓパラメータの実測値と計算値との差が最小になるような各パラメータの値を求める。このようにして求めた各パラメータの値を図３に示す等価回路に代入してシミュレーションを完了する。ＩＣの設計においては、本実施形態のシミュレーション方法により求めた各パラメータ値を代入した等価回路を使用して、ＩＣ全体の動作を検証する。
【００４７】
上述のシミュレーション方法においては、前記第１及び第２実施形態と同様に、半導体基板に発生する渦電流の影響を等価回路に反映しているため、低周波から高周波にわたり、実測値に近い高精度のモデリングが可能になり、従来のシミュレーション方法に比べ、シミュレーション結果と実測値との誤差を小さくすることができる。更に、前記第１実施形態と比較して、基板抵抗に関するパラメータが少ないため、計算を簡略化することができる。
【００４８】
次に、本発明の第４実施形態に係るインダクタ素子のシミュレーション方法について説明する。本実施形態のシミュレーション方法においては、前記第１実施形態と同様に、図８及び９に示すスパイラルインダクタ１１をシミュレーションの対象としている。また、本実施形態の等価回路は、前記第２実施形態の等価回路において、更に渦電流成分部２における第２の抵抗Ｒ２における抵抗値が０である場合を示すものであり、渦電流成分部２は、第２のインダクタＬ２のみで構成されている。図４は本発明の第４実施形態に係るインダクタ素子のシミュレーション方法に使用する等価回路を示す回路図である。本実施形態の等価回路における渦電流成分部２（第２のインダクタＬ２）は、基板抵抗Ｒ３とグラウンドとの間のノードＮ３、及び基板抵抗Ｒ４とグラウンドとの間のノードＮ４に接続されている。本実施形態の等価回路における上記以外の構成は、前記第２実施形態と同様である。
【００４９】
また、本実施形態の等価回路においても、スパイラルインダクタ１１のインダクタンスを示す第１のインダクタＬ１と、基板１２に生じる渦電流のインダクタンスを示す第２のインダクタＬ２とは相互インダクタンスを有し、その相互作用の大きさは結合係数ｋで表される。
【００５０】
本実施形態のシミュレーション方法においては、先ず、図８及び９に示すスパイラルインダクタ１１のＳパラメータの値を測定する。次に、図４に示す等価回路を使用して、第１のインダクタＬ１におけるインダクタンスｌ１、第２のインダクタＬ２におけるインダクタンスｌ２、第１の抵抗Ｒ１における抵抗値ｒ１、基板抵抗Ｒ３及びＲ４における抵抗値ｒ３及びｒ４、キャパシタＣ１及びＣ２におけるキャパシタンスｃ１及びｃ２並びに結合係数ｋをパラメータとして計算を行い、Ｓパラメータの計算値と実測値との差が最小になるような各パラメータの値を求める。このようにして求めた各パラメータの値を図４に示す等価回路に代入してシミュレーションを完了する。ＩＣの設計においては、本実施形態のシミュレーション方法により求めた各パラメータ値を代入した等価回路を使用して、ＩＣ全体の動作を検証する。
【００５１】
上述のシミュレーション方法においては、前述の第１乃至第３実施形態と同様に、半導体基板に発生する渦電流の影響を等価回路に反映しているため、低周波から高周波にわたり、実測値に近い高精度のモデリングが可能になり、従来のシミュレーション方法と比べ、シミュレーション結果と実測値との誤差を小さくすることができる。また、前記第２実施形態に比べ、基板抵抗に関するパラメータが少ないため、計算をより簡略化することができる。
【００５２】
次に、本発明の第５実施形態に係るインダクタ素子のシミュレーション方法について説明する。本実施形態のシミュレーション方法においては、前記第１実施形態と同様に、図８及び９に示すスパイラルインダクタ１１をシミュレーションの対象としている。また、本実施形態の等価回路は、前記第３実施形態の等価回路において、更に第２の抵抗Ｒ２における抵抗値が０である場合を示すものであり、前記第４実施形態と同様に渦電流成分部２は、第２のインダクタＬ２のみで構成されている。図５は、本発明の第５実施形態に係るインダクタ素子のシミュレーション方法に使用する等価回路を示す回路図である。本実施形態の等価回路は、渦電流成分部２（第２のインダクタＬ２）は、基板抵抗Ｒ５とキャパシタＣ１との間のノードＮ３、及び基板抵抗Ｒ６とキャパシタＣ２との間のノードＮ４に接続されている。本実施形態の等価回路における上記以外の構成は、前記第３実施形態と同様である。
【００５３】
また、本実施形態の等価回路においても、スパイラルインダクタ１１のインダクタンスを示す第１のインダクタＬ１と、基板１２に生じる渦電流のインダクタンスを示す第２のインダクタＬ２とは相互インダクタンスを有し、その相互作用の大きさは結合係数ｋで表される。
【００５４】
本実施形態のシミュレーション方法においては、先ず、図８及び９に示すスパイラルインダクタ１１のＳパラメータの値を測定する。次に、図５に示す等価回路を使用して、第１のインダクタＬ１におけるインダクタンスｌ１、第２のインダクタＬ２におけるインダクタンスｌ２、第１の抵抗Ｒ１における抵抗値ｒ１、基板抵抗Ｒ５及びＲ６における抵抗値ｒ５及びｒ６、キャパシタＣ１及びＣ２におけるキャパシタンスｃ１及びｃ２並びに結合係数ｋをパラメータとして計算を行い、実測したＳパラメータの値と計算により求めたＳパラメータの値との差が最小になるような各パラメータの値を求める。このようにして求めた各パラメータの値を図５に示す等価回路に代入してシミュレーションを完了する。ＩＣの設計においては、本実施形態のシミュレーション方法により求めた各パラメータ値を代入した等価回路を使用して、ＩＣ全体の動作を検証する。
【００５５】
上述のシミュレーション方法においては、前述の第１乃至第４実施形態と同様に、半導体基板に発生する渦電流の影響を等価回路に反映しており、低周波から高周波にわたって高精度のモデリングが可能になり、従来のシミュレーション方法と比べて、シミュレーション結果の実測値に対する誤差を小さくすることができる。更に、前記第３実施形態と比べ、基板抵抗に関するパラメータが少ないため、計算をより簡略化することができる。
【００５６】
次に、本発明の第６実施形態に係るインダクタ素子のシミュレーション方法について説明する。本実施形態のシミュレーション方法においては、前記第１実施形態と同様に、図８及び９に示すスパイラルインダクタ１１をシミュレーションの対象としている。図６は、本発明の第６実施形態に係るインダクタ素子のシミュレーション方法に使用する等価回路を示す回路図である。本実施形態の等価回路は、第１の端子Ｐ１と第２の端子Ｐ２との間に、スパイラルインダクタ１１を表すインダクタ成分部１が接続されている。インダクタ成分部１は、スパイラルインダクタ１１の自己インダクタンスを示す第１のインダクタＬ１とスパイラルインダクタの抵抗成分を示す第１の抵抗Ｒ１とが相互に直列に接続され、この第１のインダクタＬ１と抵抗値が０である理想インダクタＬ３とが並列に接続されて構成されている。
【００５７】
また、第１の端子Ｐ１とインダクタ成分部１との間のノードＮ１とグラウンドとの間には、ノードＮ１側から順に、スパイラルインダクタ１１と基板１２との間に生じる寄生容量を示すキャパシタＣ１及び基板１２の誘電損失に相当する抵抗Ｒ３が直列に接続されている。同様に、第２の端子Ｐ２とインダクタ成分部１との間のノードＮ２とグラウンドとの間には、ノードＮ２側から順に、スパイラルインダクタ１１と基板１２との間に生じる寄生容量を示すキャパシタＣ２及び基板１２の誘電損失に相当する抵抗Ｒ４が直列に接続されている。更に、本実施形態の等価回路においては、グラウンドに基板１２において発生する渦電流を表す渦電流成分部２が接続されている。渦電流成分部２は、独立した閉回路であり、第２のインダクタＬ２及び第２の抵抗Ｒ２が並列に接続されて構成されている。
【００５８】
このような等価回路においては、理想インダクタＬ３と渦電流のインダクタンスを示す第２のインダクタＬ２とが理想トランスとして作用し、第２のインダクタＬ２と理想インダクタＬ３とが相互インダクタンスを有する。その相互作用の大きさは結合係数ｋで表される。
【００５９】
本実施形態のシミュレーション方法においては、先ず、図８及び９に示すスパイラルインダクタ１１のＳパラメータの値を測定する。次に、図６に示す等価回路を使用して、第１のインダクタＬ１におけるインダクタンスｌ１、第２のインダクタＬ２におけるインダクタンスｌ２、理想インダクタＬ３におけるインダクタンスｌ３、第１の抵抗Ｒ１における抵抗値ｒ１、第２の抵抗における抵抗値ｒ２、基板抵抗Ｒ３及びＲ４における抵抗値ｒ３及びｒ４、キャパシタＣ１及びＣ２におけるキャパシタンスｃ１及びｃ２並びに第２のインダクタＬ２と理想インダクタＬ３との相互インダクタンスの大きさを示す結合係数ｋをパラメータとして計算を行い、計算により求めたＳパラメータの値と実測したＳパラメータの値との差が最小になるような各パラメータの値を求める。このようにして求めた各パラメータの値を図６に示す等価回路に代入してシミュレーションを完了する。ＩＣの設計においては、本実施形態のシミュレーション方法により求めた各パラメータ値を代入した等価回路を使用して、ＩＣ全体の動作を検証する。
【００６０】
上述のシミュレーション方法においては、上述の第１乃至第５実施形態と同様に、半導体基板に発生する渦電流の影響を等価回路に反映しているため、低周波から高周波にわたり、実際のインダクタ素子の特性を反映した高精度のモデリングが可能となる。この結果、従来のシミュレーション方法と比べて、シミュレーション結果と実測値の誤差を小さくすることができる。更に、本実施形態のシミュレーション方法においては、スパイラルインダクタ１１の自己インダクタンスを示す第１のインダクタＬ１と理想インダクタＬ３とでスパイラルインダクタ１１のインダクタンスを示し、渦電流のインダクタンスを示す第２のインダクタＬ２と理想インダクタＬ３とが相互インダクタンスを有する構成の等価回路を使用するため、モデリングの精度がより向上する。
【００６１】
なお、前述の第１乃至第６の各実施形態においては、図８及び９に示すスパイラルインダクタを例に説明したが、本発明の対象とするインダクタ素子は、このような巻き数及び形状を有するスパイラルインダクタに限定するものではなく、その巻き数は１回巻き以上であれば何回巻きでもよく、形状も四角形だけでなく、八角形又は円形等でもよい。また、本発明はスパイラルインダクタ以外のインダクタ素子、例えば、ミアンダ型のインダクタ素子等にも適用することができる。
【００６２】
【実施例】
以下、本発明の実施例として、前述の等価回路を使用してシミュレーションを行い、その誤差と従来の等価回路を使用したシミュレーションにおける誤差とを比較して、本発明の効果について具体的に説明する。
【００６３】
本実施例においては、図８及び９に示す構造を有し、ＤＣ値で１７ｎＨのスパイラルインダクタを使用した。その寸法を表１に示す。なお、図８及び９には巻き数が３回のスパイラルインダクタを示したが、表１に示すように、本実施例において使用したスパイラルインダクタの巻き数は１０回である。また、図９にはトランジスタ１３及び配線１５を示しているが、本実施例のシミュレーションにおいてはこれらは設けなかった。
【００６４】
【表１】
本実施例においては、先ず、ネットワークアナライザにより、表１に示すスパイラルインダクタの１００ＭＨｚ乃至２．７ＧＨｚにおけるＳパラメータの値を測定した。次に、前記第５実施形態で述べた図５に示す等価回路を使用し、この等価回路のＳパラメータの値と実測したＳパラメータの値との差が最小になるような回路パラメータ（ｌ１、ｌ２、ｒ１、ｒ５、ｒ６、ｃ１、ｃ２及びｋ）の値をフィッティングにより求めた。その結果を表２に示す。また、図７は横軸に入力する電磁波の周波数をとり、縦軸にＳパラメータにおける実数部及び虚数部夫々の計算値と実測値との差をとり、本実施例のシミュレーション方法において各パラメータが表２に示す値のときのフィッティング誤差の周波数依存性を示すグラフ図である。数式１に示すＳパラメータ（Ｓ１１、Ｓ１２、Ｓ２１及びＳ２２）は、夫々実数部と虚数部を持つ。図７においては、Ｓ１１、Ｓ１２、Ｓ２１及びＳ２２の値を夫々実数部と虚数部とに分けて示しており、例えば、Ｓ１１（実）はＳ１１の実数部を示し、Ｓ１１（虚）はＳ１１の虚数部を示す。
【００６６】
【表２】
次に、比較例として、図１０に示す従来の等価回路を使用して、前記実施例で使用したスパイラルインダクタのシミュレーションを行った。本比較例においては、使用する等価回路以外は前記実施例と同様の方法で行った。図１１は横軸に入力する電磁波の周波数をとり、縦軸にＳパラメータにおける実数部及び虚数部夫々の計算値と実測値との差をとり、本比較例におけるシミュレーション結果と実測値との誤差の周波数依存性を示すグラフ図である。
【００６８】
従来の等価回路を使用したシミュレーション結果は、図１１に示すように、周波数により誤差の値にばらつきがみられ、特に、ＧＨｚ帯における誤差が大きく、２．５ＧＨｚ以上の周波数においては、フィッティング誤差が０．０４０を超えていた。一方、本実施例のシミュレーション方法においては、図７に示すように、フィッティング誤差は最大でも０．０３５であり、シミュレーションと実測値との差を低減することができた。更に、周波数による誤差のばらつきも少なく、フィッティング誤差の周波数依存性を低減することができた。
【００６９】
【発明の効果】
以上詳述したように、本発明によれば、半導体基板上の金属配線により形成されたインダクタ素子のシミュレーション方法において、前記インダクタ素子を表す等価回路に、前記基板に発生する渦電流の影響を反映させるために、前記インダクタ素子を示すインダクタとの間に相互インダクタンスを有するインダクタを加え、この等価回路を使用してシミュレーションを行うことにより、低周波から高周波にわたり、実測値に近い高精度のモデリングが可能になり、シミュレーション結果と実測値の誤差を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るシミュレーション方法において使用される等価回路を示す回路図である。
【図２】本発明の第２実施形態に係るシミュレーション方法において使用される等価回路を示す回路図である。
【図３】本発明の第３実施形態に係るシミュレーション方法において使用される等価回路を示す回路図である。
【図４】本発明の第４実施形態に係るシミュレーション方法において使用される等価回路を示す回路図である。
【図５】本発明の第５実施形態に係るシミュレーション方法において使用される等価回路を示す回路図である。
【図６】本発明の第６実施形態に係るシミュレーション方法において使用される等価回路を示す回路図である。
【図７】本発明の実施例におけるシミュレーション結果から求めたＳパラメータの値と実測値とのフィッティング誤差を示すグラフ図である。
【図８】半導体集積回路上に形成されたスパイラルインダクタの形状を示す平面図である。
【図９】図８に示すＡ−Ａ線による断面図である。
【図１０】従来のインダクタ素子をモデリングした等価回路を示す回路図である。
【図１１】従来の等価回路を使用したシミュレーション結果から求めたＳパラメータの値と実測値とのフィッティング誤差を示すグラフ図である。
【符号の説明】
１、２０；インダクタ成分部
２；渦電流成分部
１１；スパイラルインダクタ
１２；基板
１３；トランジスタ
１４；配線層
１５；配線
１６；絶縁膜
１７；下地層
１８；本体層
１９；キャップ層
Ｃ１、Ｃ２、Ｃ１１、Ｃ１２；キャパシタ
Ｌ１、Ｌ２、Ｌ３、Ｌ１１；インダクタ
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ１１、Ｎ１２；ノード
Ｐ１、Ｐ２、Ｐ１１、Ｐ１２；端子
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ１１、Ｒ１２、Ｒ１３；抵抗
Claims (14)
- 半導体基板上に形成されたインダクタ素子を等価回路を使用してシミュレートするインダクタ素子のシミュレーション方法において、前記等価回路は、第１及び第２の端子と、この第１及び第２の端子間に直列に接続され前記インダクタ素子のインダクタンスを示す第１のインダクタ及び前記インダクタ素子の抵抗成分を示す第１の抵抗と、前記第１及び第２の端子に夫々接続され前記インダクタ素子と前記半導体基板との間の寄生容量を示す第１及び第２のキャパシタと、この第１及び第２のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第２及び第３の抵抗と、前記第２の抵抗及び前記グラウンド間の第１のノードと前記第３の抵抗及び前記グラウンド間の第２のノードとの間に接続され前記第１のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第２のインダクタと、を有することを特徴とするインダクタ素子のシミュレーション方法。
- 前記等価回路が前記第２のインダクタと前記第２のノードとの間に接続された第４の抵抗を有することを特徴とする請求項１に記載のインダクタ素子のシミュレーション方法。
- 前記等価回路が前記第１のノードと前記グラウンドとの間に接続された第５の抵抗と、前記第２のノードと前記グラウンドとの間に接続された第６の抵抗と、を有することを特徴とする請求項１又は２に記載のインダクタ素子のシミュレーション方法。
- 半導体基板上に形成されたインダクタ素子を等価回路を使用してシミュレートするインダクタ素子のシミュレーション方法において、前記等価回路は、第１及び第２の端子と、この第１及び第２の端子間に直列に接続され前記インダクタ素子のインダクタンスを示す第１のインダクタ及び前記インダクタ素子の抵抗成分を示す第１の抵抗と、前記第１及び第２の端子に夫々接続され前記インダクタ素子と前記半導体基板との間の寄生容量を示す第１及び第２のキャパシタと、この第１及び第２のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第２及び第３の抵抗と、前記第１のキャパシタ及び前記第２の抵抗間の第１のノードと前記第２のキャパシタ及び前記第３の抵抗間の第２のノードとの間に接続され前記第１のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第２のインダクタと、を有することを特徴とするインダクタ素子のシミュレーション方法。
- 前記等価回路が前記第２のインダクタと前記第２のノードとの間に接続された第４の抵抗を有することを特徴とする請求項４に記載のインダクタ素子のシミュレーション方法。
- 半導体基板上に形成されたインダクタ素子を等価回路を使用してシミュレートするインダクタ素子のシミュレーション方法において、前記等価回路は、第１及び第２の端子と、この第１及び第２の端子間に直列に接続され前記インダクタ素子の自己インダクタンスを示す第１のインダクタ及び前記インダクタ素子の抵抗成分を示す第１の抵抗と、前記第１のインダクタに並列に接続された第２のインダクタと、前記第１及び第２の端子に夫々接続され前記インダクタ素子と半導体基板との間の寄生容量を示す第１及び第２のキャパシタと、この第１及び第２のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第２及び第３の抵抗と、一端がグラウンドに接続された第４の抵抗と、この第４の抵抗に並列に接続され前記第２のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第３のインダクタと、を有することを特徴とするインダクタ素子のシミュレーション方法。
- 前記半導体基板上に形成されたインダクタ素子がスパイラルインダクタであることを特徴とする請求項１乃至６のいずれか１項に記載のインダクタ素子のシミュレーション方法。
- 前記半導体基板上に形成されたインダクタ素子のＳパラメータの実測値を求める工程と、前記等価回路を使用してシミュレートすることにより求めた前記インダクタ素子のＳパラメータのシミュレート値と前記実測値との差が最小となるような前記等価回路における各パラメータの値を求める工程と、を有することを特徴とする請求項１乃至７のいずれか１項に記載のインダクタ素子のシミュレーション方法。
- 半導体基板上に形成されたインダクタ素子のシミュレーションに使用する等価回路において、第１及び第２の端子と、この第１及び第２の端子間に直列に接続され前記インダクタ素子のインダクタンスを示す第１のインダクタ及び前記インダクタ素子の抵抗成分を示す第１の抵抗と、前記第１及び第２の端子に夫々接続され前記インダクタ素子と前記半導体基板との間の寄生容量を示す第１及び第２のキャパシタと、この第１及び第２のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第２及び第３の抵抗と、前記第２の抵抗及び前記グラウンド間の第１のノードと前記第３の抵抗及び前記グラウンド間の第２のノードとの間に接続され前記第１のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第２のインダクタと、を有することを特徴とする等価回路。
- 前記第２のインダクタと前記第２のノードとの間に第４の抵抗が接続されていることを特徴とする請求項９に記載の等価回路。
- 前記第１のノードと前記グラウンドとの間に第５の抵抗が接続され、前記第２のノードと前記グラウンドとの間に第６の抵抗が接続されていることを特徴とする請求項９又は１０に記載の等価回路。
- 半導体基板上に形成されたインダクタ素子のシミュレーションに使用する等価回路において、第１及び第２の端子と、この第１及び第２の端子間に直列に接続され前記インダクタ素子のインダクタンスを示す第１のインダクタ及び前記インダクタ素子の抵抗成分を示す第１の抵抗と、前記第１及び第２の端子に夫々接続され前記インダクタ素子と前記半導体基板との間の寄生容量を示す第１及び第２のキャパシタと、この第１及び第２のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第２及び第３の抵抗と、前記第１のキャパシタ及び前記第２の抵抗間の第１のノードと前記第２のキャパシタ及び前記第３の抵抗間の第２のノードとの間に接続され前記第１のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第２のインダクタと、を有することを特徴とする等価回路。
- 前記第２のインダクタと前記第２のノードとの間に第４の抵抗が接続されていることを特徴とする請求項１２に記載の等価回路。
- 半導体基板上に形成されたインダクタ素子のシミュレーションに使用する等価回路において、第１及び第２の端子と、この第１及び第２の端子間に直列に接続され前記インダクタ素子の自己インダクタンスを示す第１のインダクタ及び前記インダクタ素子の抵抗成分を示す第１の抵抗と、前記第１のインダクタに並列に接続された第２のインダクタと、前記第１及び第２の端子に夫々接続され前記インダクタ素子と半導体基板との間の寄生容量を示す第１及び第２のキャパシタと、この第１及び第２のキャパシタとグラウンドとの間に夫々接続され前記半導体基板の抵抗成分を示す第２及び第３の抵抗と、一端がグラウンドに接続された第４の抵抗と、この第４の抵抗に並列に接続され前記第２のインダクタとの間で相互インダクタンスを持ち前記半導体基板内に発生する渦電流によるインダクタンスを示す第３のインダクタと、を有することを特徴とする等価回路。
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