KR20060135519A - 서지 흡수회로 - Google Patents
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Abstract
본 발명의 일 실시형태에 따른 서지 흡수회로는, 한 쌍의 입력단자와, 한 쌍의 출력단자와, 상기 한 쌍의 입력단자 중의 한쪽과 상기 한 쌍의 출력단자 중의 한쪽을 접속하는 제 1 유도 소자와, 상기 한 쌍의 입력단자 중 다른쪽과 상기 한 쌍의 출력단자 중 다른쪽을 접속하는 제 2 유도 소자와, 제 1 서지 흡수 소자를 갖고, 상기 한 쌍의 입력단자 중의 상기 한쪽과 상기 한 쌍의 출력단자 중의 상기 다른쪽과의 사이에 직렬로 접속된 상기 제 1 서지 흡수부와, 제 2 서지 흡수 소자를 갖고, 상기 한 쌍의 입력단자 중의 상기 다른쪽과 상기 한 쌍의 출력단자 중의 상기 한쪽의 사이에 직렬로 접속된 제 2 서지 흡수부를 구비한다.
서지 흡수회로, 유도 소자, 서지 흡수부
Description
도 1은 배리스터를 서지 흡수회로에 적용한 종래 예를 도시하는 도면.
도 2는 배리스터의 등가회로를 도시하는 도면.
도 3은 종래의 서지 흡수회로의 S 파라미터를 설명하는 도면.
도 4는 종래의 서지 흡수회로의 TDR 시험 결과를 도시하는 도면.
도 5는 2개의 유도 소자를 배리스터에 편성한 종래의 서지 흡수회로의 예를 도시하는 도면.
도 6은 유도 소자를 2개의 배리스터에 편성한 종래의 서지 흡수회로의 예를 도시하는 도면.
도 7은 본원 발명의 실시형태에 따른 서지 흡수회로의 회로 구성을 도시하는 도면.
도 8은 서지 흡수회로를 적층형의 부품으로서 실현한 적층 서지 흡수 부품을 층마다 전개한 예를 도시하는 도면.
도 9는 적층 서지 흡수 부품의 외형을 도시하는 도면.
도 10은 서지 시험기의 회로를 도시하는 도면.
도 11은 적층 서지 흡수 부품 및 부하저항으로 이루어지는 부하회로에 걸리는 전압을 측정한 결과를 도시하는 도면.
도 12는 TDR 시험계의 구성을 도시하는 도면.
도 13은 본원 발명의 서지 흡수회로의 TDR 시험 결과를 도시하는 도면.
도 14는 S 파라미터 시험계의 구성을 도시하는 도면.
도 15는 본원 발명의 서지 흡수회로의 S 파라미터 시험 결과를 도시하는 도면.
도 16은 본원 발명의 실시형태에 따른 서지 흡수회로의 회로 구성을 도시하는 도면.
도 17은 서지 흡수 소자의 등가회로를 도시하는 도면.
도 18은 서지 흡수회로를 적층형의 부품으로서 실현한 적층 서지 흡수 부품을 층마다 전개한 예를 도시하는 도면이다.
도 19는 본원 발명의 실시형태에 따른 서지 흡수회로의 회로 구성을 도시하는 도면.
도 20은 유도 소자의 등가회로를 도시하는 도면.
도 21은 본원 발명의 실시형태에 따른 서지 흡수회로의 회로 구성을 도시하는 도면.
도 22는 본원 발명의 실시형태에 따른 서지 흡수회로의 회로 구성을 도시하는 도면.
도 23은 서지 흡수회로를 적층형의 부품으로서 실현한 적층 서지 흡수 부품을 층마다 전개한 예를 도시하는 도면.
도 24는 본원 발명의 서지 흡수회로의 S 파라미터 시험 결과를 도시하는 도 면.
본 발명은 고주파 특성을 개선한 서지 흡수회로에 관한 것이다.
IC나 LSI 등의 반도체 디바이스는 고압의 정전기에 의해서 파괴되거나, 특성이 열화되기도 하기 때문에, 정전기 대책으로서 배리스터(varistor) 등의 서지 흡수 소자가 사용되고 있다. 배리스터를 비롯한 서지 흡수 소자는 부유 용량 성분이나 등가직렬 유도성분을 가지기 때문에, 고속 신호를 취급하는 회로에 적용하면 신호를 열화시켜 버린다.
도 1은 배리스터를 적용한 서지 흡수회로의 예를 도시하는 도면이다. 도 1에 도시하는 서지 흡수회로(100)는, 입출력단자(101), 공통단자(102), 배리스터(103)를 갖고 있다. 배리스터(103)는, 소진폭의 입력신호가 입출력단자(101)에 입력하더라도, 고저항인 채로, 입력신호에 영향을 주지 않는다. 한편, 고압 서지가 입출력단자(101)에 입력되면, 상기 고압 서지는 배리스터(103)에 의해서 공통단자(102)로 새어나가게 된다. 이 결과, 도 1에 도시하는 서지 흡수회로(100)를 반도체 디바이스의 입출력단자에 접속하여 두면, 반도체 디바이스는 고압 서지로부터 보호되게 된다.
도 2는, 배리스터의 등가회로를 도시하는 도면이다. 도 2에 도시하는 바와 같이, 배리스터는, 한쪽의 단자와 다른쪽의 단자의 사이에 병렬로 설치된 가변저항 소자(104)와 부유 용량(105)으로 등가적으로 나타낼 수 있다. 가변저항(104)의 저항치는, 통상은 크고, 고압 서지가 인가되면 작아지기 때문에, 배리스터는 반도체 디바이스를 고압 서지로부터 보호하는 것이 가능하다. 그러나, 부유 용량(105)이 존재하기 때문에, 고속 신호를 취급하는 반도체 디바이스의 입출력측에 부가된 배리스터는, 고속 신호의 열화의 원인이 된다.
도 3은, 도 2에 도시하는 등가회로로 나타나는 서지 흡수회로의 S 파라미터 S11과 S21의 계산 결과를 도시하는 도면이다. 도 3에는, 부유 용량(105)의 값 Cz가, 1pF, 3pF, 5pF인 각각의 경우의 S 파라미터 S11과 S21이 나타나고 있다. 부유 용량(105)의 값 Cz가 5pF일 때에는, 신호의 주파수가 수100MHz를 초과하면 S21이 열화되기 시작하여, 신호 전달을 할 수 없게 된다. 또한, S11도 커지고, 반사 특성이 열화된다. 부유 용량(105)의 값 Cz가 1pF라도, 신호의 주파수가 1GHz를 초과하면 동일한 결과로 된다. 부유 용량과 제어전압·에너지 내량은 트레드오프(trade off)의 관계에 있기 때문에, 고속 신호 용도에 대하여 특성이 좋은 서지 흡수 소자를 적용할 수 없다는 과제가 있었다.
도 4는, 종래의 서지 흡수회로의 TDR(Time Domain Reflection) 시험 결과를 도시하는 도면이다. 도 4에는, 부유 용량의 값 Cz가, 1pF, 3pF, 5pF인 각각의 경우의 TDR이 나타나고 있다. 상승 시간 및 하강 시간이 200ps이고, 또한, 신호 진폭이 1V0-p인 펄스신호에 대한 입력 임피던스 Zi는, 부유 용량의 값이 5pF일 때에는, 정상상태인 100Ω에 대하여, 40Ω정도로까지 열화된다. 부유 용량의 값이 1pF 이더라도, 입력 임피던스는, 80Ω까지 열화된다.
이와 같이, 고속 신호를 취급하는 회로에 서지 흡수회로를 적용하기 위해서는, 부유 용량 성분을 작게 하지 않으면, 고속 신호의 상승 특성이나 지연 특성의 열화를 피할 수 없다. 그 한편으로, 서지 흡수 소자의 부유 용량 성분을 작게 하면, 서지 흡수 소자의 제어전압이 상승하여, 에너지 내량이 감소한다.
부유 용량 성분의 영향을 경감시키는 서지 흡수회로가 이미 제안되어 있다. 예를 들면, 유도 소자를 서지 흡수 소자에 편성함으로써, 서지 흡수회로의 임피던스 정합을 도모할 수 있다. 도 5는, 2개의 배리스터를 유도 소자에 편성한 종래의 서지 흡수회로의 예를 도시하는 도면이다. 도 5에 도시하는 서지 흡수회로(110)에서는, 입력단자(111)와 출력단자(112)의 사이에 2개 유도 소자(114 및 115)가 직렬로 접속되어 있고, 직렬 회로의 중점과 공통단자(113)의 사이에 배리스터(116)가 접속되어 있다.
도 6은, 유도 소자를 2개의 배리스터에 편성한 종래의 서지 흡수회로의 예를 도시하는 도면이다. 도 6에 도시하는 서지 흡수회로(120)에서는, 입출력단자(121)와 공통단자(122)의 사이에서, 배리스터(124)와 유도 소자(125)를 갖는 병렬회로가, 배리스터(123)와 직렬로 접속되어 있다. 이 서지 흡수회로는, 예를 들면, 특개 2001-60838호 일본 공개특허공보에 개시되어 있다.
그러나, 도 5에 도시하는 회로라도, 충분한 특성을 실현할 수 없다. 도 5에 도시하는 회로의 입력 임피던스 Zin은, 다음 식 1로 나타난다. 배리스터(115 및 116)는, 도 2에 도시하는 등가회로로 나타나고 있고, 소진폭의 고속 신호에 대하여 도 2의 부유 용량(105)만으로 근사되어 있다.
식 1의 입력 임피던스 Zin은, 다음 식 2-1 및 다음 식 2-2가 만족되는 경우에, 다음 식 3으로 나타내는 값으로 된다. 또한, Z0은 서지 흡수회로를 삽입하는 신호라인의 특성 임피던스이다.
따라서, 인덕턴스 Lz가, 다음 식 4에 나타내는 값으로 되는 유도 소자를 사용하면, 입력 임피던스를 신호라인의 특성 임피던스에 정합시킬 수 있다.
그렇지만, 식 2-1 및 식 2-2의 조건이 있기 때문에, 역시, 고주파에서는 입력 임피던스를 특성 임피던스에 정합시킬 수 없다. 따라서, 배리스터의 부유 용량을 작게 할 필요가 있는 것에 변함은 없다.
도 6에 도시하는 회로라도, 배리스터(123)의 부유 용량과 유도 소자(125)로 밴드패스 필터를 구성하게 되기 때문에, 광대역에 걸쳐서 임피던스 정합을 취하는 것은 곤란하다. 따라서, 고속 신호에 대해서는 충분한 특성을 실현할 수 없다.
또한, 도 1, 도 5 및 도 6에 도시한 서지 흡수회로는, 한쪽의 신호라인이 접지되는 소위 불평형 신호라인에 있어서 서지를 흡수하는 회로이고, 차동신호가 전송되는 차동 신호라인에는 적용할 수는 없다.
본 발명은 차동 입력의 고속 차동 신호에 대해서도 임피던스 정합이 우수한 서지 흡수회로를 제공하는 것을 목적으로 한다.
본 발명에 따른 서지 흡수회로는, 유도 소자를 이용하여 서지 흡수 소자의 부유 용량 성분의 영향을 캔슬한다.
구체적으로, 본 발명의 서지 흡수회로는, 외부와의 접속에 한 쌍의 입력단자 및 한 쌍의 출력단자를 구비하는 서지 흡수회로로서, 상기 한 쌍의 입력단자 중의 한쪽 및 상기 한 쌍의 출력단자 중의 한쪽을 접속하는 제 1 유도 소자와, 상기 한 쌍의 입력단자 중 다른쪽 및 상기 한 쌍의 출력단자 중 다른쪽을 접속하는 제 2 유도 소자와, 상기 한 쌍의 입력단자 중의 한쪽 및 상기 한 쌍의 출력단자 중 다른쪽을 접속하는 제 1 서지 흡수 소자와, 상기 한 쌍의 입력단자 중 다른쪽 및 상기 한 쌍의 출력단자 중의 한쪽을 접속하는 제 2 서지 흡수 소자를 구비하는 서지 흡수회로이다.
즉, 본 발명의 서지 흡수회로는, 한 쌍의 입력단자와, 한 쌍의 출력단자와, 한 쌍의 입력단자 중의 한쪽과 한 쌍의 출력단자 중의 한쪽을 접속하는 제 1 유도 소자와, 한 쌍의 입력단자 중 다른쪽과 한 쌍의 출력단자 중 다른쪽을 접속하는 제 2 유도 소자와, 제 1 서지 흡수 소자를 갖고, 한 쌍의 입력단자 중의 한쪽과 한 쌍의 출력단자 중 다른쪽과의 사이에 직렬로 접속된 제 1 서지 흡수부와, 제 2 서지 흡수 소자를 갖고, 한 쌍의 입력단자 중 다른쪽과 한 쌍의 출력단자 중의 한쪽과의 사이에 직렬로 접속된 제 2 서지 흡수부를 구비한다.
본 발명의 서지 흡수회로에서는, 서지 흡수 소자가 입력단자와 출력단자의 사이에서 교차하도록 접속되어 있고, 서지 흡수 소자의 부유 용량 성분에 대하여 유도 소자의 값을 적절하게 설정하는 것이 가능하기 때문에, 차동신호의 경우에 부유 용량 성분의 영향을 캔슬하여 광대역에 걸쳐 평탄한 주파수 특성을 실현할 수 있다.
따라서, 본 발명은, 반도체 디바이스 등을 고압의 정전기로부터 보호하면서, 고속 차동 신호에 대해서도 임피던스 정합이 우수한 서지 흡수회로를 제공할 수 있다.
본 발명에 따른 서지 흡수회로는, 서지 흡수 소자에 또한 저항소자 또는 유도 소자를 직렬로 접속하여 유도 소자의 등가병렬 저항 성분 또는 부유 용량 성분의 영향을 캔슬할 수 있다.
구체적으로는, 본 발명의 서지 흡수회로는, 외부와의 접속에 한 쌍의 입력단자 및 한 쌍의 출력단자를 구비하는 서지 흡수회로로서, 상기 한 쌍의 입력단자 중의 한쪽 및 상기 한 쌍의 출력단자 중의 한쪽을 접속하는 제 1 유도 소자와, 상기 한 쌍의 입력단자 중 다른쪽 및 상기 한 쌍의 출력단자 중 다른쪽을 접속하는 제 2 유도 소자와, 상기 한 쌍의 입력단자 중의 한쪽 및 상기 한 쌍의 출력단자 중 다른쪽을 직렬로 접속하는 제 1 서지 흡수 소자 및 제 1 저항소자, 직렬로 접속하는 제 1 서지 흡수 소자 및 제 3 유도 소자 또는 직렬로 접속하는 제 1 서지 흡수 소자, 제 1 저항소자 및 제 3 유도 소자와, 상기 한 쌍의 입력단자 중 다른쪽 및 상기 한 쌍의 출력단자 중의 한쪽을 직렬로 접속하는 제 2 서지 흡수 소자 및 제 2 저항소자, 직렬로 접속하는 제 2 서지 흡수 소자 및 제 4 유도 소자 또는 직렬로 접속하는 제 2 서지 흡수 소자, 제 2 저항소자 및 제 4 유도 소자를 구비하는 서지 흡수회로일 수 있다.
즉, 본 발명의 서지 흡수회로에서는, 제 1 서지 흡수부는, 제 1 서지 흡수 소자에 직렬로 접속된 저항소자 및/또는 유도 소자를 더 가질 수 있다. 또한, 본 발명의 서지 흡수회로에서는, 제 2 서지 흡수부는, 제 2 서지 흡수 소자에 직렬로 접속된 저항소자 및/또는 유도 소자를 더 가질 수 있다.
저항소자 또는 유도 소자를 서지 흡수 소자에 직렬로 접속함으로써, 차동신호의 경우에 유도 소자의 등가병렬 저항 성분 또는 등가병렬 용량 성분의 영향을 캔슬하여 광대역에 걸쳐서 평탄한 주파수 특성을 실현할 수 있다.
본 발명의 서지 흡수회로에서는, 또한, 제 1 유도 소자 및/또는 제 2 유도 소자에, 저항소자 또는 용량 소자가 병렬로 접속되어도 좋다.
구체적으로는, 제 3 저항소자 또는 제 1 용량 소자 또는 병렬로 접속된 제 3 저항소자 및 제 1 용량 소자가 상기 제 1 유도 소자에 병렬로 접속되고, 또한 제 4 저항소자 또는 제 2 용량 소자 또는 병렬로 접속된 제 4 저항소자 및 제 2 용량 소자가 상기 제 2 유도 소자에 병렬로 접속된다.
즉, 본 발명의 서지 흡수회로는, 제 1 유도 소자에 병렬로 접속된 저항소자 및/또는 용량 소자를 더 구비할 수 있다. 또한, 본 발명의 서지 흡수회로는, 제 2 유도 소자에 병렬로 접속된 저항소자 및/또는 용량 소자를 더 구비할 수 있다.
저항소자 또는 용량 소자를 유도 소자에 병렬로 접속함으로써, 차동신호의 경우에 서지 흡수 소자의 등가직렬 저항 성분 또는 등가직렬 유도성분의 영향을 캔슬하여 광대역에 걸쳐서 평탄한 주파수 특성을 실현할 수 있다.
상술한 본 발명의 서지 흡수회로에서는, 입력단자와 출력단자를 접속하는 2개의 유도 소자간에서 동상신호의 입력에 대하여 자속이 서로 강화되도록 유도 결합되어 있어도 좋다.
구체적으로는, 상술한 본 발명의 서지 흡수회로에서, 상기 한 쌍의 입력단자로의 동상신호의 입력에 대하여 자속이 서로 강화되도록 상기 제 1 유도 소자와 상기 제 2 유도 소자가 유도 결합되어 있어도 좋다.
유도 결합함으로써, 커먼 모드 노이즈(common-mode noise)를 제거할 수 있고, 또한 차동신호의 경우에 광대역에 걸쳐서 평탄한 주파수 특성을 실현할 수 있다.
첨부한 도면을 참조하여 본원 발명의 실시형태를 설명한다. 이하에 설명하는 실시형태는 본원 발명의 구성의 예이고, 본원 발명은, 이하의 실시형태에 제한되지 않는다.
이하의 실시형태에서는, 서지 흡수 소자로서 배리스터를 대표예로서 설명하지만, 당연히 배리스터를 다른 서지 흡수 소자로 바꾸더라도 동일한 동작, 작용을 나타낸다.
(제 1 실시형태)
본원 발명의 실시형태에 따른 서지 흡수회로의 회로 구성을 도 7에 도시한다. 도 7에 도시하는 서지 흡수회로(10)는, 차동 입력단자 중의 한쪽의 입력단자(11), 차동 입력 중의 다른쪽의 입력단자(12), 차동 출력단자 중의 한쪽의 출력단자(13), 차동 출력 중의 다른쪽의 출력단자(14), 제 1 서지 흡수 소자(21), 제 2 서지 흡수 소자(22), 제 1 유도 소자(25), 제 2 유도 소자(26)를 구비한다.
도 7에 도시하는 바와 같이, 서지 흡수회로(10)는, 외부와의 접속에 한 쌍의 입력단자(11 및 12) 및 한 쌍의 출력단자(13 및 14)를 구비한다. 제 1 유도 소자(25)는 입력단자(11)와 출력단자(13)의 사이에 접속되고, 제 2 유도 소자(26)는 입력단자(12)와 출력단자(14)의 사이에 접속되어 있다. 제 1 서지 흡수 소자(21)는 입력단자(11)와 출력단자(14)의 사이에 접속되고, 제 2 서지 흡수 소자(22)는 입력단자(12)와 출력단자(13)의 사이에 접속되어 있다.
제 1 서지 흡수 소자(21) 또는 제 2 서지 흡수 소자(22)에는, ZnO 등의 금속산화물을 이용한 배리스터, Si 등의 반도체를 이용한 PN 접합소자, 몰리브덴을 이용한 서지 흡수 소자, 전극간의 방전을 이용하는 갭식 방전소자 등을 적용할 수 있다.
여기에서는, 한 쌍의 입력단자(11 및 12)와 한 쌍의 출력단자(13 및 14)를 구별하고 있지만, 입력측과 출력측이 교체되어도 좋다. 제 1 유도 소자(25) 및 제 2 유도 소자(26)의 유도계수(인덕턴스)는 Lz이다.
도 7의 서지 흡수회로(10)의 차동 입력 임피던스 Zdin은, 하기의 식 5로 나타난다. 여기에서, 제 1 서지 흡수 소자(21) 및 제 2 서지 흡수 소자(22)는, 도 2에 도시하는 등가회로로 나타나고, 소진폭의 고속 차동 신호에 대해서는 도 2의 용량 Cz의 부유 용량(105)만으로 근사하였다.
식 5에 나타내는 바와 같이, 서지 흡수회로(10)의 차동 입력 임피던스 Zdin은 주파수에 의존하지 않고 일정해진다. 하기 식 6을 만족시키면, 서지 흡수회로(1O)의 차동 입력 임피던스 Zdin은, 상기 서지 흡수회로를 삽입하는 신호라인의 차동 특성 임피던스 ZdO에 정합하게 된다.
따라서, 본 실시형태의 서지 흡수회로는, 반도체 디바이스 등을 고압의 정전기로부터 보호하면서, 고속 차동 신호에 대해서도 임피던스 정합이 우수한 서지 흡수회로로 할 수 있다.
다음에, 도 7에서 설명한 서지 흡수회로를, 적층 서지 흡수 부품으로서 실현하는 예를 설명한다.
도 8은 도 7에서 설명한 서지 흡수회로를 적층형의 부품으로서 실현한 적층 서지 흡수 부품을 층마다 전개한 예이다. 도 8에 도시하는 바와 같이, 적층 서지 흡수 부품(10A)은, 차동 입력단자 중의 한쪽의 입력단자(11), 차동 입력단자 중 다른쪽의 입력단자(12), 차동 출력단자 중의 한쪽의 출력단자(13), 차동 출력단자 중 다른쪽의 출력단자(14), 제 1 서지흡수 소자 패턴(21a 및 21b), 제 2 서지흡수 소자 패턴(22a 및 22b), 제 1 유도 소자 패턴(25a), 제 2 유도 소자 패턴(26a), 및 평면형의 절연층(41a, 41b, 41c, 41d, 41e 및 41f)을 구비한다.
도 9는, 도 8에서 설명한 적층 서지 흡수 부품의 외형을 도시한다. 도 9에 도시하는 바와 같이, 적층 서지 흡수 부품(10A)은, 한 쌍의 입력단자 중의 한쪽의 입력단자(11)가 접속되는 제 1 입력전극(16), 한 쌍의 입력단자 중 다른쪽의 입력단자(12)가 접속되는 제 2 입력전극(17), 한 쌍의 출력단자 중의 한쪽의 출력단자(13)가 접속되는 제 1 출력전극(18), 및, 한 쌍의 출력단자 중 다른쪽의 출력단자(14)가 접속되는 제 2 출력전극(19)을 더 구비한다. 제 1 입력전극(16)에는, 제 1 서지흡수 소자 패턴(21b) 및 제 1 유도 소자 패턴(25a)이 접속되고, 제 2 입력전극(17)에는, 제 2 유도 소자 패턴(26a) 및 제 2 서지흡수 소자 패턴(22a)이 접속되고, 제 1 출력전극(18)에는, 제 1 유도 소자 패턴(25a) 및 제 2 서지흡수 소자 패턴(22b)이 접속되고, 제 2 출력전극(19)에는, 제 1 서지흡수 소자 패턴(21a) 및 제 2 유도 소자 패턴(26a)이 접속된다. 여기에서는, 제 1 입력전극(16) 및 제 2 입력전극(17)과 제 1 출력전극(18) 및 제 2 출력전극(19)을 구별하고 있지만, 입력측과 출력측이 교체되어도 좋다.
적층 서지 흡수 부품을 구성하는 각 절연층의 구조 및 재료에 관해서 설명한 다. 절연층(41a, 41b, 41c, 41d, 41e, 41f)은, 표면의 회로와의 사이에서 절연성을 높인 재료, 예를 들면, 유리에폭시수지, 불소수지, 세라믹 등의 유전체재료를 사용할 수 있다. 또한, 제 1 서지흡수 소자 패턴(21b)이 형성되는 절연층(41e)이나 제 2 서지흡수 소자 패턴(22b)이 형성되는 절연층(41b)은, 예를 들면 ZnO를 주성분으로 하는 반도체 세라믹 재료라도 좋다. 절연층의 표면에 형성되는 각 소자 패턴은 금, 백금, 은, 동, 납, 이들의 합금 등의 도체를 이용할 수 있고, 인쇄기술이나 에칭기술로 제작된다.
절연층(41a)의 표면에는, 제 2 서지흡수 소자 패턴(22a)이 형성되고, 입력단자(12)가 적층 서지 흡수 부품(10A)의 표면에 설치된 제 2 입력전극(17)에 접속된다. 절연층(41b)의 표면에는, 제 2 서지흡수 소자 패턴(22b)이 형성되고, 출력단자(13)가 적층 서지 흡수 부품(10A)의 표면에 설치된 제 1 출력전극(18)에 접속된다. 절연층(41c)의 표면에는, 제 1 유도 소자 패턴(25a) 및 제 2 유도 소자 패턴(26a)이 형성되고, 한 쌍의 입력단자(11 및 12) 및 한 쌍의 출력단자(13 및 14)가 각각 적층 서지 흡수 부품(10A)의 표면에 설치된 제 1 입력전극(16) 및 제 2 입력전극(17) 및 제 1 출력전극(18) 및 제 2 출력전극(19)에 접속된다. 절연층(41d)의 표면에는, 제 1 서지흡수 소자 패턴(21a)이 형성되고, 출력단자(14)가 적층 서지 흡수 부품(10A)의 표면에 설치된 제 2 출력전극(19)에 접속된다. 절연층(41e)의 표면에는, 제 1 서지흡수 소자 패턴(21b)이 형성되고, 입력단자(11)가 적층 서지 흡수 부품(10A)의 표면에 설치된 제 1 입력전극(16)에 접속된다. 절연층(41f)은 내부의 소자 패턴이 외부와 접촉하는 것을 방지한다.
즉, 적층 서지 흡수 부품(10A)에서는, 절연층(41a, 41b, 41c, 41d, 41e, 41f)이, 소정의 방향으로 차례로 적층되어 있다. 이들 절연층에 의해서 획성되는 한 쌍의 표면으로서, 상기 소정의 방향으로 연장되는 한 쌍의 표면의 한쪽에는, 입력전극(16 및 17)이 설치되어 있다. 입력전극(16 및 17)은, 상기 소정의 방향으로 연장되어 있다. 한 쌍의 표면의 다른쪽에는, 출력전극(18 및 19)이 설치되어 있고, 상기 소정의 방향으로 연장되어 있다.
절연층(41e)의 한쪽의 주면에는 제 1 서지흡수 소자 패턴(21b)이 설치되어 있고, 절연층(41d)의 한쪽의 주면에는 제 1 서지흡수 소자 패턴(21a)이 설치되어 있다. 제 1 서지흡수 소자 패턴(21b)의 일단(11; 한쪽의 입력단자)은, 절연층(41e)의 가장자리를 따르고 있고, 입력전극(16)에 접속되어 있다. 제 1 서지흡수 소자 패턴(21a)의 일단(14; 다른쪽의 출력단자)은, 절연층(41d)의 가장자리를 따르고 있고, 출력전극(19)에 접속되어 있다. 제 1 서지흡수 소자 패턴(21a)의 일부 및 제 1 서지흡수 소자 패턴(21b)의 일부는, 절연층(41e)을 개재하여 서로 대향함으로써, 제 1 서지 흡수 소자(21)를 구성하고 있다.
제 1 유도 소자 패턴(25a) 및 제 2 유도 소자 패턴(26a)은, 절연층(41c)의 한쪽의 주면에서, 제 1 유도 소자(25) 및 제 2 유도 소자(26)를 각각 구성하고 있다. 제 1 유도 소자 패턴(25a)의 일단(11) 및 타단(13)은, 입력전극(16) 및 출력전극(18)에 각각 접속되어 있다. 제 2 유도 소자 패턴(26a)의 일단(12) 및 타단(14)은, 입력전극(17) 및 출력전극(19)에 각각 접속되어 있다.
절연층(41b)의 한쪽의 주면에는 제 2 서지흡수 소자 패턴(22b)이 설치되어 있고, 절연층(41a)의 한쪽의 주면에는 제 2 서지흡수 소자 패턴(22a)이 설치되어 있다. 제 2 서지흡수 소자 패턴(22a)의 일단(12; 다른쪽의 입력단자)은, 절연층(41a)의 가장지리를 따르고 있고, 입력전극(17)에 접속되어 있다. 제 2 서지흡수 소자 패턴(22b)의 일단(13; 한쪽의 출력단자)은, 절연층(41b)의 가장자리를 따르고 있고, 출력전극(18)에 접속되어 있다. 제 2 서지흡수 소자 패턴(22a)의 일부 및 제 2 서지흡수 소자 패턴(22b)의 일부는, 절연층(41b)을 개재하여 서로 대향함으로써, 제 2 서지 흡수 소자(22)를 구성하고 있다.
이 예에서는, 제 1 유도 소자 패턴(25a) 및 제 2 유도 소자 패턴(26a)은 단층으로 형성하고 있지만, 복수의 층으로 형성하여도 좋다. 복수의 층으로 형성하면 큰 유도계수를 실현할 수 있다.
도 8에 도시하는 복수의 층을 차례로 적층하여 압착한 후에, 일체 소성함으로써, 도 9에 도시하는 바와 같은 적층체를 제작한다. 적층체의 표면에는, 제 1 입력전극(16), 제 2 입력전극(17), 제 1 출력전극(18) 및 제 2 출력전극(19)을 형성한다. 전극재료로서는, 금, 백금, 은, 동, 납, 이들의 합금 등의 도체를 적용할 수 있다.
이렇게 하여 완성된 적층 서지 흡수 부품(10A)은, 유도 소자나 서지 흡수 소자가 일체로 되어 형성되어 있기 때문에, 소형이고 또한 부유 용량을 작게 할 수 있다. 또한, 상술한 서지 흡수회로의 회로 구성이기 때문에, 반도체 디바이스 등을 고압의 정전기로부터 보호하면서, 고속 차동 신호에 대해서도 임피던스 정합이 우수한 적층 서지 흡수 부품으로 할 수 있다.
상술한 적층 서지 흡수 부품(10A)의 서지 시험을 하였다. 이 때의 서지 시험기의 회로를 도 10에 도시한다. 도 10에 도시하는 회로는, 직류전압원(61), 스위치(62), 용량 소자(63), 저항(64), 스위치(65), 출력단자(66 및 67)를 구비하고 있다.
도 9에 도시하는 적층 서지 흡수 부품의 한쪽의 입력전극(16)이 도 10에 도시하는 서지 시험기의 출력단자(66)에 접속되었다. 이 때, 적층 서지 흡수 부품의 다른쪽의 입력전극(17)은 개방상태에 설정되고, 서지 시험기의 출력단자(67)는 접지되었다. 또한 적층 서지 흡수 부품의 출력전극(18, 19)은 각각 예를 들면 50Ω의 저항으로 종단되었다. 직류전압원(61)은 2kV의 전압을 공급하고, 용량 소자(63)의 용량은 150pF이고, 저항(64)의 저항치는 330Ω이었다.
우선, 스위치(65)를 개방상태로 한 채로, 스위치(62)를 닫고 직류전압원(61)으로부터 용량 소자(63)를 챠지하였다. 다음에, 스위치(62)를 개방하고, 스위치(65)를 닫으면 용량 소자(63)에 챠지된 전하가 저항(64)을 통하여 적층 서지 흡수 부품의 입력전극(16)에 입력되었다. 이 때에 적층 서지 흡수 부품의 출력전극(18과 19)의 사이의 전압을 측정하였다. 측정 결과를 도 11에 도시한다. 도 11은 횡축을 시간(ns), 종축을 방전전압(V)으로 하였기 때문에, 적층 서지 흡수부품의 유무에 의해서 방전 전압을 비교하고 있다. 도 11로부터, 본 실시형태의 적층 서지 흡수 부품을 부가함으로써, 서지가 충분히 흡수되고 있는 것을 알 수 있다. 따라서, 적층 서지 흡수 부품을 반도체 디바이스의 예를 들면 입력단자 사이에 접속하면, 서지에 의한 전위차에 의해서 반도체 디바이스가 파괴되는 것을 미연에 방 지할 수 있다.
상술한 적층 서지 흡수 부품의 TDR 시험을 하였다. 이 때의 TDR 시험계의 구성을 도 12에 도시한다. 도 12에 도시하는 시험계는, 측정대상인 적층 서지 흡수 부품(50), 펄스발생기(51a 및 51b), 임피던스 정합용의 저항(52a, 52b, 52c 및 52d), 동축선로(53a, 53b, 53c 및 53d)를 구비한다.
도 9에 도시하는 적층 서지 흡수 부품의 각 전극을 도 12의 측정대상인 적층 서지 흡수 부품과 같이 4단자에 접속하였다. 동축선로(53a, 53b, 53c 및 53d)는 50오옴으로 하고, 임피던스 정합용의 저항(52a, 52b, 52c 및 52d)은 각각 50Ω으로 하였다.
TDR 시험 결과를 도 13에 도시한다. 도 13은 횡축을 시간(ns), 종축을 입력 임피던스(오옴)로 한 것이다. 도 13으로부터, 본 실시형태의 적층 서지 흡수 부품에서는 입력 임피던스가 일정하게 유지되고 있는 것을 알 수 있다.
상술한 적층 서지 흡수 부품의 S 파라미터 시험을 하였다. 이 때의 S 파라미터 시험계의 구성을 도 14에 도시한다. 도 14에 도시하는 시험계는, 측정대상인 적층 서지 흡수 부품(50), 발진기(54), 임피던스 정합용의 저항(55a 및 55b), 불평형-평형 변환용의 트랜스(56a), 평형-불평형 변환용의 트랜스(56b)를 구비한다.
도 9에 도시하는 적층 서지 흡수 부품의 각 전극을 도 14의 측정대상인 적층 서지 흡수 부품과 같이 4단자에 접속하였다. 임피던스 정합용의 저항(55a 및 55b)은 각각 100Ω으로 하였다.
S 파라미터 시험 결과를 도 15에 도시한다. 도 15는 횡축을 주파수(MHz), 종축을 감쇠량(dB)으로 한 것이다. 도 15로부터, 본 실시형태의 적층 서지 흡수 부품에서는 투과 특성(S21) 및 반사 특성(S11) 모두 만족할 수 있는 값으로 일정하게 유지되고 있는 것을 알 수 있다.
따라서, 본 실시형태의 서지 흡수회로의 구성을 갖는 적층 서지 흡수 부품은, 고성능인 서지 흡수 특성을 가지면서, 소형 또한 고속 차동 신호에 대해서도 임피던스 정합이 우수한 것으로 할 수 있다.
(제 2 실시형태)
본원 발명의 실시형태에 따른 서지 흡수회로의 회로 구성을 도 16에 도시한다. 도 16에 도시하는 서지 흡수회로(20)는, 차동 입력 중의 한쪽의 입력단자(11), 차동 입력 중의 다른쪽의 입력단자(12), 차동 출력 중의 한쪽의 출력단자(13), 차동 출력 중의 다른쪽의 출력단자(14), 제 1 서지 흡수 소자(21), 제 2 서지 흡수 소자(22), 제 1 유도 소자(25), 제 2 유도 소자(26), 제 3 저항소자(35), 제 4 저항소자(36)는, 제 1 용량 소자(37), 및, 제 2 용량 소자(38)를 구비한다.
도 16에 도시하는 서지 흡수회로(20)는, 서지 흡수회로(10)에, 입력단자(11)와 출력단자(13)의 사이에 병렬 접속되는 제 3 저항소자(35) 및 제 1 용량 소자(37)를 추가하고, 입력단자(12)와 출력단자(14)의 사이에 병렬 접속되는 제 4 저항소자(36) 및 제 2 용량 소자(38)를 추가한 구성이다.
여기에서는, 입력단자(11 및 12)와 출력단자(13 및 14)를 구별하고 있지만, 입력측과 출력측이 교체되어도 좋다. 제 1 서지 흡수 소자(21) 및 제 2 서지 흡수 소자(22)의 부유 용량은 각각 Cz, 제 1 유도 소자(25) 및 제 2 유도 소자(26)의 유도계수(인덕턴스)는 각각 Lz, 제 3 저항소자(35) 및 제 4 저항소자(36)의 저항은 Rs, 제 1 용량 소자(37) 및 제 2 용량 소자(38)의 용량은 Cs이다.
도 16에 도시하는 제 1 서지 흡수 소자(21) 및 제 2 서지 흡수 소자(22)는, 도 17에 도시하는 등가회로로 나타낼 수 있다. 도 17에 도시하는 등가회로는, 가변저항(104), 부유 용량(105), 등가직렬 유도성분(106), 및, 등가직렬 저항 성분(107)을 갖는다. 부유 용량(105)의 용량을 Cz, 등가직렬 유도성분(106)의 인덕턴스를 Lf, 등가직렬 저항 성분(107)의 저항을 Rf로 하면, 하기 식 7 내지 식 9를 만족시킴으로써, 서지 흡수회로(20)의 차동 입력 임피던스를, 상기 서지 흡수회로를 삽입하는 신호라인의 차동 특성 임피던스 Zd0에 정합시킬 수 있다.
제 1 서지 흡수 소자 및 제 2 서지 흡수 소자에 있어서, 등가직렬 유도 성분이 무시할 수 있는 정도로 충분히 작은 경우에는, 도 16에 도시하는 서지 흡수회로(20)로부터, 제 1 용량 소자(37) 및 제 2 용량 소자(38)를 생략하고, 제 3 저항 소자(35) 및 제 4 저항소자(36)로 제 1 서지 흡수 소자(21) 및 제 2 서지 흡수 소자(22)의 등가직렬 저항 성분의 영향을 캔슬하면 좋다. 제 1 서지 흡수 소자 및 제 2 서지 흡수 소자에 있어서, 등가직렬 저항 성분이 무시할 수 있는 정도로 충분히 작은 경우에는, 도 16에 도시하는 서지 흡수회로(20)로부터, 제 3 저항소자(35) 및 제 4 저항소자(36)를 생략하고, 제 1 용량 소자(37) 및 제 2 용량 소자(38)로 제 1 서지 흡수 소자(21) 및 제 2 서지 흡수 소자(22)의 등가직렬 유도성분의 영향을 캔슬하면 좋다.
제 1 유도 소자(25) 및 제 2 유도 소자(26)가 등가병렬 저항 성분이나 등가병렬 용량 성분을 가질 때는, 이들을 이용하여 제 1 서지 흡수 소자(21) 및 제 2 서지 흡수 소자(22)의 등가직렬 저항 성분이나 등가직렬 유도성분의 영향을 캔슬하여도 좋다. 또는, 제 1 유도 소자(25)의 등가병렬 저항 성분과 제 3 저항소자(35)의 병렬합이나 제 1 유도 소자(25)의 등가병렬 용량 성분과 제 1 용량 소자(37)의 병렬합 및 제 2 유도 소자(26)의 등가병렬 저항 성분과 제 4 저항소자(36)의 병렬합이나 제 2 유도 소자(26)의 등가병렬 용량 성분과 제 2 용량 소자(38)의 병렬합으로 제 1 서지 흡수 소자(21) 및 제 2 서지 흡수 소자(22)의 등가직렬 저항 성분이나 등가직렬 유도성분의 영향을 캔슬하여도 좋다.
따라서, 본 실시형태의 서지 흡수회로는, 서지 흡수 소자에 등가직렬 유도성분이나 등가직렬 저항 성분이 있더라도, 반도체 디바이스 등을 고압의 정전기로부터 보호하면서, 고속 차동 신호에 대해서도 한층 더 임피던스 정합이 우수한 서지 흡수회로로 할 수 있다.
다음에, 도 16에서 설명한 서지 흡수회로를, 적층 서지 흡수 부품으로서 실현하는 예를 설명한다.
도 18은 도 16에서 설명한 서지 흡수회로를 적층형의 부품으로서 실현한 적층 서지 흡수 부품을 층마다 전개한 예이다. 도 18에 도시하는 적층 서지 흡수 부품(20)은, 차동 입력단자 중의 한쪽의 입력단자(11), 차동 입력단자 중 다른쪽의 입력단자(12), 차동 출력단자 중의 한쪽의 출력단자(13), 차동 출력단자 중 다른쪽의 출력단자(14), 제 1 서지흡수 소자 패턴(21a 및 21b), 제 2 서지흡수 소자 패턴(22a 및 22b), 제 1 유도 소자 패턴(25a), 제 2 유도 소자 패턴(26a), 제 3 저항소자 패턴(35a), 제 4 저항소자 패턴(36a), 제 1 용량 소자 패턴(37a 및 37b), 제 2 용량 소자 패턴(38a 및 38b), 평면형의 절연층(42a, 42b, 42c, 42d, 42e 및 42f)을 구비한다.
도 18에 도시하는 적층 서지 흡수 부품(20A)은, 도 8에서 설명한 적층 서지 흡수 부품(10A)에 제 3 저항소자 패턴(35a), 제 4 저항소자 패턴(36a), 제 1 용량 소자 패턴(37a 및 37b), 제 2 용량 소자 패턴(38a 및 38b)을 추가한 것이다. 도 18에 도시하는 적층 서지 흡수 부품(20A)을 구성하는 각 절연층의 구조 및 재료는, 도 8에 도시하는 적층 서지 흡수 부품(10A)과 동일하다.
도 18에 도시하는 설명한 적층 서지 흡수 부품(20A)의 외형은, 도 9에 도시하는 것과 동일하다. 제 1 입력전극(16)에는 입력단자(11)가 접속되고, 제 2 입력전극(17)에는 입력단자(12)가 접속되고, 제 1 출력전극(18)에는 출력단자(13)가 접속되고, 제 2 출력전극(19)에는 출력단자(14)가 접속된다.
즉, 적층 서지 흡수 부품(20A)에서는, 제 2 서지흡수 소자 패턴(22a)이 설치되어 있는 절연층(42a)의 한쪽의 주면에, 제 3 저항소자 패턴(35a) 및 제 2 용량 소자 패턴(38a)이 설치되어 있다. 제 3 저항소자 패턴(35a)은, 그 일단(11) 및 타단(13)이 입력전극(16) 및 출력전극(18)에 각각 접속되어 있고, 제 3 저항소자(35)를 구성하고 있다. 또한, 제 2 서지흡수 소자 패턴(22b)이 설치되어 있는 절연층(42b)의 한쪽의 주면에, 제 2 용량 소자 패턴(38b)이 설치되어 있다. 제 2 용량 소자 패턴(38a 및 38b)은, 절연층(42b)을 개재하여 서로 대향하고 있고, 이로써 제 2 용량 소자(38)가 구성되어 있다.
제 1 서지흡수 소자 패턴(21a)이 설치되어 있는 절연층(42d)의 한쪽의 주면에는, 제 1 용량 소자 패턴(37a)이 설치되어 있다. 또한, 제 1 서지흡수 소자 패턴(21b)이 설치되어 있는 절연층(42e)의 한쪽의 주면에, 제 4 저항소자 패턴(36a) 및 제 1 용량 소자 패턴(37b)이 설치되어 있다. 제 4 저항소자 패턴(36a)은, 그 일단(12) 및 타단(14)이 입력전극(17) 및 출력전극(19)에 각각 접속되어 있고, 제 4 저항소자(36)를 구성하고 있다. 제 1 용량 소자 패턴(37a 및 37b)은, 절연층(42e)을 개재하여 대향하고 있고, 이로써 제 1 용량 소자(37)를 구성하고 있다.
여기에서는, 제 1 입력전극(16) 및 제 2 입력전극(17)과 제 1 출력전극(18) 및 제 2 출력전극(19)을 구별하고 있지만, 입력측과 출력측이 교체되어도 좋다.
이렇게 하여 완성한 적층 서지 흡수 부품은, 유도 소자나 서지 흡수 소자가 일체로 되어 형성되어 있기 때문에, 소형이고 또한 부유 용량을 작게 할 수 있다. 또한, 상술한 서지 흡수회로의 회로 구성이기 때문에, 반도체 디바이스 등을 고압 의 정전기로부터 보호하면서, 고속 차동 신호에 대해서도 한층 더 임피던스 정합이 우수한 적층 서지 흡수 부품으로 할 수 있다. 또한, 서지 시험 결과도 제 1 실시형태의 적층 서지 흡수 부품과 마찬가지로 양호하였다.
(제 3 실시형태)
본원 발명의 실시형태에 따른 서지 흡수회로의 회로 구성을 도 19에 도시한다. 도 19에 도시하는 서지 흡수회로(30)는, 차동 입력단자 중의 한쪽의 입력단자(11), 차동 입력단자 중 다른쪽의 입력단자(12), 차동 출력단자 중의 한쪽의 출력단자(13), 차동 출력단자 중 다른쪽의 출력단자(14), 제 1 서지 흡수 소자(21), 제 2 서지 흡수 소자(22), 제 1 유도 소자(25), 제 2 유도 소자(26), 제 1 저항소자(31), 제 2 저항소자(32), 제 3 유도 소자(33), 제 4 유도 소자(34)를 구비한다. 서지 흡수회로(30)에서는, 제 1 서지 흡수 소자(21), 제 1 저항소자(31), 및 제 3 유도 소자(33)가, 직렬로 접속되고, 제 1 서지 흡수부를 구성하고 있다. 또한, 제 2 서지 흡수 소자(22), 제 2 저항소자(32), 및 제 4 유도 소자(34)가, 직렬로 접속되고, 제 2 서지 흡수부를 구성하고 있다.
도 19에 도시하는 서지 흡수회로는, 제 1 실시형태의 도 7에 도시하는 서지 흡수회로에, 입력단자(11)와 출력단자(14)의 사이에 제 1 서지 흡수 소자(21)에 더하여, 제 1 저항소자(31) 및 제 3 유도 소자(33)를 직렬로 접속하고, 입력단자(12)와 출력단자(13)의 사이에 제 2 서지 흡수 소자(22)에 더하여, 제 2 저항소자(32) 및 제 4 유도 소자(34)를 직렬로 접속한 구성이다.
여기에서는, 입력단자(11 및 12)와 출력단자(13 및 14)를 구별하고 있지만, 입력측과 출력측이 교체되어도 좋다. 제 1 서지 흡수 소자(21) 및 제 2 서지 흡수 소자(22)의 부유 용량은 각각 Cz, 제 1 유도 소자(25) 및 제 2 유도 소자(26)의 유도계수(인덕턴스)는 각각 Lz, 제 1 저항소자(31) 및 제 2 저항소자(32)의 저항은 Rp, 제 3 유도 소자(33) 및 제 4 유도 소자(34)의 인덕턴스는 Lp이다.
도 19에 도시하는 제 1 유도 소자(25) 및 제 2 유도 소자(26)는, 도 20에 도시하는 등가회로로 나타낼 수 있다. 도 20에 도시하는 등가회로는, 유도 소자(103), 등가병렬 용량 성분(108), 등가병렬 저항 성분(109)을 갖고 있다. 유도 소자(103)의 인덕턴스를 Lz, 등가병렬 용량 성분(108)의 용량을 Ce, 등가병렬 저항 성분(109)의 저항을 Re로 하면, 하기 식 10 내지 식 12를 만족시킴으로써, 서지 흡수회로(30)의 차동 입력 임피던스를, 상기 서지 흡수회로를 삽입하는 신호라인의 차동 특성 임피던스 Zd0에 정합시킬 수 있다.
제 1 유도 소자(25) 또는 제 2 유도 소자(26)에 있어서, 등가병렬 용량 성분이 무시할 수 있는 정도로 충분히 작은 경우에는, 서지 흡수회로(30)로부터 제 3 유도 소자(33) 및 제 4 유도 소자(34)를 생략하고, 제 1 저항소자(31) 및 제 2 저 항소자(32)로 제 1 유도 소자(25) 및 제 2 유도 소자(26)의 등가병렬 저항 성분의 영향을 캔슬하면 좋다. 제 1 유도 소자(25) 또는 제 2 유도 소자(26)에 있어서, 등가병렬 저항 성분보다도 등가병렬 용량 성분이 무시할 수 있는 정도로 충분히 작은 경우에는, 서지 흡수회로(30)로부터 제 1 저항소자(31) 및 제 2 저항소자(32)를 생략하고, 제 3 유도 소자(33) 및 제 4 유도 소자(34)로 제 1 유도 소자(25) 및 제 2 유도 소자(26)의 등가병렬 용량 성분의 영향을 캔슬하면 좋다.
제 1 서지 흡수 소자(21) 및 제 2 서지 흡수 소자(22)가 등가직렬 저항 성분이나 등가직렬 유도성분을 가질 때는, 이들을 이용하여 제 1 유도 소자(25) 및 제 2 유도 소자(26)의 등가병렬 저항 성분이나 등가병렬 용량 성분의 영향을 캔슬하여도 좋다. 또는, 제 1 서지 흡수 소자(21)의 등가직렬 저항 성분과 제 1 저항소자(31)의 직렬합이나 제 1 서지 흡수 소자(21)의 등가직렬 유도성분과 제 3 유도 소자(33)의 직렬합 및 제 2 서지 흡수 소자(22)의 등가직렬 저항 성분과 제 2 저항소자(32)의 직렬합이나 제 2 서지 흡수 소자(22)의 등가직렬 유도성분과 제 4 유도 소자(34)의 직렬합으로 제 1 유도 소자(25) 및 제 2 유도 소자(26)의 등가병렬 저항 성분이나 등가병렬 용량 성분의 영향을 캔슬하여도 좋다.
따라서, 본 실시형태의 서지 흡수회로는, 유도 소자에 등가병렬 용량 성분이나 등가병렬 저항 성분이 있더라도, 반도체 디바이스 등을 고압의 정전기로부터 보호하면서, 고속 차동 신호에 대해서도 한층 더 임피던스 정합이 우수한 서지 흡수회로로 할 수 있다.
도 19에서 설명한 서지 흡수회로를, 적층 서지 흡수 부품으로서 제 1 실시형 태와 동일하게 실현하는 것이 가능하다. 도 19를 기초로 한 적층 서지 흡수 부품은, 유도 소자나 서지 흡수 소자가 일체로 되어 형성되어 있기 때문에, 소형이고 또한 부유 용량을 작게 할 수 있다. 또한, 상술한 서지 흡수회로의 회로 구성이기 때문에, 반도체 디바이스 등을 고압의 정전기로부터 보호하면서, 고속 차동 신호에 대해서도 한층 더 임피던스 정합이 우수한 적층 서지 흡수 부품으로 할 수 있다. 또한, 서지 시험 결과도 제 1 실시형태의 적층 서지 흡수 부품과 마찬가지로 양호하였다.
(제 4 실시형태)
본원 발명의 실시형태에 따른 서지 흡수회로의 회로 구성을 도 21에 도시한다. 도 21에 도시하는 서지 흡수회로(40)는, 차동 입력단자 중의 한쪽의 입력단자(11), 차동 입력단자 중 다른쪽의 입력단자(12), 차동 출력단자 중의 한쪽의 출력단자(13), 차동 출력단자 중 다른쪽의 출력단자(14), 제 1 서지 흡수 소자(21), 제 2 서지 흡수 소자(22), 제 1 유도 소자(25), 제 2 유도 소자(26), 제 1 저항소자(31), 제 2 저항소자(32), 제 3 유도 소자(33), 제 4 유도 소자(34), 제 3 저항소자(35), 제 4 저항소자(36), 제 1 용량 소자(37), 제 2 용량 소자(38)를 구비한다.
도 21에 도시하는 서지 흡수회로(40)는, 제 3 실시형태의 도 19에 도시하는 서지 흡수회로(30)에, 입력단자(11)와 출력단자(13)의 사이에 병렬 접속되는 제 3 저항소자(35) 및 제 1 용량 소자(37)를 추가하고, 입력단자(12)와 출력단자(14)의 사이에 병렬 접속되는 제 4 저항소자(36) 및 제 2 용량 소자(38)를 추가한 구성이 다.
여기에서는, 입력단자(11 및 12)와 출력단자(13 및 14)를 구별하고 있지만, 입력측과 출력측이 교체되어도 좋다. 제 1 서지 흡수 소자(21) 및 제 2 서지 흡수 소자(22)의 부유 용량은 각각 Cz, 제 1 유도 소자(25) 및 제 2 유도 소자(26)의 유도계수(인덕턴스)는 각각 Lz, 제 3 저항소자(35) 및 제 4 저항소자(36)의 저항은 Rs, 제 1 용량 소자(37) 및 제 2 용량 소자(38)의 용량은 Cs, 제 1 저항소자(31) 및 제 2 저항소자(32)의 저항은 Rp, 제 3 유도 소자(33) 및 제 4 유도 소자(34)의 인덕턴스는 Lp이다.
도 21에 도시하는 제 1 유도 소자(25) 및 제 2 유도 소자(26)는, 도 20에 도시하는 등가회로로 나타낼 수 있고, 도 21에 도시하는 제 1 서지 흡수 소자(21) 및 제 2 서지 흡수 소자(22)는, 도 17에 도시하는 등가회로에서 나타낼 수 있다. 제 2 실시형태 및 제 3 실시형태와 마찬가지로, 식 7 내지 식 12까지를 만족시킴으로써, 서지 흡수회로(40)의 차동 입력 임피던스를, 상기 서지 흡수회로를 삽입하는 신호라인의 차동 특성 임피던스 Zd0에 정합시킬 수 있다.
제 1 유도 소자(25) 또는 제 2 유도 소자(26)에 있어서, 등가병렬 용량 성분이 무시할 수 있는 정도로 충분히 작은 경우에는, 도 21에 있어서, 제 3 유도 소자(33) 및 제 4 유도 소자(34)를 생략하고, 제 1 저항소자(31) 및 제 2 저항소자(32)로 제 1 유도 소자(25) 및 제 2 유도 소자(26)의 등가병렬 저항 성분의 영향을 캔슬하면 좋다. 제 1 유도 소자(25) 또는 제 2 유도 소자(26)에 있어서, 등가 병렬 저항 성분보다도 등가병렬 용량 성분이 무시할 수 있는 정도로 충분히 작은 경우에는, 도 21에 있어서, 제 1 저항소자(31) 및 제 2 저항소자(32)를 생략하고, 제 3 유도 소자(33) 및 제 4 유도 소자(34)로 제 1 유도 소자(25) 및 제 2 유도 소자(26)의 등가병렬 용량 성분의 영향을 캔슬하면 좋다.
제 1 서지 흡수 소자(21) 및 제 2 서지 흡수 소자(22)에 있어서, 등가직렬 유도성분이 무시할 수 있는 정도로 충분히 작은 경우에는, 도 21에 있어서, 제 1 용량 소자(37) 및 제 2 용량 소자(38)를 생략하고, 제 3 저항소자(35) 및 제 4 저항소자(36)로 제 1 서지 흡수 소자(21) 및 제 2 서지 흡수 소자(22)의 등가직렬 저항 성분의 영향을 캔슬하면 좋다. 제 1 서지 흡수 소자(21) 및 제 2 서지 흡수 소자(22)에 있어서, 등가직렬 저항 성분이 무시할 수 있는 정도로 충분히 작은 경우에는, 도 21에 있어서, 제 3 저항소자(35) 및 제 4 저항소자(36)를 생략하고, 제 1 용량 소자(37) 및 제 2 용량 소자(38)로 제 1 서지 흡수 소자(21) 및 제 2 서지 흡수 소자(22)의 등가직렬 유도성분의 영향을 캔슬하면 좋다.
제 1 유도 소자(25) 및 제 2 유도 소자(26)가 등가병렬 저항 성분이나 등가병렬 용량 성분을 가질 때는, 이들을 이용하여 제 1 서지 흡수 소자(21) 및 제 2 서지 흡수 소자(22)의 등가직렬 저항 성분이나 등가직렬 유도성분의 영향을 캔슬하여도 좋다. 또는, 제 1 유도 소자(25)의 등가병렬 저항 성분과 제 3 저항소자(35)의 병렬합이나 제 1 유도 소자(25)의 등가병렬 용량 성분과 제 1 용량 소자(37)의 병렬합 및 제 2 유도 소자(26)의 등가병렬 저항 성분과 제 4 저항소자(36)의 병렬합이나 제 2 유도 소자(26)의 등가병렬 용량 성분과 제 2 용량 소자(38)의 병렬합 으로 제 1 서지 흡수 소자(21) 및 제 2 서지 흡수 소자(22)의 등가직렬 저항 성분이나 등가직렬 유도성분의 영향을 캔슬하여도 좋다.
제 1 서지 흡수 소자(21) 및 제 2 서지 흡수 소자(22)가 등가직렬 저항 성분이나 등가직렬 유도성분을 가질 때는, 이들을 이용하여 제 1 유도 소자(25) 및 제 2 유도 소자(26)의 등가병렬 저항 성분이나 등가병렬 용량 성분의 영향을 캔슬하여도 좋다. 또는, 제 1 서지 흡수 소자(21)의 등가직렬 저항 성분과 제 1 저항소자(31)의 직렬합이나 제 1 서지 흡수 소자(21)의 등가직렬 유도성분과 제 3 유도 소자(33)의 직렬합 및 제 2 서지 흡수 소자(22)의 등가직렬 저항 성분과 제 2 저항소자(32)의 직렬합이나 제 2 서지 흡수 소자(22)의 등가직렬 유도성분과 제 4 유도 소자(34)의 직렬합으로 제 1 유도 소자(25) 및 제 2 유도 소자(26)의 등가병렬 저항 성분이나 등가병렬 용량 성분의 영향을 캔슬하여도 좋다.
따라서, 본 실시형태의 서지 흡수회로는, 유도 소자에 등가병렬 용량 성분이나 등가병렬 저항 성분이 있더라도, 또한, 서지 흡수 소자에 등가직렬 유도성분이나 등가직렬 저항 성분이 있더라도, 반도체 디바이스 등을 고압의 정전기로부터 보호하면서, 고속 차동 신호에 대해서도 한층 더 임피던스 정합이 우수한 서지 흡수회로로 할 수 있다.
도 21에서 설명한 서지 흡수회로(40)를, 적층 서지 흡수 부품으로서 제 1 실시형태와 동일하게 실현하는 것이 가능하다. 도 21을 기초로 한 적층 서지 흡수 부품은, 유도 소자나 서지 흡수 소자가 일체로 되어 형성되어 있기 때문에, 소형이고 또한 부유 용량을 작게 할 수 있다. 또한, 상술한 서지 흡수회로의 회로 구성 이기 때문에, 반도체 디바이스 등을 고압의 정전기로부터 보호하면서, 고속 차동 신호에 대해서도 한층 더 임피던스 정합이 우수한 적층 서지 흡수 부품으로 할 수 있다. 또한, 서지 시험 결과도 제 1 실시형태의 적층 서지 흡수 부품과 마찬가지로 양호하였다.
(제 5 실시형태)
본원 발명의 실시형태에 따른 서지 흡수회로는, 제 1 실시형태로부터 제 4 실시형태에 있어서, 제 1 유도 소자와 제 2 유도 소자의 사이를 유도 결합시키는 것이다. 이하에서는, 제 1 실시형태에 따른 서지 흡수회로의 제 1 유도 소자와 제 2 유도 소자의 사이를 유도 결합시킨 것을 예로서 설명한다.
서지 흡수회로의 회로 구성을 도 22에 도시한다. 도 22에 도시하는 서지 흡수회로(50)는, 차동 입력단자 중의 한쪽의 입력단자(11), 차동 입력단자 중 다른쪽의 입력단자(12), 차동 출력단자 중의 한쪽의 출력단자(13), 차동 출력단자 중 다른쪽의 출력단자(14), 제 1 서지 흡수 소자(21), 제 2 서지 흡수 소자(22), 제 1 유도 소자(25), 제 2 유도 소자(26)를 구비한다.
서지 흡수회로(50)는, 외부와의 접속에 한 쌍의 입력단자(11 및 12) 및 한 쌍의 출력단자(13 및 14)를 구비한다. 제 1 유도 소자(25)는 입력단자(11)와 출력단자(13)의 사이에 접속되고, 제 2 유도 소자(26)는 입력단자(12)와 출력단자(14)의 사이에 접속되어 있다. 제 1 서지 흡수 소자(21)는 입력단자(11)와 출력단자(14)의 사이에 접속되고, 제 2 서지 흡수 소자(22)는 입력단자(12)와 출력단자(13)의 사이에 접속되어 있다. 또한, 제 1 유도 소자(25)와 제 2 유도 소자(26) 의 사이를 유도 결합시키고 있다. 유도 결합은, 한 쌍의 입력단자(11 및 12)로의 동상신호의 입력에 대하여, 자속이 서로 강화되는 방향으로 작용한다.
여기에서는, 한쌍의 입력단자(11 및 12)와 한 쌍의 출력단자(13 및 14)를 구별하고 있지만, 입력측과 출력측이 교체되어도 좋다. 제 1 유도 소자(25) 및 제 2 유도 소자(26)의 유도계수(인덕턴스)는 Lz이다. 제 1 유도 소자(25)와 제 2 유도 소자(26)의 결합계수는 Kz이다. 또한, 제 1 유도 소자(25) 및 제 2 유도 소자(26)를 커먼 모드 쵸크 코일로 구성하여도 좋다.
도 22에 도시하는 서지 흡수회로(50)는, 식 5 및 식 6 대신에, 하기 식 13을 만족시키면, 차동모드의 임피던스 정합은 유지된다.
따라서, 본 실시형태의 서지 흡수회로(50)는, 반도체 디바이스 등을 고압의 정전기로부터 보호하면서, 고속 차동 신호에 대해서도 임피던스 정합이 우수한 서지 흡수회로로 할 수 있다. 또한, 커먼 모드 노이즈를 제거하는 것도 가능해진다.
다음에, 도 22에서 설명한 서지 흡수회로(50)를, 적층 서지 흡수 부품으로서 실현하는 예를 설명한다.
도 23은, 도 22에서 설명한 서지 흡수회로를 적층형의 부품으로서 실현한 적층 서지 흡수 부품을 층마다 전개한 예이다. 도 23에 도시하는 적층 서지 흡수 부품(50A)은, 차동 입력단자 중의 한쪽의 입력단자(11), 차동 입력단자 중 다른쪽의 입력단자(12), 차동 출력단자 중의 한쪽의 출력단자(13), 차동 출력단자 중 다른쪽의 출력단자(14), 제 1 서지흡수 소자 패턴(21a 및 21b), 제 2 서지흡수 소자 패턴(22a 및 22b), 제 1 유도 소자 패턴(25a 및 25b), 제 2 유도 소자 패턴(26a 및 26b), 평면형의 절연층(43a, 43b, 43c, 43d, 43e, 43f, 43g, 43h 및 43i)을 구비한다.
적층 서지 흡수 부품(50)의 외형은 도 9에서 설명한 것과 동일하다. 도 9에서 도시하는 제 1 입력전극(16)에는 도 23에서 설명한 입력단자(11)가 접속되고, 제 2 입력전극(17)에는 도 23에서 설명한 입력단자(12)가 접속되고, 제 1 출력전극(18)에는 도 23에서 설명한 출력단자(13)가 접속되고, 제 2 출력전극(19)에는 도 23에서 설명한 출력단자(14)가 접속된다. 여기에서는, 제 1 입력전극(16) 및 제 2 입력전극(17)과 제 1 출력전극(18) 및 제 2 출력전극(19)을 구별하고 있지만, 입력측과 출력측이 교체되어도 좋다.
도 23에 있어서, 절연층(43a)의 표면(한쪽의 주면)에는, 제 2 서지흡수 소자 패턴(22a)이 형성되고, 입력단자(12)가 도 9에서 설명한 적층 서지 흡수 부품의 표면에 설치된 제 2 입력전극(17)에 접속된다. 절연층(43b)의 표면(한쪽의 주면)에는, 제 2 서지흡수 소자 패턴(22b)이 형성되고, 출력단자(13)가 도 9에서 설명한 적층 서지 흡수 부품의 표면에 설치된 제 1 출력전극(18)에 접속된다.
절연층(43c)의 표면(한쪽의 주면)에는, 제 2 유도 소자 패턴(26a)이 형성되고, 한 쌍의 입력단자 중 다른쪽의 입력단자(12)가 도 9에서 설명한 적층 서지 흡수 부품의 표면에 설치된 제 2 입력전극(17)에 접속된다. 절연층(43d)의 표면(한 쪽의 주면)에는, 제 2 유도 소자 패턴(26b)이 형성되고, 한 쌍의 출력단자 중 다른쪽의 출력단자(14)가 도 9에서 설명한 적층 서지 흡수 부품의 표면에 설치된 제 2 출력전극(19)에 접속된다. 절연층(43c)의 제 2 유도 소자 패턴(26a)과 절연층(43d)의 표면의 제 2 유도 소자 패턴(26b)은 비어홀 전극을 통하여 접속되어 있다. 제 2 유도 소자 패턴(26a 및 26b)에 의해서 형성되는 코일형상의 패턴은, 제 2 유도 소자(26)를 구성하고 있다.
절연층(43e)의 표면(한쪽의 주면)에는, 제 1 유도 소자 패턴(25a)이 형성되고, 한 쌍의 출력단자 중의 한쪽의 출력단자(13)가 도 9에서 설명한 적층 서지 흡수 부품의 표면에 설치된 제 1 출력전극(18)에 접속된다. 절연층(43f)의 표면(한쪽의 주면)에는, 제 1 유도 소자 패턴(25b)이 형성되고, 한 쌍의 입력단자 중의 한쪽의 입력단자(11)가 도 9에서 설명한 적층 서지 흡수 부품의 표면에 설치된 제 1 입력전극(16)에 접속된다. 절연층(43e)의 제 1 유도 소자 패턴(25a)과 절연층(43f)의 표면의 제 1 유도 소자 패턴(25b)은 비어홀 전극을 개재하여 접속되어 있다. 제 1 유도 소자 패턴(25a 및 25b)에 의해서 형성되는 코일형상의 패턴은, 제 1 유도 소자(25)를 구성하고 있다.
제 1 유도 소자 패턴(25a 및 25b)과 제 2 유도 소자 패턴(26a 및 26b)은 결합계수 Kz로 유도 결합되어 있다. 즉, 제 1 유도 소자 패턴(25a 및 25b)에 의해서 형성되는 코일형상의 패턴과, 제 2 유도 소자 패턴(26a 및 26b)에 의해서 형성되는 코일형상의 패턴은, 유도 결합되어 있다. 예를 들면, 이들 코일형상의 패턴은, 동축으로 설치됨으로써, 유도 결합한다.
절연층(43g)의 표면(한쪽의 주면)에는, 제 1 서지흡수 소자 패턴(21a)이 형성되고, 출력단자(14)가 도 9에서 설명한 적층 서지 흡수 부품의 표면에 설치된 제 2 출력전극(19)에 접속된다. 절연층(43h)의 표면(한쪽의 주면)에는, 제 1 서지흡수 소자 패턴(21b)이 형성되고, 입력단자(11)가 도 9에서 설명한 적층 서지 흡수 부품의 표면에 설치된 제 1 입력전극(16)에 접속된다. 절연층(43i)은 내부의 소자 패턴이 외부와 접촉하는 것을 방지한다. 이 예에서는, 제 1 유도 소자 패턴(25a 및 25b) 및 제 2 유도 소자 패턴(26a 및 26b)은 복수의 층으로 형성하고 있지만, 단층으로 형성하여도 좋다. 복수의 층으로 형성하면 큰 유도계수를 실현할 수 있다.
도 23에 도시하는 적층 서지 흡수 부품(50A)은, 유도 소자나 서지 흡수 소자가 일체로 되어 형성되어 있기 때문에, 소형이고 또한 부유 용량을 작게 할 수 있다. 또한, 상술한 서지 흡수회로의 회로 구성이기 때문에, 반도체 디바이스 등을 고압의 정전기로부터 보호하면서, 고속 차동 신호에 대해서도 한층 더 임피던스 정합이 우수한 적층 서지 흡수 부품으로 할 수 있다. 또한, 서지 시험 결과도 제 1 실시형태의 적층 서지 흡수 부품과 같이 양호하였다.
상술한 적층 서지 흡수 부품(50A)의 S 파라미터 시험을 하였다. 도 23에 도시하는 적층 서지 흡수 부품(50A)의 각 전극을 도 14의 측정대상인 적층 서지 흡수 부품과 같이 4단자에 접속하였다. 임피던스 정합용의 저항(55a 및 55b)은 각각 100Ω으로 하였다.
결합계수 Kz를 파라미터로 한 S 파라미터 시험 결과를 도 24에 도시한다. 도 24는 횡축을 주파수(MHz), 종축을 감쇠량(dB)으로 한 것이다. 도 24에 도시하는 투과특성(S21) 및 반사특성(S11)으로부터, 본 실시형태의 적층 서지 흡수 부품(50A)은, 결합계수 Kz를 선택하면 임의의 주파수로 커먼 모드 노이즈를 제거할 수 있는 것을 알 수 있다.
따라서, 본 실시형태의 서지 흡수회로의 구성을 갖는 적층 서지 흡수 부품은, 고성능인 서지 흡수 특성을 가지면서, 소형이고 또한 고속 차동 신호에 대해서도 임피던스 정합이 우수한 것으로 할 수 있다. 또한, 커먼 모드 노이즈의 제거에 위력을 발휘한다.
이상의 설명에서는, 제 1 실시형태에 따른 서지 흡수회로의 제 1 유도 소자와 제 2 유도 소자의 사이를 결합시킨 것을 예로서 설명하였지만, 제 2 실시형태로부터 제 4 실시형태에 따른 서지 흡수회로의 제 1 유도 소자와 제 2 유도 소자의 사이를 결합시키더라도 마찬가지로 커먼 모드 노이즈를 제거할 수 있다.
이상 설명한 바와 같이, 본원 발명에 의하면, 반도체 디바이스 등을 고압의 정전기로부터 보호하면서 광대역에 걸쳐서 평탄한 주파수 특성의 서지 흡수회로를 제공할 수 있다. 본원 발명에 따른 서지 흡수회로는, 반도체를 탑재한 고주파 회로기판에 적용할 수 있다.
차동 입력의 고속 차동 신호에 대해서도 임피던스 정합이 우수한 서지 흡수회로를 제공할 수 있다.
Claims (10)
- 한 쌍의 입력단자와,한 쌍의 출력단자와,상기 한 쌍의 입력단자 중의 한쪽과 상기 한 쌍의 출력단자 중의 한쪽을 접속하는 제 1 유도 소자와,상기 한 쌍의 입력단자 중 다른쪽과 상기 한 쌍의 출력단자 중 다른쪽을 접속하는 제 2 유도 소자와,제 1 서지 흡수 소자를 갖고, 상기 한 쌍의 입력단자 중의 상기 한쪽과 상기 한 쌍의 출력단자 중의 상기 다른쪽과의 사이에 직렬로 접속된 상기 제 1 서지 흡수부와,제 2 서지 흡수 소자를 갖고, 상기 한 쌍의 입력단자 중의 상기 다른쪽과 상기 한 쌍의 출력단자 중의 상기 한쪽과의 사이에 직렬로 접속된 제 2 서지 흡수부를 구비하는, 서지 흡수회로.
- 제 1 항에 있어서,상기 제 1 서지 흡수부는, 상기 제 1 서지 흡수 소자에 직렬로 접속된 저항소자를 더 갖는, 서지 흡수회로.
- 제 1 항에 있어서,상기 제 1 서지 흡수부는, 상기 제 1 서지 흡수 소자에 직렬로 접속된 유도 소자를 더 갖는, 서지 흡수회로.
- 제 1 항에 있어서,상기 제 2 서지 흡수부는, 상기 제 2 서지 흡수 소자에 직렬로 접속된 저항소자를 더 갖는, 서지 흡수회로.
- 제 1 항에 있어서,상기 제 2 서지 흡수부는, 상기 제 2 서지 흡수 소자에 직렬로 접속된 유도 소자를 더 갖는, 서지 흡수회로.
- 제 1 항에 있어서,상기 제 1 유도 소자에 병렬로 접속된 저항소자를 더 구비하는, 서지 흡수회로.
- 제 1 항에 있어서,상기 제 1 유도 소자에 병렬로 접속된 용량 소자를 더 구비하는, 서지 흡수회로.
- 제 1 항에 있어서,상기 제 2 유도 소자에 병렬로 접속된 저항소자를 더 구비하는, 서지 흡수회로.
- 제 1 항에 있어서,상기 제 2 유도 소자에 병렬로 접속된 용량 소자를 더 구비하는, 서지 흡수회로.
- 제 1 항에 있어서,상기 한 쌍의 입력단자로의 동상신호의 입력에 대하여 자속이 서로 강화되도록 상기 제 1 유도 소자와 상기 제 2 유도 소자가 유도 결합되어 있는 것을 특징으로 하는, 서지 흡수회로.
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