KR100802350B1 - 서지 흡수 회로 - Google Patents

서지 흡수 회로 Download PDF

Info

Publication number
KR100802350B1
KR100802350B1 KR1020050115573A KR20050115573A KR100802350B1 KR 100802350 B1 KR100802350 B1 KR 100802350B1 KR 1020050115573 A KR1020050115573 A KR 1020050115573A KR 20050115573 A KR20050115573 A KR 20050115573A KR 100802350 B1 KR100802350 B1 KR 100802350B1
Authority
KR
South Korea
Prior art keywords
terminal
surge absorption
inductive element
surge
input
Prior art date
Application number
KR1020050115573A
Other languages
English (en)
Other versions
KR20060060820A (ko
Inventor
유지 테라다
Original Assignee
티디케이가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2004347739A external-priority patent/JP4483552B2/ja
Priority claimed from JP2005193025A external-priority patent/JP4449838B2/ja
Application filed by 티디케이가부시기가이샤 filed Critical 티디케이가부시기가이샤
Publication of KR20060060820A publication Critical patent/KR20060060820A/ko
Application granted granted Critical
Publication of KR100802350B1 publication Critical patent/KR100802350B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H7/0107—Non-linear filters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/02—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/20—Frequency-selective devices, e.g. filters
    • H01P1/201—Filters for transverse electromagnetic waves
    • H01P1/203—Strip line filters
    • H01P1/20327—Electromagnetic interstage coupling
    • H01P1/20336—Comb or interdigital filters
    • H01P1/20345—Multilayer filters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/50—Structural association of antennas with earthing switches, lead-in devices or lightning protectors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H7/17—Structural details of sub-circuits of frequency selective networks
    • H03H7/1708—Comprising bridging elements, i.e. elements in a series path without own reference to ground and spanning branching nodes of another series path
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H7/17—Structural details of sub-circuits of frequency selective networks
    • H03H7/1716—Comprising foot-point elements
    • H03H7/1725—Element to ground being common to different shunt paths, i.e. Y-structure
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/38—Impedance-matching networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/42—Networks for transforming balanced signals into unbalanced signals and vice versa, e.g. baluns
    • H03H7/425—Balance-balance networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H1/00—Constructional details of impedance networks whose electrical mode of operation is not specified or applicable to more than one type of network
    • H03H2001/0021—Constructional details
    • H03H2001/0085—Multilayer, e.g. LTCC, HTCC, green sheets
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H7/09—Filters comprising mutual inductance
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H7/17—Structural details of sub-circuits of frequency selective networks
    • H03H7/1741—Comprising typical LC combinations, irrespective of presence and location of additional resistors
    • H03H7/1758—Series LC in shunt or branch path

Landscapes

  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Emergency Protection Circuit Devices (AREA)
  • Thermistors And Varistors (AREA)

Abstract

실시예에 따른 서지 흡수 회로는 (a)입력 단자와, (b)출력 단자와, (c)공통 단자와, (d)서로의 인덕턴스를 증가하도록 전자기적으로 결합된 제 1 유도 소자 및 제 2 유도 소자를 갖고 있고, 제 1 유도 소자의 한 쪽의 단자가 입력 단자에 접속되어 있고, 제 2 유도 소자의 한 쪽의 단자가 출력 단자에 접속되어 있고, 제 1 유도 소자의 다른 쪽의 단자와 제 2 유도 소자의 다른 쪽의 단자가 서로 접속되어 있는 상호 유도 소자와, (e)제 1 유도 소자의 다른 쪽의 단자와 제 2 유도 소자의 다른 쪽의 단자에 접속된 한 쪽의 단자와, 공통 단자에 접속된 다른 쪽의 단자를 갖는 서지 흡수 소자를 구비한다.
서지 흡수 회로, 유도 소자, 상호 유도 소자, 배리스터, 인덕턴스

Description

서지 흡수 회로{Surge absorption circuit}
도 1은 배리스터를 적용한 종래 예의 서지 흡수 회로를 도시하는 도면.
도 2는 배리스터의 등가 회로를 도시하는 도면.
도 3은 도 2에 도시하는 등가 회로에서 나타나는 서지 흡수 회로의 S 파라미터 S11과 S21의 계산 결과를 도시하는 도면.
도 4는 종래의 서지 흡수 회로의 TDR 시험 결과를 도시하는 도면.
도 5는 2개의 유도 소자를 배리스터에 조합한 종래의 서지 흡수 회로의 예를 도시하는 도면.
도 6은 유도 소자를 2개의 배리스터에 조합한 종래의 서지 흡수 회로의 예를 도시하는 도면.
도 7은 본 발명의 제 1 실시예에 따른 서지 흡수 회로의 회로 구성을 도시하는 도면.
도 8은 도 7에 도시하는 서지 흡수 회로의 등가 회로를 도시하는 도면.
도 9는 도 7에 도시하는 서지 흡수 회로를 적층형의 부품으로서 실현한 적층 서지 흡수 부품의 일례를 층마다 전개하여 분해사시도.
도 10은 도 7에 도시하는 서지 흡수 회로를 적층형의 부품으로서 실현한 적층 서지 흡수 부품의 일례를 도시하는 사시도.
도 11은 서지 시험기의 회로를 도시하는 도면.
도 12는 도 9에 도시하는 적층 서지 흡수 부품 및 부하 저항으로 이루어지는 부하 회로에 가해지는 전압을 측정한 결과를 도시하는 도면.
도 13은 본 발명의 제 2 실시예에 따른 서지 흡수 회로의 회로 구성을 도시하는 도면.
도 14는 도 13에 도시하는 서지 흡수 회로의 등가 회로를 도시하는 도면.
도 15는 서지 흡수 소자의 등가 회로를 도시하는 도면.
도 16은 도 13에 도시하는 서지 흡수 회로에 부유 유도 성분이 추가되었을 때의 TDR 시험 결과를 도시하는 도면.
도 17은 도 13에 도시하는 서지 흡수 회로를 적층형의 부품으로서 실현한 적층 서지 흡수 부품을 층마다 전개하여 도시하는 분해 사시도.
도 18은 본 발명의 제 3 실시예에 따른 서지 흡수 회로의 회로 구성을 도시하는 도면.
도 19는 도 18에 도시하는 서지 흡수 회로를 적층형의 부품으로서 실현한 적층 서지 흡수 부품의 예를 층마다 전개하여 도시하는 분해 사시도.
도 20은 본 발명의 제 4 실시예에 따른 서지 흡수 회로의 회로 구성을 도시하는 도면.
도 21은 도 20에 도시하는 서지 흡수 회로의 등가 회로를 도시하는 도면.
도 22는 도 20에 도시하는 서지 흡수 회로를 적층형의 부품으로서 실현한 적층 서지 흡수 부품의 예를 층마다 전개하여 도시하는 사시도.
도 23은 도 20에 도시하는 서지 흡수 회로를 적층형의 부품으로서 실현한 적층 서지 흡수 부품의 예의 사시도.
도 24는 도 22에 도시하는 적층 서지 흡수 부품 및 부하 저항으로 이루어지는 부하 회로에 가해지는 전압을 측정한 결과를 도시하는 도면.
도 25는 본 발명의 제 5 실시예에 따른 서지 흡수 회로의 회로 구성을 도시하는 도면.
도 26은 도 25에 도시하는 서지 흡수 회로의 등가 회로를 도시하는 도면.
도 27은 도 25에 도시하는 서지 흡수 회로를 적층형의 부품으로서 실현한 적층 서지 흡수 부품의 예를 층마다 전개하여 도시하는 분해 사시도.
도 28은 본 발명의 제 6 실시예에 따른 서지 흡수 회로의 회로 구성을 도시하는 도면.
도 29는 도 28에 도시하는 서지 흡수 회로를 적층형의 부품으로서 실현한 적층 서지 흡수 부품의 예를 층마다 전개하여 도시하는 분해 사시도.
* 도면의 주요 부분에 대한 부호의 설명 *
200: 서지 흡수 회로 201: 입출력 단자
202, 214: 공통 단자 203, 216, 223, 224: 배리스터
204: 가변 저항 205: 부유 용량
211: 입력 단자 212: 출력 단자
214, 215, 225: 유도 소자 14: 상호 유도 소자
기술 분야
본 발명은 고주파 특성을 개선한 서지 흡수 회로에 관한 것이다.
종래 기술
IC이나 LSI 등의 반도체 디바이스는 고압의 정전기에 의해서 파괴되거나, 특성이 열화되기도 한다. 반도체 디바이스의 정전기 대책으로서는 배리스터(varistor) 등의 서지 흡수 소자가 사용되고 있다. 배리스터를 비롯한 서지 흡수 소자는 부유 용량 성분이나 부유 유도 성분을 갖기 때문에, 고속 신호를 취급하는 회로에 적용하면, 신호를 열화시켜 버린다.
도 1은 배리스터를 적용한 종래 예의 서지 흡수 회로를 도시하는 도면이다. 도 1에 도시하는 서지 흡수 회로(200)는 입출력 단자(201), 공통 단자(202), 배리스터(203)를 갖고 있다. 배리스터(203)는 소진폭의 입력 신호가 입출력 단자(201)에 입력하더라도, 고저항인 채이며, 입력 신호에 영향을 주지 않는다. 한편, 고압 서지가 입출력 단자(201)에 입력하면, 상기 고압 서지는 배리스터(203)에 의해서 공통 단자(202)에 놓쳐진다. 이 결과, 도 1에 도시하는 서지 흡수 회로(200)를 반도체 디바이스의 입출력 단자에 접속하여 두면, 반도체 디바이스는 고압 서지로부터 보호되게 된다.
도 2는 배리스터의 등가 회로를 도시하는 도면이다. 도 2에 도시하는 바와 같이, 배리스터는 한 쪽의 단자와 다른 쪽의 단자의 사이에 병렬로 설치된 가변 저 항(204)과 부유 용량(205)에서 등가적으로 나타낼 수 있다. 가변 저항(204)의 저항치는 통상은 크고, 고압 서지가 인가되면 작아지기 때문에, 배리스터는 반도체 디바이스를 고압 서지로부터 보호하는 것이 가능하다. 그러나, 부유 용량(205)이 존재하기 때문에, 고속 신호를 취급하는 반도체 디바이스의 입출력측에 부가된 배리스터는 고속 신호의 열화의 원인이 된다.
도 3은 도 2에 도시하는 등가 회로로 나타나는 서지 흡수 회로의 S 파라미터 S11과 S21의 계산 결과를 도시하는 도면이다. 도 3에는 부유 용량의 용량 Cz가, 1pF, 3pF, 5pF의 각각의 경우의 S 파라미터 S11과 S21이 나타나고 있다. 부유 용량이 5pF일 때에는, 신호의 주파수가 수 100MHz를 초과하면 S21이 열화하기 시작하여, 신호의 전달을 할 수 없게 된다. 또한, S11도 커져, 반사 특성이 열화된다. 부유 용량이 1pF라도, 신호의 주파수가 1GHz를 초과하면 동일한 결과가 된다. 부유 용량과 제어 전압·에너지 내량은 트레이드오프(tradeoff)의 관계에 있으므로, 고속 신호 용도에 대하여 특성이 좋은 서지 흡수 소자를 적용할 수 없다는 과제가 있었다.
도 4는 종래의 서지 흡수 회로의 TDR(Time Domain Reflectmetry) 시험 결과를 도시하는 도면이다. 도 4에는 부유 용량의 용량 Cz가 1pF, 3pF, 5pF의 각각의 경우의 TDR가 나타나고 있다. 상승 시간 및 하강 시간이 200ps이고, 또한, 신호 진폭이 1V0 -p인 펄스 신호에 대한 입력 임피던스 Zi는, 부유 용량이 5pF일 때에는, 정상상태인 100Ω에 대하여, 40Ω정도로까지 열화한다. 부유 용량이 1pF이라도, 입력 임피던스는 80Ω까지 열화한다.
이와 같이, 고속 신호를 취급하는 회로에 서지 흡수 회로를 적용하기 위해서는, 부유 용량 성분을 작게 하지 않으면, 고속 신호의 상승 특성이나 지연 특성의 열화를 피할 수 없다. 그 한편으로, 서지 흡수 소자의 부유 용량 성분을 작게 하면, 서지 흡수 소자의 제어 전압이 상승하여, 에너지 내량이 감소한다.
부유 용량 성분의 영향을 경감시키는 서지 흡수 회로가 이미 제안되어 있다. 예를 들면, 유도 소자를 서지 흡수 소자에 조합함으로써, 서지 흡수 회로의 임피던스 정합을 도모할 수 있다. 도 5는 2개의 유도 소자를 배리스터에 조합한 종래의 서지 흡수 회로의 예를 도시하는 도면이다. 도 5에 도시하는 서지 흡수 회로(210)에서는, 2개의 유도 소자(214 및 215)를 직렬로 접속한 직렬 회로가 입력 단자(211)와 출력 단자(212)의 사이에 설치되어 있고, 상기 직렬 회로의 중점과 공통 단자(213)의 사이에 배리스터(216)가 접속되어 있다.
도 6은 유도 소자를 2개의 배리스터에 조합한 종래의 서지 흡수 회로의 예를 도시하는 도면이다. 도 6에 도시하는 서지 흡수 회로(220)에서는 입출력 단자(221)와 공통 단자(222)의 사이에 있어서, 배리스터(224)와 유도 소자(225)를 갖는 병렬회로가, 배리스터(223)와 직렬로 접속되어 있다. 이러한 서지 흡수 회로는 예를 들면, 일본 공개특허공보 2001-60838호 일본국 공개특허공보에 개시되어 있다.
그러나, 도 5에 도시하는 회로라도, 충분한 특성을 실현할 수는 없다. 도 5에 도시하는 회로의 입력 임피던스 Zin은 다음식 1로 나타난다. 배리스터(216)는 도 2에 도시하는 등가 회로로 나타나지만, 소진폭의 고속 신호에 대하여 도 2의 부유 용량(205)만으로 근사되어 있다.
[수학식 1]
Figure 112005069933414-pat00001
식 1의 입력 임피던스 Zin은 다음식 2-1 및 다음식 2-2가 만족되는 경우에, 다음식 3에 제시하는 값으로 된다. 또, Z0는 서지 흡수 회로를 삽입하는 신호라인의 특성 임피던스이다.
[수학식 2-1]
Figure 112005069933414-pat00002
[수학식 2-2]
Figure 112005069933414-pat00003
[수학식 3]
Figure 112005069933414-pat00004
따라서, 인덕턴스 Lz가, 다음식 4에 제시하는 값으로 되는 유도 소자를 사용하면, 입력 임피던스를 신호라인의 특성 임피던스에 정합시킬 수 있다.
[수학식 4]
Figure 112005069933414-pat00005
그렇지만, 식 2-1 및 식 2-2의 조건이 있기 때문에, 역시, 고주파에서는 입력 임피던스를 특성 임피던스에 정합시킬 수 없다. 따라서, 도 5에 도시하는 회로에 식 4에 제시하는 인덕턴스를 갖는 유도 소자를 적용하더라도, 배리스터의 부유 용량을 작게 할 필요가 있는 것에 변함은 없다.
수동회로인 서지 흡수 회로의 주파수 특성은 입력 임피던스로 평가하면 충분하다. 이하, 서지 흡수 회로의 주파수 특성을, 입력 임피던스로 평가하기로 한다.
도 6에 도시하는 회로라도, 배리스터(223)의 부유 용량과 유도 소자(225)로 밴드 패스 필터를 구성하는 것으로 되기 때문에, 광대역에 걸쳐 임피던스 정합을 잡는 것은 곤란하다. 따라서, 고속 신호에 대해서는 충분한 특성을 실현할 수 없다.
그래서, 본 발명은 고속 신호에 대해서도 임피던스 정합이 우수한 서지 흡수 회로를 제공하는 것을 목적으로 한다.
본 발명의 제 1 서지 흡수 회로는 상호 유도 소자를 이용하여 서지 흡수 소자의 부유 용량 성분의 영향을 캔슬한다.
구체적으로, 본 발명의 제 1 서지 흡수 회로는 외부와의 접속에 입력 단자, 출력 단자 및 공통 단자를 구비하는 서지 흡수 회로이고, (a)일차측의 한 쪽의 단 자가 입력 단자에 접속되고, 신호가 반전 유도되는 2차측의 한 쪽의 단자가 출력 단자에 접속되고, 일차측의 다른 쪽의 단자와 2차측의 다른 쪽의 단자가 서로 접속된 상호 유도 소자와, (b)한 쪽의 단자가 상호 유도 소자의 일차측의 다른 쪽의 단자와 2차측의 다른 쪽의 단자와의 접속점에 접속되고, 다른 쪽의 단자가 공통 단자에 접속된 서지 흡수 소자를 구비하는 서지 흡수 회로이다.
즉, 본 발명의 제 1 서지 흡수 회로는 입력 단자와, 출력 단자와, 공통 단자와, 상호 유도 소자와, 서지 흡수 소자를 구비하고 있다. 상호 유도 소자는 제 1 유도 소자(일차측)와 제 2 유도 소자(2차측)를 갖고 있다. 제 1 유도 소자와 제 2 유도 소자는 서로의 인덕턴스를 증가하도록 전자기적으로 결합되어 있다. 제 1 유도 소자의 한 쪽의 단자는 입력 단자에 접속되어 있고, 제 2 유도 소자의 한 쪽의 단자는 출력 단자에 접속되어 있고, 제 1 유도 소자의 다른 쪽의 단자와 제 2 유도 소자의 다른 쪽의 단자가 서로 접속되어 있다. 서지 흡수 소자는 제 1 유도 소자의 다른 쪽의 단자와 제 2 유도 소자의 다른 쪽의 단자에 접속된 한 쪽의 단자와, 공통 단자에 접속된 다른 쪽의 단자를 갖는다. 또, 제 1 유도 소자와 제 2 유도 소자의 결합 계수가 0.01 이상이면, 제 1 유도 소자 및 제 2 유도 소자는 서로의 인덕턴스를 증가하도록 전자기적으로 결합된 상태로 된다.
제 1 서지 흡수 회로에서는 상호 유도 소자의 일차측과 2차측이 반전 유도되도록 접속되어 있다. 「반전 유도」란, 1차측 및 2차측의 한 쪽에 입력한 신호가, 일차측 및 2차측의 다른 쪽에 역방향으로 출력되는 것을 의미한다. 즉, 제 1 유도 소자와 제 2 유도 소자는 서로의 인덕턴스를 증가하도록 전자기적으로 결합되어 있 다. 따라서, 제 1 서지 흡수 회로에서는 서지 흡수 소자의 부유 용량 성분에 대하여 상호 유도 소자의 값을 적절하게 설정하는 것이 가능하다. 이로써, 부유 용량 성분의 영향을 캔슬하여 광대역에 걸쳐 주파수 특성이 평탄한 입력 임피던스를 실현할 수 있다. 또한, 고속 신호에 대해서도 임피던스 정합을 도모하는 것이 가능하게 된다.
즉, 제 1 서지 흡수 회로는 반도체 디바이스 등을 고압의 정전기로부터 보호하는 것이 가능하고, 고속 신호에 대해서도 임피던스 정합이 우수하다.
본 발명의 제 2 서지 흡수 회로는 제 1 서지 흡수 회로의 구성에 더하여, 용량 소자를 더 구비함으로써, 서지 흡수 소자의 부유 용량 성분 및 부유 유도 성분의 영향을 캔슬한다.
구체적으로, 제 2 서지 흡수 회로에서는 용량 소자가, 상호 유도 소자와 병렬로 설치되어 있고, 또한, 입력 단자와 출력 단자에 접속되어 있다.
제 2 서지 흡수 회로에 의하면, 용량 소자가 추가되어 있기 때문에, 서지 흡수 소자의 부유 용량 성분에 대하여 상호 유도 소자와 용량 소자의 값을 유연하게 설정할 수 있고, 부유 용량 성분의 영향을 캔슬하여 광대역에 걸쳐 주파수 특성이 평탄한 입력 임피던스를 실현할 수 있다.
또한, 제 2 서지 흡수 회로에서는 상호 유도 소자의 일차측과 2차측이 반전 유도되도록 접속되어 있기 때문에, 부성 유도 성분을 얻을 수 있다. 이 부성 유도 성분으로 부유 유도 성분의 영향을 캔슬하여, 입력 단자와 출력 단자의 사이에 접속된 용량 소자로 유도 소자의 유도량의 저하분을 보상하면, 부유 용량 성분 및 부 유 유도 성분의 영향을 캔슬하여 광대역에 걸쳐 주파수 특성이 평탄한 입력 임피던스를 실현할 수 있다.
따라서, 제 2 서지 흡수 회로는 반도체 디바이스 등을 고압의 정전기로부터 보호할 수 있고, 고속 신호에 대해서도 임피던스 정합이 우수하다.
본 발명의 제 3 서지 흡수 회로는 2개의 유도 소자와 용량 소자를 이용하여 서지 흡수 소자의 부유 용량 성분의 영향을 캔슬한다.
구체적으로, 제 3 서지 흡수 회로는 외부와의 접속에 입력 단자, 출력 단자 및 공통 단자를 구비하는 서지 흡수 회로이며, (a)입력 단자와 출력 단자의 사이에 직렬로 접속된 2개의 유도 소자와, (b)입력 단자와 출력 단자의 사이에 접속된 용량 소자와, (c)직렬로 접속된 2개의 유도 소자끼리의 접속점과 공통 단자의 사이에 접속된 서지 흡수 소자를 구비하는 서지 흡수 회로이다.
즉, 제 3 서지 흡수 회로는 입력 단자와, 출력 단자와, 공통 단자와, 2개의 유도 소자와, 용량 소자와, 서지 흡수 소자를 구비하고 있다. 2개의 유도 소자는 직렬로 접속되어 있고, 입력 단자와 출력 단자의 사이에 설치되어 있다. 용량 소자는 입력 단자와 출력 단자에 접속되어 있고, 2개의 유도 소자와 병렬로 설치되어 있다. 서지 흡수 소자는 2개의 유도 소자의 접속점과 공통 단자에 접속되어 있다. 또, 2개의 유도 소자는 전자기적으로 결합되어 있지 않아도 좋다. 즉, 2개의 유도 소자의 결합 계수는 O.01 미만이라도 좋다.
제 3 서지 흡수 회로는 서지 흡수 소자의 부유 용량 성분에 대하여 유도 소자와 용량 소자의 값을 적절하게 설정하는 것이 가능하기 때문에, 부유 용량 성분 의 영향을 캔슬하여 광대역에 걸쳐 주파수 특성이 평탄한 입력 임피던스를 실현할 수 있다.
따라서, 제 3 서지 흡수 회로는 반도체 디바이스 등을 고압의 정전기로부터 보호할 수 있고, 고속 신호에 대해서도 임피던스 정합이 우수하다.
본 발명의 제 4 서지 흡수 회로는 상호 유도 소자를 이용하여 서지 흡수 소자의 부유 용량 성분의 영향을 캔슬한다.
구체적으로는 제 4 서지 흡수 회로는 공통 단자와, 한 쌍의 입력 단자와, 한 쌍의 출력 단자를 구비하는 서지 흡수 회로이고, (a)일차측의 한 쪽의 단자가 상기 한 쌍의 입력 단자 중의 한 쪽에 접속되고, 신호가 반전 유도되는 2차측의 한 쪽의 단자가 상기 한 쌍의 출력 단자 중의 한 쪽에 접속되고, 상기 일차측의 다른 쪽의 단자와 상기 2차측의 다른 쪽의 단자가 접속된 제 1 상호 유도 소자와, (b)한 쪽의 단자가 상기 제 1 상호 유도 소자의 상기 일차측의 다른 쪽의 단자와 상기 2차측의 다른 쪽의 단자의 접속점에 접속되고, 다른 쪽의 단자가 상기 공통 단자에 접속된 제 1 서지 흡수 소자와, (c)일차측의 한 쪽의 단자가 상기 한 쌍의 입력 단자 중의 다른 쪽에 접속되고, 신호가 반전 유도되는 2차측의 한 쪽의 단자가 상기 한 쌍의 출력 단자 중의 다른 쪽에 접속되고, 상기 일차측의 다른 쪽의 단자와 상기 2차측의 다른 쪽의 단자가 접속된 제 2 상호 유도 소자와, (d)한 쪽의 단자가 상기 제 2 상호 유도 소자의 상기 일차측의 다른 쪽의 단자와 상기 2차측의 다른 쪽의 단자와의 접속점에 접속되고, 다른 쪽의 단자가 상기 공통 단자에 접속된 제 2 서지 흡수 소자를 구비하는 서지 흡수 회로이다.
즉, 제 4 서지 흡수 회로는 공통 단자와, 한 쌍의 입력 단자와, 한 쌍의 출력 단자와, 제 1 상호 유도 소자와, 제 1 서지 흡수 소자와, 제 2 상호 유도 소자와, 제 2 서지 흡수 소자를 구비하고 있다. 제 1 상호 유도 소자는 서로의 인덕턴스를 증가하도록 전자기적으로 결합된 제 1 유도 소자(제 1 상호 유도 소자의 일차측) 및 제 2 유도 소자(제 1 상호 유도 소자의 2차측)를 갖고 있다. 제 1 유도 소자의 한 쪽의 단자는 한 쌍의 입력 단자 중의 한 쪽에 접속되어 있고, 제 2 유도 소자의 한 쪽의 단자는 한 쌍의 출력 단자 중의 한 쪽에 접속되어 있고, 제 1 유도 소자의 다른 쪽의 단자와 제 2 유도 소자의 다른 쪽의 단자는 서로 접속되어 있다. 제 1 서지 흡수 소자는 제 1 유도 소자의 다른 쪽의 단자와 제 2 유도 소자의 다른 쪽의 단자에 접속된 한 쪽의 단자와, 공통 단자에 접속된 다른 쪽의 단자를 갖고 있다. 제 2 상호 유도 소자는 서로의 인덕턴스를 증가하도록 전자기적으로 결합된 제 3 유도 소자(제 2 상호 유도 소자의 일차측) 및 제 4 유도 소자(제 2 상호 유도 소자의 2차측)를 갖고 있다. 제 3 유도 소자의 한 쪽의 단자는 한 쌍의 입력 단자 중의 다른 쪽에 접속되어 있고, 제 4 유도 소자의 한 쪽의 단자는 한 쌍의 출력 단자 중의 다른 쪽에 접속되어 있고, 제 3 유도 소자의 다른 쪽의 단자와 제 4 유도 소자의 다른 쪽의 단자는 서로 접속되어 있다. 제 2 서지 흡수 소자는 제 3 유도 소자의 다른 쪽의 단자와 제 4 유도 소자의 다른 쪽의 단자에 접속된 한 쪽의 단자와, 공통 단자에 접속된 다른 쪽의 단자를 갖고 있다.
제 4 서지 흡수 회로에서는 한 쌍의 입력 단자의 한 쪽과 한 쌍의 출력 단자의 한 쪽과의 사이, 한 쌍의 입력 단자의 다른 쪽과 한 쌍의 출력 단자의 다른 쪽 의 사이 각각에, 상호 유도 소자의 일차측과 2차측이 반전 유도되도록 접속되어 있다. 즉, 제 4 서지 흡수 회로에서는 제 1 유도 소자와 제 2 유도 소자가, 서로의 인덕턴스를 증가하도록 전자기적으로 결합되어 있다. 또한, 제 3 유도 소자와 제 4 유도 소자가, 서로의 인덕턴스를 증가하도록 전자기적으로 결합되어 있다. 따라서, 제 1 서지 흡수 소자의 부유 용량 성분 및 제 2 서지 흡수 소자의 부유 용량 성분에 대하여, 제 1 상호 유도 소자의 값 및 제 2 상호 유도 소자의 값을, 적절하게 설정할 수 있다. 이로써, 부유 용량 성분의 영향을 캔슬하여 광대역에 걸쳐서 주파수 특성이 평탄한 입력 임피던스를 실현할 수 있다. 또한, 고속 신호에 대해서도 임피던스 정합을 도모하는 것이 가능해진다.
즉, 제 4 서지 흡수 회로는 반도체 디바이스 등을 고압의 정전기로부터 보호하는 것이 가능하고, 차동 입력의 고속 신호에 대해서도 임피던스 정합이 우수하다.
본 발명의 제 5 서지 흡수 회로는 제 4 서지 흡수 회로에 있어서의 입력 단자와 출력 단자간에, 또한 용량 소자를 더욱 추가하여 서지 흡수 소자의 부유 용량 성분 및 부유 유도 성분의 영향을 캔슬하는 회로이다.
구체적으로는, 제 5 서지 흡수 회로는 제 4 서지 흡수 회로의 구성에 더하여, 제 1 용량 소자와, 제 2 용량 소자를 더 구비하고 있다. 제 1 용량 소자는 제 1 상호 유도 소자와 병렬로 설치되어 있고, 한 쌍의 입력 단자 중의 한 쪽과 한 쌍의 출력 단자 중의 한 쪽에 접속되어 있다. 제 2 용량 소자는 제 2 상호 유도 소자와 병렬로 설치되어 있고, 한 쌍의 입력 단자 중의 다른 쪽과 한 쌍의 출력 단자 중의 다른 쪽에 접속되어 있다.
제 5 서지 흡수 회로에 의하면, 제 1 및 제 2 용량 소자가 추가되어 있기 때문에, 제 1 및 제 2 서지 흡수 소자의 부유 용량 성분에 대하여 제 1 및 제 2 상호 유도 소자와 제 1 및 제 2 용량 소자의 값을 유연하게 설정할 수 있고, 부유 용량 성분의 영향을 캔슬하여 광대역에 걸쳐서 주파수 특성이 평탄한 입력 임피던스를 실현할 수 있다.
또한, 제 5 서지 흡수 회로에서는 제 1 상호 유도 소자 및 제 2 상호 유도 소자 각각의 일차측과 2차측이 반전 유도되도록 접속되어 있기 때문에, 부성 유도 성분을 얻을 수 있다. 이 부성 유도 성분으로 부유 유도 성분(9)의 영향을 캔슬하고, 입력 단자와 출력 단자의 사이에 접속된 용량 소자로 유도 소자의 유도량의 저하분을 보상하면, 부유 용량 성분 및 부유 유도 성분의 영향을 캔슬하여 광대역에 걸쳐 주파수 특성이 평탄한 입력 임피던스를 실현할 수 있다.
따라서, 제 5 서지 흡수 회로는 반도체 디바이스 등을 고압의 정전기로부터 보호할 수 있고, 차동 입력의 고속 신호에 대해서도 임피던스 정합이 우수하다.
본 발명의 제 6 서지 흡수 회로는 4개의 유도 소자와 2개의 용량 소자를 이용하여 서지 흡수 소자의 부유 용량 성분의 영향을 캔슬한다.
구체적으로, 제 6 서지 흡수 회로는 공통 단자와, 한 쌍의 입력 단자와, 한 쌍의 출력 단자를 구비하는 서지 흡수 회로이고, (a)상기 한 쌍의 입력 단자 중의 한 쪽과 상기 한 쌍의 출력 단자 중의 한 쪽의 사이에 직렬로 접속된 제 1 유도 소자 및 제 2 유도 소자와, (b)상기 한 쌍의 입력 단자 중의 한 쪽과 상기 한 쌍의 출력 단자 중의 한 쪽과의 사이에 접속된 제 1 용량 소자와, (c)상기 직렬로 접속된 제 1 유도 소자 및 제 2 유도 소자의 접속점과 공통 단자의 사이에 접속된 제 1 서지 흡수 소자와, (d)상기 한 쌍의 입력 단자 중의 다른 쪽과 상기 한 쌍의 출력 단자 중의 다른 쪽의 사이에 직렬로 접속된 제 3 유도 소자 및 제 4 유도 소자와, (e)상기 한 쌍의 입력 단자 중의 다른 쪽과 상기 한 쌍의 출력 단자 중의 다른 쪽의 사이에 접속된 제 2 용량 소자와, (f)상기 직렬로 접속된 제 3 유도 소자 및 제 4 유도 소자의 접속점과 공통 단자의 사이에 접속된 제 2 서지 흡수 소자를 구비하는 서지 흡수 회로이다.
즉, 제 6 서지 흡수 회로는 공통 단자와, 한 쌍의 입력 단자와, 한 쌍의 출력 단자와, 제 1 유도 소자와, 제 2 유도 소자와, 제 1 용량 소자와, 제 1 서지 흡수 소자와, 제 3 유도 소자와, 제 4 유도 소자와, 제 2 용량 소자와, 제 2 서지 흡수 소자를 구비하고 있다. 제 1 유도 소자 및 제 2 유도 소자는 직렬로 접속되어 있고, 한 쌍의 입력 단자 중의 한 쪽과 한 쌍의 출력 단자 중의 한 쪽의 사이에 설치되어 있다. 제 1 용량 소자는 한 쌍의 입력 단자 중의 한 쪽과 한 쌍의 출력 단자 중의 한 쪽에 접속되어 있고, 제 1 유도 소자 및 제 2 유도 소자와 병렬로 설치되어 있다. 제 1 서지 흡수 소자는 제 1 유도 소자와 제 2 유도 소자의 접속점과 공통 단자에 접속되어 있다. 제 3 유도 소자 및 제 4 유도 소자는 직렬로 접속되어 있고, 한 쌍의 입력 단자 중의 다른 쪽과 한 쌍의 출력 단자 중의 다른 쪽의 사이에 설치되어 있다. 제 2 용량 소자는 한 쌍의 입력 단자 중의 다른 쪽과 한 쌍의 출력 단자 중의 다른 쪽에 접속되어 있고, 제 3 유도 소자 및 제 4 유도 소자와 병렬로 설치되어 있다. 제 2 서지 흡수 소자는 제 3 유도 소자와 제 4 유도 소자의 접속점과 공통 단자에 접속되어 있다. 또, 제 1 내지 제 4 유도 소자는 서로 전자기적으로 결합되어 있지 않아도 좋다. 즉, 제 1 내지 제 4 유도 소자 각각의 결합 계수는 0.01 미만이라도 좋다.
제 6 서지 흡수 회로에서는 서지 흡수 소자의 부유 용량 성분에 대하여 유도 소자와 용량 소자의 값을 적절하게 설정할 수 있기 때문에, 부유 용량 성분의 영향을 캔슬하여 광대역에 걸쳐 주파수 특성이 평탄한 입력 임피던스를 실현할 수 있다.
따라서, 제 6 서지 흡수 회로는 반도체 디바이스 등을 고압의 정전기로부터 보호할 수 있고, 차동 입력의 고속 신호에 대해서도 임피던스 정합이 능가하고 있다.
첨부한 도면을 참조하여 본 발명의 실시예를 설명한다. 이하에 설명하는 실시예는 본 발명의 구성의 예이고, 본 발명은 이하의 실시예에 제한되지 않는다.
이하의 실시예에서는 서지 흡수 소자의 대표예로서, 배리스터를 채용하고 있다. 그렇지만, 당연히 배리스터를 다른 서지 흡수 소자로 교체하더라도 동일한 동작, 작용을 나타낸다.
(제 1 실시예)
도 7은 본 발명의 제 1 실시예에 따른 서지 흡수 회로의 회로 구성을 도시하는 도면이다. 도 7에 도시하는 서지 흡수 회로(10)는 입력 단자(11), 출력 단자(12), 공통 단자(13), 상호 유도 소자(14), 및 서지 흡수 소자(15)를 구비하고 있 다. 입력 단자(11), 출력 단자(12) 및 공통 단자(13)는 외부와의 접속을 위해 설치되어 있다.
상호 유도 소자(14)에 있어서, 일차측의 한 쪽의 단자는 입력 단자(11)에 접속되어 있고, 신호가 반전 유도되는 2차측의 한 쪽의 단자가 출력 단자(12)에 접속되어 있고, 일차측의 다른 쪽의 단자와 2차측의 다른 쪽의 단자가 서로 접속되어 있다. 즉, 상호 유도 소자(14)는 서로 인덕턴스를 증가하도록 전자기적으로 결합된 제 1 유도 소자(일차측; 14a) 및 제 2 유도 소자(2차측; 14b)를 갖고 있다. 이 상호 유도 소자(14)는 예를 들면 코몬 모드 쵸크(chalk) 코일 또는 트랜스에 의해서 실현할 수 있다.
이하의 설명에서는 상호 유도 소자(14)에 있어서의 제 1 유도 소자(14a) 및 제 2 유도 소자(14b) 각각의 유도 계수(인덕턴스)를 Lz로 하고, 제 1 유도 소자(14a)와 제 2 유도 소자(14b)의 결합 계수를 Kz로 한다. 제 1 유도 소자(14a)와 제 2 유도 소자(14b)는 서로 인덕턴스를 증가하도록 전자기적으로 결합되어 있고, 결합 계수 Kz는 0.01 이상이다.
서지 흡수 소자(15)의 한 쪽의 단자는 상호 유도 소자(14)의 일차측의 다른 쪽의 단자와 2차측의 다른 쪽의 단자의 접속점에 접속되어 있고, 서지 흡수 소자(15)의 다른 쪽의 단자는 공통 단자(13)에 접속되어 있다.
이 서지 흡수 소자(15)에는 ZnO 등의 금속산화물을 이용한 배리스터, Si 등의 반도체를 이용한 PN 접합소자, 몰리브덴을 이용한 서지 흡수 소자, 전극간의 방전을 이용하는 갭식 방전 소자 등이 적용 가능하다.
또, 여기에서는, 입력 단자(11)와 출력 단자(12)를 구별하고 있지만, 입력측과 출력측이 교체되어도 좋다. 공통 단자(13)는 그라운드에 접지되는 것이 바람직하다.
도 8은 도 7에 도시하는 서지 흡수 회로의 등가 회로를 도시하는 도면이다. 도 7의 회로 구성은 등가적으로 도 8의 회로 구성으로 변환할 수 있다. 도 8에 있어서, 도 7과 동일한 기호는 동일한 의미를 나타낸다.
도 8에 도시하는 등가 회로에서는 입력 단자(11)와 출력 단자(12)의 사이에, 유도 소자(16) 및 유도 소자(17)가 직렬로 접속되어 있다. 또한, 유도 소자(18) 및 서지 흡수 소자(15)가, 직렬로 접속된 유도 소자(16)와 유도 소자(17)의 중점과 공통 단자(13)와의 사이에 직렬로 접속되어 있다. 유도 소자(16 및 17)의 유도 계수는 (1+ Kz)Lz, 유도 소자(18)의 유도 계수는 -KzLz이다.
도 8에 도시하는 서지 흡수 회로의 입력 임피던스는 다음식 5로 나타난다. 서지 흡수 소자(15)는 도 2에 도시하는 등가 회로로 나타나지만, 식 5의 입력 임피던스 Zin을 얻기 위해서, 서지 흡수 소자(15)를 용량 Cz의 부유 용량(205)만으로 근사하였다.
[수학식 5]
Figure 112005069933414-pat00006
Kz=±1일 때, 식 5의 우변으로부터 ω의 항이 없어지고, 입력 임피던스 Zin이 주파수에 의존하지 않고 일정하게 된다. 단, Kz=-1인 경우는 Zin=0으로 되기 때문에 적합하지 않다. 따라서, Kz=1이고, 유도 계수 Lz가 다음식 6을 만족시키면, 입력 임피던스 Zin이 특성 임피던스 Zo에 정합한다.
[수학식 6]
Figure 112005069933414-pat00007
본 실시예의 서지 흡수 회로(10)는 상술한 바와 같이 결합 계수 및 유도 계수를 설정 가능하기 때문에, 반도체 디바이스 등을 고압의 정전기로부터 보호할 수 있고, 고속 신호에 대해서도 임피던스 정합이 우수하다.
다음에, 도 7에 도시하는 서지 흡수 회로를, 적층 서지 흡수 부품으로서 실현하는 예를 설명한다. 도 9는 도 7에 도시하는 서지 흡수 회로를 적층형의 부품으로서 실현한 적층 서지 흡수 부품의 일례를 층마다 전개하여 도시하는 분해사시도이다. 도 10은 도 7에 도시하는 서지 흡수 회로를 적층형의 부품으로서 실현한 적층 서지 흡수 부품의 일례를 도시하는 사시도이다.
도 10에 도시하는 바와 같이, 적층 서지 흡수 부품(20)은 대략 직방체 형상을 이루고 있다. 적층 서지 흡수 부품(20)은 그 표면에, 입력 전극(35), 출력 전극(36), 및, 공통 전극(37a 및 37b)을 갖고 있다. 입력 전극(35)은 입력 단자(11)로서, 출력 전극(36)은 출력 단자(12)로서, 공통 전극(37a 및 37b)은 공통 단자(13)로서, 각각 사용할 수 있다. 또, 여기에서는 입력 전극(35)과 출력 전극(36)을 구별하고 있지만, 입력측과 출력측이 교체되어도 좋다. 또한, 공통 전극(37a) 또는 공통 전극(37b)은 그라운드에 접지되는 것이 바람직하다.
적층 서지 흡수 부품(20)은 그 표면에, 상기 적층 서지 흡수 부품을 구성하는 복수의 층의 적층 방향으로 연장되어 있고, 또한, 서로 대향하고 있는 한 쌍의 면을 포함하고 있다. 입력 전극(35)은 상기 한 쌍의 면 중 한 쪽 면에 설치되어 있고, 출력 전극(36)은 상기 한 쌍의 면 중 다른 쪽 면에 설치되어 있다.
또한, 적층 서지 흡수 부품(20)은 그 표면에, 상기 적층 방향으로 연장되어 있고, 또한, 서로 대향하고 있는 다른 한 쌍의 면을 포함하고 있다. 공통 전극(37a)은 상기 다른 한 쌍의 면 중 한 쪽 면에 설치되어 있고, 공통 전극(37b)은 상기 다른 한 쌍의 면 중 다른 쪽 면에 설치되어 있다. 공통 전극(37a) 및 공통 전극(37b)은 상기 적층 방향으로 연장되어 있다.
이하, 적층 서지 흡수 부품(20)을 구성하는 각 절연층의 구조 및 재료에 관해서 설명한다. 도 9에 도시하는 바와 같이, 적층 서지 흡수 부품(20)은 상기 적층 방향으로 차례로 적층된 평면상의 절연층(21, 23a, 23b, 24 및 25), 상호 유도 소자 패턴(26 및 27), 비어홀(via hole; 30 및 31), 및, 서지 흡수 소자 패턴(32 및 33)을 갖고 있다.
절연층(21, 23a, 23b, 24 및 25)에는 표면의 회로와의 사이에서 절연성을 높인 재료, 예를 들면, 유리에폭시수지, 불소수지, 세라믹 등의 유전체 재료가 사용 가능하다. 절연층의 표면에 형성되는 각 소자 패턴은 금, 백금, 은, 동, 납, 이들의 합금 등의 도체에 의해서 구성될 수 있는 것이며, 인쇄기술이나 에칭기술로 제작된다.
절연층(21)은 내부의 소자 패턴이 외부와 접촉하는 것을 방지하고 있다. 절 연층(23a)의 표면(한 쪽의 주면)에는 일차측(제 1 유도 소자(14a))을 형성하는 상호 유도 소자 패턴(26)이 형성되어 있다. 상호 유도 소자 패턴(26)은 코일 형상을 이루고 있다.
상호 유도 소자 패턴(26)의 일단(28)은 일차측의 한 쪽의 단자이고, 적층 서지 흡수 부품(20)의 표면에 설치된 입력 전극(35)에 접속되어 있다. 상호 유도 소자 패턴(26)의 타단은 일차측의 다른 쪽의 단자이고, 절연층(23a)에 설치된 비어홀(30)을 통하여, 2차측(제 2 유도 소자(14b))의 다른 쪽의 단자(상호 유도 소자 패턴(27)의 타단)에 접속되어 있다.
2차측을 형성하는 상호 유도 소자 패턴(27)은 절연층(23b)의 표면(한 쪽의 주면)에 설치되어 있다. 상호 유도 소자 패턴(27)도, 코일 형상을 이루고 있다. 상호 유도 소자 패턴(27)의 일단(29)은 2차측의 한 쪽의 단자이고, 적층 서지 흡수 부품(20)의 표면에 설치된 출력 전극(36)에 접속되어 있다. 상호 유도 소자 패턴(26)과 상호 유도 소자 패턴(27)의 사이에서는 유도결합을 갖게 하는 상호 유도 소자가 구성되어 있다. 즉, 상호 유도 소자 패턴(26) 및 상호 유도 소자 패턴(27)은 서로의 인덕턴스를 증가하는 위치관계로, 설치되어 있다.
이 예에서는 상호 유도 소자 패턴은 단층으로 형성되어 있지만, 복수의 층으로 형성되어 있어도 좋다. 복수의 층으로 형성하면, 큰 유도 계수와 결합 계수를 실현할 수 있다.
절연층(24)의 표면에는 서지 흡수 소자 패턴(32)이 형성되고 있다. 서지 흡수 소자 패턴(32)은 절연층(23b)에 설치된 비어홀(31)을 통하여, 상호 유도 소자 패턴(27)의 타단과 접속되어 있다.
절연층(25)의 표면에는 서지 흡수 소자 패턴(33)이 형성되어 있고, 상기 서지 흡수 소자 패턴(33)의 양단(34a 및 34b)은 서지 흡수 소자 패턴의 다른 쪽의 단자로서, 적층 서지 흡수 부품(20)의 표면에 설치된 공통 전극(37a 및 37b)에, 각각 접속되어 있다.
서지 흡수 소자 패턴(32)과 서지 흡수 소자 패턴(33)은 절연층(24)을 끼워 대향하고 있고, 적층 서지 흡수 소자(15)를 구성하고 있다. 절연층(24)에, 비어홀을 설치하고, 배리스터 특성을 나타내는 목재, 예를 들면 ZnO를 주성분으로 하는 반도체 세라믹 재료로 비어홀 내를 충전한다. 또는, 배리스터 특성을 나타내는 재료, 예를 들면 ZnO를 주성분으로 하는 반도체 세라믹 재료로, 절연층(24)을 형성하여도 좋다. 도 9에 도시하는 예에서는 서지 흡수 소자 패턴은 단층으로 형성되어 있지만, 복수의 층으로 형성되어 있어도 좋다.
도 9에 도시하는 복수의 층을 차례로 적층하여 압착한 후에, 일체 소성함으로써, 도 10에 도시하는 바와 같은 적층체를 제작할 수 있다. 적층체의 표면에는 입력 전극(35), 출력 전극(36) 및 공통 전극(37a 및 37b)을 형성한다. 전극재료로서는 금, 백금, 은, 동, 납, 이들의 합금 등의 도체를 적용할 수 있다.
이렇게 하여 완성한 적층 서지 흡수 부품(20)에서는 상호 유도 소자나 서지 흡수 소자가 일체로 되어 형성되어 있다. 따라서, 이 적층 서지 흡수 부품(20)은 소형이며 또한 부유 용량을 작게 할 수 있다. 또한, 적층 서지 흡수 부품(20)은 상술한 서지 흡수 회로(10)의 회로 구성을 갖고 있기 때문에, 반도체 디바이스 등 을 고압의 정전기로부터 보호하는 것이 가능하고, 고속 신호에 대해서도 임피던스 정합이 우수하다.
이하, 상술한 적층 서지 흡수 부품(20)에 대하여 행한 서지 시험에 관해서 설명한다. 도 11은 서지 시험기의 회로를 도시하는 도면이다. 도 11에 도시하는 서지 시험기는 직류전압원(41), 스위치(42), 용량 소자(43), 저항(44), 스위치(45), 출력 단자(46 및 47)를 갖는 것으로 하였다.
이 서지 시험기의 출력 단자(46)와 출력 단자(47)의 사이에, 적층 서지 흡수 부품(20)과 부하 저항(예를 들면 50Ω)을 병렬 접속한 부하 회로를 접속하였다. 구체적으로는, 적층 서지 흡수 부품(20)의 입력 전극(35)을 출력 단자(46)에 접속하는 동시에, 적층 서지 흡수 부품(20)의 공통 전극(37a 또는 37b)을 출력 단자(47)에 접속하였다. 또한, 부하 저항의 한 쪽의 단자를 적층 서지 흡수 부품(20)의 출력 전극(36)에 접속하는 동시에, 부하 저항의 다른 쪽의 단자를 적층 서지 흡수 부품(20)의 공통 전극(37a 또는 37b)에 접속하였다. 또한, 용량 소자(43)의 용량은 150pF, 저항(44)의 저항치는 330Ω으로 하였다. 그리고, 직류전압원(41)으로부터 2kV의 전압을 공급하였다.
우선, 스위치(45)를 개방상태로 한 채로, 스위치(42)를 닫고 직류전압원(41)으로부터 용량 소자(43)를 충전하였다. 다음에, 스위치(42)를 개방하여, 스위치(45)를 닫고, 용량 소자(43)에 충전된 전하를, 저항(44)을 거쳐서 적층 서지 흡수 부품(20) 및 부하 저항으로 이루어지는 부하 회로에 인가하였다. 이때에 부하 회로에 인가되는 전압을 측정하였다.
측정결과를 도 12에 도시한다. 도 12는 횡축을 시간(ns), 종축을 방전전압(V)으로 한 것이며, 적층 서지 흡수 부품(20)의 유무에 의해서 방전전압을 비교하고 있다. 도 12로부터, 본 실시예의 적층 서지 흡수 부품(20)을 부가함으로써, 서지가 충분히 흡수되어 있는 것을 알 수 있다. 따라서, 본 실시예의 서지 흡수 회로(10)의 구성을 갖는 적층 서지 흡수 부품(20)은 고성능인 서지 흡수 특성을 갖고 있고, 소형 또한 고속 신호에 대해서도 임피던스 정합이 우수하다.
(제 2 실시예)
도 13은 본 발명의 제 2 실시예에 따른 서지 흡수 회로의 회로 구성을 도시하는 도면이다. 도 13에 도시하는 서지 흡수 회로(50)는 입력 단자(11), 출력 단자(12), 공통 단자(13), 상호 유도 소자(14), 서지 흡수 소자(15), 및 용량 소자(51)를 구비하고 있다.
서지 흡수 회로(50)는 제 1 실시예의 서지 흡수 회로(10)에, 입력 단자(11)와 출력 단자(12)의 사이에 접속되는 용량 소자(51)를 추가한 것이다.
또, 여기에서는, 입력 단자(11)와 출력 단자(12)를 구별하고 있지만, 입력측과 출력측이 교체되어도 좋다. 공통 단자(13)는 그라운드에 접지되는 것이 바람직하다.
이하의 설명에서는 상호 유도 소자(14)에 있어서의 제 1 유도 소자(14a) 및 제 2 유도 소자(14b) 각각의 유도 계수(인덕턴스)를 Lz로 하고, 제 1 유도 소자(14a)와 제 2 유도 소자(14b)의 결합 계수를 Kz로 하고, 용량 소자(51)의 용량을 Cs로 한다. 상호 유도 소자(14)는 예를 들면 코몬 모드 쵸크 코일 또는 트랜스에 의해서 실현할 수 있다.
도 14는 도 13에 도시하는 서지 흡수 회로의 등가 회로를 도시하는 도면이다. 서지 흡수 회로(50)는 등가적으로 도 14의 회로 구성으로 변환할 수 있다. 도 14에 있어서, 도 13과 같은 기호는 동일한 의미를 나타낸다. 도 14에 도시하는 등가 회로에서는, 유도 소자(16 및 17)가, 입력 단자(11)와 출력 단자(12)의 사이에 직렬로 접속되어 있다. 유도 소자(18) 및 서지 흡수 소자(15)는 직렬로 접속된 유도 소자(16 및 17)의 중점과 공통 단자(13)의 사이에 직렬로 접속되어 있다. 용량 소자(51)는 입력 단자(11)와 출력 단자(12)의 사이에 접속되어 있다. 유도 소자(16 및 17)의 유도 계수는 (1+Kz)Lz이고, 유도 소자(18)의 유도 계수는 -KzLz이고, 용량 소자(51)의 용량은 Cs이다.
도 14의 서지 흡수 회로(50)의 입력 임피던스는 다음식 7로 나타난다. 여기에서, 서지 흡수 소자(15)는 도 2에 도시하는 등가 회로로 나타나지만, 소진폭의 고속 신호에 대해서는 용량 Cz의 부유 용량(205)만으로 근사하였다.
[수학식 7]
Figure 112005069933414-pat00008
다음식 8을 만족시키도록, 식 7에 나타내는 Cs를 설정하면, 입력 임피던스 Zin은 주파수에 의존하지 않게 된다. Cs를 식 8에 나타내는 용량으로 설정한 후에, 다음식 9에 나타내는 바와 같이 Lz를 설정하면, 입력 임피던스 Zin을 특성 임피던스 Zo에 정합시킬 수 있다.
[수학식 8]
Figure 112005069933414-pat00009
[수학식 9]
Figure 112005069933414-pat00010
상기 식 8 및 식 9로부터도 알 수 있는 바와 같이, 서지 흡수 회로(50)는 결합 계수 Kz를 임의로 선택할 수 있기 때문에, 서지 흡수 회로(20)보다도 유연성이 높은 회로 설계가 가능해진다.
따라서, 본 실시예의 서지 흡수 회로(50)는 반도체 디바이스 등을 고압의 정전기로부터 보호할 수 있고, 고속 신호에 대해서도 임피던스 정합이 우수하다.
그런데, 서지 흡수 소자에는 실제는 부유 유도 성분도 포함하고 있다. 부유 용량 성분과 부유 유도 성분을 포함하는 서지 흡수 소자의 등가 회로를 도 15에 도시한다. 도 15에 도시하는 등가 회로에서는 가변 저항(52)과 부유 용량 성분(53)의 병렬회로가, 부유 유도 성분(54)과 직렬로 접속되어 있다. 가변 저항(52)의 저항치는 통상은 크고, 고압 서지가 인가되면 작아진다. 따라서, 서지 흡수 소자는 반도체 디바이스를 고압 서지로부터 보호할 수 있다. 그러나, 서지 흡수 소자에는 부유 용량 성분(53) 및 부유 유도 성분(54)이 존재한다. 이 때문에, 입력 신호로서 고속 신호를 취급하는 반도체 디바이스의 입력측에 서지 흡수 회로를 부가하면, 고속 신호의 열화의 원인이 된다.
도 16은 도 13에 도시하는 서지 흡수 회로의 TDR 시험 결과를 도시하는 도면이다. 도 16에는 도 13에 도시하는 서지 흡수 회로에서 최적 설계를 한 서지 흡수 소자에 유도 계수 Le=0.5nH의 부유 유도 성분이 추가되었을 때의 TDR(Time Domain Reflectmetry) 시험 결과가, 부유 용량 성분의 용량 Cz가 1pF, 3pF, 5pF 각각의 경우에 대하여, 나타내고 있다. 상승 시간 및 하강 시간이 200ps에서 신호 진폭이 1V0-p의 펄스 신호에 대한 입력 임피던스 Zi는 부유 용량이 5pF일 때는 정상 상태인 100Ω에 대하여, 90 내지 110Ω으로 열화한다. 부유 용량이 1pF라도, 95 내지105Ω까지 열화한다.
이와 같이, 고속 신호를 취급하는 회로에 서지 흡수 회로를 적용하기 위해서는 부유 용량 성분 뿐만 아니라 부유 유도 성분의 영향도 작게 하는 것이 바람직하다.
한편, 도 14에 도시하는 등가 회로로부터도 알 수 있는 바와 같이, 부성 유도 계수를 가지는 유도 소자(18)를 이용하면 서지 흡수 소자에 포함되는 부유 유도 성분을 캔슬할 수 있다. 한편으로, 외관상, 결합이 작아진 상태와 동일하게 되기 때문에, Kz와 Lz는 그대로, Cs를 하기 (10)과 같이 설정한다. 단, KzLz≥Le이다.
[수학식 10]
Figure 112005069933414-pat00011
이렇게 설계하면, 서지 흡수 소자에 부유 용량 성분과 부유 유도 성분이 포함되어 있더라도, 입력 임피던스 Zin을 특성 임피던스 Zo에 정합시킬 수 있다.
따라서, 본 실시예의 서지 흡수 회로(50)는 반도체 디바이스 등을 고압의 정전기로부터 보호할 수 있고, 고속 신호에 대해서도 임피던스 정합이 우수하다.
다음에, 도 13에서 설명한 서지 흡수 회로를, 적층 서지 흡수 부품으로서 실현하는 예를 설명한다. 도 17은 도 13에 도시하는 서지 흡수 회로를 적층형의 부품으로서 실현한 적층 서지 흡수 부품을 층마다 전개하여 도시하는 분해사시도이다.
도 17에 도시하는 적층 서지 흡수 부품(60)은 적층 서지 흡수 부품(20)과 동일한 구성 요소에 더하여, 평면상의 절연층(22a 및 22b), 및, 용량 소자 패턴(61 및 62)을 갖고 있다.
절연층(22a 및 22b)은 절연층(21)과 절연층(23a)의 사이에 설치되어 있다. 용량 소자 패턴(61)은 절연층(22a)의 한 쪽의 주면에 설치되어 있고, 용량 소자 패턴(62)은 절연층(22b)의 한 쪽의 주면에 설치되어 있다. 용량 소자 패턴(61)의 일부와 용량 소자 패턴(62)의 일부와는, 절연층(22a)을 끼워 대향하고 있어, 용량 소자(51)를 구성하고 있다.
적층 서지 흡수 부품(60)은 적층 서지 흡수 부품(20)과 동일한 외형을 이루고 있고, 또한, 그 표면에 적층 서지 흡수 부품(20)과 동일한 전극을 갖고 있다. 용량 소자 패턴(61)의 일단은 입력 전극(35)에 접속되어 있고, 용량 소자 패턴(62)의 일단은 출력 전극(36)에 접속되어 있다.
이 적층 서지 흡수 부품(60)에서는 상호 유도 소자 패턴(26) 및 용량 소자 패턴(61)이 다른 절연층에 형성되어 있고, 상호 유도 소자 패턴(27) 및 용량 소자 패턴(62)이 다른 절연층에 형성되어 있지만, 각각 동일한 절연층에 형성되어 있어도 좋다. 또한, 상호 유도 소자 패턴(26)과 상호 유도 소자 패턴(27)의 선폭을 굵게 하여, 용량 소자 패턴으로서도 이용하여도 좋다.
이러한 적층 서지 흡수 부품(60)에서는 상호 유도 소자나 서지 흡수 소자가 일체로 되어 형성되어 있다. 따라서, 적층 서지 흡수 부품(60)은 소형이며 또한 부유 용량을 작게 할 수 있다. 또한, 적층 서지 흡수 부품(60)은 상술한 서지 흡수 회로(50)의 회로 구성을 갖고 있기 때문에, 반도체 디바이스 등을 고압의 정전기로부터 보호할 수 있고, 고속 신호에 대해서도 임피던스 정합이 우수하다. 또, 적층 서지 흡수 부품(60)의 서지 시험 결과도, 제 1 실시예의 적층 서지 흡수 부품(20)과 동일하게 양호하였다.
(제 3 실시예)
도 18은 본 발명의 제 3 실시예에 따른 서지 흡수 회로의 회로 구성을 도시하는 도면이다. 도 18에 도시하는 서지 흡수 회로(70)는 입력 단자(71), 출력 단자(72), 공통 단자(73), 서지 흡수 소자(75), 유도 소자(76 및 77), 및, 용량 소자(78)를 구비하고 있다.
입력 단자(71), 출력 단자(72) 및 공통 단자(73)는 외부와의 접속을 위해서 설치되어 있다. 2개의 유도 소자(76 및 77)는 입력 단자(71)와 출력 단자(72)의 사이에 직렬로 접속되어 있다. 용량 소자(78)는 입력 단자(71)와 출력 단자(72)의 사이에 접속되어 있다. 2개의 유도 소자(76 및 77)는 전자기적으로 결합되어 있지 않아도 좋다. 즉, 2개의 유도 소자(76 및 77)의 결합 계수는 0.01 미만이라도 좋 다.
서지 흡수 소자(75)의 한 쪽의 단자는 유도 소자(76)와 유도 소자(77)와의 접속점에 접속되고, 서지 흡수 소자(75)의 다른 쪽의 단자가 공통 단자(73)에 접속되어 있다. 서지 흡수 소자(75)에는 ZnO 등의 금속산화물을 이용한 배리스터, Si 등의 반도체를 이용한 PN 접합소자, 몰리브덴을 이용한 서지 흡수 소자, 전극간의 방전을 이용하는 갭식 방전 소자 등을 적용할 수 있다.
또, 여기에서는, 입력 단자(71)와 출력 단자(72)를 구별하고 있지만, 입력측과 출력측이 교체되어도 좋다. 공통 단자(73)는 그라운드에 접지되는 것이 바람직하다.
이하의 설명에 있어서는, 유도 소자(76 및 77) 각각의 유도 계수(인덕턴스)를 Lx로 하고, 용량 소자(78)의 용량을 Cx로 한다.
도 18의 서지 흡수 회로의 입력 임피던스는 다음식 11로 나타난다. 여기에서, 서지 흡수 소자(75)는 도 2에 도시하는 등가 회로에서 나타나지만, 소진폭의 고속 신호에 대해서는 용량 Cz의 부유 용량(205)만으로 근사하였다.
[수학식 11]
Figure 112005069933414-pat00012
다음식 12를 만족시키도록 Cx를 설정하면, 식 11에 나타내는 입력 임피던스 Zin은 주파수에 의존하지 않게 된다. Cx를 식 12에 나타내는 바와 같이 설정한 후에, 다음식 13에 나타내는 바와 같이 Lx를 설정하면, 입력 임피던스 Zin을 특성 임 피던스 Z0에 정합시킬 수 있다.
[수학식 12]
Figure 112005069933414-pat00013
[수학식 13]
Figure 112005069933414-pat00014
따라서, 본 실시예의 서지 흡수 회로(70)는 반도체 디바이스 등을 고압의 정전기로부터 보호하는 것이 가능하고, 고속 신호에 대해서도 임피던스 정합이 우수하다.
다음에, 서지 흡수 회로(70)를 적층 서지 흡수 부품으로서 실현하는 예를 설명한다. 도 19는 도 18에 도시하는 서지 흡수 회로를 적층형의 부품으로서 실현한 적층 서지 흡수 부품의 예를 층마다 전개하여 도시하는 분해사시도이다.
도 19에 도시하는 적층 서지 흡수 부품(80)은 평면상의 절연층(81, 82, 83, 84 및 85), 유도 소자 패턴(86 및 87), 비어홀(90 및 91), 서지 흡수 소자 패턴(92 및 93), 및, 용량 소자 패턴(95 및 96)을 갖고 있다. 적층 서지 흡수 부품(80)의 외형, 및 표면의 전극패턴은 도 10에서 설명한 제 1 실시예의 것과 동일하다.
절연층(81)은 내부의 소자 패턴이 외부와 접촉하는 것을 방지하고 있다. 절연층(82)의 한 쪽의 주면에는 유도 소자 패턴(86)이 형성되어 있다. 유도 소자 패턴(86)은 유도 소자(76)로서 사용되는 것이며, 유도 소자 패턴(86)의 일단(88)은 입력 전극에 접속되는 한 쪽의 단자로서 사용되고 있다. 유도 소자 패턴(86)의 타단은 절연층(82)에 설치된 비어홀(90)을 통하여, 유도 소자 패턴(87)의 타단에 접속되어 있다.
유도 소자 패턴(87)은 절연층(83)의 한 쪽의 주면에 형성되어 있다. 유도 소자 패턴(87)은 유도 소자(77)로서 사용되는 것이며, 유도 소자 패턴(87)의 일단(89)은 출력 전극에 접속되는 한 쪽의 단자로서 사용되고 있다. 유도 소자 패턴(87)의 타단은 절연층(83)에 설치된 비어홀(91)을 통하여, 서지 흡수 소자 패턴(92)과 접속되어 있다. 또, 유도 소자 패턴(86) 및 유도 소자 패턴(87)은 서로 전자기적으로 결합하지 않도록, 즉 결합 계수가 0.01 미만이 되도록, 배치되어 있다.
서지 흡수 소자 패턴(92)은 절연층(84)의 한 쪽의 주면에 설치되어 있다. 서지 흡수 소자 패턴(93)은 절연층(85)의 한 쪽의 주면에 설치되어 있다. 서지 흡수 소자 패턴(92) 및 서지 흡수 소자 패턴(93)은 절연층(84)을 끼워 서로 대향하고 있고, 서지 흡수 소자(75)를 구성하고 있다. 서지 흡수 소자 패턴(93)의 일단(94a) 및 타단(94b)은 공통 전극에 접속되는 서지 흡수 소자의 다른 쪽의 단자로서 사용되고 있다.
용량 소자 패턴(95)은 절연층(82)의 한 쪽의 주면에 설치되어 있고, 용량 소자 패턴(96)은 절연층(83)의 한 쪽의 주면에 설치되어 있다. 용량 소자 패턴(95)의 일부와 용량 소자 패턴(96)의 일부는, 서로 대향하고 있고, 용량 소자(78)를 구성하고 있다. 용량 소자 패턴(95)의 일단은 입력 전극에 접속되어 있고, 용량 소자 패턴(96)의 일단은 출력 전극에 접속되어 있다.
도 19의 적층 서지 흡수 부품(80)을 구성하는 각 절연층의 구조 및 재료는, 도 10의 적층 서지 흡수 부품(20)과 동일하다. 도 19에 도시하는 적층 서지 흡수 부품(80)에서는 유도 소자 패턴(86) 및 용량 소자 패턴(95)이 동일한 절연층에 형성되어 있고, 유도 소자 패턴(87) 및 용량 소자 패턴(96)이 동일한 절연층에 형성하고 있지만, 각각이 다른 절연층에 형성되어 있어도 좋다. 또한, 유도 소자 패턴(86)과 유도 소자 패턴(87)의 선폭을 굵게 하여, 용량 소자 패턴으로서 이용하여도 좋다.
적층 서지 흡수 부품(80)의 외형은 도 10에서 설명한 것과 동일하다. 도 10에서 도시하는 입력 전극(35)에는 도 19에서 설명한 유도 소자 패턴(86)의 일단(88; 한 쪽의 단자)과 용량 소자 패턴(95)의 단자(일단)에 접속되고, 출력 전극(36)에는, 유도 소자 패턴(87)의 일단(89; 한 쪽의 단자)과 용량 소자 패턴(96)의 단자(일단)가 접속되고, 공통 전극(37a 또는 37b)에는, 서지 흡수 소자 패턴(93)의 양단{94a 및 94b; 서지 흡수 소자(75)의 다른 쪽의 단자}이 접속된다. 여기에서는, 입력 전극(35)과 출력 전극(36)을 구별하고 있지만, 입력측과 출력측이 교체되어도 좋다. 공통 전극(37a 또는 37b)은 그라운드에 접지되는 것이 바람직하다.
이렇게 하여 완성한 적층 서지 흡수 부품(80)에서는 상호 유도 소자나 서지 흡수 소자가 일체로 되어 형성되어 있다. 따라서, 적층 서지 흡수 부품(80)은 소형이며 또한 부유 용량을 작게 할 수 있다. 또한, 적층 서지 흡수 부품(80)은 상술한 서지 흡수 회로(70)의 회로 구성을 갖기 때문에, 반도체 디바이스 등을 고압의 정전기로부터 보호하는 것이 가능하고, 고속 신호에 대해서도 임피던스 정합이 우수하다. 또, 적층 서지 흡수 부품(80)에 대한 서지 시험 결과는, 제 1 실시예의 적층 서지 흡수 부품(20)과 마찬가지로 양호하였다.
(제 4 실시예)
도 20은 본 발명의 제 4 실시예에 따른 서지 흡수 회로의 회로 구성을 도시하는 도면이다. 도 20에 도시하는 서지 흡수 회로(110)는 한 쌍의 입력 단자(111 및 112), 한 쌍의 출력 단자(113 및 114), 공통 단자(115), 상호 유도 소자(121 및122), 및, 서지 흡수 소자(123 및 124)를 구비하고 있다.
서지 흡수 회로(110)에 있어서, 한 쌍의 입력 단자(111 및 112),한 쌍의 출력 단자(113 및 114)는 외부와의 접속을 위해서 설치되어 있고, 차동 입력 및 차동출력을 가능하게 한다. 또한, 서지 흡수 회로(110)는 공통 단자(115)를 구비하고 있다.
상호 유도 소자{121; 제 1 상호 유도 소자}는 1차측으로서의 제 1 유도 소자(121a), 및 2차측으로서의 제 2 유도 소자(121b)를 갖고 있다. 상호 유도 소자(121)에서는 일차측의 한 쪽의 단자가 입력 단자(111)에 접속되고, 신호가 반전 유도되는 2차측의 한 쪽의 단자가 출력 단자(113)에 접속되고, 일차측의 다른 쪽의 단자와 2차측의 다른 쪽의 단자가 서로 접속되어 있다. 입력 단자(111)로부터 출력 단자(113)에는 상호 유도 소자(121)에 의해서 신호가 반전하도록 유도된다. 즉, 제 1 유도 소자(121a)와 제 2 유도 소자(121b)는, 서로 인덕턴스를 증가하도록 전자기적으로 결합되어 있다. 또, 제 1 유도 소자(121a)와 제 2 유도 소자(121b)의 결합 계수는, 0.01 이상이다.
서지 흡수 소자(123: 제 1 서지 흡수 소자)의 한 쪽의 단자는, 상호 유도 소자(121)의 일차측의 다른 쪽의 단자와 2차측의 다른 쪽의 단자와의 접속점에 접속되고, 서지 흡수 소자(123)의 다른 쪽의 단자는 공통 단자(115)에 접속되어 있다.
상호 유도 소자(122; 제 2 상호 유도 소자)는 1차측으로서의 제 3 유도 소자(122a), 및 2차측으로서의 제 4 유도 소자(122b)를 갖고 있다. 상호 유도 소자(122)에서는 일차측의 한 쪽의 단자가 입력 단자(112)에 접속되고, 신호가 반전 유도되는 2차측의 한 쪽의 단자가 출력 단자(114)에 접속되고, 일차측의 다른 쪽의 단자와 2차측의 다른 쪽의 단자가 접속되어 있다. 입력 단자(112)로부터 출력 단자(114)로는, 상호 유도 소자(122)에 의해서 반전하도록 유도된다. 즉, 제 3 유도 소자(122a)와 제 4 유도 소자(122b)는 서로 인덕턴스를 증가하도록 전자기적으로 결합되어 있다. 또, 제 3 유도 소자(122a)와 제 4 유도 소자(122b)의 결합 계수는 0.01 이상이다.
서지 흡수 소자(124; 제 2 서지 흡수 소자)의 한 쪽의 단자는 상호 유도 소자(122)의 일차측의 다른 쪽의 단자와 2차측의 다른 쪽의 단자와의 접속점에 접속되고, 서지 흡수 소자(124)의 다른 쪽의 단자는 공통 단자(115)에 접속되어 있다.
서지 흡수 소자(123 및 124)에는 ZnO 등의 금속산화물을 이용한 배리스터, Si 등의 반도체를 이용한 PN 접합소자, 몰리브덴을 이용한 서지 흡수 소자, 전극간의 방전을 이용하는 갭식 방전 소자 등을 적용할 수 있다.
여기에서는, 한 쌍의 입력 단자(111 및 112)와 한 쌍의 출력 단자(113 및 114)를 구별하고 있지만, 입력측과 출력측이 교체되어도 좋다. 공통 단자(115)는 그라운드에 접지되는 것이 바람직하다.
이하의 설명에서는 상호 유도 소자(121)에 있어서의 제 1 유도 소자(121a) 및 제 2 유도 소자(121b), 및 상호 유도 소자(122)에 있어서의 제 3 유도 소자(122a) 및 제 4 유도 소자(122b) 각각의 유도 계수(인덕턴스)를 Lz로 하고, 제 1 유도 소자(121a)와 제 2 유도 소자(121b)의 결합 계수, 및 제 3 유도 소자(122a)와 제 4 유도 소자(122b)의 결합 계수를 각각, Kz로 한다. 상호 유도 소자(121 및 122)는 예를 들면 코몬 모드 쵸크 코일 또는 트랜스에 의해서 실현할 수 있다.
도 21은 도 20에 도시하는 서지 흡수 회로의 등가 회로를 도시하는 도면이다. 도 20의 회로 구성은 등가적으로 도 21의 회로 구성으로 변환할 수 있다. 도 21에 있어서, 도 20과 동일한 기호는 동일한 의미를 나타낸다.
도 21에 도시하는 등가 회로에서는 유도 소자(125 및 129)가, 입력 단자(111)와 출력 단자(113)의 사이에 직렬로 접속되어 있다. 유도 소자(127) 및 서지 흡수 소자(123)는 직렬로 접속된 유도 소자(125 및 129)의 중점과 공통 단자(115)와의 사이에 직렬로 접속되어 있다. 유도 소자(126 및 130)는 입력 단자(112)와 출력 단자(114)의 사이에 직렬로 접속되어 있다. 유도 소자(128) 및 서지 흡수 소자(124)는 직렬로 접속된 유도 소자(126 및 130)의 중점과 공통 단자(115)의 사이에 직렬로 접속되어 있다. 유도 소자(125, 126, 129 및 130)의 유도 계수는 (1+Kz)Lz, 유도 소자(127 및 128)의 유도 계수는 -KzLz이다.
도 20의 서지 흡수 회로(110)의 입력 임피던스는 다음식 14로 나타난다. 서지 흡수 소자(123 및 124)는 도 2에 도시하는 등가 회로로 나타나지만, 소진폭의 고속 신호에 대해서는 용량 Cz의 부유 용량(205)만으로 근사하였다. 편라인의 특성 임피던스를 Z0으로 하면, 차동 신호라인의 특성 임피던스 Zd0은, Zd0= 2·Z0로 나타난다.
[수학식 14]
Figure 112005069933414-pat00015
Kz=±1일 때, 식 14의 우변의 ω의 항이 없어지기 때문에, 입력 임피던스 Zin이 주파수에 의존하지 않고 일정해진다. 단, Kz=-1인 경우에는 Zin=0으로 되기 때문에 적당하지 않다. 따라서, Kz=1이고, 다음식 15를 만족시키도록 Lz를 설정하면, 입력 임피던스 Zin을 특성 임피던스 Zd0에 정합시키는 것이 가능하다.
[수학식 15]
Figure 112005069933414-pat00016
따라서, 본 실시예의 서지 흡수 회로(110)는 반도체 디바이스 등을 고압의 정전기로부터 보호하는 것이 가능하고, 고속 신호에 대해서도 임피던스 정합이 우수하다.
다음에, 도 20에 도시하는 서지 흡수 회로(110)를, 적층 서지 흡수 부품으로서 실현하는 예를 설명한다. 도 22는 도 20에 도시하는 서지 흡수 회로를 적층형의 부품으로서 실현한 적층 서지 흡수 부품의 예를 층마다 전개하여 도시하는 사시도이다. 도 23은 도 20에 도시하는 서지 흡수 회로를 적층형의 부품으로서 실현한 적층 서지 흡수 부품의 예의 사시도이다.
도 23에 도시하는 바와 같이, 적층 서지 흡수 부품(140)은 대략 직방체 형상을 하고 있다. 적층 서지 흡수 부품(140)은 그 표면에, 한 쌍의 입력 전극(111a 및 112a), 한 쌍의 출력 전극(113a 및 114a), 및, 공통 전극(115a 및 115b)을 갖고 있다. 입력 전극(111a)은 입력 단자(111)로서, 입력 전극(112a)은 입력 단자(112)로서 사용할 수 있다. 출력 전극(113a)은 출력 단자(113)로서, 출력 전극(114a)은 출력 단자(114)로서 사용할 수 있다. 또한, 공통 전극(115a 및 115b)은 공통 단자(115)로서 사용할 수 있다.
적층 서지 흡수 부품(140)은 그 표면에, 상기 적층 서지 흡수 부품을 구성하는 복수의 층의 적층 방향으로 연장되어 있고, 또한, 서로 대향하고 있는 한 쌍의 면을 포함하고 있다. 입력 전극(111a 및 112a)은 상기 한 쌍의 면 중 한 쪽 면에 설치되어 있고, 출력 전극(113a 및 114a)은 상기 한 쌍의 면 중 다른 쪽 면에 설치되어 있다. 입력 전극(111a 및 112a), 및, 출력 전극(113a 및 114a)은 상기 의 적층 방향으로 연장되어 있다.
또한, 적층 서지 흡수 부품(140)은 그 표면에, 상기 적층 방향으로 연장되어 있고, 또한, 서로 대향하고 있는 다른 한 쌍의 면을 포함하고 있다. 공통 전극(115a)은 상기 다른 한 쌍의 면 중 한 쪽 면에 설치되어 있고, 공통 전극(115b)은 상기 다른 한 쌍의 면 중 다른 쪽 면에 설치되어 있다. 공통 전극(115a) 및 공통 전극(115b)은 상기 적층 방향으로 연장되어 있다.
또, 입력 전극(111a 및 112a)과 출력 전극(113a 및 114a)을 구별하고 있지 만, 입력측과 출력측이 교체되어도 좋다. 공통 전극(115a 또는 115b)은 그라운드에 접지되는 것이 바람직하다.
이하, 적층 서지 흡수 부품(140)을 구성하는 각 절연층의 구조 및 재료에 관해서 설명한다. 도 22에 도시하는 바와 같이, 적층 서지 흡수 부품(140)은 또한, 상기 적층 방향으로 차례로 적층된 평면상의 절연층(141, 142, 143, 144) 및 145), 상호 유도 소자 패턴(121A, 122A, 121B, 및 122B), 비어홀(151, 152, 153, 및 154), 및, 서지 흡수 소자 패턴(123a, 124a, 123b, 및 124b)을 갖고 있다.
절연층(141, 142, 143, 144 및 145)에는 표면의 회로와의 사이에서 절연성을 높인 재료, 예를 들면, 유리에폭시수지, 불소수지, 세라믹 등의 유전체재료를 사용할 수 있다. 절연층의 표면에 형성되는 각 소자 패턴에는 금, 백금, 은, 동, 납, 이들의 합금 등의 도체로 구성될 수 있는 것이며, 인쇄기술이나 에칭기술로 제작된다.
절연층(145)은 내부의 소자 패턴이 외부와 접촉하는 것을 방지하고 있다. 절연층(144)의 표면(한 쪽의 주면)에는 상호 유도 소자 패턴(121B 및 122B)이 형성되어 있다. 상호 유도 소자 패턴(121B 및 122B)은 각각, 상호 유도 소자(121)의 2차측(제 2 유도 소자(121b)) 및 상호 유도 소자(122)의 2차측(제 4 유도 소자(122b))을 구성하고 있다.
상호 유도 소자 패턴(121B 및 122B)은 각각, 코일 형상을 이루고 있다. 상호 유도 소자 패턴(121B)의 일단(121d)은 출력 전극(113a)에 접속되어 있다. 상호 유도 소자 패턴(122B)의 일단(122d)은 출력 전극(114a)에 접속되어 있다. 상호 유 도 소자 패턴(121B)의 타단은 절연층(144)에 설치된 비어홀(152)을 통하여, 1차측을 구성하는 상호 유도 소자 패턴(121A)의 타단에 접속되어 있다. 또한, 상호 유도 소자 패턴(122B)의 타단은 절연층(144)에 설치된 비어홀(151)을 통하여, 일차측을 구성하는 상호 유도 소자 패턴(122A)의 타단에 접속되어 있다.
절연층(143)의 표면(한 쪽의 주면)에는 상호 유도 소자 패턴(121A 및 122A)이 설치되어 있다. 상호 유도 소자 패턴(121A 및 122A)은 각각, 상호 유도 소자(121)의 일차측(제 1 유도 소자(121a)) 및 상호 유도 소자(122)의 일차측(제 3 유도 소자(122a)을 구성하고 있다.
상호 유도 소자 패턴(121A 및 122A)은 각각, 코일 형상을 하고 있다. 상호 유도 소자 패턴(121A)의 일단(121c)은 입력 전극(111a)에 접속되어 있고, 상호 유도 소자 패턴(122A)의 일단(122c)은 입력 전극(112a)에 접속되어 있다.
상호 유도 소자 패턴(121A)과 상호 유도 소자 패턴(121B)의 사이 및 상호 유도 소자 패턴(122A)과 상호 유도 소자 패턴(122B)의 사이에서 유도결합을 도출하는 상호 유도 소자가 각각 구성되어 있다. 즉, 상호 유도 소자 패턴(121A)과 상호 유도 소자 패턴(121B)은 서로의 인덕턴스를 증가하는 위치관계로, 설치되어 있다. 또한, 상호 유도 소자 패턴(122A)과 상호 유도 소자 패턴(122B)은, 서로의 인덕턴스를 증가하는 위치관계에서, 설치되어 있다.
또, 이 예에서는 상호 유도 소자 패턴은 단층으로 형성되어 있지만, 복수의 층에 형성되어 있어도 좋다. 복수의 층으로 형성하면, 큰 유도 계수와 결합 계수를 실현할 수 있다.
절연층(142)의 표면(한 쪽의 주면)에는 서지 흡수 소자 패턴(123a) 및 서지 흡수 소자 패턴(124a)이 형성되어 있다. 서지 흡수 소자 패턴(123a) 및 서지 흡수 소자 패턴(124a)은 각각, 절연층(143)에 설치된 비어홀(153 및 154)을 통하여, 상호 유도 소자 패턴(121A)의 타단 및 상호 유도 소자 패턴(122A)의 타단에 접속되어 있다.
절연층(141)의 표면(한 쪽의 주면)에는 서지 흡수 소자 패턴(123b 및 124b)이 형성되어 있다. 서지 흡수 소자 패턴(123b 및 124b)은 적층 서지 흡수 부품(140)의 표면에 설치된 공통 전극(115a) 또는 공통 전극(115b)에 접속되어 있다.
서지 흡수 소자 패턴(123a)과 서지 흡수 소자 패턴(123b)은 절연층(142)을 끼우고 대향하고 있고, 서지 흡수 소자(123)를 구성하고 있다. 서지 흡수 소자 패턴(124a)과 서지 흡수 소자 패턴(124b)은 절연층(142)을 끼워 대향하고 있고, 서지 흡수 소자(124)를 구성하고 있다.
절연층(142)에는 비어홀을 설치하고, 배리스터 특성을 나타내는 재료, 예를 들면 ZnO를 주성분으로 하는 반도체 세라믹 재료로 비어홀 내를 충전한다. 또는, 배리스터 특성을 나타내는 재료, 예를 들면 ZnO를 주성분으로 하는 반도체 세라믹 재료로 절연층(142)을 형성하여도 좋다. 도 22의 예에서는 서지 흡수 소자 패턴은 단층으로 형성되어 있지만, 복수의 층으로 형성되어 있어도 좋다.
도 22에 도시하는 복수의 층을 차례로 적층하여 압착한 후에, 일체 소성함으로써, 도 23에 도시하는 바와 같은 적층체를 제작한다. 적층체의 표면에는 한 쌍의 입력 전극(111a 및 112a), 한 쌍의 출력 전극(113a 및 114a), 및 공통 전극 (115a 및 115b)을 형성한다. 전극재료로서는 금, 백금, 은, 동, 납, 이들의 합금등의 도체를 적용할 수 있다.
이렇게 하여 완성한 적층 서지 흡수 부품(140)에서는 상호 유도 소자나 서지 흡수 소자가 일체로 되어 형성되어 있다. 따라서, 적층 서지 흡수 부품 (140)은 소형이며 또한 부유 용량을 작게 할 수 있다. 또한, 적층 서지 흡수 부품(140)은 상술한 서지 흡수 회로(110)의 회로 구성을 갖기 때문에, 반도체 디바이스 등을 고압의 정전기로부터 보호할 수 있고, 고속 신호에 대해서도 임피던스 정합이 우수하다.
상술한 적층 서지 흡수 부품(140)의 서지 시험을, 제 1 실시예와 동일하게 행하였다. 적층 서지 흡수 부품(140)의 한 쪽의 입력 전극(111a)을, 도 11에 도시하는 서지 시험기의 출력 단자(46)에 접속하였다. 이 때 적층 서지 흡수 부품(140)의 다른 쪽의 입력 전극(112a)을 개방상태로 설정하고, 적층 서지 흡수 부품(140)의 공통 전극(115a, 115b) 및 서지 시험기의 출력 단자(47)를 접지하였다. 또한, 적층 서지 흡수 부품(140)의 출력 전극(113a 및 114a)을, 각각 50Ω의 저항으로 종단하였다. 직류전압원(41)으로부터는 2kV의 전압을 공급하고, 용량 소자(43)의 용량을 150pF, 저항(44)의 저항치를 330Ω으로 하였다.
우선, 스위치(45)를 개방상태로 한 채로, 스위치(42)를 닫고 직류전압원(41)으로부터 용량 소자(43)를 충전하였다. 다음에, 스위치(42)를 개방하여, 스위치(45)를 닫고, 용량 소자(43)에 충전된 전하를, 저항(44)을 거쳐서 적층 서지 흡수 부품(140)의 입력 전극(111a)에 입력하였다. 이 때에, 적층 서지 흡수 부품(140) 의 출력 전극(113a)에 걸리는 전압을 측정하였다.
측정 결과를 도 24에 도시한다. 도 24는 횡축을 시간(ns), 종축을 방전전압(V)으로 한 것이며, 적층 서지 흡수 부품의 유무에 의해서 방전전압을 비교하고 있다. 도 24로부터, 본 실시예의 적층 서지 흡수 부품(140)을 부가함으로써, 서지가 충분히 흡수되어 있는 것을 알 수 있다.
따라서, 본 실시예의 서지 흡수 회로(110)의 구성을 갖는 적층 서지 흡수 부품(140)은 고성능인 서지 흡수 특성을 가지면서, 소형이고 또한 차동 입력의 고속 신호에 대해서도 임피던스 정합이 우수한 것으로 되어 있다.
(제 5 실시예)
도 25는 본 발명의 제 5 실시예에 따른 서지 흡수 회로의 회로 구성을 도시하는 도면이다. 도 25에 도시하는 서지 흡수 회로(120)는 서지 흡수 회로(110)와 마찬가지로, 한 쌍의 입력 단자(111 및 112), 한 쌍의 출력 단자(113 및 114), 공통 단자(115), 상호 유도 소자(121 및 122), 및, 서지 흡수 소자(123 및 124)를 구비하고 있다.
서지 흡수 회로(120)는 용량 소자(131 및 132)를 더 구비하고 있다. 용량 소자(131)는 입력 단자(111)와 출력 단자(113)의 사이에 접속되어 있다. 용량 소자(132)는 입력 단자(112)와 출력 단자(114)의 사이에 접속되어 있다.
또, 한 쌍의 입력 단자(111 및 112)와 한 쌍의 출력 단자(113 및 114)를 구별하고 있지만, 입력측과 출력측이 교체되어도 좋다. 공통 단자(115)는 그라운드에 접지되는 것이 바람직하다.
이하의 설명에서는 상호 유도 소자(121)에 있어서의 제 1 유도 소자(121a) 및 제 2 유도 소자(121b) 및, 상호 유도 소자(122)에 있어서의 제 3 유도 소자(122a) 및 제 4 유도 소자(122b) 각각의 유도 계수(인덕턴스)를 Lz로 하고, 제 1 유도 소자(121a)와 제 2 유도 소자(121b)의 결합 계수, 및 제 3 유도 소자(122a)와 제 4 유도 소자(122b)의 결합 계수를 각각, Kz로 한다. 또한, 용량 소자(131 및 132)의 용량은 Cs로 한다. 상호 유도 소자(121 및 122)는 예를 들면 코몬 모드 쵸크 코일 또는 트랜스에 의해서 실현할 수 있다.
도 26은 도 25에 도시하는 서지 흡수 회로의 등가 회로를 도시하는 도면이다. 서지 흡수 회로(120)는 등가적으로 도 26에 도시하는 회로 구성로 변환할 수 있다. 도 26에 있어서, 도 25와 동일한 기호는 동일한 의미를 나타낸다.
도 26에 도시하는 등가 회로에서는 유도 소자(125 및 129)가, 입력 단자(111)와 출력 단자(113)의 사이에 직렬로 접속되어 있다. 또한, 유도 소자(127) 및 서지 흡수 소자(123)가, 직렬로 접속된 유도 소자(125 및 129)의 중점과 공통 단자(115)의 사이에 직렬로 접속되어 있다. 유도 소자(126 및 130)는 입력 단자(112)와 출력 단자(114)의 사이에 직렬로 접속되어 있다. 또한, 유도 소자(128) 및 서지 흡수 소자(124)는 직렬로 접속된 유도 소자(126 및 130)의 중점과 공통 단자(115)의 사이에 직렬로 접속되어 있다. 용량 소자(131)는 입력 단자(111)와 출력 단자(113)의 사이에, 용량 소자(132)는 입력 단자(112)와 출력 단자(114)의 사이에 접속되어 있다. 유도 소자(125, 126, 129 및 130)의 유도 계수는 (1+ Kz)Lz이고, 유도 소자(127 및 128)의 유도 계수는 -KzLz이고, 용량 소자(131) 및 132의 용량은 Cs이다.
도 26의 서지 흡수 회로(120)의 입력 임피던스 Zin은 다음식 16으로 나타난다. 서지 흡수 소자(123) 또는 서지 흡수 소자(124)는 도 2에 도시하는 등가 회로로 나타나지만, 소진폭의 고속 신호에 대해서는 도 2의 용량 Cz의 부유 용량(205)만으로 근사하였다.
[수학식 16]
Figure 112005069933414-pat00017
다음식 17을 만족시키도록 Cs를 설정하면, 식 16에 나타내는 입력 임피던스 Zin은 주파수에 의존하지 않게 된다. 그리고, Cs를 식 17에 나타내는 바와 같이 설정한 후에, 다음식 18에 나타내는 바와 같이 Lz를 설정하면, 입력 임피던스 Zin을 특성 임피던스 Zdo 정합시킬 수 있다.
[수학식 17]
Figure 112005069933414-pat00018
[수학식 18]
Figure 112005069933414-pat00019
서지 흡수 회로(120)에서는 상기 식 17, 및 식 18로부터도 알 수 있는 바와 같이, 결합 계수 Kz를 임의로 선택할 수 있기 때문에, 제 4 실시예에 따른 서지 흡 수 회로(110)보다도 유연성이 높은 회로 설계가 가능해진다.
따라서, 본 실시예의 서지 흡수 회로(120)는 반도체 디바이스 등을 차동 입력의 고압의 정전기로부터 보호하는 것이 가능하고, 차동 입력의 고속 신호에 대해서도 임피던스 정합이 우수하다.
서지 흡수 소자는 제 2 실시예에 관해서 상술한 바와 같이, 실제는 부유 유도 성분도 포함한다. 이 때문에, 입력 신호로서 고속 신호를 취급하는 반도체 디바이스의 입력측에 서지 흡수 회로를 부가하면, 고속 신호의 열화의 원인이 된다. 이와 같이, 고속 신호를 취급하는 회로에 서지 흡수 회로를 적용하기 위해서는, 부유 용량 성분 뿐만 아니라 부유 유도 성분의 영향도 작게 하는 쪽이 바람직하다.
한편, 도 26에 도시하는 등가 회로로부터도 알 수 있는 바와 같이, 부성 유도 계수를 갖는 유도 소자(127 및 128)를 이용하면 서지 흡수 소자에 포함되는 부유 유도 성분을 캔슬할 수 있다. 한편으로, 외관상, 결합이 작아진 상태와 동일하게 되기 때문에, Kz와 Lz는 그대로, Cs를 다음식 19에 나타내는 바와 같이 설정한다. 단, KzLz≥Le이다.
[수학식 19]
Figure 112005069933414-pat00020
이렇게 설계하면, 서지 흡수 소자에 부유 용량 성분과 부유 유도 성분이 포함되어 있더라도, 입력 임피던스 Zin을 특성 임피던스 Zd0에 정합시킬 수 있다.
따라서, 본 실시예의 서지 흡수 회로(120)는 반도체 디바이스 등을 고압의 정전기로부터 보호하는 것이 가능하고, 차동 입력의 고속 신호에 대해서도 임피던스 정합이 더욱 우수하다.
다음에, 서지 흡수 회로(120)를, 적층 서지 흡수 부품으로서 실현하는 예를 설명한다. 도 27은 서지 흡수 회로를 적층형의 부품으로서 실현한 적층 서지 흡수 부품의 예를 층마다 전개하여 도시하는 분해사시도이다.
도 27에 도시하는 적층 서지 흡수 부품(150)은 적층 서지 흡수 부품(140)과 동일한 구성 요소에 더하여, 또한, 평면상의 절연층(146 및 147), 및, 용량 소자 패턴(131a, 132a, 131b, 및 132b)을 갖고 있다.
절연층(146 및 147)은 절연층(144)과 절연층(145)의 사이에 설치되어 있다. 용량 소자 패턴(131a 및 132a)은 절연층(147)의 한 쪽의 주면에 설치되어 있고, 용량 소자 패턴(131b 및 132b)은 절연층(146)의 한 쪽의 주면에 설치되어 있다. 용량 소자 패턴(131a)의 일부와 용량 소자 패턴(131b)의 일부는 절연층(147)을 끼워 대향하고 있고, 용량 소자(131)를 구성하고 있다. 또한, 용량 소자 패턴(132a)의 일부와 용량 소자 패턴(132b)의 일부는 절연층(147)을 끼워 대향하고 있고, 용량 소자(132)를 구성하고 있다.
적층 서지 흡수 부품(150)은 적층 서지 흡수 부품(140)과 동일한 외형을 이루고 있고, 또한, 그 표면에 적층 서지 흡수 부품(140)과 동일한 전극을 갖고 있다. 용량 소자 패턴(131a)의 일단(131d)은 입력 전극(111a)에 접속되어 있고, 용량 소자 패턴(131b)의 일단(131c)은 출력 전극(113a)에 접속되어 있다. 또한, 용량 소자 패턴(132a)의 일단(132d)은 입력 전극(112a)에 접속되어 있고, 용량 소자 패턴(132b)의 일단(132c)은 출력 전극(114a)에 접속되어 있다.
적층 서지 흡수 부품(150)을 구성하는 각 절연층의 구조 및 재료는 적층 서지 흡수 부품(140)과 동일하다. 적층 서지 흡수 부품(150)에서는, 상호 유도 소자 패턴(121A 및 122A)과 용량 소자 패턴(131a 및 132a)이 다른 절연층에 형성되어 있고, 상호 유도 소자 패턴(121B 및 122B)과 용량 소자 패턴(131b 및 132b)이 다른 절연층에 형성되어 있지만, 각각 동일한 절연층에 형성되어 있어도 좋다. 또한, 상호 유도 소자 패턴(121A 및 122A)과 상호 유도 소자 패턴(121B 및 122B)의 선폭을 굵게 하여, 용량 소자 패턴으로서도 이용하여도 좋다.
또, 여기에서는, 입력 전극(111a 및 112a)과 출력 전극(113a 및 114a)을 구별하고 있지만, 입력측과 출력측이 교체되어도 좋다. 공통 전극(115a 또는 115b)은 그라운드에 접지되는 것이 바람직하다.
이렇게 하여 완성한 적층 서지 흡수 부품(150)에서는 상호 유도 소자나 서지 흡수 소자가 일체로 되어 형성되어 있다. 따라서, 적층 서지 흡수 부품(150)은 소형이고 또한 부유 용량을 작게 할 수 있다. 또한, 적층 서지 흡수 부품(150)은 상술한 서지 흡수 회로(120)의 회로 구성을 갖기 때문에, 반도체 디바이스 등을 고압의 정전기로부터 보호할 수 있고, 차동 입력의 고속 신호에 대하여도 임피던스 정합이 더욱 우수하다. 또, 적층 서지 흡수 부품(150)의 서지 시험 결과는, 제 4 실시예의 적층 서지 흡수 부품(140)과 마찬가지로 양호하였다.
(제 6 실시예)
도 28은 본 발명의 제 6 실시예에 따른 서지 흡수 회로의 회로 구성을 도시 하는 도면이다. 도 28에 도시하는 서지 흡수 회로(160)는 한 쌍의 입력 단자(161 및 162), 한 쌍의 출력 단자(163 및 164), 공통 단자(165), 유도 소자(135, 136, 137 및 138), 서지 흡수 소자(123 및 124), 및, 용량 소자(139 및 140)를 구비하고 있다.
서지 흡수 회로(160)에서는 한 쌍의 입력 단자(161 및 162), 및, 한 쌍의 출력 단자(163 및 164)가, 외부와의 접속을 위해 설치되어 있고, 공통 단자(165)가, 내부의 접속을 위해 설치되어 있다.
유도 소자(135; 제 1 유도 소자) 및 유도 소자(137; 제 2 유도 소자)는 입력 단자(161)와 출력 단자(163)의 사이에 직렬로 접속되어 있다. 유도 소자(136; 제 3 유도 소자) 및 유도 소자(138; 제 4 유도 소자)는 입력 단자(162)와 출력 단자(164)의 사이에 직렬로 접속되어 있다. 유도 소자(135, 136, 137, 및 138)는 서로 전자기적으로 결합되어 있지 않아도 좋고, 각각의 사이의 결합 계수는 0.01 미만이라도 좋다.
용량 소자(139; 제 1 용량 소자)는 입력 단자(161)와 출력 단자(163)의 사이에 접속되어 있고, 유도 소자(135 및 137)와 병렬로 설치되어 있다. 용량 소자(140; 제 2 용량 소자)는 입력 단자(162)와 출력 단자(164)의 사이에 접속되어 있고, 유도 소자(136 및 138)와 병렬로 설치되어 있다.
서지 흡수 소자(123; 제 1 서지 흡수 소자)의 한 쪽의 단자는, 유도 소자(135)와 유도 소자(137)의 접속점에 접속되고, 서지 흡수 소자(123)의 다른 쪽의 단자는 공통 단자(165)에 접속되어 있다. 서지 흡수 소자(124; 제 2 서지 흡수 소 자)의 한 쪽의 단자는, 유도 소자(136)와 유도 소자(138)의 접속점에 접속되고, 서지 흡수 소자(124)의 다른 쪽의 단자는, 공통 단자(165)에 접속되어 있다.
서지 흡수 소자(123 및 124)에는 ZnO 등의 금속산화물을 이용한 배리스터, Si 등의 반도체를 이용한 PN 접합소자, 몰리브덴을 이용한 서지 흡수 소자, 전극간의 방전을 이용하는 갭식 방전 소자 등을 적용할 수 있다.
또, 여기에서는, 한 쌍의 입력 단자(161 및 162)와 한 쌍의 출력 단자(163 및 164)를 구별하고 있지만, 입력측과 출력측이 교체되어도 좋다. 공통 단자(165)는 그라운드에 접지되는 것이 바람직하다.
이하의 설명에 있어서는 유도 소자(135, 136, 137 및 138)의 유도 계수(인덕턴스)를, 각각 Lx로 하고, 용량 소자(139 및 140)의 용량을 Cx로 한다.
서지 흡수 회로(160)의 입력 임피던스는 다음식 20으로 나타난다. 서지 흡수 소자(123 및 124)는 각각, 도 2에 도시하는 등가 회로로 나타나지만, 소진폭의 고속 신호에 대해서는 도 2의 용량 Cz의 부유 용량(205)만으로 근사하였다.
[수학식 20]
Figure 112005069933414-pat00021
다음식 21을 만족시키도록 Cx를 설정하면, 식 20에 나타내는 입력 임피던스 Zin은 주파수 특성에 의존하지 않게 된다. Cx를 다음식 21에 나타내는 바와 같이 설정한 후에, 다음식 22에 나타내는 바와 같이 Lx를 설정하면, 입력 임피던스 Zin을, 특성 임피던스 Zdo에 정합시킬 수 있다.
[수학식 21]
Figure 112005069933414-pat00022
[수학식 22]
Figure 112005069933414-pat00023
따라서, 본 실시예의 서지 흡수 회로(160)는 반도체 디바이스 등을 고압의 정전기로부터 보호하는 것이 가능하고, 차동 입력의 고속 신호에 대해서도 임피던스 정합이 우수하다.
다음에, 서지 흡수 회로(160)를, 적층 서지 흡수 부품으로서 실현하는 예를 설명한다. 도 29는 도 28에 도시하는 서지 흡수 회로를 적층형의 부품으로서 실현한 적층 서지 흡수 부품의 예를 층마다 전개하여 도시하는 분해사시도이다.
도 29에 도시하는 적층 서지 흡수 부품(170)은 평면상의 절연층(141, 142, 145, 146, 147, 148 및 149), 유도 소자 패턴(135a, 135b, 136a, 136b, 137a, 137b, 138a 및 138b), 비어홀(153, 154, 155, 156, 157 및 158), 서지 흡수소자 패턴(123a, 123b, 124a, 124b), 및, 용량 소자 패턴(139a, 140a, 139b 및 140b)을 구비하고 있다.
적층 서지 흡수 부품(170)을 구성하는 각 절연층의 구조 및 재료는, 제 5 실시예의 적층 서지 흡수 부품(150)과 동일하다. 또한, 적층 서지 흡수 부품(170)은 적층 서지 흡수 부품(140)과 동일한 외형을 갖고 있고, 그 표면에 적층 서지 흡수 부품(170)과 동일한 전극을 갖고 있다.
절연층(145)은 내부의 소자 패턴이 외부와 접촉하는 것을 방지하고 있다. 절연층(147)의 한 쪽의 주면에는 용량 소자 패턴(139a 및 140a)이 형성되어 있다. 또한, 절연층(146)의 한 쪽의 주면에는 용량 소자 패턴(139b 및 140b)이 형성되어 있다.
용량 소자 패턴(139a)의 일부와 용량 소자 패턴(139b)의 일부는, 절연층(147)을 끼워 서로 대향하고 있고, 용량 소자(139)를 구성하고 있다. 용량 소자 패턴(140a)의 일부와 용량 소자 패턴(140b)의 일부는, 절연층(147)을 끼워 서로 대향하고 있고, 용량 소자(140)를 구성하고 있다.
용량 소자 패턴(139a)의 일단(139d)은 입력 전극(111a)에 접속되어 있고, 용량 소자 패턴(140a)의 일단은 입력 전극(112a)에 접속되어 있다. 또한, 용량 소자 패턴(139b)의 일단(139c)은 출력 전극(113a)에 접속되어 있고, 용량 소자 패턴(140b)의 일단은 출력 전극(114a)에 접속되어 있다.
절연층(149)에는 유도 소자 패턴(135a, 136a, 137a, 및 138a)이 형성되어 있다. 유도 소자 패턴(135a)의 일단(135c)은 입력 전극(111a)에, 유도 소자 패턴(136a)의 일단(135c)은 입력 전극(112a)에, 유도 소자 패턴(137a)의 일단(137c)은 출력 전극(113a)에, 유도 소자 패턴(138a)의 일단(138c)은 출력 전극(114a)에 접속되어 있다.
절연층(148)에는, 유도 소자 패턴(135b, 136b, 137b, 및 138b)이 설치되어 있다. 유도 소자 패턴(135b)의 일단에는 비어홀(153)을 통하여 유도 소자 패턴 (135a)의 타단이, 유도 소자 패턴(136b)의 일단에는 비어홀(154)을 통하여 유도 소자 패턴(136a)의 타단이, 유도 소자 패턴(137b)의 일단에는 비어홀(155)을 통하여 유도 소자 패턴(137a)의 타단이, 유도 소자 패턴(138b)의 일단에는 비어홀(156)을 통하여 유도 소자 패턴(138a)의 타단이, 각각 접속되어 있다.
유도 소자 패턴(135a 및 135b)은 유도 소자(135)를, 유도 소자 패턴(136a 및 136b)는 유도 소자(136)를, 유도 소자 패턴(137a 및 137b)은 유도 소자(137)를, 유도 소자 패턴(138a 및 138b)은 유도 소자(138)를, 각각 구성하고 있다. 또, 유도 소자 패턴(135a, 135b, 136a, 136b, 137a, 137b, 138a 및 138b), 유도 소자(135, 136, 137 및 138)가 서로 전자기적으로 결합하지 않도록, 즉, 결합 계수가 0.01 미만으로 되도록, 배치되어 있다.
유도 소자 패턴(135b)의 타단 및 유도 소자 패턴(137b)의 타단은 비어홀(147)을 통하여, 절연층(142)의 한 쪽의 주면에 설치된 서지 흡수 소자 패턴(123a)에 접속되어 있다. 또한, 유도 소자 패턴(136b)의 타단 및 유도 소자 패턴(138b)의 타단은 비어홀(147)을 통하여, 절연층(142)의 한 쪽의 주면에 설치된 서지 흡수 소자 패턴(124a)에 접속 되어 있다.
절연층(141)의 한 쪽의 주면에는 서지 흡수 소자 패턴(123b) 및 서지 흡수 소자 패턴(124b)이 형성되어 있다. 서지 흡수 소자 패턴(123b) 및 서지 흡수 소자 패턴(124b)은 공통 전극(115a 및 115b)에 접속되어 있다. 서지 흡수 소자 패턴(123a 및 123b)은 절연층(142)을 개재하여 대향하고 있고, 서지 흡수 소자(123)를 구성하고 있다. 또한, 서지 흡수 소자 패턴(124a 및 124b)은 절연층(142)을 개재 하여 대향하고 있고, 서지 흡수 소자(124)를 구성하고 있다.
또, 도 29에 도시하는 적층 서지 흡수 부품(170)에서는 유도 소자 패턴(135a, 136a, 137a 및 138a)과 유도 소자 패턴(135b, 136b, 137b 및 138b)이 다른 절연층에 형성되어 있지만, 동일한 절연층에 형성되어 있어도 좋다. 또한, 유도 소자 패턴(135a, 136a, 137a 및 138a)과 용량 소자 패턴(139a 및 140a)과 용량 소자 패턴(139b 및 140b)이 각각, 다른 절연층에 형성되어 있지만, 동일한 절연층에 형성되어 있어도 좋다.
또한, 여기에서는, 입력 전극(111a 및 112a)과 출력 전극(113a 및 114a)을 구별하고 있지만, 입력측과 출력측이 교체되어도 좋다. 공통 전극(115a 또는 115b)은 그라운드에 접지되는 것이 바람직하다.
이러한 적층 서지 흡수 부품(170)에서는 상호 유도 소자나 서지 흡수 소자가 일체로 되어 형성되어 있다. 따라서, 적층 서지 흡수 부품(170)은 소형이며 또한 부유 용량을 작게 할 수 있다. 또한, 적층 서지 흡수 부품(170)은 상술한 서지 흡수 회로(160)의 회로 구성을 갖기 때문에, 반도체 디바이스 등을 고압의 정전기로부터 보호할 수 있고, 차동 입력의 고속 신호에 대해서도 임피던스 정합이 우수하다. 또, 적층 서지 흡수 부품(170)의 서지 시험 결과는 제 4 실시예의 적층 서지 흡수 부품(140)과 마찬가지로 양호하였다.
이상, 본 발명의 적합한 실시예에 관해서 설명한 바와 같이, 본 발명에 의하면, 반도체 디바이스 등을 고압의 정전기로부터 보호하면서 광대역에 걸쳐 임피던스 정합이 우수한 서지 흡수 회로가 제공된다. 본 발명에 따른 서지 흡수 회로 및 적층 서지 흡수 부품은 반도체를 탑재한 고주파 회로 기판에 적용 가능하다.
본 발명의 서지 흡수 회로는, 유도 소자 및 용량 소자를 사용하여 부성 유도 성분 및 부유 용량 성분의 영향을 캔슬하여 고속 신호를 취급하는 회로에 적용 가능하다.

Claims (6)

  1. 입력 단자와,
    출력 단자와,
    공통 단자와,
    서로의 인덕턴스를 증가하도록 전자기적으로 결합된 제 1 유도 소자 및 제 2 유도 소자를 갖고 있고, 상기 제 1 유도 소자의 한 쪽의 단자가 상기 입력 단자에 접속되어 있고, 상기 제 2 유도 소자의 한 쪽의 단자가 상기 출력 단자에 접속되어 있고, 상기 제 1 유도 소자의 다른 쪽의 단자와 상기 제 2 유도 소자의 다른 쪽의 단자가 서로 접속되어 있는 상호 유도 소자와,
    상기 제 1 유도 소자의 상기 다른 쪽의 단자와 상기 제 2 유도 소자의 상기 다른 쪽의 단자에 접속된 한 쪽의 단자와, 상기 공통 단자에 접속된 다른 쪽의 단자를 갖는 서지 흡수 소자를 구비하는 서지 흡수 회로.
  2. 제 1 항에 있어서,
    상기 상호 유도 소자와 병렬로 설치되어 있고, 또한, 상기 입력 단자와 상기 출력 단자에 접속된 용량 소자를 더 구비하는 서지 흡수 회로.
  3. 삭제
  4. 공통 단자와,
    한 쌍의 입력 단자와,
    한 쌍의 출력 단자와,
    서로의 인덕턴스를 증가하도록 전자기적으로 결합된 제 1 유도 소자 및 제 2 유도 소자를 갖고 있고, 상기 제 1 유도 소자의 한 쪽의 단자가 상기 한 쌍의 입력 단자 중의 한 쪽에 접속되어 있고, 상기 제 2 유도 소자의 한 쪽의 단자가 상기 한 쌍의 출력 단자 중의 한 쪽에 접속되어 있고, 상기 제 1 유도 소자의 다른 쪽의 단자와 상기 제 2 유도 소자의 다른 쪽의 단자가 서로 접속되어 있는 제 1 상호 유도 소자와,
    상기 제 1 유도 소자의 상기 다른 쪽의 단자와 상기 제 2 유도 소자의 상기 다른 쪽의 단자에 접속된 한 쪽의 단자와, 상기 공통 단자에 접속된 다른 쪽의 단자를 갖는 제 1 서지 흡수 소자와,
    서로의 인덕턴스를 증가하도록 전자기적으로 결합된 제 3 유도 소자 및 제 4 유도 소자를 갖고 있고, 상기 제 3 유도 소자의 한 쪽의 단자가 상기 한 쌍의 입력 단자 중의 다른 쪽에 접속되어 있고, 상기 제 4 유도 소자의 한 쪽의 단자가 상기 한 쌍의 출력 단자 중의 다른 쪽에 접속되어 있고, 상기 제 3 유도 소자의 다른 쪽의 단자와 상기 제 4 유도 소자의 다른 쪽의 단자가 서로 접속되어 있는 제 2 상호 유도 소자와,
    상기 제 3 유도 소자의 상기 다른 쪽의 단자와 상기 제 4 유도 소자의 상기 다른 쪽의 단자에 접속된 한 쪽의 단자와, 상기 공통 단자에 접속된 다른 쪽의 단자를 갖는 제 2 서지 흡수 소자를 구비하는 서지 흡수 회로.
  5. 제 4 항에 있어서,
    상기 제 1 상호 유도 소자와 병렬로 설치되어 있고, 상기 한 쌍의 입력 단자 중의 한 쪽과 상기 한 쌍의 출력 단자 중의 한 쪽에 접속된 제 1 용량 소자와,
    상기 제 2 상호 유도 소자와 병렬로 설치되어 있고, 상기 한 쌍의 입력 단자 중의 다른 쪽과 상기 한 쌍의 출력 단자 중의 다른 쪽에 접속된 제 2 용량 소자를 더 구비하는 서지 흡수 회로.
  6. 삭제
KR1020050115573A 2004-11-30 2005-11-30 서지 흡수 회로 KR100802350B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2004347739A JP4483552B2 (ja) 2004-11-30 2004-11-30 サージ吸収回路
JPJP-P-2004-00347739 2004-11-30
JP2005193025A JP4449838B2 (ja) 2005-06-30 2005-06-30 サージ吸収回路
JPJP-P-2005-00193025 2005-06-30

Publications (2)

Publication Number Publication Date
KR20060060820A KR20060060820A (ko) 2006-06-05
KR100802350B1 true KR100802350B1 (ko) 2008-02-13

Family

ID=35985342

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050115573A KR100802350B1 (ko) 2004-11-30 2005-11-30 서지 흡수 회로

Country Status (4)

Country Link
US (2) US7397646B2 (ko)
EP (1) EP1662610B1 (ko)
KR (1) KR100802350B1 (ko)
TW (1) TW200637140A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101085467B1 (ko) 2008-12-10 2011-11-22 유니한 코포레이션 서지 보호 회로, 로컬 영역 네트워크 커넥터 및 네트워크 모듈
KR102042379B1 (ko) 2019-04-19 2019-11-27 코엔원 주식회사 서지방호기능이 구비된 전기설비 패널

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1662610B1 (en) * 2004-11-30 2014-03-26 TDK Corporation Surge absorption circuit
WO2008127023A1 (en) 2007-04-11 2008-10-23 Innochips Technology Co., Ltd. Circuit protection device and method of manufacturing the same
WO2009136535A1 (ja) * 2008-05-08 2009-11-12 株式会社 村田製作所 Ｅｓｄ保護機能内蔵基板
TWI499151B (zh) * 2009-02-11 2015-09-01 Wave Shielding Technology Ltd Co 具有提早觸發功能之電磁脈衝中低頻突波抑制電路
DE102013213042B4 (de) 2013-07-04 2022-05-25 Ecom Instruments Gmbh Elektronische Schaltungsanordnung zur Verwendung in einem explosionsgefährdeten Bereich
TWI530093B (zh) 2014-05-02 2016-04-11 國立臺灣大學 共模雜訊抑制電路
JP6551142B2 (ja) * 2015-10-19 2019-07-31 Tdk株式会社 コイル部品及びこれを内蔵した回路基板
JP6390674B2 (ja) 2015-12-24 2018-09-19 株式会社デンソー 検出装置、および、トルクセンサ
US10685767B2 (en) * 2017-09-14 2020-06-16 Raycap IP Development Ltd Surge protective device modules and systems including same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02302621A (ja) * 1989-05-17 1990-12-14 Fuji Electric Co Ltd トレンドグラフ画面のトレンド表示方式
JPH06137352A (ja) * 1992-10-23 1994-05-17 Mitsubishi Gas Chem Co Inc クラッチ・フェージング

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3340458A (en) * 1964-06-16 1967-09-05 Roy M Keller Filter choke with self-desaturating magnetic core
US3972020A (en) * 1974-12-11 1976-07-27 Texas Instruments Incorporated Transformerless input for seismic data acquisition system
JPS5228839A (en) 1975-08-29 1977-03-04 Tdk Corp Concentrated constant type delay line
JPS5829699B2 (ja) 1978-10-27 1983-06-24 松下電器産業株式会社 サ−ジ吸収回路
JPS58100434A (ja) 1981-12-10 1983-06-15 Matsushita Electronics Corp リフトオフ用スペ−サ−の形成方法
JPS58173924A (ja) 1982-04-05 1983-10-12 Hashimoto Corp 不在中の電話線によるペ−ジング方式
US4554608A (en) * 1982-11-15 1985-11-19 Block Roger R Connector for electromagnetic impulse suppression
JPS6164728A (ja) 1984-09-05 1986-04-03 Mitsubishi Chem Ind Ltd ポリエステルアミドの製造法
JPS61125103A (ja) 1984-11-22 1986-06-12 松下電器産業株式会社 サ−ジ・ノイズ吸収器
JPS61189601A (ja) 1985-02-19 1986-08-23 松下電器産業株式会社 サ−ジ・ノイズ吸収器
JPS622202A (ja) 1985-06-27 1987-01-08 Hoya Corp 防曇性プラスチツクレンズ
JPH0636574B2 (ja) 1985-07-18 1994-05-11 松下電器産業株式会社 撮影装置
JPS62108509A (ja) 1985-11-06 1987-05-19 Matsushita Electric Ind Co Ltd インダクタンス素子およびフイルタ装置
JPS6339207A (ja) 1986-08-04 1988-02-19 Nec Corp 周波数振幅特性の等化器
JPH0193823A (ja) 1987-10-05 1989-04-12 Nec Corp パーソナルコンピュータのｒｏｍ制御方式
US4870534A (en) * 1988-09-02 1989-09-26 Harford Jack R Power line surge suppressor
JPH0320408A (ja) 1989-06-16 1991-01-29 Sumitomo Metal Ind Ltd 低温靭性に優れた高張力鋼材の製造法
JPH03140006A (ja) 1989-10-26 1991-06-14 Murata Mfg Co Ltd ノイズ対策用電子部品
US5124873A (en) * 1989-10-30 1992-06-23 Efi Corporation Surge suppression circuit for high frequency communication networks
JPH03151605A (ja) 1989-11-08 1991-06-27 Murata Mfg Co Ltd ノイズ対策用ネットワーク電子部品
JP2626143B2 (ja) 1990-03-23 1997-07-02 株式会社村田製作所 複合積層電子部品
JPH04129312A (ja) * 1990-09-20 1992-04-30 Hitachi Ltd 通信回線接続用ｅｍｉフィルタ
JPH0770435B2 (ja) 1990-10-31 1995-07-31 東光株式会社 複合部品およびその製造方法
JPH04257112A (ja) 1991-02-09 1992-09-11 Murata Mfg Co Ltd 積層チップｔ型フィルタ
JPH0583852A (ja) 1991-09-20 1993-04-02 Fujitsu Ltd 過電圧保護回路付きインタフエース回路
JP3232713B2 (ja) 1992-10-26 2001-11-26 株式会社村田製作所 ノイズフィルタ
JPH07273502A (ja) * 1994-03-29 1995-10-20 Murata Mfg Co Ltd ローパスフィルタ
GB9512686D0 (en) * 1995-06-22 1995-08-23 Mtl Instr Group Plc Electrical surge protectors
US5712755A (en) * 1995-08-18 1998-01-27 Act Communications, Inc. Surge suppressor for radio frequency transmission lines
JP2716022B2 (ja) 1995-10-26 1998-02-18 株式会社村田製作所 複合積層電子部品
JPH1042450A (ja) 1996-07-23 1998-02-13 Diamond Electric Mfg Co Ltd 電気安全装置
US5768084A (en) 1996-07-25 1998-06-16 Tii Industries, Inc. Combination coaxial surge arrestor/power extractor
JPH10200360A (ja) 1997-01-07 1998-07-31 Tdk Corp 積層バルントランス
ES2187713T3 (es) * 1997-01-27 2003-06-16 Huber+Suhner Ag Disposicion de circuito para la proteccion de circuitos de entrada hf de aparatos de telecomunicacion.
JP3838457B2 (ja) 1997-05-30 2006-10-25 Ｔｄｋ株式会社 セラミックス複合積層部品
US6061223A (en) * 1997-10-14 2000-05-09 Polyphaser Corporation Surge suppressor device
JPH11243006A (ja) 1998-02-25 1999-09-07 Murata Mfg Co Ltd 磁性体磁器組成物およびそれを用いたインダクタ部品
JP2000228255A (ja) 1999-02-04 2000-08-15 Sony Corp コネクタ
JP3211816B2 (ja) * 1999-08-23 2001-09-25 株式会社村田製作所 複合部品
JP2001160728A (ja) 1999-09-21 2001-06-12 Murata Mfg Co Ltd Ｌｃフィルタ
JP3822768B2 (ja) 1999-12-03 2006-09-20 株式会社ルネサステクノロジ Ｉｃカードの製造方法
US6384705B1 (en) * 1999-12-30 2002-05-07 Industrial Technology Research Institute Multilayer-type chip common mode filter
JP2002077454A (ja) 2000-09-04 2002-03-15 Atsumi Electric Co Ltd Ｉｓｄｎ端末装置の雷サージ保護回路
JP3879393B2 (ja) 2000-11-30 2007-02-14 三菱マテリアル株式会社 Ｌｃ複合部品
WO2003030386A1 (de) 2001-09-28 2003-04-10 Epcos Ag Schaltungsanordnung, schaltmodul mit der schaltungsanordnung und verwendung des schaltmoduls
US6785110B2 (en) * 2001-10-12 2004-08-31 Polyphaser Corporation Rf surge protection device
JP2003168944A (ja) 2001-11-29 2003-06-13 Nec Corp イコライザ回路
US6937115B2 (en) * 2002-02-25 2005-08-30 Massachusetts Institute Of Technology Filter having parasitic inductance cancellation
US7082022B2 (en) 2002-05-31 2006-07-25 Polyphaser Corporation Circuit for diverting surges and transient impulses
RU2251191C2 (ru) * 2002-11-15 2005-04-27 Корпорация "Самсунг Электроникс" Устройство защиты аппаратуры от импульсных перенапряжений
JP3900104B2 (ja) * 2003-04-10 2007-04-04 松下電器産業株式会社 静電気対策部品
US20040264087A1 (en) * 2003-06-30 2004-12-30 Bishop Roger S Transient protector for wireless communications equipment
JP2005064779A (ja) 2003-08-11 2005-03-10 Hitachi Metals Ltd ハイパスフィルタおよびこれを用いたマルチバンドアンテナスイッチ回路、マルチバンドアンテナスイッチ積層モジュール、並びに通信装置
JP2005136736A (ja) * 2003-10-30 2005-05-26 Shigehiro Makino ノイズ除去回路
JP4073890B2 (ja) 2004-04-22 2008-04-09 シャープ株式会社 薄膜回路基板、及びそれを備えた圧電式スピーカ装置及び表示装置並びに音源内蔵型表示装置
JP2005333427A (ja) 2004-05-20 2005-12-02 Murata Mfg Co Ltd 伝送線路型コモンモードノイズフィルタ
US7808752B2 (en) * 2004-08-17 2010-10-05 Semiconductor Components Industries, Llc Integrated passive filter incorporating inductors and ESD protectors
EP1662610B1 (en) * 2004-11-30 2014-03-26 TDK Corporation Surge absorption circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02302621A (ja) * 1989-05-17 1990-12-14 Fuji Electric Co Ltd トレンドグラフ画面のトレンド表示方式
JPH06137352A (ja) * 1992-10-23 1994-05-17 Mitsubishi Gas Chem Co Inc クラッチ・フェージング

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
미국 등록특허공보 제6137352호
영국 공개특허공보 제2302621호

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101085467B1 (ko) 2008-12-10 2011-11-22 유니한 코포레이션 서지 보호 회로, 로컬 영역 네트워크 커넥터 및 네트워크 모듈
US8179654B2 (en) 2008-12-10 2012-05-15 Unihan Corporation Surge preventing circuit, local area network connector, and network module
KR102042379B1 (ko) 2019-04-19 2019-11-27 코엔원 주식회사 서지방호기능이 구비된 전기설비 패널

Also Published As

Publication number Publication date
US20080192401A1 (en) 2008-08-14
US7821759B2 (en) 2010-10-26
US20060114634A1 (en) 2006-06-01
EP1662610A1 (en) 2006-05-31
US7397646B2 (en) 2008-07-08
TW200637140A (en) 2006-10-16
EP1662610B1 (en) 2014-03-26
KR20060060820A (ko) 2006-06-05
TWI310629B (ko) 2009-06-01

Similar Documents

Publication Publication Date Title
KR100802350B1 (ko) 서지 흡수 회로
KR100832258B1 (ko) 서지 흡수회로
CN100448167C (zh) 浪涌吸收电路
US9312062B2 (en) Common mode choke coil
KR100769031B1 (ko) 서지 흡수 소자 및 서지 흡수 회로
KR101820596B1 (ko) 복합 전자 부품
US9373441B2 (en) Composite electronic component
US6922329B2 (en) Multilayer capacitor
JP4449838B2 (ja) サージ吸収回路
US7446992B2 (en) Connector
JP2004311877A (ja) 静電気対策部品
JPH02250409A (ja) Ｌｃフィルター
US9203371B2 (en) Electrical double filter structure
US7606018B2 (en) Surge absorbing circuit
JP2004516676A (ja) 電気的な多層半導体および該素子を備えている障害防止回路
KR100752944B1 (ko) 서지 흡수회로, 및 적층 서지 흡수 부품
US6335663B1 (en) Multiplexer/branching filter
JP3176859B2 (ja) 誘電体フィルタ
JPH11136065A (ja) ノイズフィルタ
JP2003069358A (ja) 積層型フィルタ
JPH11136064A (ja) ノイズフィルタ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20130118

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140117

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150119

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160105

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170103

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180119

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190117

Year of fee payment: 12