KR100752944B1 - 서지 흡수회로, 및 적층 서지 흡수 부품 - Google Patents
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Abstract
일 실시예의 서지(serge) 흡수회로는 입력단자와, 출력단자와, 공통단자와, 입력단자와 출력단자의 사이에 직렬로 접속된 제 1 서지 흡수소자 및 제 2 서지 흡수소자와, 제 1 서지 흡수소자 및 제 2 서지 흡수소자와 병렬로 설치되고 입력단자와 출력단자에 접속된 제 1 유도소자와, 제 1 서지 흡수소자와 제 2 서지 흡수소자의 접속점과 공통단자에 접속된 제 2 유도소자를 구비한다.
서지 흡수회로, 입력단자, 출력단자, 공통단자, 서지 흡수소자, 유도소자
Description
도 1은 배리스터(varistor)를 적용한 종래 예의 서지 흡수회로를 도시하는 도면.
도 2는 배리스터의 등가회로를 도시하는 도면.
도 3은 도 2에 도시하는 등가회로로 표시되는 서지 흡수회로의 S파라미터(S11과 S21)의 계산결과를 도시하는 도면.
도 4는 종래의 서지 흡수회로의 TDR 시험결과를 도시하는 도면.
도 5는 2개의 배리스터를 유도소자에 조합한 종래의 서지 흡수회로의 예를 도시하는 도면.
도 6은 유도소자를 두개의 배리스터에 조합한 종래의 서지 흡수회로의 예를 도시하는 도면.
도 7은 본 발명의 제 1 실시예에 관계되는 서지 흡수회로의 회로 구성을 도시하는 도면.
도 8은 도 7에 도시하는 서지 흡수회로를 적층형의 부품으로서 실현한 적층 서지 흡수 부품의 예를 층마다 전개하여 도시하는 분해 사시도.
도 9는 도 7에 도시하는 서지 흡수회로를 적층형의 부품으로서 실현한 적층 서지 흡수 부품의 사시도.
도 10은 서지 시험기의 회로를 도시하는 도면.
도 11은 도 9에 도시하는 적층 서지 흡수 부품 및 부하 저항으로 이루어지는 부하회로에 걸리는 전압을 측정한 결과를 도시하는 도면.
도 12는 본 발명의 제 2 실시예에 관계되는 서지 흡수회로의 회로 구성을 도시하는 도면.
도 13은 도 12에 도시하는 서지 흡수회로를 적층형의 부품으로서 실현한 적층 서지 흡수 부품의 예를 층마다 전개하여 도시하는 분해 사시도.
도 14는 제 1 유도소자의 등가회로를 도시하는 도면.
본 발명은 고주파 특성을 개선한 서지 흡수회로, 및 적층 서지 흡수 부품에 관한 것이다.
IC나 LSI 등의 반도체 디바이스는 고압의 정전기에 의해서 파괴되거나, 특성이 열화되거나 한다. 반도체 디바이스의 정전기 대책으로서는 배리스터(varistor) 등의 서지 흡수소자가 사용된다. 배리스터를 비롯한 서지 흡수소자는 부유 용량 성분이나 부유 유도 성분을 갖기 때문에, 고속신호를 취급하는 회로에 적용하면, 신호를 열화시켜 버린다.
도 1은 배리스터를 적용한 종래 예의 서지 흡수회로를 도시하는 도면이다. 도 1에 도시하는 서지 흡수회로(100)는 입출력단자(101), 공통단자(102), 배리스터(103)를 가지고 있다. 배리스터(103)는 소진폭의 입력신호가 입출력단자(101)에 입력되어도, 고저항인채로, 입력신호에 영향을 주지 않는다. 한편, 고압 서지가 입출력단자(101)에 입력되면, 상기 고압 서지는 배리스터(103)에 의해서 공통단자(102)에 도피된다. 이 결과, 도 1에 도시하는 서지 흡수회로(100)를 반도체 디바이스의 입출력단자에 접속하여 두면, 반도체 디바이스는 고압 서지로부터 보호되게 된다.
도 2는 배리스터의 등가회로를 도시하는 도면이다. 도 2에 도시하는 바와 같이, 배리스터는 한쪽의 단자와 다른쪽의 단자의 사이에 병렬로 설치된 가변 저항(104)과 부유 용량(105)으로 등가적으로 나타낼 수 있다. 가변 저항(104)의 저항치는 통상은 크고, 고압 서지가 인가되면 작아지기 때문에, 배리스터는 반도체 디바이스를 고압 서지로부터 보호하는 것이 가능하다. 그러나, 부유 용량(105)이 존재하기 때문에, 고속신호를 취급하는 반도체 디바이스의 입출력측에 부가된 배리스터는 고속신호의 열화의 원인이 된다.
도 3은 도 2에 도시하는 등가회로로 표시되는 서지 흡수회로의 S파라미터(S11과 S21)의 계산결과를 도시하는 도면이다. 도 3에는 부유 용량의 용량(Cz)이, 1pF, 3pF, 5pF의 각각의 경우의 S파라미터(S11과 S21)가 도시되어 있다. 부유 용량이 5pF일 때에는 신호의 주파수가 수100MHz를 초과하면 S21이 열화되기 시작하 여, 신호를 전달할 수 없게 된다. 또한, S11도 커지고, 반사 특성이 열화된다. 부유 용량이 1pF이어도, 신호의 주파수가 1GHz를 초과하면 같은 결과가 된다. 부유 용량과 제어 전압·에너지 내량(耐量)은 트레이드오프(trade off)의 관계에 있기 때문에, 고속신호 용도에 대하여 특성이 좋은 서지 흡수소자를 적용할 수 없다고 하는 과제가 있었다.
도 4는 종래의 서지 흡수회로의 TDR(Time Domain Reflectmetry) 시험결과를 도시하는 도면이다. 도 4에는 부유 용량의 용량(Cz)이 1pF, 3pF, 5pF의 각각의 경우인 TDR이 도시되어 있다. 상승 시간 및 하강 시간이 200ps이고, 또한, 신호 진폭이 1VO-p인 펄스신호에 대한 입력 임피던스(Zi)는 부유 용량이 5pF일 때에는 정상상태인 100Ω에 대하여, 40Ω 정도로까지 열화된다. 부유 용량이 1pF이더라도, 입력 임피던스는 80Ω까지 열화된다.
이와 같이, 고속신호를 취급하는 회로에 서지 흡수회로를 적용하기 위해서는 부유 용량 성분을 작게 하지 않으면, 고속신호의 상승 특성이나 지연 특성의 열화를 피할 수 없다. 한편, 서지 흡수소자의 부유 용량 성분을 작게 하면, 서지 흡수소자의 제어 전압이 상승하여, 에너지 내량이 감소한다.
부유 용량 성분의 영향을 경감하는 서지 흡수회로가 이미 제안되어 있다. 예를 들면, 유도소자를 서지 흡수소자에 조합하는 것으로, 서지 흡수회로의 임피던스 정합을 도모할 수 있다. 도 5는 두개의 배리스터를 유도소자에 조합한 종래의 서지 흡수회로의 예를 도시하는 도면이다. 도 5에 도시하는 서지 흡수회로(110)에 서는 입력단자(111)와 공통단자(113)의 사이에 배리스터(115)가 접속되어 있고, 출력단자(112)와 공통단자(113)의 사이에 배리스터(116)가 접속되어 있고, 입력단자(111)와 출력단자(112)의 사이에 유도소자(114)가 접속되어 있다.
도 6은 유도소자를 2개의 배리스터에 조합한 종래의 서지 흡수회로의 예를 도시하는 도면이다. 도 6에 도시하는 서지 흡수회로(120)에서는 입출력단자(121)와 공통단자(122)의 사이에 있어서, 배리스터(124)와 유도소자(125)를 갖는 병렬회로가 배리스터(123)와 직렬로 접속되어 있다. 이 서지 흡수회로는 예를 들면, 일본 공개특허공보 2001-60838호에 개시되어 있다.
그러나, 도 5에 도시하는 회로이어도, 충분한 특성을 실현할 수는 수 없다. 도 5에 도시하는 회로의 입력 임피던스(Zin)는 다음식 (1)로 표시된다. 배리스터(115 및 116)는 도 2에 도시하는 등가회로로 표시되지만, 소진폭의 고속신호에 대하여 도 2의 부유 용량(105)만으로 근사되어 있다. 또한, 배리스터(115 및 116)의 부유 용량의 용량을 Cz/2, 유도소자(114)의 유도 계수(인덕턴스)를 Lz로 하였다.
식 (1)의 입력 임피던스(Zin)는 다음식 (2-1) 및 다음식 (2-2)이 만족되는 경우에, 다음식 (3)에 나타내는 값이 된다. 또, Zo는 서지 흡수회로를 삽입하는 신호라인의 특성 임피던스이다.
따라서, 인덕턴스(Lz)가 다음식 (4)에 나타내는 값이 되는 유도소자를 사용하면, 입력 임피던스를 신호라인의 특성 임피던스에 정합시킬 수 있다.
Lz=Z0 2Cz ···(4)
그렇지만, 식 (2-1) 및 식 (2-2)의 조건이 있기 때문에, 역시, 고주파에서는 입력 임피던스를 특성 임피던스에 정합시킬 수 없다. 따라서, 배리스터의 부유 용량을 작게 할 필요가 있는 것에 변함은 없다.
수동회로인 서지 흡수회로의 주파수 특성은 입력 임피던스로 평가하면 충분한다. 이하, 서지 흡수회로의 주파수 특성을 입력 임피던스로 평가하기로 한다.
도 6에 도시하는 회로이어도, 배리스터(123)의 부유 용량과 유도소자(125)로 밴드패스 필터를 구성하게 되기 때문에, 광대역에 걸쳐 임피던스 정합을 취하는 것은 곤란하다. 따라서, 고속신호에 대해서는 충분한 특성을 실현할 수 없다.
그래서, 본 발명은 고속신호에 대해서도 임피던스 정합이 우수한 서지 흡수회로를 제공하는 것, 및 상기 서지 흡수회로로서 이용 가능한 적층 서지 흡수 부품을 제공하는 것을 목적으로 하고 있다.
본 발명의 제 1 서지 흡수회로는 유도소자를 이용하여 서지 흡수소자의 부유 용량 성분의 영향을 캔슬한다.
구체적으로, 제 1 서지 흡수회로는 (a) 입력단자와 (b) 출력단자와 (c) 공통단자와 (d) 입력단자와 출력단자의 사이에 직렬로 접속된 제 1 서지 흡수소자 및 제 2 서지 흡수소자와 (e) 제 1 서지 흡수소자 및 제 2 서지 흡수소자와 병렬로 설치되어 있고, 또한, 입력단자와 출력단자에 접속된 제 1 유도소자와 (f) 제 1 서지 흡수소자와 제 2 서지 흡수소자의 접속점과 공통단자에 접속된 제 2 유도소자를 구비한다. 입력단자, 출력단자, 및 공통단자는 외부와의 접속을 위해서 설치되어 있다.
제 1 서지 흡수회로에서는 입력단자와 출력단자의 사이에 직렬로 접속된 제 1 서지 흡수소자 및 제 2 서지 흡수소자에 대하여, 제 1 유도소자가 입력단자와 출력단자의 사이에 접속되어 있고, 제 2 유도소자가 2개의 서지 흡수소자와 공통단자의 사이에 접속되어 있다. 제 1 서지 흡수회로에서는 서지 흡수소자의 부유 용량 성분에 대하여 제 1 유도소자 및 제 2 유도소자의 값을 적절하게 설정하는 것이 가능하다. 이것에 의해서, 제 1 서지 흡수회로는 부유 용량 성분의 영향을 캔슬하여 광대역에 걸쳐 주파수 특성이 평탄한 입력 임피던스를 실현할 수 있다.
따라서, 제 1 서지 흡수회로는 반도체 디바이스 등을 고압의 정전기로부터 보호하는 것이 가능하며, 고속신호에 대해서도 임피던스 정합이 우수하다.
본 발명의 제 2 서지 흡수회로는 제 1 서지 흡수회로에 용량소자를 추가하여 서지 흡수소자가 갖는 부유 용량 성분의 영향을 캔슬한다.
구체적으로는 제 2 서지 흡수회로는 제 1 서지 흡수회로와 같은 구성요소에 덧붙여, 입력단자와 출력단자의 사이에 접속된 용량소자를 추가로 구비하고 있다.
제 2 서지 흡수회로에서는 입력단자와 출력단자의 사이에 직렬로 접속된 제 1 서지 흡수소자 및 제 2 서지 흡수소자에 대하여, 제 1 유도소자 및 용량소자가 입력단자와 출력단자의 사이에 접속되어 있고, 제 2 유도소자가 두개의 서지 흡수소자와 공통단자의 사이에 접속되어 있다. 이 제 2 서지 흡수회로에서는 서지 흡수소자의 부유 용량 성분에 대하여 용량소자, 제 1 유도소자 및 제 2 유도소자의 값을 적절하게 설정하는 것이 가능하다. 이것에 의해서, 제 2 서지 흡수회로는 부유 용량 성분의 영향을 캔슬하여 광대역에 걸쳐 주파수 특성이 평탄한 입력 임피던스를 실현할 수 있다.
또한, 제 1 유도소자가 부유 용량 성분을 갖는 경우에, 그 부유 용량 성분과 병렬이 되도록 새로운 용량소자를 추가하고, 이것에 가산된 용량 및 두개의 서지 흡수소자의 부유 용량 성분을, 제 1 유도소자 및 제 2 유도소자로 캔슬하여 광대역에 걸쳐 주파수 특성이 평탄한 입력 임피던스를 실현할 수도 있다.
본 발명의 제 2 서지 흡수회로를 다른 측면에서 설명하면, 용량소자가 제 1 유도소자의 부유 용량 성분이라고 생각할 수도 있다. 즉, 새롭게 용량소자를 구비하지 않고, 제 1 유도소자에 병렬로 구비되는 부유 용량 성분 및 두개의 서지 흡수소자의 부유 용량 성분의 영향을, 제 1 유도소자 및 제 2 유도소자로 캔슬하여 광대역에 걸쳐 주파수 특성이 평탄한 입력 임피던스를 실현하고 있다고도 생각할 수 도 있다. 이 경우에는 제 1 유도소자의 부유 용량 성분을 고려하여, 제 1 유도소자의 값 및 제 2 유도소자의 값을 설정하게 된다.
따라서, 제 2 서지 흡수회로는 반도체 디바이스 등을 고압의 정전기로부터 보호하는 것이 가능하며, 고속신호에 대해서도 임피던스 정합이 우수하다.
또한, 본 발명의 적층 서지 흡수 부품은 상술한 제 1 서지 흡수회로 또는 제 2 서지 흡수회로를 구성하는 적층 서지 흡수 부품이며, 내부 및 표면에 도체 패턴을 포함하는 적층체로서 구성되어 있다. 이 적층 서지 흡수 부품은 소형이며, 또한 부유 용량을 작게 할 수 있다.
본 발명의 1실시예에 관계되는 제 1 적층 서지 흡수 부품은 상술한 제 1 서지 흡수회로로서 사용할 수 있는 것이다. 제 1 적층 서지 흡수 부품은 (a) 서로 적층된 복수의 절연층과 (b) 도체로 이루어지고, 복수의 절연층 중 어느 하나를 개재하여 서로 대향하는 한 쌍의 제 1 서지 흡수소자 패턴과 (c) 도체로 이루어지고, 복수의 절연층 중 어느 하나를 개재하여 서로 대향하는 한 쌍의 제 2 서지 흡수소자 패턴과 (d) 도체로 이루어지고, 복수의 절연층 중 어느 하나에 형성된 제 1 유도소자 패턴과 (e) 도체로 이루어지고, 복수의 절연층 중 어느 하나에 형성된 제 2 유도소자 패턴과 (f) 복수의 절연층에 의해서 이루어지는 표면에 설치된 입력 전극과 (g) 상기 표면에 설치된 출력 전극과 (h) 상기 표면에 설치된 공통 전극을 구비하고 있다. 한 쌍의 제 1 서지 흡수소자 패턴 중 한쪽은 입력 전극에 접속되어 있고, 한 쌍의 제 2 서지 흡수소자 패턴 중 한쪽은 출력 전극에 접속되어 있다. 한 쌍의 제 1 서지 흡수소자 패턴 중 다른쪽과 한 쌍의 제 2 서지 흡수소자 패턴 중 다른쪽은 서로 접속되어 있다. 제 1 유도소자 패턴의 일단은 입력 전극에 접속되어 있고, 제 1 유도소자 패턴의 타단은 출력 전극에 접속되어 있다. 제 2 유도소자 패턴의 일단은 한 쌍의 제 1 서지 흡수소자 패턴 중의 다른쪽 및 한 쌍의 제 2 서지 흡수소자 패턴 중의 다른쪽에 접속되어 있다. 제 2 유도소자 패턴의 타단은 공통 전극에 접속되어 있다.
또한, 본 발명의 1실시예에 관계되는 제 2 적층 서지 흡수 부품은 상술한 제 2 서지 흡수회로로서 사용할 수 있는 것이다. 제 2 적층 서지 흡수 부품은 상술한 제 1 적층 서지 흡수 부품과 같은 구성요소에 덧붙여, 한 쌍의 용량소자 패턴을 구비하고 있다. 한 쌍의 용량소자 패턴은 도체로 이루어져 복수의 절연층 중 어느 하나를 개재하여 서로 대향하고 있다. 한 쌍의 용량소자 패턴 중 한쪽은 입력 전극에 접속되어 있고, 한 쌍의 용량소자 패턴 중 다른쪽은 출력 전극에 접속되어 있다.
첨부한 도면을 참조하여 본 발명의 실시예를 설명한다. 이하에 설명하는 실시예는 본원발명의 구성의 예이며, 본 발명은 이하의 실시예에 제한되는 것은 아니다.
이하의 실시예에서는 서지 흡수소자의 대표예로서 배리스터를 채용하고 있다. 그렇지만, 당연히 배리스터를 다른 서지 흡수소자로 바꾸어 두어도 같은 동작, 작용을 갖는다.
(제 1 실시예)
도 7은 본 발명의 제 1 실시예에 관계되는 서지 흡수회로의 회로 구성을 도시하는 도면이다. 도 7에 도시하는 서지 흡수회로(10)는 입력단자(11), 출력단자(12), 공통단자(13), 제 1 서지 흡수소자(14), 제 2 서지 흡수소자(15), 제 1 유도소자(17), 및 제 2 유도소자(16)를 구비하고 있다.
서지 흡수회로(10)는 외부와의 접속에 입력단자(11), 출력단자(12) 및 공통단자(13)를 구비하고 있다. 제 1 서지 흡수소자(14) 및 제 2 서지 흡수소자(15)는 입력단자(11)와 출력단자(12)의 사이에 직렬로 접속되어 있다. 즉, 제 1 서지 흡수소자(14)의 한쪽의 단자는 입력단자(11)에 접속되어 있고, 제 2 서지 흡수소자(15)의 한쪽의 단자는 출력단자(12)에 접속되어 있다. 제 1 서지 흡수소자(14)의 다른쪽의 단자 및 제 2 서지 흡수소자(15)의 다른쪽의 단자는 서로 접속되어 있다.
제 1 유도소자(17)는 입력단자(11)와 출력단자(12)에 접속되어 있다. 제 1 유도소자(17)는 직렬 접속된 제 1 서지 흡수소자(14) 및 제 2 서지 흡수소자(15)와 병렬로 설치되어 있다.
제 2 유도소자(16)는 제 1 서지 흡수소자(14)와 제 2 서지 흡수소자(15)의 접속점과 공통단자(13)의 사이에 접속되어 있다. 즉, 제 2 유도소자(16)의 한쪽의 단자는 제 1 서지 흡수소자(14)의 다른쪽의 단자와 제 2 서지 흡수소자(15)의 다른쪽의 단자에 전기적으로 접속되어 있고, 제 2 유도소자(16)의 다른쪽의 단자는 공통단자(13)에 전기적으로 접속되어 있다.
서지 흡수소자(14 및 15)에는 ZnO 등의 금속산화물을 이용한 배리스터, Si 등의 반도체를 이용한 PN 접합소자, 몰리브덴을 이용한 서지 흡수소자, 전극간의 방전을 이용하는 갭(gap)식 방전소자 등을 적용할 수 있다.
또, 여기에서는 입력단자(11)와 출력단자(12)를 구별하고 있지만, 입력측과 출력측이 교체되어도 좋다. 공통단자(13)는 그랜드에 접지되는 것이 바람직하다.
이하의 설명에 있어서는 제 1 서지 흡수소자(14) 및 제 2 서지 흡수소자(15) 각각의 부유 용량의 용량을 Cz/2로 하고, 제 1 유도소자(17)의 유도 계수(인덕턴스)를 Lz, 제 2 유도소자(16)의 유도 계수를 Lg로 한다.
도 7에 도시하는 서지 흡수회로(10)의 입력 임피던스(Zin)는 다음식 (5)로 표시된다. 또, 서지 흡수소자(14 및 15)는 도 2에 도시하는 등가회로로 표되지만, 소진폭의 고속신호에 대해서는 도 2의 용량(Cz/2)의 부유 용량(105)만으로 근사하였다.
따라서, 다음식 (6-1) 및 (6-2)를 만족하도록 제 1 유도소자(17) 및 제 2 유도소자(16) 각각의 유도 계수를 설정하면, 식 (5)에 도시하는 입력 임피던스(Zin)는 주파수에 의존하지 않고, 특성 임피던스(Zo)에 정합한다.
Lz=Z0 2Cz ···(6-1)
Lg=Lz/4 ···(6-2)
서지 흡수회로(10)는 식 (6-1) 및 (6-2)를 만족하도록 제 1 유도소자(17) 및 제 2 유도소자(16) 각각의 유도 계수를 설정할 수 있다. 따라서, 서지 흡수회로 (10)는 반도체 디바이스 등을 고압의 정전기로부터 보호하는 것이 가능하며, 고속신호에 대해서도 임피던스 정합이 우수하다.
다음에, 도 7에서 설명한 서지 흡수회로를, 적층 서지 흡수 부품으로서 실현하는 예를 설명한다. 도 8은 도 7에 도시하는 서지 흡수회로를 적층형의 부품으로서 실현한 적층 서지 흡수 부품의 예를 층마다 전개하여 도시하는 분해 사시도이다. 도 9는 도 7에 도시하는 서지 흡수회로를 적층형의 부품으로서 실현한 적층 서지 흡수 부품의 예의 사시도이다.
도 9에 도시하는 바와 같이, 서지 흡수 부품(20)은 복수의 절연층에 의해서 이루어지는 표면에, 입력 전극(35), 출력 전극(36), 및 공통 전극(37)을 가지고 있다. 입력 전극(35)은 입력단자(11)로서, 출력 전극(36)은 출력단자(12)로서, 공통 전극(37)은 공통단자(13)로서, 각각 사용할 수 있다. 여기에서는 입력 전극(35)과 출력 전극(36)을 구별하고 있지만, 입력측과 출력측이 교체되어도 좋다. 공통 전극(37)은 그랜드에 접지되는 것이 바람직하다.
적층 서지 흡수 부품(20)은 그 표면에, 상기 적층 서지 흡수 부품을 구성하는 복수의 층의 적층방향으로 연장되어 있고, 또한, 서로 대향하고 있는 한 쌍의 면을 포함하고 있다. 입력 전극(35)은 상기 한 쌍의 면 중 한쪽의 면에 설치되어 있고, 출력 전극(36)은 상기 한 쌍의 면 중 다른쪽의 면에 설치되어 있다.
또한, 적층 서지 흡수 부품(20)은 그 표면에, 상기한 적층방향으로 연장되어 있고, 또한, 서로 대향하고 있는 별도의 한 쌍의 면을 포함하고 있다. 공통 전극(37)은 상기 별도의 한 쌍의 면 중 한쪽의 면에 설치되어 있다. 공통 전극(37)은 상기한 적층방향으로 연장되어 있다.
이하, 적층 서지 흡수 부품(20)을 구성하는 각 절연층의 구조 및 재료에 관해서 설명한다. 도 8에 도시하는 바와 같이, 적층 서지 흡수 부품(20)은 상기 적층방향에 차례로 적층된 평면형의 절연층(21, 23a, 23b, 24 및 25), 유도소자 패턴(26a 및 26b), 서지 흡수소자 패턴(27a 및 27b), 서지 흡수소자 패턴(28), 유도소자 패턴(29), 및, 비어 홀(31; via hall)을 가지고 있다.
절연층(21, 23a, 23b, 24 및 25)에는 표면의 회로와의 사이에서 절연성을 높인 재료, 예를 들면, 유리에폭시수지, 불소수지, 세라믹 등의 유전체 재료를 사용할 수 있다. 절연층의 표면에 형성되는 각 소자 패턴은 금, 백금, 은, 구리, 납, 이들의 합금 등의 도체에 의해서 구성될 수 있는 것으로, 인쇄기술이나 에칭기술로 제작된다.
절연층(21)은 내부의 소자 패턴이 외부와 접촉하는 것을 방지하고 있다. 절연층(23a)의 표면(한쪽의 주면(主面))에는 제 1 유도소자(17)의 일부를 구성하는 유도소자 패턴(26a), 즉 제 1 유도소자 패턴의 일부가 형성되어 있다. 유도소자 패턴(26a)의 일단(30)은 제 1 유도소자(17)의 한쪽의 단자로서, 입력 전극(35)에 접속되어 있다. 유도소자 패턴(26a)의 타단은 절연층(23a)에 설치된 비어 홀(31)을 통해서 유도소자 패턴(26b)의 타단에 접속되어 있다.
절연층(23b)의 표면(한쪽의 주면)에는 제 1 유도소자(17)의 별도의 일부를 구성하는 유도소자 패턴(26b), 즉 제 1 유도소자 패턴의 다른 일부가 형성되어 있다. 유도소자 패턴(26b)의 일단(33)은 제 1 유도소자(17)의 다른쪽의 단자로서, 출력 전극(36)에 접속되어 있다.
또, 이 예에서는 제 1 유도소자 패턴이, 2층으로 나누고 형성되어 있지만, 1층으로 형성되어 있어도 좋다. 복수의 층으로 형성하면 큰 유도 계수를 실현할 수 있다. 또한, 이 예에서는 유도소자 패턴은 헬리컬(helical) 패턴으로 형성되어 있지만, 스파이럴(spiral) 패턴으로 형성되어 있어도 좋고, 미앤더(meander) 패턴으로 형성되어 있어도 좋다.
절연층(24)의 표면(한쪽의 주면)에는 서지 흡수소자 패턴(27a), 즉 한 쌍의 제 1 서지 흡수소자 패턴 중 한쪽과, 서지 흡수소자 패턴(27b), 즉 한 쌍의 제 2 서지 흡수소자 패턴 중 한쪽이 형성되어 있다. 서지 흡수소자 패턴(27a)의 일단은 입력 전극(35)에 접속되어 있고, 서지 흡수소자 패턴(27b)의 일단은 출력 전극(36)에 접속되어 있다.
절연층(25)의 표면(한쪽의 주면)에는 서지 흡수소자 패턴(28)이 형성되어 있다. 서지 흡수소자 패턴(28)의 일부, 즉 한 쌍의 제 1 서지 흡수소자 패턴의 다른쪽과, 서지 흡수소자 패턴(27a)은 절연층(24)을 개재하여 서로 대향하고 있고, 제 1 서지 흡수소자(14)를 구성하고 있다. 서지 흡수소자 패턴(28)의 별도의 일부, 즉 한 쌍의 제 2 서지 흡수소자 패턴의 다른쪽과, 서지 흡수소자 패턴(27b)은 절연층(24)을 개재하여 서로 대향하고 있고, 제 2 서지 흡수소자(15)를 구성하고 있다.
절연층(24)에는 비어 홀을 설치하여, 배리스터 특성을 나타내는 재료, 예를 들면 ZnO를 주성분으로 하는 반도체 세라믹 재료로 비어 홀 내를 충전한다. 또는 배리스터 특성을 나타내는 재료, 예를 들면 ZnO를 주성분으로 하는 반도체 세라믹 재료로 절연층(24)을 형성하여도 좋다. 도 8의 예에서는 서지 흡수소자 패턴은 대향하는 편면을 각각 단층으로 형성하고 있지만, 복수의 층으로 형성하여도 좋다.
절연층(25)에는 유도소자 패턴(29), 즉 제 2 유도소자 패턴이 추가로 형성되어 있다. 유도소자 패턴(29)은 제 2 유도소자(16)를 구성하고 있다. 유도소자 패턴(29)의 일단은 제 2 유도소자(16)의 한쪽의 단자로서, 서지 흡수소자 패턴(28)에 접속되어 있다. 유도소자 패턴(29)의 타단(34)은 제 2 유도소자(16)의 다른쪽의 단자로서, 공통 전극(37)에 접속되어 있다.
도 8에 도시하는 복수의 층을 차례로 적층하여 압착한 후에, 일체 소성함으로써, 도 9에 도시하는 바와 같은 적층체를 제작할 수 있다. 적층체의 표면에는 입력 전극(35), 출력 전극(36) 및 공통 전극(37)을 형성한다. 전극 재료로서는 금, 백금, 은, 구리, 납, 이들의 합금 등의 도체를 적용할 수 있다.
이렇게 하여 완성한 적층 서지 흡수 부품(20)에서는 유도소자나 서지 흡수소자가 일체로 되어 형성되어 있다. 따라서, 적층 서지 흡수 부품(20)은 소형이며 또한 부유 용량을 작게 할 수 있다. 또한, 적층 서지 흡수 부품(20)은 상술한 서지 흡수회로(10)의 회로 구성을 가지고 있기 때문에, 반도체 디바이스 등을 고압의 정전기로부터 보호하는 것이 가능하며, 고속신호에 대해서도 임피던스 정합이 우수하다.
이하, 상술한 적층 서지 흡수 부품(20)에 대하여 행한 서지 시험에 대해서 설명한다. 도 10은 서지 시험기의 회로를 도시하는 도면이다. 도 10에 도시하는 서지 시험기는 직류 전압원(41), 스위치(42), 용량소자(43), 저항(44), 스위치 (45), 출력단자(46 및 47)를 갖는 것으로 하였다.
이 서지 시험기의 출력단자(46)와 출력단자(47)의 사이에, 적층 서지 흡수 부품(20)과 부하 저항(예를 들면 50Ω)을 병렬 접속한 부하회로를 접속하였다. 구체적으로는 적층 서지 흡수 부품(20)의 입력 전극(35)을 출력단자(46)에 접속하는 동시에, 적층 서지 흡수 부품(20)의 공통 전극(37)을 출력단자(47)에 접속하였다. 또, 부하 저항의 한쪽의 단자를 적층 서지 흡수 부품(20)의 출력 전극(36)에 접속하는 동시에, 부하 저항의 다른쪽의 단자를 적층 서지 흡수 부품(20)의 공통 전극(37)에 접속하였다. 또한, 용량소자(43)의 용량은 150pF, 저항(44)의 저항치는 330Ω로 하였다. 그리고, 직류 전압원(41)으로부터 2kV의 전압을 공급하였다.
우선, 스위치(45)를 개방상태로 한 채로, 스위치(42)를 닫고 직류 전압원(41)으로부터 용량소자(43)를 챠지(charge)하였다. 다음에, 스위치(42)를 개방하고, 스위치(45)를 닫고, 용량소자(43)에 챠지된 전하를, 저항(44)을 개재하여 적층 서지 흡수 부품(20) 및 부하 저항으로 이루어지는 부하회로에 인가하였다. 이 때에 부하회로에 가해지는 전압을 측정하였다.
측정결과를 도 11에 도시한다. 도 11은 가로축을 시간(ns), 세로축을 방전 전압(V)으로 한 것으로, 적층 서지 흡수 부품(20)의 유무에 의해서 방전 전압을 비교하고 있다. 도 11로부터, 본 실시예의 적층 서지 흡수 부품(20)을 부가함으로써, 서지가 충분히 흡수되어 있는 것을 알 수 있다. 따라서, 본 실시예의 서지 흡수회로(10)의 구성을 갖는 적층 서지 흡수 부품(20)은 고성능의 서지 흡수 특성을 가지고 있고, 소형 또한 고속신호에 대해서도 임피던스 정합이 우수하다.
(제 2 실시예)
도 12는 본 발명의 제 2 실시예에 관계되는 서지 흡수회로의 회로 구성을 도시하는 도면이다. 도 12에 도시하는 서지 흡수회로(10B)는 입력단자(11), 출력단자(12), 공통단자(13), 제 1 서지 흡수소자(14), 제 2 서지 흡수소자(15), 제 1 유도소자(17), 제 2 유도소자(16), 및 용량소자(18)를 구비하고 있다.
도 12에 도시하는 서지 흡수회로(10B)는 제 1 실시예의 서지 흡수회로(10)와 같은 요소에 덧붙여, 용량소자(18)를 추가한 구성을 가지고 있다. 용량소자(18)는 입력단자(11)와 출력단자(12)에 접속되어 있고, 제 1 서지 흡수소자(14) 및 제 2 서지 흡수소자(15)로 이루어지는 직렬부와 병렬로 설치되어 있다.
또, 여기에서는 입력단자(11)와 출력단자(12)를 구별하고 있지만, 입력측과 출력측이 교체되어도 좋다. 공통단자(13)는 그랜드에 접지되는 것이 바람직하다.
이하, 제 1 서지 흡수소자(14) 및 제 2 서지 흡수소자(15) 각각의 부유 용량의 용량을 Cz/2, 제 1 유도소자(17)의 유도 계수(인덕턴스)를 Lz, 제 2 유도소자(16)의 유도 계수를 Lg, 용량소자(18)의 용량을 Cs로 한다.
도 12의 서지 흡수회로(10B)의 입력 임피던스는 다음식 (7)로 표시된다. 또, 서지 흡수소자(14 및 15)는 도 2에 도시하는 등가회로로 표시되지만, 소진폭의 고속신호에 대해서는 도 2의 용량(Cz/2)의 부유 용량(105)만으로 근사하였다.
식 (7)의 입력 임피던스(Zin)는 Lz 및 Lg가 다음식 (8-1) 및 (8-2)를 만족하도록 설정되면, 주파수 특성에 의존하지 않게 되고, 특성 임피던스(Zo)에 정합한다.
Lz=Z0 2Cz ···(8-1)
Lg=Lz/4+Z0 2Cs ···(8-2)
상기 식 (8-1) 및 (8-2)로부터도 알 수 있는 바와 같이, 서지 흡수회로(10B)는 서지 흡수소자의 부유 용량에 대하여, 용량소자의 용량(Cs)을 임의로 선택 가능하다. 따라서, 서지 흡수회로(10B)에 의하면, 제 1 실시예에서 설명한 서지 흡수회로(10)보다도 유연성이 높은 회로 설계가 가능해진다.
또한, 본 실시예의 서지 흡수회로(10B)는 반도체 디바이스 등을 고압의 정전기로부터 보호하는 것이 가능하며, 고속신호에 대해서도 임피던스 정합이 우수하다.
다음에, 서지 흡수회로(10B)를, 적층 서지 흡수 부품으로서 실현하는 예를 설명한다. 도 13은 도 12에 도시하는 서지 흡수회로를 적층형의 부품으로서 실현한 적층 서지 흡수 부품의 예를 층마다 전개하여 도시하는 분해 사시도이다.
도 13에 도시하는 적층 서지 흡수 부품(20B)은 제 1 실시예의 서지 흡수 부품(20)의 구성요소에 덧붙여, 절연층(22a 및 22b), 및, 용량소자 패턴(61 및 62)을 가지고 있다.
도 13에 도시하는 적층 서지 흡수 부품을 구성하는 각 절연층의 구조 및 재료는 적층 서지 흡수 부품(20)의 대응의 구조 및 재료와 같다.
적층 서지 흡수 부품(20B)에서는 절연층(22a 및 22b)이 절연층(21과 23a)의 사이에 설치되어 있다. 절연층(22a)의 한쪽의 주면에는 용량소자 패턴(61), 즉 한 쌍의 용량소자 패턴 중 한쪽이 설치되어 있다. 절연층(22b)의 한쪽의 주면에는 용량소자 패턴(62), 즉 한 쌍의 용량소자 패턴 중 다른쪽이 설치되어 있다.
용량소자 패턴(61)의 일부와 용량소자 패턴(62)의 일부는 절연층(22a)을 개재하여 서로 대향하고 있고, 용량소자(18)를 구성하고 있다.
또, 적층 서지 흡수 부품(20B)에서는 유도소자 패턴(26a 및 26b) 및 용량소자 패턴(61 및 62)이 별도의 절연층에 형성되어 있지만, 각각이 같은 절연층에 형성되어 있어도 좋다. 또한, 유도소자 패턴(26a)과 유도소자 패턴(26b)의 선폭을 굵게 하여, 용량소자 패턴으로서 이용하여도 좋다.
적층 서지 흡수 부품(20B)의 외형은 적층 서지 흡수 부품(20)의 외형과 같다. 적층 서지 흡수 부품(20B)은 적층 서지 흡수 부품(20)과 마찬가지로, 그 표면에, 입력 전극(35), 출력 전극(36), 및 공통 전극(37)을 가지고 있다.
용량소자 패턴(61)의 일단은 용량소자(18)의 한쪽의 단자로서, 입력 전극(35)에 접속되어 있다. 또한, 용량소자 패턴(62)의 일단은 용량소자(18)의 다른쪽의 단자로서, 출력 전극(36)에 접속되어 있다.
유도소자 패턴(26a)의 일단(30)은 입력 전극(35)에 접속되어 있고, 유도소자 패턴(26b)의 일단(33)은 출력 전극(36)에 접속되어 있다. 공통 전극(37)에는 유도 소자 패턴(29)의 일단(34)이 접속되어 있다. 여기에서는 입력 전극(35)과 출력 전극(36)을 구별하고 있지만, 입력측과 출력측이 교체되어도 좋다. 공통 전극(37)은 그랜드에 접지되는 것이 바람직하다.
이렇게 하여 완성한 적층 서지 흡수 부품(20B)에서는 유도소자나 서지 흡수소자가 일체가 되어 형성되어 있다. 따라서, 적층 서지 흡수 부품(20B)은 소형이며 또한 부유 용량을 작게 할 수 있다. 또한, 적층 서지 흡수 부품(20B)은 상술한 서지 흡수회로(10B)의 회로 구성을 갖기 때문에, 반도체 디바이스 등을 고압의 정전기로부터 보호하는 것이 가능하며, 고속신호에 대해서도 임피던스 정합이 한층 더 우수하다. 또, 서지 흡수회로(10B)의 서지 시험결과는 적층 서지 흡수 부품(20)의 서지 시험결과와 마찬가지로 양호하였다.
그런데, 도 12에 도시하는 유도소자(17)는 부유 용량 성분을 갖는 경우가 있다. 유도소자(17)에 부유 용량 성분이 있을 때의 등가회로를 도 14에 도시한다. 도 14에 도시하는 등가회로에서는 유도소자(17), 상기 유도소자(17)에 부수하는 부유 용량 성분인 용량소자(19)가, 한쪽의 단자와 다른쪽의 단자의 사이에 있어서, 병렬로 설치되어 있다. 이하, 부유 용량 성분(19)의 용량을 Cx로 한다.
도 12에 도시하는 유도소자(17)가 도 14에 도시하는 바와 같은 부유 용량 성분을 갖는 경우, 도 12의 서지 흡수회로(10B)의 입력 임피던스는 다음식 (9)로 표시된다. 또, 서지 흡수소자(14 및 15)는 도 2에 도시하는 등가회로로 표되지만, 소진폭의 고속신호에 대해서는 도 2의 용량(Cz/2)의 부유 용량(105)만으로 근사하였다.
식 (9)에 나타내는 입력 임피던스(Zin)는 Lz 및 Lg가 다음식 (10-1) 및 (10-2)를 만족하도록 설정되면, 주파수 특성에 의존하지 않게 되어, 특성 임피던스(Zo)에 정합한다.
Lz=Z0 2Cz ···(10-1)
Lg=Lz/4+Z0 2(Cs+Cx) ···(10-2)
상기한 식 (10-1) 및 (10-2)로부터도 알 수 있는 바와 같이, 제 1 유도소자(17)가 부유 용량 성분을 갖는 경우에도, 서지 흡수소자(14 및 15)의 부유 용량 성분과 제 1 유도소자(17)의 부유 용량 성분의 영향을 캔슬할 수 있다.
또한, 서지 흡수회로(10B)에 용량소자(18)를 부가하지 않는 구성, 요컨대, 서지 흡수회로(10)의 구성에 있어서, 유도소자(17)에 부유 용량 성분이 있는 경우에는 상기한 식 (9), 식 (10-1) 및 식 (10-2)에 Cs=0을 도입한 결과대로, Lz 및 Lg의 값을 설정하면, 서지 흡수소자(14 및 15)의 부유 용량 성분과 제 1 유도소자(17)의 부유 용량 성분의 영향을 캔슬할 수 있다.
따라서, 본 실시예의 서지 흡수회로는 반도체 디바이스 등을 고압의 정전기로부터 보호하는 것이 가능하며, 고속신호에 대해서도 임피던스 정합이 우수하다.
이상, 본 발명의 적합한 실시예에 관해서 설명한 바와 같이, 본 발명에 의하면, 반도체 디바이스 등을 고압의 정전기로부터 보호하는 것이 가능하고 광대역에 걸쳐 임피던스 정합이 우수한 서지 흡수회로가 제공된다. 본 발명에 관계되는 서지 흡수회로 및 적층 서지 흡수 부품은 반도체를 탑재한 고주파 회로 기판에 적용하는 것이 가능하다.
Claims (5)
- 입력단자와;출력단자와;공통단자와;상기 입력단자와 상기 출력단자의 사이에 직렬로 접속된 제 1 서지 흡수소자 및 제 2 서지 흡수소자와;상기 제 1 서지 흡수소자 및 상기 제 2 서지 흡수소자와 병렬로 설치되어 있고, 또한, 상기 입력단자와 상기 출력단자에 접속된 제 1 유도소자; 및상기 제 1 서지 흡수소자와 제 2 서지 흡수소자의 접속점과 공통단자에 접속된 제 2 유도소자를 구비하는 서지 흡수회로.
- 제 1 항에 있어서, 상기 제 1 서지 흡수소자 및 상기 제 2 서지 흡수소자와 병렬로 설치되어 있고, 또한, 상기 입력단자와 상기 출력단자에 접속된 용량소자를 추가로 구비하는 서지 흡수회로.
- 제 1 항 또는 제 2 항에 기재된 서지 흡수회로를 구성하는 적층 서지 흡수 부품에서, 내부 및 표면에 도체 패턴을 포함하는 적층체로서 구성되어 있는 적층 서지 흡수 부품.
- 제 1 항에 기재된 서지 흡수회로를 구성하는 적층 서지 흡수 부품에서,서로 적층된 복수의 절연층과;도체로 이루어져, 상기 복수의 절연층 중 어느 하나를 개재하여 서로 대향하는 한 쌍의 제 1 서지 흡수소자 패턴과;도체로 이루어져, 상기 복수의 절연층 중 어느 하나를 개재하여 서로 대향하는 한 쌍의 제 2 서지 흡수소자 패턴과;도체로 이루어져, 상기 복수의 절연층 중 어느 하나에 형성된 제 1 유도소자 패턴과;도체로 이루어져, 상기 복수의 절연층 중 어느 하나에 형성된 제 2 유도소자 패턴과;상기 복수의 절연층에 의해서 이루어지는 표면에 설치된 입력 전극과;상기 표면에 설치된 출력 전극; 및상기 표면에 설치된 공통 전극을 구비하고,상기 한 쌍의 제 1 서지 흡수소자 패턴 중 한쪽은 상기 입력 전극에 접속되고,상기 한 쌍의 제 2 서지 흡수소자 패턴 중 한쪽은 상기 출력 전극에 접속되고,상기 한 쌍의 제 1 서지 흡수소자 패턴 중 다른쪽과 상기 한 쌍의 제 2 서지 흡수소자 패턴의 다른쪽은 서로 접속되고,상기 제 1 유도소자 패턴의 일단은 상기 입력 전극에 접속되고,상기 제 1 유도소자 패턴의 타단은 상기 출력 전극에 접속되고,상기 제 2 유도소자 패턴의 일단은 상기 한 쌍의 제 1 서지 흡수소자 패턴 중의 상기 다른쪽 및 상기 한 쌍의 제 2 서지 흡수소자 패턴 중의 상기 다른쪽에 접속되고,상기 제 2 유도소자 패턴의 타단은 상기 공통 전극에 접속되는 적층 서지 흡수 부품.
- 제 2 항에 기재된 서지 흡수회로를 구성하는 적층 서지 흡수 부품에서,서로 적층된 복수의 절연층과;도체로 이루어져, 상기 복수의 절연층 중 어느 하나를 개재하여 서로 대향하는 한 쌍의 제 1 서지 흡수소자 패턴과;도체로 이루어져, 상기 복수의 절연층 중 어느 하나를 개재하여 서로 대향하는 한 쌍의 제 2 서지 흡수소자 패턴과;도체로 이루어져, 상기 복수의 절연층 중 어느 하나에 형성된 제 1 유도소자 패턴과;도체로 이루어져, 상기 복수의 절연층 중 어느 하나에 형성된 제 2 유도소자 패턴과;도체로 이루어져, 상기 복수의 절연층 중 어느 하나를 개재하여 서로 대향하는 한 쌍의 용량소자 패턴과;상기 복수의 절연층에 의해서 이루어지는 표면에 설치된 입력 전극과;상기 표면에 설치된 출력 전극; 및상기 표면에 설치된 공통 전극을 구비하고,상기 한 쌍의 제 1 서지 흡수소자 패턴 중 한쪽은 상기 입력 전극에 접속되고,상기 한 쌍의 제 2 서지 흡수소자 패턴 중 한쪽은 상기 출력 전극에 접속되고,상기 한 쌍의 제 1 서지 흡수소자 패턴 중 다른쪽과 상기 한 쌍의 제 2 서지 흡수소자 패턴 중 다른쪽은 서로 접속되고,상기 제 1 유도소자 패턴의 일단은 상기 입력 전극에 접속되고,상기 제 1 유도소자 패턴의 타단은 상기 출력 전극에 접속되고,상기 한 쌍의 용량소자 패턴 중 한쪽은 상기 입력 전극에 접속되고,상기 한 쌍의 용량소자 패턴 중 다른쪽은 상기 출력 전극에 접속되고,상기 제 2 유도소자 패턴의 일단은 상기 한 쌍의 제 1 서지 흡수소자 패턴 중의 상기 다른쪽 및 상기 한 쌍의 제 2 서지 흡수소자 패턴 중의 상기 다른쪽에 접속되고,상기 제 2 유도소자 패턴의 타단은 상기 공통 전극에 접속되는 적층 서지 흡수 부품.
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