KR20150090445A

KR20150090445A - 적층칩 소자

Info

Publication number: KR20150090445A
Application number: KR1020140011099A
Authority: KR
Inventors: 박인길; 노태형; 김경태; 서태근; 이명호; 이민수
Original assignee: 주식회사 이노칩테크놀로지
Priority date: 2014-01-29
Filing date: 2014-01-29
Publication date: 2015-08-06
Also published as: US9431988B2; EP2903158A2; CN104810359A; TW201530724A; US20150214916A1; JP2015142136A; EP2903158A3; EP2903158B1

Abstract

본 발명은 단위 소자 영역당 각각 배치되는 복수의 전극 패턴과 상기 단위 소자 영역을 가로질러 연결되도록 형성되는 공통 전극 패턴을 가지는 제1 적층부, 상기 제1 적층부의 상부에 위치하고, 복수의 제1 도전체 패턴을 가지는 제2 적층부, 및 상기 제1 적층부의 하부에 위치하고, 복수의 제2 도전체 패턴을 가지는 제3적층부을 포함하고, 상기 제1 도전체 패턴 및 상기 제2 도전체 패턴은 복수의 시트 상에 형성되며, 일 시트 상에 형성된 상기 제1 도전체 패턴 및 상기 제2 도전체 패턴은 상기 단위 소자 영역의 복수 개에 걸쳐서 형성되고, 상기 제1 도전체 패턴 및 상기 제2 도전체 패턴은 적어도 일부 시트에 관통 형성되는 비아를 통하여 상하 연결되는 적층칩 소자에 관한 것이다.
또한, 본 발명은 상하부의 도전체 패턴을 연결하는 비아들의 배치를 조절하여 적층칩 소자 제조시의 비아 변형을 감소시킬 수 있다.

Description

적층칩 소자{Laminated chip device}

본 발명은 서로 다른 특성을 가지는 단위 소자가 단일 칩에 결합된 적층칩 소자에 관한 것으로서, 상세하게는 방향성이 없고 신뢰성이 확보된 적층칩 소자에 관한 것이다.

전자회로에 있어서 대표적인 수동소자로서는 저항(R), 커패시터(C), 인덕터(L)가 있으며 이들 수동소자의 기능과 역할은 매우 다양하다. 예를 들면, 저항은 회로에 흐르는 전류의 흐름을 제어하며 교류회로에 있어서는 임피던스 정합(Impedance matching)을 이루는 역할을 하기도 한다. 커패시터는 기본적으로 직류를 차단하고 교류 신호는 통과시키는 역할을 하나 시정수 회로, 시간 지연 회로, RC 및 LC 필터 회로를 구성하기도 하며 커패시터 자체로 노이즈(Noise)를 제거하는 역할을 하기도 한다. 인덕터의 경우는 고주파 노이즈(Noise)의 제거, 임피던스 정합 등의 기능을 수행한다.

또한 배리스터 소자는 인가전압에 따라 저항이 변하기 때문에 과전압(서지 전압) 및 정전기로부터 중요 전자 부품과 회로를 보호하는 보호용 소자로 널리 사용되고 있다. 즉, 평소에는 회로 내에 배치된 배리스터 소자에는 전류가 흐르지 않지만 특정한 전압 이상의 과전압이나 낙뢰 등에 의하여 배리스터 소자의 양단에 과전압이 걸리면 배리스터 소자의 저항이 급격히 감소하여 거의 모든 전류가 배리스터 소자에 흐르게 되고, 다른 소자에는 전류가 흐르지 않게 되어 상기 회로는 과전압으로부터 보호된다. 이와 같은 배리스터 소자는 특히 최근에는 전자기기의 소형화에 대응하여 고집적 회로 칩 소자 등을 정전기 및 과전압으로부터 보호하기 위하여 소형화, 어레이화 되는 추세에 있다.

예를 들면, 배리스터 소자와 저항 소자를 결합하여 과전압으로부터의 중요한 전자 부품이나 회로를 효율적으로 보호할 수 있고, 배리스터 소자와 인덕터 소자를 결합하거나 배리스터 소자와 인덕터 소자를 결합하여 노이즈 성분을 제거할 수 있어, 전자 부품이나 회로의 안정된 동작을 보장할 수 있다.

이처럼 여러 가지 단위 소자를 단일 칩에 결합하는 경우, 상하 방향으로 복수의 시트를 적층하여 칩을 제조하게 되며, 각 시트 상에는 각 소자를 구현하기 위한 전극 등 도전체 패턴을 형성한다. 이때 수평 방향으로 단위 소자의 배치 혹은 수직 방향으로의 적층 배치에 따라 적층칩 소자가 방향성을 가지게 된다. 즉, 적층칩이 좌우 방향 혹은 상하 방향으로 특성이 다른 방향성을 가지게 된다. 이 경우, 적층칩을 전자 회로에 사용할 때 방향성에 대응하여 사용하여야 하며, 적층칩 제조 시에 방향성이 구별되도록 방향인식 마크를 표시하여야 한다. 이에, 제조 공정이 복잡해 지고, 사용에 주의가 필요하고, 실장 작업 시에 시간이 지연되는 등의 문제가 있다.

또한, 적층칩 소자는 각 시트 상의 도전체 패턴을 시트를 관통하는 관통홀을 형성하고, 관통홀 내에 도전체를 충진하여 이를 통하여 상하 방향으로 도전체 패턴을 연결한다. 이때, 복수의 시트를 적층하고 압착하여 칩을 제조하므로, 관통홀이 배치되는 영역, 특히 관통홀이 중첩되어 배치되는 영역에 스트레스(stress)가 누적되어 관통홀의 도전체가 변형되고, 이와 인접한 도전체 패턴과의 거리가 원래 설계된 거리 보다 가까워 지게 된다. 이로 인해, 적층칩 소자가 설계된 특성을 제대로 구현하지 못하게 되고, 관통홀 내 도전체의 변형이 심해지는 경우 전기가 부분적으로 집중되어, 단락되거나 누설전류가 야기되거나 경시성 전류가 발행하는 문제가 야기된다.

본 발명은 무방향성이며 작업성이 우수한 적층칩 소자를 제공한다.

본 발명은 누설전류 혹은 경시성 전류을 억제하거나 방지할 수 있고, 신뢰성이 확보된 적층칩 소자를 제공한다.

본 발명의 일 실시 형태에 따른 적층칩 소자는 단위 소자 영역당 각각 배치되는 복수의 전극 패턴과 상기 단위 소자 영역을 가로질러 연결되도록 형성되는 공통 전극 패턴을 가지는 제1 적층부; 상기 제1 적층부의 상부에 위치하고, 복수의 제1 도전체 패턴을 가지는 제2 적층부; 및 상기 제1 적층부의 하부에 위치하고, 복수의 제2 도전체 패턴을 가지는 제3적층부;을 포함하고, 상기 제1 도전체 패턴 및 상기 제2 도전체 패턴은 복수의 시트 상에 형성되며, 일 시트 상에 형성된 상기 제1 도전체 패턴 및 상기 제2 도전체 패턴은 상기 단위 소자 영역의 복수개에 걸쳐서 형성되고, 상기 제1 도전체 패턴 및 상기 제2 도전체 패턴은 적어도 일부 시트에 관통 형성되는 비아를 통하여 상하 연결된다.

상기 제1 도전체 패턴 및 상기 제2 도전체 패턴은 일 시트 상에서 적어도 2개의 단위 소자를 가로질러 형성될 수 있고, 상기 비아는 상기 제1 도전체 패턴의 중심부에 형성된 제1 중심 비아, 상기 제1 도전체 패턴의 단부에 형성된 제1 단부 비아, 상기 제2 도전체 패턴의 중심부에 형성된 제2 중심 비아 및 상기 제2 도전체 패턴의 단부에 형성된 제2 단부 비아를 구비할 수 있으며, 상기 제1 중심 비아의 중심축와 상기 제2 중심 비아의 중심축이 이격되고 상기 제1 단부 비아와 상기 제2 단부 비아는 수평방향으로 이격 배치될 수 있다.

상기 제1 중심 비아와 상기 제1 단부 비아는 상하 방향으로 교대로 형성될 수 있고, 상기 제2 중심 비아와 상기 제2 단부 비아는 상하 방향으로 교대로 형성도리 수 있다.

또한, 적층 소자는 상기 복수의 전극 패턴의 일부와 및 상기 복수의 제1 도전체 패턴과 연결되는 복수의 제1 외부 단자, 상기 복수의 전극 패턴 중 나머지 일부 및 상기 복수의 제2 도전체 패턴과 연결되는 복수의 제2 외부 단자, 및 상기 공통 전극 패턴과 연결되는 공통 외부 단자을 포함할 수 있다. 상기 제1 외부 단자 및 상기 제2 외부 단자는 교대로 배치될 수 있다.

또한, 상기 복수의 전극 패턴은 노출되는 일단부의 폭이 타단부 보다 좁게 제조될 수 있고, 상기 복수의 전극 패턴의 일단부 중 적어도 하나는 상기 전극 패턴을 양분하는 중심선에서 편향되어 위치할 수도 있다. 상기 공통 전극 패턴은 상기 비아와 대향하는 부분의 적어도 일부에 비전도성 영역을 구비할 수 있다.

본 발명의 일 실시 형태에 따른 적층칩 소자는 단위 소자 영역당 각각 배치되는 복수의 전극 패턴과 상기 단위 소자 영역을 가로질러 연결되도록 형성되는 공통 전극 패턴을 가지는 제1 적층부; 및 상기 제1 적층부의 상부 및 하부 중 적어도 일측에 위치하고, 복수의 도전체 패턴을 가지는 도전체 적층부;를 포함하고, 상기 도전체 패턴은 복수의 시트 상에 형성되며, 적어도 일부 시트에 관통 형성되는 비아를 통하여 상하 연결되며, 상기 공통 전극 패턴은 상기 비아와 대향하는 부분의 적어도 일부에 비전도성 영역을 구비한다.

상기 도전체 적층부는 상기 제1 적층부의 상부에 위치하고, 복수의 제1 도전체 패턴을 가지는 제2 적층부 및 상기 제1 적층부의 하부에 위치하고, 복수의 제2 도전체 패턴을 가지는 제3 적층부를 포함할 수 있고, 상기 제1 도전체 패턴 및 상기 제2 도전체 패턴 중 적어도 하나는 복수의 시트 상에 형성되며, 상기 제1 도전체 패턴 및 상기 제2 도전체 패턴 중 적어도 하나는 적어도 일부 시트에 형성되는 비아를 통하여 상하 연결될 수 있다.

상기 공통 전극 패턴은 상기 전극 패턴의 상측에 형성되는 상부 공통 전극 패턴과 상기 전극 패턴의 하측에 형성되는 하부 공통 전극 패턴을 구비할 수 있고, 상기 상부 공통 전극 패턴은 상기 제1 도전체 패턴을 상하 연결하는 제1 비아와 대향하는 부분에 비전도성 영역을 구비할 수 있고, 상기 하부 공통 전극 패턴은 상기 제2 도전체 패턴을 상하 연결하는 제2 비아와 대향하는 부분에 비전도성 영역을 구비할 수 있다.

또한, 상기 공통 전극 패턴은 상기 전극 패턴의 상측에 형성되는 상부 공통 전극 패턴과 상기 전극 패턴의 하측에 형성되는 하부 공통 전극 패턴을 구비할 수 있고, 상기 상부 공통 전극 패턴 및 상기 하부 공통 전극 패턴은 상기 제1 도전체 패턴을 상하 연결하는 제1 비아와 대향하는 부분 및 상기 제2 도전체 패턴을 상하 연결하는 제2 비아와 대향하는 부분에 비전도성 영역을 구비할 수도 있다.

상기 제1 비아는 상기 제1 도전체 패턴의 중심부에 형성된 제1 중심 비아와 상기 제1 도전체 패턴의 단부에 형성된 제1 단부 비아를 구비할 수 있고, 상기 제2 비아는 상기 제2 도전체 패턴의 중심부에 형성된 제2 중심 비아와 상기 제2 도전체 패턴의 단부에 형성된 제2 단부 비아를 구비할 수 있고, 상기 제1 단부 비아와 상기 제2 단부 비아는 수평방향으로 이격되어 서로 다른 위치에 배치될 수 있다.

상기 전극 패턴은 상기 비아와 대향하는 부분의 적어도 일부에 비전도성 영역을 구비할 수 있다.

상기 공통 전극 패턴은 시트 상에 형성되며 상기 비전도성 영역은 상기 공통 전극 패턴의 일부를 제거하여 상기 시트를 노출하는 영역을 포함할 수 있다. 또는 상기 비전도성 영역은 상기 공통 전극 패턴의 일부를 피복하는 절연층을 포함할 수 있다. 또한, 상기 비전도성 영역은 상기 비아의 크기와 같거나 이보다 큰 크기로 형성될 수 있다.

본 발명의 실시 형태에 따르면, 상하부의 도전체 패턴을 연결하는 비아들의 배치를 조절하여 적층칩 소자 제조시의 비아 변형을 감소시킬 수 있다. 또한, 적층칩 소자 내에서 비아가 집중적으로 배치되는 영역에 대응하여 내부 전극 패턴에 비전도성 영역을 구비한다. 이에 적층칩 소자는 단락, 누설전류 및 경시성 전류을 억제하거나 방지하고, 원래 설계된 대로 소자의 특성을 구현할 수 있다. 이처럼 전기적 특성을 유지하고 설계된 대로 구현하므로 소자의 신뢰성을 확보할 수 있다.

또한, 본 발명의 실시 형태의 적층칩 소자는 좌우 및 상하로 대칭적으로 단위 소자를 배치하므로, 상하, 좌우에 대하여 방향성 없이 사용할 수 있다. 즉, 적층칩 소자는 선별이나 인식 없이 전자 회로 구현 작업에 사용될 수 있고, 이로부터 실장 시 오삽입 등의 문제를 발생시키고 않고, 작업성을 향상시킨다.

또한, 적층칩 소자에서 각 도전체 패턴 또는 전극 패턴의 배치, 면적, 형상, 적층수 등을 조절하여 원하는 전기적 특성값을 용이하게 조절할 수 있다.

또한, 본 발명의 실시 형태의 적층칩 소자는 방향 인식 마크를 삽입하는 공정을 진행하기 않고, 기타 부가적 공정의 추가 없이 단순한 제조 공정으로 제조될 수 있고, 이에 생산성이 향상될 수 있고 생산비용이 저감될 수 있다.

도 1은 본 발명의 일 실시 예에 따른 적층칩 소자를 개략적으로 보여주는 분해사시도 및 외관도.
도 2은 도 1의 소자의 내부 패턴을 설명하기 위한 단면 개념도.
도 3은 도 1의 소자에서 단위 소자의 등가 회로도.
도 4 본 발명의 다른 실시 예에 따른 적층칩 소자를 개략적으로 보여주는 분해사시도 및 외관도.
도 5는 도 4의 소자의 제1 적층부를 상세히 보여주는 분해 사시도.
도 6 및 도 7은 본 발명의 변형 예에 따른 적층칩 소자의 제1 적층부를 상세히 보여주는 분해 사시도.
도 8은 본 발명의 변형 예에 따른 적층칩 소자에서 비도전 영역을 상세히 보여주는 단면도.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 각 구성요소를 명확하게 표현하기 위하여 두께를 과장하거나 확대하여 표현하였으며, 도면상에서 동일 부호는 동일한 요소를 지칭한다.

도 1은 본 발명의 일 실시 예에 따른 적층칩 소자를 개략적으로 보여주는 분해사시도 및 외관도이고, 도 2는 도 2의 소자의 내부 패턴을 설명하기 위한 단면 개념도이다. 즉, 도 2는 도전체 패턴의 연장방향을 따라 내부 단면을 보여 주기 위하여 연장방향을 따라 상하로 절단한 단면 개념도이다. 도 3은 도 1의 소자에서 단위 소자의 등가 회로도이다.

도 1 및 도 2를 참조하며, 본 발명의 실시 예에 따른 적층칩 소자(10)는 단위 소자 영역당 각각 배치되는 복수의 전극 패턴(110)과 단위 소자 영역을 가로질러 연결되도록 형성되는 공통 전극 패턴(120)을 가지는 제1 적층부(B), 제1 적층부(B)의 상부 및 하부 중 적어도 일측에 위치하고, 복수의 도전체 패턴(210, 310)을 가지는 도전체 적층부(A, C)를 포함하고, 도전체 패턴(210, 310)은 복수의 시트(200, 300) 상에 형성되며, 적어도 일부 시트에 관통 형성되는 비아(500)를 통하여 상하 연결된다. 또한, 도전체 적층부(A, C)는 제1 적층부(B)의 상부에 위치하고, 복수의 제1 도전체 패턴(210)을 가지는 제2 적층부(A) 및 제1 적층부(B)의 하부에 위치하고, 복수의 제2 도전체 패턴(310)을 가지는 제3적층부(C)를 포함할 수 있다. 즉, 도전체 적층부(A, C)는 제1 적층부(B)의 상부 또는 하부에만 형성될 수도 있고, 상부 및 하부 모두에 형성될 수도 있다. 또한, 제1 적층부(A), 도전체 적층부(A, C)는 원하는 특성을 발휘하는 소자를 구현하는 적층물(11)일 수 있다. 예를 들면, 제1 적층부(B)는 커패시터가 복수개 배치된 적층물이며, 도전체 적층부(B, C)는 인덕터가 복수개 배치된 적층물이다. 각 적층부에서 사용되는 시트는 각 패턴이 형성되고 적층되는 적층 시트로 세라믹 재질 혹은 다른 재질일 수 있으며, 예컨대, 반도성 세라믹 시트, 절연성 세라믹 시트 혹은 배리스터 재질 시트일 수 있다. 또한, 전체 적층물에서 동일한 재질의 시트를 사용할 수도 있고, 각 적층부별로 다른 재질의 시트를 사용할 수도 있다.

제1 적층부(B)는 단위 소자 영역(점선 표시)당 각각 배치되는 복수의 전극 패턴(110)이 형성된 시트(101) 및 단위 소자 영역을 가로질러 연결되도록 형성되는 공통 전극 패턴(120)을 가지는 시트(102, 103)가 적층된 적층물로, 적층되는 시트의 개수는 한정되지 않는다. 예를 들면, 도 1에 예시된 바와 같이, 전극 패턴(110)이 형성된 시트(101)를 중심으로 상부 또는 하부에만 공통 전극 패턴이 형성된 시트를 적층할 수도 있고, 상부 및 하부에 각각 공통 전극 패턴(121, 122)이 형성된 시트(102, 103)를 적층할 수도 있다.

복수의 전극 패턴(110)과 공통 전극 패턴(121, 122)은 시트를 사이에 두고 서로 마주 보는 내부 전극으로 이들은 단위 소자별로 각각 커패시터를 형성한다. 일 시트에 형성되는 복수의 전극 패턴(110)은 단위 소자당 서로 마주 보는 한쌍 전극(111, 112)을 포함하며, 이들 전극(111, 112)은 서로 이격되어 있다. 전극 패턴(110)은 소정의 면적을 가지도록 형성되며 그 형상이 특별히 한정되지 않는다. 즉, 도시된 바와 같이 사각형의 형상일 수 있고, 기타 다른 형상일 수도 있다. 전극 패턴(110)은 시트(101)의 내부에서 시트(101)의 일변까지 연장 형성되며, 시트(101) 일변에서 외부로 노출된다. 예를 들면 시트(101)의 단변 방향으로 연장되어 시트(101)의 장변에서 노출된다. 이러한 전극 패턴(110)의 노출 단부는 후술되는 외부 단자(600)와 연결된다. 이때, 복수의 전극 패턴(110)은 노출되는 일단부의 폭이 타단부 보다 좁게 형성될 수 있고, 이로부터 각 전극 패턴(110)의 단부들 사이의 간격을 증가시켜 단부들이 노출되어 외부 단자(600)와 연결될 때, 서로 연결되는 것을 억제할 수 있다. 복수의 전극 패턴의 일단부 중 적어도 하나는 후술하는 도 5에 나타내었듯이, 전극 패턴(110)을 양분하는 중심선에서 편향되어 위치시킬 수 있다. 이에, 전극 패턴들(110) 사이의 간격을 넓히면서도 균일하게 조절할 수 있다. 또한, 전극 패턴(110)의 면적을 조절하여 커패시턴스 값을 조절할 수 있다.

공통 전극 패턴(120)은 시트 상에 구획되는 단위 소자 영역을 가로질러 연결되도록 형성된다. 공통 전극 패턴(120)은 단위 소자별로 연결되는 공통 전극으로 기능하며, 외부의 공통 외부 단자(613) 즉, 접지 단자에 연결될 수 있다. 각 단위 소자별로 전극 패턴(110)에는 각기 다른 별도의 외부 단자가 연결되나, 공통 전극 패턴에는 공통 접지가 연결될 수 있다. 이러한 공통 전극 패턴(120)의 형상 및 면적은 특별히 한정되지 않으며, 각 단위 소자 영역에 형성된 전극 패턴(110)과 마주 보고 중첩되는 면적을 가지면 충분하다. 예를 들면, 도시된 바와 같이, 공통 전극 패턴(120)은 일 시트의 형상과 유사한 사각 형상을 가지며 시트의 단부에서 노출된다. 즉, 공통 전극 패턴(120)은 시트의 장변 방향을 따라 연장 형성되며, 시트의 양 단변에서 외부로 노출될 수 있다. 공통 전극 패턴(120)은 상술된 전극 패턴(110)과 상하 방향으로 이격 설치되어 커패시터를 형성하며, 설치 개수 및 위치를 조정하여 커패시턴스 값을 변동시킬 수 있다. 또한, 공통 전극 패턴(120)은 비아(500)와 대향하는 부분의 적어도 일부에 비전도성 영역을 구비할 수 있다. 이와 관련하여서는 후술한다.

도전체 패턴 즉, 제1 도전체 패턴(210) 및 제2 도전체 패턴(310)은 복수의 시트(200, 300) 상에 형성되며, 일 시트 상에 형성된 제1 도전체 패턴(210) 및 제2 도전체 패턴(310)은 복수의 단위 소자 영역에 걸쳐서 형성되고, 제1 도전체 패턴(210) 및 제2 도전체 패턴(310)은 적어도 일부 시트에 형성되는 비아(500)를 통하여 상하 연결된다. 도전체 패턴(210, 310)은 도전체 라인이 길게 연장된 것으로 수평방향으로도 연장되고 수직 방향으로 연장된다. 이때, 긴 라인으로 형성된 도전체 패턴(210, 310)은 소정의 저항값(예: 50Ω)을 가지는 인덕터로 작용할 수 있다. 도전체 패턴(210, 310)의 길이를 연장시키면 저항값을 증가시킬 수 있다. 예를 들면, 도전체 패턴(210, 310)이 형성된 시트(200, 300)의 적층 수를 변화시켜 저항값을 수 내지 수십 오옴 범위로 조절할 수 있다. 또한, 도전체 패턴(210, 310)은 하나의 시트에서 단위 소자 영역별로 형성되지 않고, 단위 소자 영역에 걸쳐서 형성될 수 있다. 예를 들면 도 1에 도시된 바와 같이, 제1 도전체 패턴(210) 및 제2 도전체 패턴(310)은 일 시트 상에서 적어도 2개의 단위 소자 영역을 가로질러 형성될 수 있다. 즉, 제1 적층부(B)를 기준으로 2개의 단위 소자 영역에 해당하는 면적에 하나의 도전체 패턴이 형성될 수 있다. 이로부터 제1 적층부(B)에서 단위 소자(한쌍의 커패시터)가 일 시트에서 차지하는 면적 및 개수와 도전체 적층부(A, C)에서 단위 소자(하나의 인턱터)가 일 시트에서 차지하는 면적 및 개수가 다를 수 있다. 예를 들어, 제1 적층부(B)에서는 4개의 전극 패턴(4쌍의 커패시터)이 수평방향으로 배치되고, 도전체 패턴부(A, C)에서는 도전체 패턴(하나의 인덕터)이 수평방향으로 2개 배치되고, 상하방향으로도 2개 배치된다. 이에, 동일 평면의 전극 패턴 중 2개가 상부측의 2개의 도전체 패턴(즉, 2개의 제1 도전체 패턴: 210)과 연결되고, 전극 패턴 중 나머지 2개가 하부측의 2개의 도전체 패턴(즉, 2개의 제2 도전체 패턴: 310)과 연결되어, 각기 한쌍의 커패시터와 하나의 인덕터를 포함하는 단위 소자를 이루게 된다. 이때, 전극 패턴(110)과 도전체 패턴(210, 310)은 외부 단자(600)를 통해 연결된다. 즉, 복수의 전극 패턴(110)의 일부(짝수번째 전극 패턴) 및 복수의 제1 도전체 패턴(210)은 복수의 제1 외부 단자(611)와 연결되고, 복수의 전극 패턴 중 나머지 일부(홀수번째 전극 패턴) 및 복수의 제2 도전체 패턴(310)은 복수의 제2 외부 단자(612)와 연결될 수 있다. 이때, 제1 및 제2 외부 단자(611, 612)는 적층칩 소자의 장변 방향의 외부 측면에 형성될 수 있고, 측면을 따라 교대로 배치될 수 있다. 또한, 제1 도전체 패턴(210) 및 제2 도전체 패턴(310)은 제1 적층부(B)을 사이에 두고 상하로 배치될 때, 서로 대향하여 대칭적으로 배치될 수 있으며, 하나의 제1 도전체 패턴(210) 및 하나의 제2 도전체 패턴(310)이 각각 차지하는 면적이 동일하거나 유사할 수 있다. 이때, 제1 도전체 패턴(210)의 노출 단부 및 제2 도전체 패턴(310)의 노출 단부는 수평방향에서 서로 다른 위치에 배치될 수 있고, 수평방향으로 번갈아 노출될 수 있다.

도전체 패턴 즉, 제1 도전체 패턴(210) 및 제2 도전체 패턴(310)은 나선형, 민더형, 지그재그형 등으로 형성될 수 있고, 수평방향으로 복수개(예: 2개) 형성되고, 상하 방향으로는 복수의 시트에 형성되는 비아(500)를 통하여 연결된다. 도전체 패턴이 형성되는 적어도 일부 시트에는 상하 방향으로 관통되는 비아홀(511a, 512a, 521a, 522a)이 형성되고, 비아홀 내부가 도전성 재료로 충전되어 비아(500)를 형성하고, 이에 비아(500)는 상하부 시트 상에 형성된 도전체 패턴을 전기적 혹은 물리적으로 연결할 수 있게 된다.

비아(500)는 도전체 패턴(210, 310)의 형상에 따라 최소의 수로 형성할 수 있고, 수평방향 및 수직방향(상하방향)에서 이격되거나 엇갈리게 형성될 수 있다. 예를 들면, 비아(500)는 제1 도전체 패턴(210)을 상하 연결하는 제1 비아(510) 및 제2 도전체 패턴(310)을 상하 연결하는 제2 비아(520) 를 포함할 수 있다. 또한, 제1 비아(510)는 제1 도전체 패턴(210)의 중심부에 형성된 제1 중심 비아(511) 및 제1 도전체 패턴(210)의 단부에 형성된 제1 단부 비아(512)를 포함할 수 있고, 제2 비아(520)는 제2 도전체 패턴(310)의 중심부에 형성된 제2 중심 비아(521) 및 제2 도전체 패턴(310)의 단부에 형성된 제2 단부 비아(522)를 포함할 수 있다. 여기서, 제1 중심 비아(511)의 상하방향 중심축와 제2 중심 비아(521)의 상하방향 중심축이 수평방향으로 이격 배치될 수 있고, 제1 단부 비아와 제2 단부 비아는 수평방향으로 이격 배치될 수 있다. 즉, 제1 단부 비아와 제2 단부 비아는 수평방향에서 서로 다른 위치에 형성될 수 있다. 또한, 제1 중심 비아(511)와 제1 단부 비아(512)는 상하방향으로 번갈아 교대로 형성되고, 제2 중심 비아(521)와 제2 단부 비아(522)도 상하방향으로 번갈아 교대로 형성될 수 있다. 따라서, 각 비아(500)는 일 시트의 각 도전체 패턴에 대하여 하나만 형성되거나 형성되지 않는다. 즉 제1 및 제2 도전체 패턴(210, 310)이 형성된 제2 및 제3 적층부(B, C)에서 도전체 패턴이 형성되는 시트(200, 300) 중 최하층의 시트(206, 306)에는 비아가 형성되지 않으며, 나머지 시트들(201~205, 301~305)에는 도전체 패턴당 하나의 비아가 형성된다. 또한, 비아들은 상하 방향의 인접 시트에서 동일 위치에 중첩되어 형성되지 않으며, 제1 적층부(B)를 중심으로 상부에 위치하는 제2 적층부(A)에 형성되는 제1 비아(510)와 하부에 위치하는 제3 적층부(C)에 형성되는 제2 비아(520)는 수평방향에서 동일 위치에 형성되지 않지 않는다. 이처럼 분산된 비아의 분포로 인하여 상하방향으로 비아가 중첩되는 것을 감소시켜, 시트들을 적층한 후 압착하더라도 비아의 변형을 감소시킬 수 있다. 또한, 비아의 변형을 감소시키므로 각종 전기적 특성을 유지할 수 있다.

나선형 도전체 패턴, 이의 중심부 및 단부에 번갈아 형성된 비아를 구비하는 경우, 도 2 및 도 3에 나타낸 바와 같이, 예를 들면, 제1 도전체 패턴(210)은 수평방향으로 일 시트에 2개가 형성된다. 수직방향으로 각 제1 도전체 패턴(210)은 제1 시트(201)에 형성된 제1-1 도전체 패턴(211), 제2 시트(202)에 형성된 제1-2 도전체 패턴(212), 제3 시트(202)에 형성된 제1-3 도전체 패턴(213), 제4 시트(204)에 형성된 제1-4 도전체 패턴(214), 제5 시트(205)에 형성된 제1-5 도전체 패턴(215), 제6 시트(206)에 형성된 제1-6 도전체 패턴(216)을 포함한다. 또한, 이들 패턴 중 일부, 상세하게는 제1-1 도전체 패턴(211) 및 제1-6 도전체 패턴(216)은 단부가 외부로 노출되고, 외부 단자(600)와 연결된다. 그리고, 제1, 3, 5 시트(201, 203, 205)에는 제1 도전체 패턴의 중심부에 제1 중심 비아(511)가 형성되고, 제2, 4 시트(201, 204)에는 제1 도전체 패턴의 단부에 제1 단부 비아(512)가 형성된다. 이로부터 제1-1 내지 제1-6 도전체 패턴(211 내지 216)은 제1 중심 비아(511) 및 제1 단부(512)을 통하여 연결되어 하나의 라인 구조를 이루게 된다. 제2 도전체 패턴(310) 및 제2 비아(520)도 동일한 구조로 형성되므로 설명을 생략한다.

또한, 적층칩 소자(10)는 제1 적층부(B), 제2 적층부(A) 및 제3 적층부(C)가 적층된 적층물(11)의 외면에 외부 단자(600)을 포함한다. 공통 전극 패턴(121, 122)는 적층칩의 단변방향 측면에서 공통 외부 단자(613)와 연결되고, 전극 패턴(110) 중 짝수번째 패턴 및 제1 도전체 패턴(210)의 노출 단부는 적층칩의 장변방향 측면에서 제1 외부 단자(611)와 연결되고, 전극 패턴(110) 중 홀수번째 패턴 및 제2 도전체 패턴(310)의 노출 단부는 적층칩의 장변방향 측면에서 제2 외부 단자(612)와 연결된다.

이러한 적층칩 소자에서 제1 외부 단자(611) 및 제2 외부 단자(612)에는 인덕터(L)로 작용할 도전체 패턴(210, 310)이 접속되고, 제1, 2 외부 단자(611, 612) 중 일측면의 단자와 연결된 일측의 전극(111) 및 공통 외부 단자(613)과 연결된 공통 전극 패턴(120)에 의해 등가 커패시터(C1)이 형성되고, 제1, 2 외부 단자(611, 612) 중 타측면의 단자와 연결된 타측의 전극(112) 및 공통 외부 단자(613)과 연결된 공통 전극 패턴(120)에 의해 등가 커패시터(C2)가 형성된다. 따라서, 도 3에 나타낸 바와 같이, 적층칩 소자에서 각 단위 소자는 인덕터(L)의 양측에 커패시터(C1, C2)가 각각 연결된 파이형 LC(인덕터-커패시터) 필터로 제작될 수 있다. 물론 전극 패턴(110) 및 공통 전극 패턴(120)이 형성되는 시트를 배리스터 재질의 시트로 사용하면 파이형 LV(인덕터-배리스터) 필터로 제작할 수도 있다. 또한, 제1 및 제 2 외부 단자(611, 612)를 입력단 또는 출력단으로 하고, 공통 외부 단자(613)을 접지로 사용하여 정전기를 방지하는 등가 파이형 ESD 필터를 제작할 수도 있다.

또한, 적층칩 소자는 파이형 구조로 좌우방향으로 대칭적이며, 커패시터층으로 작용하는 제1 적층부(B)을 중심으로 상부 및 하부에 각각 인덕터층으로 작용하는 제2 적층부(A) 및 제3 적층부(C)를 배치하여 상하방향으로도 대칭적 구조를 가진다. 이에 적층칩 소자는 무방향성으로 방향인식 마크가 불필요하며, 전자 회로 구현 시에 설치 작업을 용이하게 수행할 수 있다.

이하에서는 상기 적층 칩 소자의 제조 방법을 간략하게 설명한다.

우선 각 패턴이 형성되고 각 패턴 사이를 상하로 이격시킬 시트용 성형 시트를 마련한다. 즉, 성형 시트가 적층되고 이후 소성되어 소자 내의 시트가 된다. 상술된 시트는 직사각형 형상으로 형성하는 것이 바람직하되, 최종 제작되는 복합 적층칩 소자의 사용처와 용도에 따라 이에 한정되지 않고, 정사각형, 오각형을 포함하는 다각형 형상, 원 형상, 타원형상 등이 가능하다. 원하는 소자용 성형 시트를 제조한다. 즉, 배리스터를 제조하기 위해서는 배리스터용 성형 시트를, 커패시터를 제조하기 위해서는 커패시터용 성형 시트를, 인덕터를 제조하기 위해서는 인덕터용 성형 시트를 제조한다. 본 실시예서는 평소에는 커패시터로 작용하고 과전압시에 저항이 급격하게 변화되는 배리스터용 성형 시트를 사용한다. 이를 위해 공업용으로 시판하고 있는 배리스터 소자의 원료 분말을 이용하거나, ZnO 분말에 Bi2O3, CoO, MnO 등의 첨가제를 넣은 원하는 조성에 물 또는 알코올 등을 용매로 24시간 볼밀(Ball Mill)하여 원료분말을 준비한다. 성형 시트를 준비하기 위해 상기 준비된 배리스터용 분말에 첨가제로 PVB계 바인더(binder)를 원료 분말 대비 약 6wt% 정도 측량한 후 톨루엔/알코올(toluene/alcohol)계 솔벤트(solvent)에 용해시켜 투입한 후 소형 볼 밀(ball mill)로 약 24시간 동안 밀링(milling) 및 혼합하여 슬러리(slurry)를 제조하고, 이러한 슬러리를 닥터 블레이드(Doctor blade) 등의 방법으로 원하는 두께의 성형 시트로 제조한다. 이때, 커패시터용 조성의 원료 분말, 서미스터 소자용 조성의 원료 분말도 상기와 같은 방법으로 원하는 두께의 성형 적층 시트로 제조할 수 있다. 또는, 일반적인 절연체용 성형 시트를 이용할 수도 있고, 반도성 성형 시트를 이용할 수도 있다. 이뿐 아니라 더미 시트 위에 페라이트 패턴을 인쇄하여 이를 인덕터용 성형 시트로 사용할 수 있다. 또는 별도의 페라이트 시트 등의 인덕터용 시트를 별로 제조할 수도 있다. 또한, 각 적층부 별로 동일 재료의 성형 시트를 사용할 수도 있고, 다른 재료의 성형 시트를 사용할 수도 있다. 본 실시예에서는 전체 적층부에서 동일 재질의 배리스터용 성형 시트를 사용한다. 이때 일부 성형 시트에는 펀칭장치를 이용하여 상하 방향으로 관통되는 관통홀을 설치한다.

상기와 같이 제조된 각 성형 시트 위에 특수하게 설계된 패턴의 스크린을 이용하여 스크린 프린팅(screen printing) 등의 방법으로 Ag, Pt, Pd, Ag-Pd, Ni-Cr, RuO2 등의 재료를 함유하는 도전성 페이스트(Paste)를 인쇄하여 전극 패턴(110), 공통 전극 패턴(120) 및 도전체 패턴(210, 310)을 형성한다. 즉, 실크 스크린 및 도전성 페이스트를 이용하여 제1 적층부가 될 성형 시트(101, 102, 103)에는 전극 패턴(110) 및 공통 전극 패턴(120)을 인쇄하고, 제2, 3 적층부가 될 성형 시트(201 내지 206 및 301 내지 306)에는 도전체 패턴(210, 310)을 인쇄한다. 이때, 관통홀 내에도 도전성 페이스트를 매립하여 관통홀이 충전되도록 한다.

각 패턴이 인쇄된 성형 시트들을 도 1에 예시된, 제1 내지 3 적층부(B, A, C)의 구조가 되도록 적층시킨다. 또한, 이들을 보호하기 위한 더미 성형 시트(411)를 최상부에 적층시킨다. 이러한 적층을 통해 전극 패턴(110)과 공통 전극 패턴(120)의 일부가 중첩되고, 제 1 및 2 도전체 패턴(210, 310)이 관통홀 내부에 충진된 도전체 즉 비아에 의해 서로 연결된다.

적층된 적층물을 압착한 후 적절한 크기로 절단한다. 예를 들어 단위 소자를 개별로 절단할 경우는 단위 소자가 단일 칩으로 절단되며, 복수개의 소자를 주기적으로 절단하는 경우는 복수개의 소자가 단일 칩으로 절단된다. 즉, 도 1과 같이 4개의 단위 소자가 배치되도록 절단하면 4개의 단위 소자가 병렬 배치된 어레이형 단일 칩으로 절단할 수 있다. 실제로 하나의 소자에 형성되는 패턴을 하나의 시트에 복수 개로 반복하여 나타나도록 형성하여 이들 시트를 적층한 후, 상기 원하는 소자의 크기로 절단하면, 예를 들어 도 1에 도시된 바와 같이 절단하면 대량 생산에 적합할 수 있다.

절단된 적층물 내의 각종 바인더 등 유기물 성분을 모두 제거하기 위하여 약 300℃ 정도에서 가열하여 베이크 아웃(Bake-out)시킨 후 온도를 상승시켜 적당한 소성온도(예를 들면 약 1100℃)에서 적층물을 소성한다.

소성된 적층물의 외부에 적층물의 내부의 각 전극 패턴, 공통 전극 패턴 및 도전체 패턴과 연결되는 외부 단자(600)를 설치하여 적층칩 소자를 완성한다. 형성할 전극 단자의 수(소성된 적층물의 측면에 인쇄되는 외부 단자의 개수, 예를 들면 4개 또는 1개)와 위치에 따라 원주면에 홈이 파여진 고무 디스크(disc)에 은 페이스트(Ag-paste)를 묻힌 후 소체에 디스크를 밀착 회전시켜(dipping작용) 전극을 인쇄하여 외부 단자를 제조한 후, 적절한 온도에서 소성한다. 상기에서는 4개의 단위 소자롤 이루어진 하나의 칩을 예시하였으나, 이에 한정되지 않는다. 또한, 상기에서는 제1 적층부의 상부 및 하부의 제2 적층부 및 제3 적층부의 도전체 패턴이 시트를 관통하여 형성된 비아에 의하여 상하 연결되는 것을 예시하였으나, 도전체 패턴은 그외의 다양한 방식으로 연결될 수도 있다.

하기에서는, 제1 적층부(B) 및 적층 구조를 변경시킨 다른 실시 예를 설명한다. 도 4 본 발명의 다른 실시 예에 따른 적층칩 소자를 개략적으로 보여주는 분해사시도 및 외관도이고, 도 5는 도 4의 소자의 제1 적층부를 상세히 보여주는 분해 사시도이다. 본 실시예의 각 적층부의 기본 구조를 포함한 대부분의 구조가 동일하므로 동일한 부분의 설명은 생략한다.

본 발명의 다른 실시 예에 따른 적층칩 소자는 단위 소자 영역당 각각 배치되는 복수의 전극 패턴과 상기 단위 소자 영역을 가로질러 연결되도록 형성되는 공통 전극 패턴을 가지는 제1 적층부(B) 및 제1 적층부(B)의 상부 및 하부 중 적어도 일측에 위치하고, 복수의 도전체 패턴을 가지는 도전체 적층부를 포함하고, 도전체 패턴은 복수의 시트 상에 형성되며, 적어도 일부 시트에 관통 형성되는 비아를 통하여 상하 연결되며, 공통 전극 패턴은 비아와 대향하는 부분의 적어도 일부에 비전도성 영역을 구비한다. 여기서, 도전체 적층부는 제1 적층부(B)의 상부에 위치하고, 복수의 제1 도전체 패턴(210)을 가지는 제2 적층부(A) 및 제1 적층부(B)의 하부에 위치하고, 복수의 제2 도전체 패턴(310)을 가지는 제3 적층부(C)를 포함할 수 있고, 제1 도전체 패턴(210) 및 제2 도전체 패턴(310) 중 적어도 하나는 복수의 시트 상에 형성되며, 제1 도전체 패턴(210) 및 상기 제2 도전체 패턴(310) 중 적어도 하나는 적어도 일부 시트에 형성되는 비아를 통하여 상하 연결될 수 있다.

공통 전극 패턴(110)의 상측에 형성되는 상부 공통 전극 패턴(121)과 전극 패턴(110)의 하측에 형성되는 하부 공통 전극 패턴(122)을 구비할 수 있고, 공통 전극 패턴(120)은 시트(102, 103)의 가장자리에서 이격되어 거의 전면적으로 형성될 수 있고, 양 단부가 시트의 끝단까지 형성되어 외부로 노출될 수 있다. 또한, 공통 전극 패턴(120)에는 상부 혹은 하부에서 이격되어 설치되는 비아(500)가 마주보고 부분에 비전도성 영역(700)을 구비한다. 예컨대, 도 5에 도시된 바와 같이, 상부 공통 전극 패턴(121) 및 하부 공통 전극 패턴(122)은 제1 도전체 패턴(210)을 상하 연결하는 제1 비아(510)와 대향하는 부분 및 제2 도전체 패턴(310)을 상하 연결하는 제2 비아(520)와 대향하는 부분에 비전도성 영역(700)을 구비한다. 즉, 제1 단부 비아(512)가 마주되는 부분에 제1 비전도성 영역(712)가 형성되고, 제2 단부 비아(522)가 마주보는 부분에 제2 비전도성 영역(713)이 형성되고, 제1 중심 단부(511) 및 제2 중심 단부(521)가 마주보는 부분에는 중심 비전도성 영역(711)이 형성될 수 있다. 여기서 비전도성 영역(700)은 전기가 통과하지 않는 절연 영역으로, 공통 전극 패턴(121, 122)의 일부를 제거하여 하부 시트(102, 103)를 노출하는 영역을 포함할 수 있다. 즉, 비아(500)와 공통 전극 패턴이 중첩되는 영역에서 공통 전극 패턴을 제거할 수 있다. 이처럼 비아(500)에 대응하여 공통 전극 패턴(120)에 비전도성 영역(700)이 설치되면, 적층칩 소자 제조 시에 적층물이 압착되어 비아(500)가 눌리거나 변형되더라도, 그와 인접한 공통 전극 패턴(120)에 설치된 비전도성 영역(700)은 절연 영역이므로, 누설 전류나 경시성 전류가 발생되거나, 비아와 공통 전극 패턴 사이가 단락되는 것을 억제하거나 방지할 수 있다.

또한, 비전도성 영역(700)은 비아(500)의 크기와 같거나 이보다 크게 형성될 수 있다. 예를 들면 비아(500)의 직경은 30 내지 150 ㎛일 수 있고, 이때, 비전도성 영역(700)의 직경은 30 내지 300 ㎛일 수 있고, 50 내지 250 ㎛일 수 있다. 또한, 비아(500)와 비전도성 영역(700)의 크기의 비는 1 내지 10배일 수 있고, 비아(500)와 비전도성 영역(700)의 직경의 비는 1.5 내지 9배일 수 있다. 비전도성 영역의 크기가 비아의 크기 보다 작으면, 상기의 절연 역할을 충분히 할 수 없으며, 비전도성 영역의 크기가 비아의 크기 보다 지나치게 크면 절연 역할은 충분하녀, 공통 전극 패턴의 면적이 감소하여 커패시턴스 값이 감소 된다.

한편, 본 실시예의 적층칩 소자는 제1 적층부(B)와 제2 적층부(A) 사이 및 제1 적층부(B)와 제3 적층부(C) 사이에 각기 더미 시트(412, 413)을 설치한다. 이처럼 더미 시트를 설치하면 각 적층부 사이의 간격을 증가시켜 이들 사이의 간섭을 억제하거나 방지할 수 있다. 물론, 더미 시트를 추가하는 대신 더미 시트를 제거하고 각 적층부간 경계에 위치하는 시트의 두께를 증가시킬 수도 있다. 즉, 제1 적층부(B)의 최하층 시트(122) 및 제2 적층부의 최하층 시트(206)의 두께를 다른 시트들에 비하여 두껍게 예컨대 2배 이상으로 할 수도 있다. 또한, 적층칩 소자는 전체 적층물의 최하부에도 더미 시트(414)를 구비할 수 있다.

하기에서는, 비도전성 영역의 구조를 변경시킨 변형 예들을 설명한다. 도 6 및 도 7은 본 발명의 변형 예에 따른 적층칩 소자의 제1 적층부를 상세히 보여주는 분해 사시도이다. 도 8은 본 발명의 변형 예에 따른 적층칩 소자에서 비도전 영역을 상세히 보여주는 단면도이다. 변형 예들의 적층칩 소자는 기본 구조를 포함한 대부분의 구조가 동일하므로 동일한 부분의 설명은 생략한다.

도 6을 참조하면, 상부 공통 전극 패턴(121)은 제1 도전체 패턴을 상하 연결하는 제1 비아(510: 511, 512))와 대향하는 부분에 비전도성 영역(711a, 712)을 구비하며, 하부 공통 전극 패턴(122)은 제2 도전체 패턴을 상하 연결하는 제2 비아(520:521, 522)와 대향하는 부분에 비전도성 영역(711b, 713)을 구비한다. 즉, 각 공통 전극 패턴과 인접하는 비아에 대응하는 부분에만 비전도성 영역을 설치한다. 이로부터, 비아의 변형에 대한 절연 역할을 충분히 하면서도, 공통 전극 패턴의 면적을 유지할 수 있고, 커패스턴스 값의 감소를 억제할 수 있다.

도 7을 참조하면, 공통 전극 패턴뿐만 아니라, 전극 패턴에도 비전도성 영역을 설치할 수 있다. 전극 패턴(110)은 비아(500)와 대향하는 부분의 적어도 일부에 비전도성 영역(720)을 구비할 수 있다. 즉, 전극 패턴(110)의 일부를 제거하여 하부의 절연 시트(101)를 노출시킬 수 있다. 이로부터 비아의 변형에 대한 절연 역할을 더욱 증가시킬 수 있다. 다만, 전극 패턴(110)의 면적 감소는 커패시턴스 값에 영향을 크게 미치므로, 비전도성 영역(720)은 좁은 면적으로 형성하는 것이 좋다.

도 8을 참조하면, 상기에서는 비전도성 영역을 공통 전극 패턴 혹은 전극 패턴의 일부를 제거하는 방식으로 제조하였으나, 이외에 다른 방식으로 형성할 수도 있다. 예를 들면, 비전도성 영역은 공통 전극 패턴 혹은 전극 패턴의 일부를 피복하는 절연층을 포함할 수 있다. 즉, 비전도성 영역을 설치하고자 하는 공통 전극 패턴 영역의 상부에 절연재료를 코팅한 절연층(730)을 설치할 수 있다. 이때, 절연재료는 시트와 동일 재료를 사용할 수도 있고 다른 재료를 사용할 수도 있다.

상술된 예시들 이외에도 비전도성 영역의 다양한 변형이 가능하며, 상기에 예시된 실시 예 및 변경 예들은 서로 다양한 방식으로 조합되고 변경될 수 있다.

이와 같이, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범주에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.

110 : 전극 패턴 210 : 공통 전극 패턴
210 : 제1 도전체 패턴 310 : 제2 도전체 패턴
500 : 비아 700 : 비전도성 영역

Claims

단위 소자 영역당 각각 배치되는 복수의 전극 패턴과 상기 단위 소자 영역을 가로질러 연결되도록 형성되는 공통 전극 패턴을 가지는 제1 적층부;
상기 제1 적층부의 상부에 위치하고, 복수의 제1 도전체 패턴을 가지는 제2 적층부; 및
상기 제1 적층부의 하부에 위치하고, 복수의 제2 도전체 패턴을 가지는 제3적층부;을 포함하고,
상기 제1 도전체 패턴 및 상기 제2 도전체 패턴은 복수의 시트 상에 형성되며, 일 시트 상에 형성된 상기 제1 도전체 패턴 및 상기 제2 도전체 패턴은 상기 단위 소자 영역의 복수 개에 걸쳐서 형성되고, 상기 제1 도전체 패턴 및 상기 제2 도전체 패턴은 적어도 일부 시트에 관통 형성되는 비아를 통하여 상하 연결되는 적층칩 소자.
청구항 1에 있어서,
상기 제1 도전체 패턴 및 상기 제2 도전체 패턴은 일 시트 상에서 적어도 2개의 단위 소자를 가로질러 형성되며,
상기 비아는 상기 제1 도전체 패턴의 중심부에 형성된 제1 중심 비아, 상기 제1 도전체 패턴의 단부에 형성된 제1 단부 비아, 상기 제2 도전체 패턴의 중심부에 형성된 제2 중심 비아 및 상기 제2 도전체 패턴의 단부에 형성된 제2 단부 비아를 구비하고,
상기 제1 중심 비아의 중심축와 상기 제2 중심 비아의 중심축이 이격되고,
상기 제1 단부 비아와 상기 제2 단부 비아는 수평방향으로 이격 배치되는 적층칩 소자.
청구항 2에 있어서,
상기 제1 중심 비아와 상기 제1 단부 비아는 상하 방향으로 교대로 형성되고,
상기 제2 중심 비아와 상기 제2 단부 비아는 상하 방향으로 교대로 형성되는 적층칩 소자.
청구항 1에 있어서,
상기 복수의 전극 패턴의 일부와 및 상기 복수의 제1 도전체 패턴과 연결되는 복수의 제1 외부 단자; 상기 복수의 전극 패턴 중 나머지 일부 및 상기 복수의 제2 도전체 패턴과 연결되는 복수의 제2 외부 단자; 및 상기 공통 전극 패턴과 연결되는 공통 외부 단자; 을 포함하고,
상기 제1 외부 단자 및 상기 제2 외부 단자는 교대로 배치되는 적층칩 소자.
청구항 1에 있어서,
상기 복수의 전극 패턴은 노출되는 일단부의 폭이 타단부 보다 좁은 적층칩 소자.
청구항 5에 있어서,
상기 복수의 전극 패턴의 일단부 중 적어도 하나는 상기 전극 패턴을 양분하는 중심선에서 편향되어 위치하는 적층칩 소자.
청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
상기 공통 전극 패턴은 상기 비아와 대향하는 부분의 적어도 일부에 비전도성 영역을 구비하는 적층칩 소자.
단위 소자 영역당 각각 배치되는 복수의 전극 패턴과 상기 단위 소자 영역을 가로질러 연결되도록 형성되는 공통 전극 패턴을 가지는 제1 적층부; 및
상기 제1 적층부의 상부 및 하부 중 적어도 일측에 위치하고, 복수의 도전체 패턴을 가지는 도전체 적층부;를 포함하고,
상기 도전체 패턴은 복수의 시트 상에 형성되며, 적어도 일부 시트에 관통 형성되는 비아를 통하여 상하 연결되며,
상기 공통 전극 패턴은 상기 비아와 대향하는 부분의 적어도 일부에 비전도성 영역을 구비하는 적층칩 소자.
청구항 8에 있어서,
상기 도전체 적층부는 상기 제1 적층부의 상부에 위치하고, 복수의 제1 도전체 패턴을 가지는 제2 적층부; 및
상기 제1 적층부의 하부에 위치하고, 복수의 제2 도전체 패턴을 가지는 제3 적층부;를 포함하고,
상기 제1 도전체 패턴 및 상기 제2 도전체 패턴 중 적어도 하나는 복수의 시트 상에 형성되며, 상기 제1 도전체 패턴 및 상기 제2 도전체 패턴 중 적어도 하나는 적어도 일부 시트에 관통 형성되는 비아를 통하여 상하 연결되는 적층칩 소자.
청구항 9에 있어서,
상기 공통 전극 패턴은 상기 전극 패턴의 상측에 형성되는 상부 공통 전극 패턴과 상기 전극 패턴의 하측에 형성되는 하부 공통 전극 패턴을 구비하고,
상기 상부 공통 전극 패턴은 상기 제1 도전체 패턴을 상하 연결하는 제1 비아와 대향하는 부분에 비전도성 영역을 구비하며,
상기 하부 공통 전극 패턴은 상기 제2 도전체 패턴을 상하 연결하는 제2 비아와 대향하는 부분에 비전도성 영역을 구비하는 적층칩 소자.
청구항 9에 있어서,
상기 공통 전극 패턴은 상기 전극 패턴의 상측에 형성되는 상부 공통 전극 패턴과 상기 전극 패턴의 하측에 형성되는 하부 공통 전극 패턴을 구비하고,
상기 상부 공통 전극 패턴 및 상기 하부 공통 전극 패턴은 상기 제1 도전체 패턴을 상하 연결하는 제1 비아와 대향하는 부분 및 상기 제2 도전체 패턴을 상하 연결하는 제2 비아와 대향하는 부분에 비전도성 영역을 구비하는 적층칩 소자.
청구항 11에 있어서,
상기 제1 비아는 상기 제1 도전체 패턴의 중심부에 형성된 제1 중심 비아와 상기 제1 도전체 패턴의 단부에 형성된 제1 단부 비아를 구비하고,
상기 제2 비아는 상기 제2 도전체 패턴의 중심부에 형성된 제2 중심 비아와 상기 제2 도전체 패턴의 단부에 형성된 제2 단부 비아를 구비하고,
상기 제1 단부 비아와 상기 제2 단부 비아는 수평방향으로 이격되어 서로 다른 위치에 배치되는 적층칩 소자.
청구항 1 내지 청구항 6 및 청구항 8 내지 청구항 12 중 어느 한 항에 있어서,
상기 전극 패턴은 상기 비아와 대향하는 부분의 적어도 일부에 비전도성 영역을 구비하는 적층칩 소자.
청구항 8 내지 청구항 12 중 어느 한 항에 있어서,
상기 공통 전극 패턴은 시트 상에 형성되며 상기 비전도성 영역은 상기 공통 전극 패턴의 일부를 제거하여 상기 시트를 노출하는 영역을 포함하는 적층칩 소자.
청구항 8 내지 청구항 12 중 어느 한 항에 있어서,
상기 비전도성 영역은 상기 공통 전극 패턴의 일부를 피복하는 절연층을 포함하는 적층칩 소자.
청구항 8 내지 청구항 12 중 어느 한 항에 있어서,
상기 비전도성 영역은 상기 비아의 크기와 같거나 이보다 큰 크기로 형성되는 적층칩 소자.