KR100470115B1 - 다양한 등가인덕턴스 값을 갖는 적층 칩 소자 - Google Patents
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Abstract
Description
Claims (17)
- 양 대향 단부측에 각각 형성된 제1 영역과 이들 제1 영역을 연결하고 소정의 인덕턴스 값을 가지도록 형성된 제2 영역으로 구성된 제1 도전체 패턴이 형성된 적어도 하나의 제1 시트와,상기 제1 영역들을 연결하는 방향에 교차하는 방향으로 제2 도전체 패턴이 양 대향 단부를 가로질러 형성된 적어도 하나의 제2 시트를 포함하고,상기 제1 도전체 패턴의 제1 영역의 각각은 제1 및 제2 외부 단자에 각각 연결되고, 상기 제2 도전체 패턴의 적어도 일 단부는 제3 외부 단자에 연결되고,상기 제1 시트 및 제2 시트는 적층된 것을 특징으로 하는 적층 칩 소자.
- 제1항에 있어서, 상기 제1 시트와 제2 시트는 교대로 적층되고,상기 제1 시트가 복수개인 경우, 상기 적층된 복수의 제1 시트에 형성된 제1 도전체 패턴의 제1 영역은 각각의 시트마다 소정의 거리만큼 이격된 것을 특징으로 하는 적층 칩 소자.
- 제1 도전체 패턴이 양 대향 단부를 가로질러 형성된 적어도 하나의 제1 시트와,상기 제1 도전체 패턴과 동일 방향으로 제2 도전체 패턴이 형성된 적어도 하나의 제2 시트를 포함하고,상기 제1 도전체 패턴의 양 대향 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴은 제3 외부 단자에 연결되고,상기 제1 시트 및 제2 시트는 적층된 것을 특징으로 하는 적층 칩 소자.
- 제3항에 있어서, 상기 제2 도전체 패턴의 일 단부는 제3 외부 단자와 연결된 것을 특징으로 하는 적층 칩 소자.
- 제3항에 있어서, 상기 제2 도전체 패턴의 양 단부 사이의 중간부가 제3 외부 단자와 연결된 것을 특징으로 하는 적층 칩 소자.
- 제3항에 있어서, 상기 제2 도전체 패턴의 양 단부는 제3 외부 단자와 연결된 것을 특징으로 하는 적층 칩 소자.
- 제6항에 있어서, 상기 제1 및 제2 도전체 패턴은 복수개가 병렬로 형성되고, 인접한 패턴이 하나인 제2 도전체 패턴의 대향하는 각각의 일 단부는 제3 외부 단자와 직접 연결되고,인접한 제2 도전체 패턴들의 대향하는 각각의 일 단부는 서로 연결되어, 복수개의 단위 소자가 단일칩 내에 어레이 형으로 제조된 것을 특징으로 하는 적층 칩 소자.
- 제3항 내지 제5항 중 어느 한 항에 있어서, 상기 제1 및 제2 도전체 패턴은 복수개가 병렬로 형성되고, 서로 인접한 상기 제2 도전체 패턴의 제3 외부 단자와 연결되는 부분은 서로 연결되어, 복수개의 단위 소자가 단일칩 내에 어레이 형으로 제조된 것을 특징으로 하는 적층 칩 소자.
- 삭제
- 제3항 내지 제7항 중 어느 한 항에 있어서, 상기 제2 시트는 2개가 연속하여 적층된 것을 특징으로 하는 적층 칩 소자.
- 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 시트는 페라이트 시트, 세라믹 시트, 배리스터 시트, PTC 서미스터 시트 및 NTC 서미스터 시트 중 어느 하나를 포함하는 것을 특징으로 하는 적층 칩 소자.
- 삭제
- 삭제
- 삭제
- 삭제
- 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 도전체 패턴은 Ag, Pt, Pd 등의 금속 패턴을 포함하는 것을 특징으로 하는 적층 칩 소자.
- 제3항 내지 제7항 중 어느 한 항에 있어서, 상기 제1 도전체 패턴은 Ni-Cr 또는 RuO2등의 저항체 패턴을 포함하는 것을 특징으로 하는 적층 칩 소자.
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