KR100733816B1 - 적층형 칩소자 - Google Patents

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KR100733816B1
KR100733816B1 KR1020050102168A KR20050102168A KR100733816B1 KR 100733816 B1 KR100733816 B1 KR 100733816B1 KR 1020050102168 A KR1020050102168 A KR 1020050102168A KR 20050102168 A KR20050102168 A KR 20050102168A KR 100733816 B1 KR100733816 B1 KR 100733816B1
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류재수
황윤호
백형일
정준환
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주식회사 아모텍
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    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Abstract

본 발명은 저지 대역에서의 감쇄량을 향상시키고 광대역의 감쇄 특성을 얻을 수 있도록 한 적층형 칩소자에 관한 것으로, 소체의 일측면의 제 1외부 단자에 연결되게 형성된 내부 전극 패턴을 갖는 제 1내부 시트, 상기 소체의 타측면의 제 2외부 단자에 연결되게 형성된 내부 전극 패턴을 갖는 제 2내부 시트, 상기 소체의 다른 측면의 제 3외부 단자에 연결되게 형성된 내부 전극 패턴을 갖는 제 3내부 시트를 포함하는 적층형 칩소자에 있어서, 칩소자의 상면에 형성된 도전성 패드; 상기 도전성 패드와 제 1외부 단자를 연결하는 제 1외부 도전체 패턴; 상기 도전성 패드와 제 2외부 단자를 연결하는 제 2외부 도전체 패턴; 및 상기 제 3외부 단자에 연결된 내부 전극 패턴을 갖되, 상기 도전성 패드의 하부에 적층되고 상기 제 1 내지 제 3내부 시트보다 상부에 적층된 제 4내부 시트를 포함하는 것이다.
적층형, 칩소자, 감쇄량, 필터, 감쇄 특성, 어레이, 노이즈, 배리스터

Description

적층형 칩소자{Laminated chip device}
도 1은 종래 적층형 칩소자의 외관사시도,
도 2는 종래 적층형 칩소자의 내부 전극 패턴의 적층구조를 나타내는 사시도,
도 3은 종래 적층형 칩소자의 개략적인 단면도,
도 4는 종래 적층형 칩소자의 등가회로도,
도 5는 종래 적층형 칩소자의 특성 그래프,
도 6은 본 발명의 실시예에 따른 적층형 칩소자의 등가회로도,
도 7은 본 발명의 실시예에 따른 적층형 칩소자의 특성 그래프,
도 8은 본 발명의 실시예에 따른 적층형 칩소자의 외관사시도,
도 9는 본 발명의 실시예에 따른 적층형 칩소자의 시트 적층 구조를 나타내는 사시도,
도 10은 본 발명의 실시예에 따른 적층형 칩소자의 개략적인 단면도,
도 11은 본 발명의 변형예를 나타낸 평면도,
도 12 내지 도 19는 본 발명의 다른 변형예의 단면도이다.
< 도면의 주요부분에 대한 부호의 설명 >
10, 30 : 소체 12 : 제 1외부 단자
14 : 제 2외부 단자 16 : 제 3외부 단자
20 : 제 1시트 22 : 제 2시트
24 : 제 3시트 32 : 도전성 패드
34 : 보호 시트 36 : 제 4시트
38 : 제 5시트 18a, 18b : 저항체 패턴
20a : 제 1내부 전극 패턴 22a : 제 2내부 전극 패턴
24a : 제 3내부 전극 패턴
34a : 비아 홀 36a : 제 4내부 전극 패턴
38a : 제 5내부 전극 패턴
본 발명은 적층형 칩소자에 관한 것으로, 보다 상세하게는 삽입 손실 특성을 향상시키고 광대역에서의 감쇄 특성을 가지도록 한 적층형 칩소자에 관한 것이다.
일반적으로, 저항(R)은 회로내에서 전류 흐름의 제어나 전압을 강하시키는 역할을 수행한다. 특히, 그 저항 소자는 교류회로에 있어서 임피던스 정합 등의 역할을 수행한다. 그 저항 소자는 다른 수동소자인 캐패시터(C) 또는 인덕터(L)와 결합하여 각종 필터를 구현하고 고주파 노이즈 제거는 물론 주파수 선택의 기능을 수행하고 있다.
캐패시터(C)는 기본적으로 직류를 차단하고 교류 신호는 통과시키는 역할을 하며, 시정수 회로, 시간 지연 회로, RC 및 LC 필터 회로를 구성하기도 한다. 캐패시터 자체로 노이즈를 제거하는 역할을 하기도 한다.
또한, 배리스터(varistor) 소자는 인가전압에 따라 저항이 변하기 때문에 과전압(서지 전압) 및 정전기로부터 중요 전자 부품과 회로를 보호하는 보호용 소자로 널리 사용되고 있다. 즉, 평소에는 회로내에 배치된 배리스터 소자에는 전류가 흐르지 않는다. 그러나, 특정한 전압 이상의 과전압 등에 의하여 배리스터 소자의 양단에 과전압이 걸리면 배리스터 소자의 저항이 급격히 감소하여 거의 모든 전류가 배리스터 소자에 흐르게 되고, 다른 소자에는 전류가 흐르지 않게 되어 상기 배 리스터 소자가 배치된 회로는 과전압으로부터 보호된다. 배리스터 소자는 과전압이 걸리지 않은 정상상태에서 캐패시터로 작용한다. 캐패시터는 캐패시턴스 값만을 갖는 것이 아니라 기생 인덕턴스 값을 갖고 있으며, 인덕터는 도선에 전류가 흐를 때 그 전류의 변화를 막으려는 성질을 가지는 소자이다. 상기 인덕터는 인덕턴스 값 외에도 기생 캐패시턴스 값을 갖는다. 이로 인하여 특정 고주파에서 소자의 기능이 바뀌게 되는데, 이러한 특정 주파수를 자기 공진 주파수라고 한다.
단일 칩 내에 저항 성분과 배리스터 성분을 함께 결합하여 형성시킨 저항-배리스터 복합 칩은 과전압 및 정전기로부터의 보호와 동시에 고주파 선로에서 발생할 수 있는 노이즈를 제거한다. 상기와 같은 배리스터 소자와 저항 소자를 결합시킴으로써 과전압으로부터 중요한 전자부품이나 소형 모터 및 회로를 효율적으로 보호할 수 있을 뿐만 아니라 안정된 전원 전압의 확보 및 노이즈 성분의 제거를 통해 전자부품이나 회로의 안정된 동작을 보장할 수 있다.
따라서, 인덕터- 배리스터의 결합은 고주파 노이즈 제거 특성이 양호한 인덕터-커패시터로 이루어지는 파이(??)형 필터를 구현하게 된다.
이러한 저항-배리스터 결합 소자 또는 인덕터-배리스터의 결합 소자는 회로내의 이상 과전압이 유입되면 즉시 배리스터의 기능이 발현되어 과전압으로부터 전자 부품 또는 회로를 보호하고 노이즈 성분을 제거하게 된다.
특히, 최근에는 전자기기의 소형화에 대응하여 고집적 회로 칩 소자 등에 대한 요구도 늘어가고 있다.
이러한 추세에 발맞추어 다양한 형태의 적층형 칩소자가 제안되고 있는데, 그 중의 일예로 도 1 내지 도 5와 같은 구성 및 특성을 갖는 적층형 칩소자가 있다.
도 1에는 4개의 단위 소자가 하나의 칩으로 어레이된 적층형 칩소자가 도시되어 있다. 도 1의 적층형 칩소자가 파이형 RC필터로 구현된 것으로 설정하고 설명한다.
종래의 적층형 칩소자는 제 1 내지 제 3외부단자(12, 14, 16)가 소체(10)의 측면부에 각각 형성되고, 저항체 패턴(18)이 소체(10)의 상면에 형성된다. 그, 제 1외부 단자(12)는 소체(10)의 어느 한 측면부에 상호 이격되게 형성되되 해당 측면부에 노출된 내부 전극 패턴(도시 생략)과 연결되고 일단이 소체(10)의 상면으로 연장된다. 제 2외부 단자(14)는 상기 제 1외부 단자(12)가 형성된 측면부와 반대되는 측면부에 상호 이격되게 형성되되 해당 측면부에 노출된 내부 전극 패턴(도시 생략)과 연결되고 일단이 소체(10)의 상면으로 연장된다. 제 3외부 단자(16)는 소체(10)의 또다른 양측면부에 각각 형성되어 해당 측면부에 노출된 내부 전극 패턴(도시 생략)과 연결되고 일단이 상면으로 연장된다. 상기 저항체 패턴(18)은 소체(10)의 상면에서 상호 대향되고 있는 제 1 및 제 2외부 단자(12, 14)를 연결하도록 직선형상으로 형성된다.
도 2는 종래 적층형 칩소자의 내부 전극 패턴의 구조를 나타내는 사시도이고, 도 3은 종래 적층형 칩소자의 개략적인 단면도이다.
종래 적층형 칩소자 내부의 내부 전극 패턴은 도 2에 도시된 바와 같이, 제 1시트(20)의 일측 단부에서 타측 단부측으로 소정 길이로 형성된 제 1내부 전극 패턴(20a), 상기 제 1내부 전극 패턴(20a)과는 달리 상기 제 2시트(22)의 타측 단부에서 일측 단부측으로 소정 길이로 형성된 제 2내부 전극 패턴(22a), 및 상기 제 1 및 제 2내부 전극 패턴(20a, 22a)과 교차하는 방향으로 상기 제 3시트(24)의 양 대향 단부를 가로지르는 제 3내부 전극 패턴(24a)으로 구성된다. 그 제 2시트(22)를 최하층으로 하여 그 위에 제 3시트(24)가 적층되고 그 위에 제 1시트(20)가 적층된 다음에 보호 시트(26)가 더 적층된다.
도 3에서, C1은 상기 제 1내부 전극 패턴(20a)에 해당되고, C2는 상기 제 2내부 전극 패턴(22a)에 해당되며, G는 상기 제 3내부 전극 패턴(24a)에 해당된다.
도 4는 종래 적층형 칩소자의 등가회로도로서, 입력단(IN)과 출력단(OUT) 사이에 저항(R)이 연결되고, 그 저항(R)의 양단과 접지 사이에 캐패시터(C1, C2)가 연결된다. 도 4의 입력단(IN) 및 출력단(OUT)은 도 3의 제 1 및 제 2외부 단자(12, 14)에 해당하고, 도 4의 캐패시터(C1)는 도 3의 C1에 해당하며, 도 4의 캐패시터(C2)는 도 3의 C2에 해당한다. 그리고, 도 4의 저항(R)은 도 1의 저항체 패턴(18)에 해당한다.
도 3의 제 1외부 단자(12)를 도 4의 입력단(IN)으로 사용하고 도 3의 제 2외부 단자(14)를 도 4의 출력단(OUT)으로 사용하는 경우, 입력단(IN)인 제 1외부 단자(12)로 소정의 고주파 신호가 입력되면 저항(R)과 캐패시터(C1, C2)에 의해 결정 되는 소정의 주파수대역의 신호는 접지 전극(도 3의 G)측으로 향하여 그 입력된 소정의 고주파 신호의 상당부분이 감쇄되고, 다른 주파수대역의 신호는 출력단(OUT)인 제 2외부 단자(14)로 출력된다.
이와 반대로, 앞서 출력단으로 사용하였던 제 2외부 단자(14)를 입력단으로 사용하고 입력단으로 사용하였던 제 1외부 단자(12)를 출력단으로 사용하더라도 동일한 필터링 기능을 구현하게 된다.
도 5는 종래 적층형 칩소자의 특성 그래프이다. 도 5에서 특성(X)은 삽입 손실을 나타낸다. 도 4의 캐패시터(C1)와 캐패시터(C2)의 캐패시턴스값이 동일할 경우, 그 특성(X)은 약 900MHz 전후에 있는 통과대역에 대해서는 삽입 손실(즉, 감쇄)이 적어지는 특성을 보이고, 약 900MHz 근방의 주파수 대역(즉, 저지 대역)에서는 삽입 손실이 커짐을 보여준다.
그런데, 이러한 동작 특성을 보이는 종래의 적층형 칩소자는 협대역의 감쇄 특성을 보여주며, 저지 대역(a)에서의 감쇄량이 그리 크지 못하여 원하는 주파수대역의 신호 제거가 양호하게 이루어지지 않게 된다.
그리고, 현재 이동통신 단말기에는 듀얼 밴드 사용이 잦아지고 있는데, 상술한 종래의 적층형 칩소자는 듀얼 밴드에 적용하기 어려울 뿐만 아니라 광대역의 감쇄 특성을 얻을 수 없다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 저지 대역에서의 감쇄량을 향상시키도록 한 적층형 칩소자를 제공함에 그 목적이 있다.
그리고, 본 발명의 다른 목적은 광대역의 감쇄 특성을 얻을 수 있도록 한 적층형 칩소자를 제공함에 있다.
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 적층형 칩소자는, 소체의 일측면의 제 1외부 단자에 연결되게 형성된 내부 전극 패턴을 갖는 제 1내부 시트, 상기 소체의 타측면의 제 2외부 단자에 연결되게 형성된 내부 전극 패턴을 갖는 제 2내부 시트, 상기 소체의 다른 측면의 제 3외부 단자에 연결되게 형성된 내부 전극 패턴을 갖는 제 3내부 시트를 포함하는 적층형 칩소자에 있어서,
칩소자의 상면에 형성된 도전성 패드; 상기 도전성 패드와 제 1외부 단자를 연결하는 제 1외부 도전체 패턴; 상기 도전성 패드와 제 2외부 단자를 연결하는 제 2외부 도전체 패턴; 및 상기 제 3외부 단자에 연결된 내부 전극 패턴을 갖되, 상기 도전성 패드의 하부에 적층되고 상기 제 1 내지 제 3내부 시트보다 상부에 적층된 제 4내부 시트를 포함하는 것을 특징으로 한다.
그리고, 상기 제 3외부 단자에 연결된 내부 전극 패턴을 갖는 제 5내부 시트를 추가로 포함하되, 상기 제 5내부 시트는 상기 제 1 내지 제 3내부 시트를 기준하여 상기 제 4내부 시트와 대칭되게 적층되어도 된다.
한편, 다르게 표현하면, 본 발명의 실시예에 따른 적층형 칩소자는, 소체의 일측면의 제 1외부 단자에 연결되게 형성된 내부 전극 패턴을 갖는 제 1내부 시트, 상기 소체의 타측면의 제 2외부 단자에 연결되게 형성된 내부 전극 패턴을 갖는 제 2내부 시트, 상기 소체의 다른 측면의 제 3외부 단자에 연결되게 형성된 내부 전극 패턴을 갖는 제 3내부 시트를 포함하는 적층형 칩소자에 있어서,
칩소자의 상면에 형성된 도전성 패드; 상기 도전성 패드와 제 1외부 단자를 연결하는 제 1외부 도전체 패턴; 상기 도전성 패드와 제 2외부 단자를 연결하는 제 2외부 도전체 패턴; 상기 제 3외부 단자에 연결된 내부 전극 패턴을 갖되, 상기 도전성 패드의 하부에 적층되고 상기 제 1 내지 제 3내부 시트보다 상부에 적층된 제 4내부 시트; 및 상기 도전성 패드와 제 4내부 시트 사이에 적층되되, 상기 도전성 패드와 전기적으로 연결된 내부 전극 패턴을 갖는 제 5내부 시트를 포함하는 것을 특징으로 한다.
그리고, 상기 제 4 및 제 5내부 시트에 상응하는 내부 시트들이 상기 제 1 내지 제 3내부 시트를 기준하여 상기 제 4 및 제 5내부 시트와 대칭되게 적층되어도 된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 적층형 칩소자에 대하여 설명하면 다음과 같다.
이하의 설명에서, 도전체 패턴이라 함은 저항체 패턴 및/또는 인덕터 패턴을 포함하는 개념으로서, 저항체 패턴 및 인덕터 패턴 이외로 전류가 흐를 수 있는 패 턴이라면 모두 포함된다.
그리고, 이하의 설명에서는 소체 상면에 형성되는 도전체 패턴을 저항체 패턴으로 설정하고서 설명하겠지만, 그 소체 상면에 형성되는 도전체 패턴을 인덕터 패턴으로 하여도 이하의 설명과 동일하다.
또한, 이하의 설명에 채용되는 적층형 칩소자는 4개의 단위 소자가 어레이된 형태인데, 그 단위 소자의 수는 가감되어도 무방하다.
도 6은 본 발명의 실시예에 따른 적층형 칩소자의 등가회로도이고, 도 7은 본 발명의 실시예에 따른 적층형 칩소자의 특성 그래프로서, 본 발명의 실시예에 따른 적층형 칩소자는 이하에서 설명하는 특성을 얻을 수 있도록 구현된 것이다.
도 6의 등가회로도에서, 입력단(IN)과 출력단(OUT) 사이에 저항(R1, R2)이 직렬로 연결되고, 그 입력단(IN)과 저항(R1) 사이의 노드와 접지 사이에 캐패시터(C1)가 연결되며, 상기 저항(R1, R2) 사이의 노드와 접지 사이에 캐패시터(C3)가 연결되고, 상기 저항(R2)과 출력단(OUT) 사이의 노드와 접지 사이에 캐패시터(C2)가 연결된다. 즉, 도 4의 종래의 등가회로도와 비교하여 보면, 저항 및 캐패시터가 하나씩 더 추가된 것이다.
여기서, 상기 캐패시터(C1, C2, C3)의 캐패시턴스는 상호 동일하여도 되고, 어느 한 캐패시터의 캐패시턴스가 다른 두개의 캐패시터의 캐패시턴스와 달라도 된다. 그리고, 상기 저항(R1, R2)의 값은 동일 또는 차등되어도 된다.
도 6의 등가회로도에 의하면, 입력단(IN)으로 소정의 고주파 신호가 입력되면 저항(R1, R2)과 캐패시터(C1, C2, C3)에 의해 결정되는 소정의 주파수대역의 신 호는 접지측으로 향하여 그 입력된 소정의 고주파 신호의 상당부분이 감쇄되고, 다른 주파수대역의 신호는 출력단(OUT)으로 출력된다. 이와 반대로, 상기 출력단을 입력단으로 사용하고 상기 입력단을 출력단으로 사용하더라도 동일한 필터링 기능을 구현하게 된다.
도 7에서, X는 종래의 적층형 칩소자에서의 삽입 손실의 특성을 나타내고, Y는 본 발명의 실시예에 따른 적층형 칩소자에서의 삽입 손실의 특성을 나타낸다.
만약, 도 6의 등가회로도에서 캐패시터(C1, C2, C3)의 캐패시턴스가 상호 동일할 경우에는, 도 7의 (a)에서와 같이 감쇄극(attenuation pole)은 하나이지만 종래의 적층형 칩소자의 삽입 손실 특성(X) 보다 양호한 삽입 손실 특성(Y)을 보여준다. 즉, 종래의 적층형 칩소자 및 본 발명의 적층형 칩소자의 경우 약 900MHz 근방의 주파수 대역(즉, 저지 대역(a))에서 삽입 손실(즉, 감쇄)이 커짐을 알 수 있는데, 약 900MHz 주파수 대역(즉, 저지 대역(a))에서 종래의 적층형 칩소자의 삽입 손실량은 38dB 정도이고 본 발명의 실시예에 따른 적층형 칩소자의 삽입 손실량은 55dB 정도이므로, 본 발명의 실시예에 따른 적층형 칩소자에서의 삽입 손실 특성이 종래의 적층형 칩소자에서의 삽입 손실 특성보다 우수함을 알 수 있다.
이와 같이 저지 대역에서의 감쇄 특성이 개선됨에 따라, 비록 협대역이더라도 원하는 주파수대역의 신호 제거를 확실하게 행하게 된다.
한편, 도 6의 등가회로도에서 캐패시터(C1, C2)의 캐패시턴스는 동일하고 캐패시터(C3)의 캐패시턴스가 그 캐패시터(C1, C2)의 캐패시턴스와 다를 경우에는, 도 7의 (b)에서와 같이 두개의 감쇄극이 형성된다. 즉, 대략 900MHz 근방의 주파수 대역(즉, 저지 대역(a))에서 감쇄극이 형성되는 것은 종래의 특성(X)과 동일하지만, 약 1.8GHz 근방의 주파수 대역에서 또 하나의 감쇄극이 더 형성된다는 것이 종래 적층형 칩소자와는 차이난다.
이와 같이 복수의 감쇄극이 형성되면, 적층형 칩소자의 대역폭이 확대(도 7의 (b)에서 b 참조)되고 듀얼 밴드의 구현이 가능하게 된다.
도 8은 본 발명의 실시예에 따른 적층형 칩소자의 외관사시도이다.
본 발명의 실시예에 따른 적층형 칩소자는, 제 1 내지 제 3외부단자(12, 14, 16)가 소체(30)의 측면부에 각각 형성되고, 분할된 저항체 패턴(18a, 18b)이 소체(30)의 상면에 형성된다. 즉, 제 1외부 단자(12)는 소체(30)의 어느 한 측면부에 상호 이격되게 형성되되 해당 측면부에 노출된 제 1내부 전극 패턴(도시 생략)과 연결되고 일단이 소체(30)의 상면으로 연장된다. 제 2외부 단자(14)는 상기 제 1외부 단자(12)가 형성된 측면부와 반대되는 측면부에 상호 이격되게 형성되되 해당 측면부에 노출된 제 2내부 전극 패턴(도시 생략)과 연결되고 일단이 소체(30)의 상면으로 연장된다. 제 3외부 단자(16)는 소체(30)의 또다른 양측면부에 각각 형성되어 해당 측면부에 노출된 제 3내부 전극 패턴(도시 생략)과 연결되고 일단이 상면으로 연장된다.
도 8에서, 상기 분할된 저항체 패턴(18a, 18b)이 형성된 소체(30)의 상면 중앙에는 다수개의 도전성의 도전성 패드(32)가 상호 이격되게 형성된다. 상기 도전 성 패드(32)의 양측부상에는 상기 저항체 패턴(18a, 18b)의 일단이 각각 연결된다. 일반적으로, 저항값은 저항체의 인쇄폭과 두께에 반비례하고 길이에 정비례한다. 도 8에서, 상기 저항체 패턴(18a)과 저항체 패턴(18b)의 인쇄폭과 두께 및 길이는 상호 동일한 것으로 한다. 물론, 그 저항체 패턴(18a, 18b)의 인쇄폭과 두께 및 길이 등을 상호 차등되게 조정(즉, 전기적 특성값을 다르게 조정)함으로써 저지 대역의 특정 주파수에 형성되는 감쇄극 형성 위치를 변경시킬 수 있다.
여기서, 상기 제 1외부 단자(12)가 입력 전극이 되고 제 2외부 단자(14)가 출력 전극이 될 수도 있고, 반대로 제 1외부 단자(12)가 출력 전극이 되고 제 2외부 단자(14)가 입력 전극이 될 수도 있다.
도 9는 본 발명의 실시예에 따른 적층형 칩소자의 시트 적층 구조를 나타내는 사시도이고, 도 10은 본 발명의 실시예에 따른 적층형 칩소자의 개략적인 단면도이다.
본 발명의 적층형 칩소자 내부에 적층되어 있는 시트는 도 9에 도시된 바와 같이, 제 1시트(20), 제 2시트(22), 제 3시트(24), 보호 시트(34; 상부 시트라고도 함), 제 4시트(36), 및 제 5시트(38)를 포함한다.
상기 제 1시트(20)의 일측 단부에서 타측 단부측으로 제 1내부 전극 패턴(20a)이 소정 길이로 형성되되 상기 제 1내부 전극 패턴(20a)의 일부가 상기 소체(30)의 일측면에 노출되게 형성된다. 상기 제 2시트(22)에는 상기 제 1시트(20)와는 달리 타측 단부에서 일측 단부측으로 제 2내부 전극 패턴(22a)이 형성되는데, 상기 제 2내부 전극 패턴(22a)의 일부가 상기 소체(30)의 타측면에 노출되게 형성된다. 상기 제 3시트(24)에는 일부가 상기 제 3외부 단자(16)에 연결되는 제 3내부 전극 패턴(24a)이 형성되는데, 그 제 3내부 전극 패턴(24a)은 상기 제 1 및 제 2내부 전극 패턴(20a, 22a)의 형성 방향과 교차하는 방향으로 형성된다. 상기 제 4시트(36)의 중앙부에는 제 4내부 전극 패턴(36a)이 형성되는데, 그 제 4내부 전극 패턴(36a)은 상기 제 1 내지 제 3외부 단자(12, 14, 16)와 직접적으로 연결되지 않게 형성된다. 상기 제 5시트(38)에는 상기 제 3외부 단자(16)에 연결되는 제 5내부 전극 패턴(38a)이 형성되는데, 그 제 5내부 전극 패턴(38a)은 상기 제 4내부 전극 패턴(36a)의 형성 방향과 교차하는 방향 즉, 제 3내부 전극 패턴(24a)과 동일한 형상으로 형성된다.
여기서, 상기 제 1시트(20)위에 상기 제 3시트(24)를 매개로 상기 제 2시트(22)가 적층되고, 상기 제 2시트(22)의 상부에는 상기 제 5시트(38)가 적층되며, 그 제 5시트(38)의 상부에는 상기 제 4시트(36)가 적층되고, 상기 제 4시트(36)의 상부에는 보호 시트(34)가 적층된다. 그리고, 상기 제 3 및 제 5내부 전극 패턴(24a, 38a)는 공통단자용이다.
한편, 일반적으로 필터의 차수를 증가시키게 되면 감쇄 특성이 향상되는데, 그 필터의 차수를 증가시킴에 있어서 필터의 소형화를 유지하면서 감쇄 특성을 향상시키는 것이 중요하다. 따라서, 본 발명의 실시예에서는 상기 보호 시트(34)에 비아 홀(34a)을 형성시키고 그 비아 홀(34a)에 Ag 금속 등의 도전성 페이스트를 인쇄하여 충전시켜서 상기 제 4내부 전극 패턴(36a)과 연결시켰다. 상기 제 4내부 전 극 패턴(36a)과 상기 제 5내부 전극 패턴(38a) 사이의 캐패시턴스를 늘리기 위해서는 그 제 4내부 전극 패턴(36a)의 면적을 늘리거나 형상을 변형시키면 된다.
그리고, 상기 제 4내부 전극 패턴(36a)과 상기 제 5내부 전극 패턴(38a)간의 갭(gap)은 상기 제 5내부 전극 패턴(38a)과 상기 제 2내부 전극 패턴(22a)간의 갭보다 좁게 설정한다. 상기 제 5내부 전극 패턴(38a)을 사이에 두고 상부에는 제 4내부 전극 패턴(36a)이 형성되고 하부에는 제 2내부 전극 패턴(22a)이 형성되어 있기 때문에, 실질적으로 상기 제 4내부 전극 패턴(36a)과 상기 제 5내부 전극 패턴(38a) 사이에서만 소정의 캐패시턴스가 발생되는 것이 아니라 그 제 5내부 전극 패턴(38a)과 상기 제 2내부 전극 패턴(22a) 사이에서도 약간의 캐패시턴스가 발생하게 된다. 따라서, 불필요한 영향을 최소화하기 위해서는 상기 제 5내부 전극 패턴(38a)과 상기 제 2내부 전극 패턴(22a)간의 갭을 넓게 하는 것이 바람직하다. 물론, 그 제 5내부 전극 패턴(38a)과 상기 제 2내부 전극 패턴(22a)간의 갭을 너무 넓게 하게 되면 소체의 두께가 커지게 되므로 상기 제 5내부 전극 패턴(38a)과 상기 제 2내부 전극 패턴(22a)간의 갭은 불필요한 영향을 최소화면서도 제품의 소형화에 반하지 않을 정도의 갭을 유지하는 것이 바람직하다. 반대로, 상기 제 4내부 전극 패턴(36a)과 상기 제 5내부 전극 패턴(38a)간의 갭(gap)을 아주 좁힐 수도 있는데, 이 경우에는 배리스터로 동작할 때 내전압이 줄어들게 되는 문제가 발생할 수도 있으므로 상기 제 4내부 전극 패턴(36a)과 상기 제 5내부 전극 패턴(38a)간의 갭(gap)은 적절하게 유지되는 것이 바람직하다. 한편으로는, 불필요한 캐패시턴스의 발생을 없애기 위해 상기 제 2시트(22)와 제 5시트(38) 사이에 아무런 패턴이 인쇄되지 않은 시트를 개재하여도 된다.
도 10에서, 상기 저항체 패턴(18a)과 저항체 패턴(18b)의 인쇄폭과 두께 및 길이를 상호 동일하게 도시하였으나, 그 저항체 패턴(18a, 18b)의 인쇄폭과 두께 및 길이 등은 상호 차등되게 조정가능하며, 그러한 차등조정에 의한 저항값 조정에 의해 저지 대역의 특정 주파수에 형성되는 감쇄극의 형성 위치를 변경시킬 수 있게 된다. 물론, 필요에 따라서는 도 11에서와 같이 그 도전성 패드(32)의 위치 및 형상을 변경하는 것에 의해 상기 저항체 패턴(18a, 18b)의 저항값을 차등되게 할 수도 있다.
도 10에서, C1은 상기 제 1내부 전극 패턴(20a)이 되고, C2는 상기 제 2내부 전극 패턴(22a)이 되며, C3는 제 4내부 전극 패턴(36a)이 되고, G1은 상기 제 3내부 전극 패턴(24a)이 되며, G2는 상기 제 5내부 전극 패턴(38a)이 된다.
한편, 도 10에서 상기 C1과 G1이 상기 C2의 상부에 위치한 것으로 도시하여도 무방하다. 그리고, 상기 저항체 패턴(18a, 18b)의 형상 및 내부 전극 패턴(20a, 22a, 24a, 36a, 38a)의 형상은 상술한 실시예에 도시한 형상으로만 한정되는 것이 아니라, 다양한 형상으로 변형되어도 된다. 그리고, 도 9에서는 제 1 내지 제 3시트(20, 22, 24)를 각기 하나씩 구현하였으나, 그 제 1 내지 제 3시트(10, 12, 14)를 다양한 조합으로 복수개로 적층시키는 것도 가능하다.
이와 같이 구성된 본 발명의 실시예에 따른 적층형 칩소자에 따르면, 도 10 의 제 1외부 단자(12)를 입력단(IN)으로 사용하고 도 10의 제 2외부 단자(14)를 출력단(OUT)으로 사용하는 경우, 입력단(IN)인 제 1외부 단자(12)로 소정의 고주파 신호가 입력되면 저항(18a, 18b)과 캐패시터(C1, C2, C3)에 의해 결정되는 소정의 주파수대역의 신호는 각각 접지 전극(도 10의 G1, G2)(공통 단자)측으로 향하여 그 입력된 소정의 고주파 신호의 특정부분(즉, 저지 대역의 주파수 신호)이 감쇄되고, 다른 주파수대역의 신호는 출력단(OUT)인 제 2외부 단자(14)로 출력된다.
이와 반대로, 앞서 출력단으로 사용하였던 제 2외부 단자(14)를 입력단으로 사용하고 입력단으로 사용하였던 제 1외부 단자(12)를 출력단으로 사용하더라도 동일한 필터링 기능을 구현하게 된다.
여기서, 상기 캐패시터(C1, C2, C3)의 캐패시턴스를 상호 동일(즉, C1=C2=C3)하게 되면 상술한 도 7의 (a)와 같이 감쇄 특성이 우수한 효과를 얻게 된다. 그리고, 상기 캐패시터(C1, C2)의 캐패시턴스는 동일하고 캐패시터(C3)의 캐패시턴스는 그 캐패시터(C1, C2)와 다르게 하면(즉, C1=C2??C3) 도 7의 (b)와 같이 두개의 감쇄극이 형성되어 듀얼 밴드에 적절한 광대역 특성을 얻게 된다. 물론, 그 캐패시터(C1, C2, C3)의 캐패시턴스를 모두 다르게 할 수도 있는데 이 경우에는 감쇄극이 3개가 형성되는 광대역의 트리플(triple) 밴드 구현이 가능하게 된다.
(변형예 설명)
한편, 본 발명은 상술한 도 9 및 도 10에 도시된 구조에만 적용되는 것이 아니라 다음과 같이 변형시킨 구조에도 적용가능하다.
도 12는 도 9 및 도 10과 비교하여 볼 때 소체 내부의 시트의 수를 하나 더 늘려서 도전성 물질이 인쇄된 내부 전극 패턴(C)과 공통단자용 내부 전극 패턴(G)을 일대일로 대응되게 구성시켰다. 다시 말해서, 도 9 및 도 10은 제 5내부 전극 패턴(38a)과 제 2내부 전극 패턴(22a) 사이(즉, G2와 C2사이)에서도 원하지 않은 약간의 캐패시턴스가 발생할 수가 있다. 그러나, 도 12와 같이 구성시키게 되면 도전성 물질이 인쇄된 내부 전극 패턴(C1, C2, C3)과 공통단자용 내부 전극 패턴(G1, G2, G3)이 일대일로 대응되어 동작함에 따라 원하지 않은 캐패시턴스의 발생을 억제하게 된다.
그리고, 도 13은 도 12에서의 공통단자용 내부 전극 패턴(G3) 및 그 내부 전극 패턴(G3)이 형성된 시트를 제거한 구성이다. 즉, 도 13은 내부 전극 패턴(C2)과 내부 전극 패턴(C3)이 공통단자용 내부 전극 패턴(G2)을 공유하는 구성이다. 이러한 도 13의 구성은 도 12와 비교하여 볼 때, 구조를 간략하게 하면서도 원하는 캐패시턴스를 얻을 수 있는 구성이다.
그리고, 도 14는 도 12와 비교하여 볼 때, 도 12의 내부 전극 패턴(C1, C2)은 각각의 시트에 형성된 것이지만, 도 14에서는 내부 전극 패턴(C1, C2)을 하나의 시트의 양측부에 상호 이격되게 형성시킨 것이다. 그 내부 전극 패턴(C1, C2)을 형성하는 내부 전극 구조는 공지의 기술을 모두 적용할 수 있다.
그리고, 도 15는 도 14와 비교하여 보면 공통단자용 내부 전극 패턴(G2)을 공용화한 것이다. 즉, 도 15는 공통단자용 내부 전극 패턴(G1)이 형성된 시트와 공통단자용 내부 전극 패턴(G2)이 형성된 시트 사이에 2개의 시트를 적층개재시키되, 그 2개의 시트중 한 시트의 양측부에 도전성 물질이 형성된 내부 전극 패턴(C1, C2)을 상호 이격되게 형성시키고, 다른 한 시트의 양측부에 도전성 물질이 형성된 내부 전극 패턴(C3, C4)을 상호 이격되게 형성시킨 것이다.
그리고, 도 16은 적층형 칩소자의 제조 공정을 고려한 구조이다. 통상적으로, 적층형 칩소자 제조시 다양한 내부 전극 패턴이 형성된 다수의 시트를 적층하여 소체를 형성하고 나서, 그 소체의 최상부의 보호 시트상에 저항체 패턴 및 도전성 패드를 형성시키게 된다. 따라서, 그 저항체 패턴 및 도전성 패드는 소체의 상면에만 형성시키는 것이므로 소체의 상면과 하면에 대한 방향성을 구분해야 되는 번거러움이 있다. 만일, 상하부가 뒤섞여 있는 소체들에 대하여 상하부 선별을 행하지 않은 채로 저항체 패턴 및 도전성 패드를 형성시킨다고 한다면 소체의 상면에 저항체 패턴 및 도전성 패드가 형성된 정상적인 제품 뿐만 아니라 소체의 하면에 저항체 패턴 및 도전성 패드가 형성된 비정상적인 제품들이 다수개 발생하여 생산수율을 떨어뜨리게 된다.
따라서, 상하부 선별에 소요되는 시간 및 생산수율 저하 등을 없애기 위해 도 16에서는 내부 전극 패턴을 위아래로 대칭되게 구성시켰다. 즉, 도 16은 도 10과 비교하여 보면 소체 내부 상층에 적층되어 있는 내부 전극 패턴(C3, G2)과 동일 한 형태로 된 내부 전극 패턴(C3a)과 공통단자용 내부 전극 패턴(G2a)이 그 소체 내부 하층에 추가로 갖추어진다. 소체 내부를 이와 같이 구성시키게 되면 저항체 패턴 및 도전성 패드를 형성시킬 때 소체의 상하부 선별없이 바로 작업을 할 수 있게 된다.
도 16의 구조는 소체의 전체 크기 및 구현하려는 캐패시턴스값에 따라 여유 공간이 발생하는 경우에 특히 유용한 구조이다. 따라서, 칩 전체 크기는 유지하면서도 상술한 이점을 가질 수 있다.
그리고, 도 17은 적층형 칩소자의 제조 공정을 고려한 구조이다. 도 10은 소체 내부에 내부 전극 패턴(C3)이 인쇄된 시트를 갖추었으나, 도 17은 그 내부 전극 패턴(C3)이 인쇄된 시트를 제거하였다. 즉, 도 10은 보호 시트에 비아 홀을 천공하고서 그 비아 홀내에 도전성 페이스트를 충전시켜 보호 시트상의 도전성 패드(32) 및 저항체 패턴(18a, 18b)과 소체 내부의 내부 전극 패턴(C3)을 전기적으로 연결시킨 구조인데 반해, 도 17은 그 내부 전극 패턴(C3)이 인쇄된 시트를 제거함으로써 비아 홀 형성 역시 필요없게 하였으므로, 도 17의 구조가 도 10에 비해 제조 공정이 수월해진다. 도 17에서는 도전성 패드(32)의 면적이 도 10의 내부 전극 패턴(C3)의 면적보다 적기 때문에 그 도전성 패드(32)와 공통단자용 내부 전극 패턴(G2)간에 발생되는 캐패시턴스는 도 10의 내부 전극 패턴(C3, G2)간의 캐패시턴스에 비해 일반적으로 적게 된다. 이 경우, 도전성 패드(32)의 면적을 늘림으로써 도 10의 경우와 동일한 캐패시턴스를 구현할 수도 있다.
그리고, 도 18은 적층형 칩소자의 제조 공정을 고려한 구조이다. 즉, 도 17의 적층형 칩소자를 제조하는 경우 도 16의 설명에서 언급한 바와 같이 소체의 상하부 선별이 이루어진 후에 저항체 패턴 및 도전성 패드의 형성이 행해져야만이 정상적인 제품을 생산해 낼 수 있다.
따라서, 그러한 상하부 선별에 소요되는 시간 및 생산수율 저하 등을 없애기 위해 도 18에서는 내부 전극 패턴을 위아래로 대칭되게 구성시켰다. 즉, 도 18은 도 17과 비교하여 보면 소체 내부 상층에 적층되어 있는 공통단자용 내부 전극 패턴(G2)과 동일한 형태로 된 내부 전극 패턴(G2a)이 그 소체 내부 하층에 추가로 갖추어진다. 소체 내부를 이와 같이 구성시키게 되면 저항체 패턴 및 도전성 패드를 형성시킬 때 소체의 상하부 선별없이 바로 작업을 할 수 있게 된다.
그리고, 도 19는 적층형 칩소자의 제조 공정을 고려한 구조이다. 도 12의 적층형 칩소자를 제조하는 경우 도 16의 설명에서 언급한 바와 같이 소체의 상하부 선별이 이루어진 후에 저항체 패턴 및 도전성 패드의 형성이 행해져야만이 정상적인 제품을 생산해 낼 수 있다.
따라서, 그러한 상하부 선별에 소요되는 시간 및 생산수율 저하 등을 없애기 위해 도 19에서는 내부 전극 패턴을 위아래로 대칭되게 구성시켰다. 즉, 도 19는 도 12와 비교하여 보면 소체 내부 상층에 적층되어 있는 도전성의 내부 전극 패턴(C3) 및 공통단자용 내부 전극 패턴(G2)과 동일한 형태로 된 내부 전극 패턴(C3a, G2a)이 그 소체 내부 하층에 추가로 갖추어진다. 소체 내부를 이와 같이 구성시키게 되면 저항체 패턴 및 도전성 패드를 형성시킬 때 소체의 상하부 선별없이 바로 작업을 할 수 있게 된다.
도 19의 구조는 소체의 전체 크기 및 구현하려는 캐패시턴스값에 따라 여유 공간이 발생하는 경우에 특히 유용한 구조이다. 따라서, 칩 전체 크기는 유지하면서도 상술한 이점을 가질 수 있다.
이상 상세히 설명한 바와 같이 본 발명에 따르면, 필터의 차수를 높이되 소체 상면에 비아 홀을 형성하여 내부에 추가적으로 형성시킨 캐패시터 패턴과의 접속을 용이하게 함으로써 종래의 필터의 감쇄 특성에 비해 더욱 개선된 감쇄 특성을 얻게 된다.
그리고, 감쇄 특성에 있어서 복수의 감쇄극을 얻을 수 있게 되어 듀얼 밴드 등과 같은 광대역에서의 감쇄 특성을 얻을 수 있게 된다.
또한, 소체 상면에 형성되는 도전체 패턴이 저항체 패턴인 경우에 그 저항체 패턴의 분할로 인해 저항값의 조정이 매우 용이하게 된다.
한편, 본 발명은 상술한 실시예 및 변형예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다.

Claims (10)

  1. 소체의 제 1면의 제 1외부 단자에 연결되게 형성된 내부 전극 패턴을 갖는 제 1내부 시트, 상기 제 1면과 대향되는 소체의 제 2면의 제 2외부 단자에 연결되게 형성된 내부 전극 패턴을 갖는 제 2내부 시트, 상기 소체의 다른 측면인 제 3면의 제 3외부 단자에 연결되게 형성된 내부 전극 패턴을 갖는 제 3내부 시트가 적층된 적층형 칩소자에 있어서,
    상기 소체의 상면 중앙부에 형성된 도전성 패드;
    상기 소체의 상면에 형성되되, 일단이 상기 제 1외부 단자에 연결되고 타단이 상기 도전성 패드에 연결된 제 1외부 도전체 패턴;
    상기 소체의 상면에 형성되되, 일단이 상기 제 2외부 단자에 연결되고 타단이 상기 도전성 패드에 연결된 제 2외부 도전체 패턴; 및
    상기 적층된 제 1 내지 제 3내부 시트들중의 최상위 시트의 상부와 상기 도전성 패드 사이에 적층되되, 상면에는 상기 제 3외부 단자에 연결되고 상기 도전성 패드와 대면하는 내부 전극 패턴이 형성된 제 4내부 시트를 포함하는 것을 특징으로 하는 적층형 칩소자.
  2. 제 1항에 있어서,
    상면에 상기 제 3외부 단자에 연결된 내부 전극 패턴이 형성되되, 상기 적층된 제 1 내지 제 3내부 시트를 중심으로 상기 제 4내부 시트와 대칭되게 상기 제 1 내지 제 3내부 시트의 하부에 배치된 제 5내부 시트를 추가로 포함하는 것을 특징으로 하는 적층형 칩소자.
  3. 소체의 제 1면의 제 1외부 단자에 연결되게 형성된 내부 전극 패턴을 갖는 제 1내부 시트, 상기 제 1면과 대향되는 소체의 제 2면의 제 2외부 단자에 연결되게 형성된 내부 전극 패턴을 갖는 제 2내부 시트, 상기 소체의 다른 측면인 제 3면의 제 3외부 단자에 연결되게 형성된 내부 전극 패턴을 갖는 제 3내부 시트가 적층된 적층형 칩소자에 있어서,
    상기 소체의 상면 중앙부에 형성된 도전성 패드;
    상기 소체의 상면에 형성되되, 일단이 상기 제 1외부 단자에 연결되고 타단이 상기 도전성 패드에 연결된 제 1외부 도전체 패턴;
    상기 소체의 상면에 형성되되, 일단이 상기 제 2외부 단자에 연결되고 타단이 상기 도전성 패드에 연결된 제 2외부 도전체 패턴;
    상기 적층된 제 1 내지 제 3내부 시트들중의 최상위 시트의 상부와 상기 도전성 패드 사이에 적층되되, 상면에는 상기 제 3외부 단자에 연결된 내부 전극 패턴이 형성된 제 4내부 시트; 및
    상기 도전성 패드와 제 4내부 시트 사이에 적층되되, 상면에 상기 도전성 패드와 전기적으로 연결된 내부 전극 패턴이 형성된 제 5내부 시트를 포함하는 것을 특징으로 하는 적층형 칩소자.
  4. 제 3항에 있어서,
    상기 제 4 및 제 5내부 시트에 상응하는 내부 시트들이 상기 제 1 내지 제 3내부 시트를 중심으로 상기 제 4 및 제 5내부 시트와 대칭되게 상기 제 1 내지 제 3내부 시트의 하부에 배치된 것을 특징으로 하는 적층형 칩소자.
  5. 제 3항 또는 제 4항에 있어서,
    상기 도전성 패드와 상기 제 5내부 시트의 내부 전극 패턴은 비아 홀에 충전 된 도전성 페이스트에 의해 전기적으로 연결된 것을 특징으로 하는 적층형 칩소자.
  6. 제 1항 내지 제 4항중의 어느 한 항에 있어서,
    상기 제 1 및 제 2외부 도전체 패턴은 저항체 패턴 또는 인덕터 패턴으로 구성된 것을 특징으로 하는 적층형 칩소자.
  7. 제 1항 내지 제 4항중의 어느 한 항에 있어서,
    상기 제 3내부 시트의 내부 전극 패턴과 상기 제 4내부 시트의 내부 전극 패턴은 대향하게 배치된 것을 특징으로 하는 적층형 칩소자.
  8. 제 1항 내지 제 4항중의 어느 한 항에 있어서,
    상기 제 1외부 도전체 패턴과 상기 제 2외부 도전체 패턴의 전기적 특성값이 다른 것을 특징으로 하는 적층형 칩소자.
  9. 제 1항 내지 제 4항중의 어느 한 항에 있어서,
    상기 제 1 및 제 2외부 도전체 패턴은 병렬로 2개 이상 형성된 것을 특징으로 하는 적층형 칩소자.
  10. 제 1항 내지 제 4항중의 어느 한 항에 있어서,
    상기 제 1 내부 시트와 상기 제 2내부 시트는 동일 시트인 것을 특징으로 하 는 적층형 칩소자.
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