KR20070090677A - 적층형 칩 소자 및 그의 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 239000000919 ceramic Substances 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims description 34
- 230000008569 process Effects 0.000 claims description 13
- 238000006243 chemical reaction Methods 0.000 claims description 11
- 239000011248 coating agent Substances 0.000 claims description 8
- 238000000576 coating method Methods 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 230000002401 inhibitory effect Effects 0.000 claims description 4
- 230000001629 suppression Effects 0.000 claims description 3
- 239000002184 metal Substances 0.000 abstract description 43
- 229910052751 metal Inorganic materials 0.000 abstract description 43
- 239000003990 capacitor Substances 0.000 abstract description 33
- 239000000758 substrate Substances 0.000 description 24
- 239000010408 film Substances 0.000 description 18
- 238000010586 diagram Methods 0.000 description 12
- 239000000843 powder Substances 0.000 description 8
- 229910000679 solder Inorganic materials 0.000 description 8
- 238000003780 insertion Methods 0.000 description 7
- 230000037431 insertion Effects 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 230000002829 reductive effect Effects 0.000 description 7
- YXFVVABEGXRONW-UHFFFAOYSA-N Toluene Chemical compound CC1=CC=CC=C1 YXFVVABEGXRONW-UHFFFAOYSA-N 0.000 description 6
- 238000000926 separation method Methods 0.000 description 6
- 238000005476 soldering Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000007639 printing Methods 0.000 description 5
- 239000002994 raw material Substances 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 3
- 239000000654 additive Substances 0.000 description 3
- 230000000996 additive effect Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 238000001704 evaporation Methods 0.000 description 3
- 230000008020 evaporation Effects 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910052763 palladium Inorganic materials 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- 238000007650 screen-printing Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 2
- 239000011230 binding agent Substances 0.000 description 2
- 229910010293 ceramic material Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000001914 filtration Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000002002 slurry Substances 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910015902 Bi 2 O 3 Inorganic materials 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000013016 damping Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- -1 screen printing Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000003852 thin film production method Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76832—Multiple layers
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
- H01L25/074—Stacked arrangements of non-apertured devices
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Ceramic Engineering (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
본 발명은 저지 대역에서의 감쇄량을 향상시키고 광대역의 감쇄 특성을 얻을 수 있도록 한 적층형 칩 소자 및 그의 제조 방법에 관한 것으로, 소체의 제 1측면부의 제 1외부 단자와 연결된 제 1내부 전극 패턴과 상기 소체의 제 2측면부의 제 2외부 단자와 연결된 제 2내부 전극 패턴 및 상기 소체의 제 3측면부의 제 3외부 단자와 연결된 제 3내부 전극 패턴을 포함한 적층형 칩 소자로서, 상기 소체의 상면에 형성되되, 일단이 상기 제 1외부 단자에 연결되고 타단은 상기 제 2외부 단자에 연결된 전자 소자 패턴; 상기 전자 소자 패턴의 상부에 적층된 세라믹 시트; 및 상기 세라믹 시트의 상면에 형성되고 상기 제 3외부 단자와 연결된 외부 전극 패턴을 포함하는 것이다.
Description
도 1은 종래 적층형 칩 소자의 외관사시도,
도 2는 종래 적층형 칩 소자의 내부 전극 패턴의 구조를 나타내는 사시도,
도 3은 종래 적층형 칩 소자의 개략적인 단면도,
도 4는 도 3의 등가회로도,
도 5는 종래 적층형 칩 소자의 특성 그래프,
도 6a 내지 도 6g는 본 발명의 실시예에 따른 적층형 칩 소자의 구성 및 제조 공정을 설명하기 위한 도면,
도 7은 도 6g의 A-A선의 단면도,
도 8은 도 6g의 B-B선의 단면도,
도 9는 도 7의 등가회로도,
도 10의 (a)는 적층형 칩 소자의 실장을 위한 PCB기판의 일반적인 레이아웃 패턴의 일예이고, 도 10의 (b)는 종래 적층형 칩 소자를 이용하였을 경우의 PCB기판의 레이아웃 패턴과 본 발명의 실시예에 따른 적층형 칩 소자를 이용하였을 경우의 PCB기판의 레이아웃 패턴을 비교한 도면,
도 11은 도 6d의 저항체 패턴의 변형예들을 나타낸 도면,
도 12는 도 6d의 금속 패드의 변형예들을 나타낸 도면,
도 13은 도 6e의 외부 전극 패턴의 변형예를 나타낸 도면이다.
< 도면의 주요부분에 대한 부호의 설명 >
10 : 소체 10a, 10b, 10c, 10d : 단위 소자
20 : 제 1시트 21 : 제 1내부 전극 패턴
22 : 제 2시트 23 : 제 2내부 전극 패턴
24 : 제 3시트 25 : 제 3내부 전극 패턴
26 : 커버 시트 30 : 저항체 패턴
30a : 제 1저항체 패턴 30b : 제 2저항체 패턴
32 : 금속 패드 34 : 유전체 시트
36 : 외부 전극 패턴 38 : 절연 피막
38a : 천공부 40 : 제 1외부 단자
42 : 제 2외부 단자 44 : 제 3외부 단자
50 : PCB기판 52a, 52b, 52c, 52d : 레이아웃 패턴 영역
54 : 칩 소자 56 : 레이아웃 패턴
본 발명은 적층형 칩 소자 및 그의 제조 방법에 관한 것으로, 보다 상세하게는 다수개의 단위 소자가 하나의 칩으로 제조된 적층형 어레이 칩에서 삽입 손실 특성을 향상시키고 광대역의 감쇄 특성을 가질 수 있도록 한 적층형 칩 소자 및 그의 제조 방법에 관한 것이다.
일반적으로, 저항(R)은 회로내에서 전류 흐름의 제어나 전압을 강하시키는 역할을 수행한다. 특히, 저항은 교류회로에 있어서 임피던스 정합 등의 역할을 수행한다. 저항은 다른 수동소자인 캐패시터(C) 또는 인덕터(L)와 결합하여 각종 필터를 구현하고 고주파 노이즈 제거 뿐만 아니라 주파수 선택의 기능을 수행하고 있다.
그리고, 캐패시터(C)는 기본적으로 직류를 차단하고 교류 신호를 통과시키는 역할을 하며, 시정수 회로, 시간 지연 회로, RC 및 LC 필터 회로를 구성하기도 한다. 캐패시터 자체로 노이즈를 제거하는 역할을 하기도 한다.
또한, 바리스터(varistor)는 인가전압에 따라 저항이 변하기 때문에 과전압(서지 전압) 및 정전기로부터 중요 전자 부품과 회로를 보호하는 보호용 소자로 널리 사용되고 있다. 즉, 평소에는 회로내에 배치된 바리스터에는 전류가 흐르지 않는다. 그러나, 특정한 전압 이상의 과전압 등에 의하여 바리스터의 양단에 과전압 이 걸리면 바리스터의 저항이 급격히 감소하여 거의 모든 전류가 바리스터에 흐르게 되고, 다른 소자에는 전류가 흐르지 않게 되어 상기 바리스터가 배치된 회로는 과전압으로부터 보호된다.
바리스터는 과전압이 걸리지 않은 정상상태에서 캐패시터로 작용한다. 캐패시터는 캐패시턴스 값만을 갖는 것이 아니라 기생 인덕턴스 값을 갖고 있으며, 인덕터는 도선에 전류가 흐를 때 그 전류의 변화를 막으려는 성질을 가지는 소자이다. 상기 인덕터는 인덕턴스 값 외에도 기생 캐패시턴스 값을 갖는다. 이로 인하여 특정 고주파에서 소자의 기능이 바뀌게 되는데, 이러한 특정 주파수를 자기 공진 주파수라고 한다.
단일 칩 내에 저항 성분과 바리스터 성분을 함께 결합하여 형성시킨 저항-바리스터 복합 칩은 과전압 및 정전기로부터의 보호와 동시에 고주파 선로에서 발생할 수 있는 노이즈를 제거한다. 상기와 같은 바리스터 소자와 저항 소자를 결합시킴으로써 과전압으로부터 중요한 전자부품이나 소형 모터 및 회로를 효율적으로 보호할 수 있을 뿐만 아니라 안정된 전원 전압의 확보 및 노이즈 성분의 제거를 통해 전자부품이나 회로의 안정된 동작을 보장할 수 있다.
따라서, 인덕터-바리스터의 결합은 고주파 노이즈 제거 특성이 양호한 인덕터-커패시터로 이루어지는 파이(π)형 필터를 구현하게 된다.
이러한 저항-바리스터 결합 소자 또는 인덕터-바리스터의 결합 소자는 회로내의 이상 과전압이 유입되면 즉시 바리스터의 기능이 발현되어 과전압으로부터 전자 부품 또는 회로를 보호하고 노이즈 성분을 제거하게 된다.
특히, 최근에는 전자기기의 소형화에 대응하여 고집적 회로 칩 소자 등에 대한 요구도 늘어가고 있다.
이러한 추세에 발맞추어 다양한 형태의 적층형 칩 소자가 제안되고 있는데, 그 중의 일예로 도 1 내지 도 5와 같은 구성 및 특성을 갖는 적층형 칩 소자가 있다.
도 1에는 4개의 단위 소자(10a, 10b, 10c, 10d)가 하나의 칩으로 어레이된 적층형 칩 소자가 도시되어 있다. 도 1의 적층형 칩 소자가 파이형 RC필터로 구현된 것으로 설정하고 설명한다.
종래의 적층형 칩 소자는 제 1 내지 제 3외부 단자(12, 14, 16)가 소체(10)의 측면부에 각각 형성되고, 저항체 패턴(18)이 소체(10)의 상면에 형성된다. 그, 제 1외부 단자(12)는 소체(10)의 어느 한 측면부에 상호 이격되게 형성되되 해당 측면부에 노출된 내부 전극 패턴(도시 생략)과 연결되고 일단이 소체(10)의 상면으로 연장된다. 제 2외부 단자(14)는 상기 제 1외부 단자(12)가 형성된 측면부와 반대되는 측면부에 상호 이격되게 형성되되 해당 측면부에 노출된 내부 전극 패턴(도시 생략)과 연결되고 일단이 소체(10)의 상면으로 연장된다. 제 3외부 단자(16)는 소체(10)의 또다른 양측면부에 각각 형성되어 해당 측면부에 노출된 내부 전극 패턴(도시 생략)과 연결되고 일단이 상면으로 연장된다. 상기 저항체 패턴(18)의 양단은 각 단위 소자(10a, 10b, 10c, 10d)별로 제 1 및 제 2외부 단자(12, 14)에 연결된다. 상기 제 3외부 단자(16)는 공통 단자(접지 전극)가 된다.
도 2는 종래 적층형 칩 소자의 내부 전극 패턴의 구조를 나타내는 사시도이고, 도 3은 종래 적층형 칩 소자의 개략적인 단면도이다.
종래 적층형 칩 소자의 내부 전극 패턴은 도 2에 도시된 바와 같이 제 1시트(20)와 제 2시트(22) 및 제 3시트(24)에 형성된다. 제 1시트(20) 및 제 2시트(22)에는 각각 제 1 및 제 2내부 전극 패턴(21, 23)이 형성되고, 제 3시트(24)에는 제 3내부 전극 패턴(25)이 형성된다. 상기 제 1 시트(20) 및 제 2시트(22)에는 상기 제 1 및 제 2내부 전극 패턴(21, 23)이 교번되게 형성된다. 즉, 제 1시트(20)에는 단위 소자(10a, 10c)의 영역이 될 부위에 제 1내부 전극 패턴(21)이 형성되고 단위 소자(10b, 10d)의 영역이 될 부위에 제 2내부 전극 패턴(23)이 형성된다. 그 제 1시트(20)에서의 제 1내부 전극 패턴(21)은 일부가 해당 시트(20)의 횡방향 일측 단부에 노출되고 그 일측 단부에서 타측 단부측으로 소정 길이로 형성되고, 그 제 1시트(20)에서의 제 2내부 전극 패턴(23)은 일부가 해당 시트(20)의 횡방향 타측 단부에 노출되고 그 타측 단부에서 일측 단부측으로 소정 길이로 형성된다. 제 2시트(22)의 경우는 상기 제 1시트(20)와 반대되는 패턴 구조를 갖는다. 그 제 2시트(22)에서의 제 1내부 전극 패턴(21)은 단위 소자(10b, 10d)의 영역이 될 부위에 형성되는데 해당 시트(22)의 횡방향 일측 단부에 노출되고 그 일측 단부에서 타측 단부측으로 소정 길이로 형성되고, 그 제 2시트(22)에서의 제 2내부 전극 패턴(23)은 단위 소자(10a, 10c)의 영역이 될 부위에 형성되는데 해당 시트(22)의 횡방향 타측 단부에 노출되고 그 타측 단부에서 일측 단부측으로 소정 길이로 형성된다. 제 3시트(24)의 제 3내부 전극 패턴(25)은 상기 제 1 및 제 2내부 전극 패턴(21, 23)과 교차하는 방향으로 해당 시트(24)의 양 대향 단부를 가로지르게 형성되고 양측 단부는 해당 시트(24)의 양 대향 단부에 노출된다. 그 제 1 내지 제 3내부 전극 패턴(21, 23, 25)을 형성시키기 위해 통상적으로 스크린 프린팅 등의 후막 제조법 혹은 스퍼터링법, 증발법, 기상화학증착법, 졸겔 코팅법 등의 박막제조법이 사용되고, Ag, Pt, Pd 등의 도전성 페이스트가 사용된다.
이와 같이 내부 전극 패턴이 형성된 시트들을 적층시키되, 그 제 2시트(22)를 최하층으로 하여 그 위에 제 3시트(24)를 적층시키고 그 위에 제 1시트(20)를 적층시킨 다음에 커버 시트(26)를 적층시킨 후에 이를 압착하고, 절단, 베이크 아웃, 소성 공정을 실시하여 소체를 형성시킨다. 그 이후에 그 소체에 제 1 내지 제 3외부 단자(12, 14, 16) 및 저항체 패턴(18)을 형성함으로써 적층 어레이 칩이 완성된다.
이와 같이 완성된 적층 어레이 칩의 어느 한 단위 소자를 수직으로 절단하게 되면, 예를 들어 저항체 패턴(18)의 길이방향으로 수직으로 절단하게 되면 도 3과 같은 단면 구조가 된다. 도 3에서는 단면 구조를 이해하기 쉽게 하기 위해서 제 1 내지 제 3시트(20, 22, 24) 및 커버 시트(26)를 도시하지 않았다. 동종업계에 종사하는 당업자라면 그 제 1 내지 제 3시트(20, 22, 24) 및 커버 시트(26)의 도시 생략이 단면 구조를 이해하는데 전혀 문제가 되지 않는다.
도 4는 도 3의 등가회로도로서, 입력단(IN)과 출력단(OUT) 사이에 저항(R)이 연결되고, 그 저항(R)의 양단과 접지 사이에 캐패시터(C1, C2)가 연결된다. 도 4의 입력단(IN) 및 출력단(OUT)은 도 3의 제 1 및 제 2외부 단자(12, 14)에 해당된다. 도 4의 캐패시터(C1)는 도 3의 제 1내부 전극 패턴(21)과 제 3내부 전극 패턴(25) 사이에서 형성되는 캐패시턴스를 갖는다. 도 4의 캐패시터(C2)는 도 3의 제 2내부 전극 패턴(23)과 제 3내부 전극 패턴(25) 사이에서 형성되는 캐패시턴스를 갖는다. 그리고, 도 4의 저항(R)은 도 3의 저항체 패턴(18)에 해당된다.
도 3의 제 1외부 단자(12)를 도 4의 입력단(IN)으로 사용하고 도 3의 제 2외부 단자(14)를 도 4의 출력단(OUT)으로 사용하는 경우, 입력단(IN)인 제 1외부 단자(12)로 소정의 고주파 신호가 입력되면 저항(R)과 캐패시터(C1, C2)에 의해 결정되는 소정의 주파수대역의 신호는 접지 전극(도 3의 25)측으로 향하여 그 입력된 소정의 고주파 신호의 상당부분이 감쇄되고, 다른 주파수대역의 신호는 출력단(OUT)인 제 2외부 단자(14)로 출력된다.
이와 반대로, 앞서 출력단으로 사용하였던 제 2외부 단자(14)를 입력단으로 사용하고 입력단으로 사용하였던 제 1외부 단자(12)를 출력단으로 사용하더라도 동일한 필터링 기능을 구현하게 된다.
도 5는 종래 적층형 칩 소자의 특성 그래프이다. 도 5에서 특성(X)은 삽입 손실을 나타낸다. 도 4의 캐패시터(C1)와 캐패시터(C2)의 캐패시턴스값이 동일할 경우, 그 특성(X)은 약 900MHz 전후에 있는 통과대역에 대해서는 삽입 손실(즉, 감쇄)이 적어지는 특성을 보이고, 약 900MHz 근방의 주파수 대역(즉, 저지 대역(a))에서는 삽입 손실이 커짐을 보여준다.
그런데, 이러한 동작 특성을 보이는 종래의 적층형 칩 소자는 저지 대역(a) 에서의 감쇄량이 그리 크지 못하여 원하는 주파수대역의 신호 제거가 양호하게 이루어지지 않게 된다. 즉, 도 3의 단면도에서, 각 단위 소자별로 제 1내부 전극 패턴(21)과 제 3내부 전극 패턴(25) 사이 및 제 2내부 전극 패턴(23)과 제 3내부 전극 패턴(25) 사이에서 각각 캐패시턴스를 형성하게 되는데, 캐패시턴스만 형성하는 것이 아니라 기생 인덕턴스를 함께 가지게 되어 의도한 감쇄 특성을 얻지 못하게 된다.
그리고, 이와 같이 4개의 단위 소자(10a, 10b, 10c, 10d)가 병렬로 배치된 어레이 칩에서 각 단위 소자의 주파수 특성은 서로 상이하다. 단위 소자(10a)와 단위 소자(10b)를 예를 들어 설명하면, 단위 소자(10a)의 입력측(예컨대, 제 1외부 단자(12))에서 입력되는 신호는 최단거리에 있는 공통 단자인 제 3외부 단자(16)로 나간다. 이와 유사하게 단위 소자(10b)의 경우도 마찬가지인데, 입력측에서 입력되는 신호는 최단거리에 있는 제 3외부 단자(16)로 나간다. 그런데, 단위 소자(10b)는 단위 소자(10a)에 비해 빠져 나가는 길이가 길어지게 되어 등가 인덕턴스가 증가하게 되므로, 그 단위 소자(10b)에서의 공진 주파수는 그 단위 소자(10a)에서의 공진 주파수보다 감소하게 된다. 그에 따라, 단위 소자(10a)와 단위 소자(10b)간의 주파수 특성 차이(주파수 편차)가 발생하게 된다.
그리고, 현재 이동통신 단말기에는 듀얼 밴드 사용이 잦아지고 있는데, 상술한 종래의 적층형 칩 소자는 듀얼 밴드에 적용하기 어려울 뿐만 아니라 광대역의 감쇄 특성을 얻을 수 없다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 저지 대역에서의 감쇄량을 향상시키도록 한 적층형 칩 소자 및 그의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 광대역의 감쇄 특성을 얻을 수 있도록 한 적층형 칩 소자 및 그의 제조 방법을 제공함에 있다.
본 발명의 또 다른 목적은 다수개의 단위 소자가 하나의 칩으로 제조된 적층형 어레이 칩에서 각 단위 소자간의 주파수 편차를 개선시킬 수 있도록 한 적층형 칩 소자 및 그의 제조 방법을 제공함에 있다.
본 발명의 또 다른 목적은 소형화의 요구에 대응하여 칩 소자의 소형화를 도모하도록 한 적층형 칩 소자 및 그의 제조 방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 적층형 칩 소자는, 소체의 제 1측면부의 제 1외부 단자와 연결된 제 1내부 전극 패턴과 상기 소체의 제 2측면부의 제 2외부 단자와 연결된 제 2내부 전극 패턴 및 상기 소체의 제 3측면부의 제 3외부 단자와 연결된 제 3내부 전극 패턴을 포함한 적층형 칩 소자로서,
상기 소체의 상면에 형성되되, 일단이 상기 제 1외부 단자에 연결되고 타단은 상기 제 2외부 단자에 연결된 전자 소자 패턴; 상기 전자 소자 패턴의 상부에 적층된 세라믹 시트; 및 상기 세라믹 시트의 상면에 형성되고 상기 제 3외부 단자와 연결된 외부 전극 패턴을 포함하는 것을 특징으로 한다.
다르게는, 본 발명의 적층형 칩 소자는, 소체의 제 1측면부의 제 1외부 단자와 연결된 제 1내부 전극 패턴과 상기 소체의 제 2측면부의 제 2외부 단자와 연결된 제 2내부 전극 패턴 및 상기 제 1 및 제 2내부 전극 패턴에 대향되게 배치된 제 3내부 전극 패턴을 포함한 적층형 칩 소자로서,
상기 소체의 상면에 형성되되, 일단이 상기 제 1외부 단자에 연결되고 타단은 상기 제 2외부 단자에 연결된 전자 소자 패턴; 상기 전자 소자 패턴의 상부에 적층된 세라믹 시트; 및 상기 세라믹 시트의 상면에 형성된 외부 전극 패턴을 포함하고, 상기 외부 전극 패턴은 상기 제 3내부 전극 패턴과 연결된 것을 특징으로 한다.
여기서, 상기 전자 소자 패턴은 저항체 패턴 또는 인덕터 패턴이고, 상기 전자 소자 패턴은 다수개의 전자 소자 패턴으로 분리가능하며, 상기 전자 소자 패턴은 돌출부를 갖는다.
그리고, 상기 전자 소자 패턴의 상면 일부에 형성된 도전성 패드를 더 포함하고, 상기 도전성 패드와 상기 외부 전극 패턴의 일부는 대향되게 배치된다.
그리고, 상기 소체의 상면과 전자 소자 패턴 사이에는 열처리시 상기 소체와 전자 소자 패턴과의 반응을 방지하기 위한 반응 억제 피막이 형성된다.
그리고, 상기 도전성 패드와 외부 전극 패턴 사이에는 소정의 유전율을 갖는 유전체 시트가 개재된다.
그리고, 상기 적층형 칩 소자는 다수개의 단위 소자가 병렬로 배열되어 어레이 칩으로 구현된다.
그리고, 본 발명의 실시예에 따른 적층형 칩 소자의 제조 방법은, 내부 전극 패턴이 형성된 다수의 시트를 이용하여 소체를 완성시키되, 상기 소체의 제 1측면부에는 제 1내부 전극 패턴의 일측을 노출시키고 상기 소체의 제 2측면부에는 제 2내부 전극 패턴의 일측을 노출시키며 상기 소체의 제 3측면부에는 제 3내부 전극 패턴의 일측을 노출시키는 제 1과정; 상기 완성된 소체의 상면에 전자 소자 패턴을 형성시키는 제 2과정; 상기 전자 소자 패턴의 상부에 세라믹 시트를 적층시키는 제 3과정; 상기 세라믹 시트의 상면에 상기 제 3외부 단자와 연결되는 외부 전극 패턴을 형성시키는 제 4과정; 및 상기 제 1내부 전극 패턴 및 상기 전자 소자 패턴의 일측과 연결되는 제 1외부 단자, 상기 제 2내부 전극 패턴 및 상기 전자 소자 패턴의 타측과 연결되는 제 2외부 단자, 및 상기 제 3내부 전극 패턴 및 상기 외부 전극 패턴과 연결되는 제 3외부 단자를 상기 소체의 측면부에 형성시키는 제 5과정을 포함하는 것을 특징으로 한다.
여기서, 상기 제 2과정에서는, 상기 전자 소자 패턴이 형성된 소체를 열처리할 때 발생되는 상기 소체와 전자 소자 패턴간의 반응을 방지하기 위해 상기 전자 소자 패턴의 형성전에 상기 소체의 상면에 반응 억제 피막을 미리 형성시킨다.
그리고, 상기 전자 소자 패턴의 상면 일부에 도전성 패드를 형성시키되, 상기 도전성 패드와 상기 외부 전극 패턴의 일부를 대향되게 배치시키는 과정을 더 포함한다.
그리고, 상기 세라믹 시트 및 외부 전극 패턴의 상부에 일부가 천공된 절연 피막을 형성시키는 과정을 더 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 적층형 칩 소자 및 그의 제조 방법에 대하여 설명하면 다음과 같다.
도 6a 내지 도 6g는 본 발명의 실시예에 따른 적층형 칩 소자의 구성 및 제조 공정을 설명하기 위한 도면이다. 하기의 제조 공정은 본 발명의 실시예의 적층형 칩 소자를 제조할 수 있는 다양한 제조 공정중에서 하나의 예가 되는 것일뿐, 하기의 제조 공정으로만 국한되는 것은 아니다. 하기의 제조 공정을 그대로 따르지 않더라도 본 발명에서 구현하고자 하는 적층형 칩 소자를 제조할 수 있는 방법이라면 어떠한 것이라도 채택가능하다.
우선, 원하는 소자용 성형 시트를 제조한다. 바리스터 소자를 제조한다면, 공업용으로 시판하고 있는 바리스터 소자의 원료 분말을 이용하거나 ZnO 분말에 Bi2O3, CoO, MnO 등의 첨가제를 넣은 원하는 조성에 물 또는 알코올 등을 용매로 24시간 볼밀(ball mill)하여 원료분말을 준비한다. 성형 시트를 준비하기 위해 상기 준비된 바리스터용 분말에 첨가제로 PVB계 바인더(binder)를 원료 분말 대비 약 6wt% 정도 측량한 후 톨루엔/알코올(toluene/alcohol)계 솔벤트(solvent)에 용해시켜 투입한 후 소형 볼밀로 약 24시간 동안 밀링(milling) 및 혼합하여 슬러리(slurry)를 제조한다. 이러한 슬러리를 닥터 블레이드(doctor blade) 등의 방법으로 원하는 두께의 성형 시트를 제조한다. 이때 캐패시터 소자용 조성의 원료 분말, PTC(positive temperature coefficient) 서미스터 소자용 조성의 원료 분말, 또는 NTC(negative temperature coefficient) 서미스터 소자용 조성의 원료 분말도 상기와 같은 방법으로 원하는 두께의 성형 시트로 제조할 수 있다. 본 발명의 실시예에서는 제 1 내지 제 3시트(20, 22, 24) 및 커버 시트(26)를 바리스터 성형 시트인 것으로 가정한다.
그 제조된 바리스터 성형 시트 위에 스크린 프린팅 등의 후막 제조법 혹은 스퍼터링법, 증발법, 기상화학증착법, 졸겔 코팅법 등의 박막제조법으로 Ag, Pt, Pd 등의 도전성 페이스트를 형성시킴으로써, 내부 전극 패턴이 형성된 시트를 제조한다. 즉, 도 6a에서와 같이, 단위 소자(10a, 10c)의 영역이 될 부위에 제 1내부 전극 패턴(21)이 형성되고 단위 소자(10b, 10d)의 영역이 될 부위에 제 2내부 전극 패턴(23)이 형성된 제 1시트(20)를 제조하고, 단위 소자(10b, 10d)의 영역이 될 부위에 제 1내부 전극 패턴(21)이 형성되고 단위 소자(10a, 10c)의 영역이 될 부위에 제 2내부 전극 패턴(23)이 형성된 제 2시트(22)를 제조하며, 상기 제 1 및 제 2내부 전극 패턴(21, 23)과 교차하는 방향으로 공통 단자(접지 전극)용인 제 3내부 전극 패턴(25)이 형성된 제 3시트(24)를 제조한다. 여기서, 상기 제 1시트(20)에서의 제 1내부 전극 패턴(21)은 일부가 해당 시트(20)의 횡방향 일측 단부에 노출되고 그 일측 단부에서 타측 단부측으로 소정 길이로 형성되고, 그 제 1시트(20)에서의 제 2내부 전극 패턴(23)은 일부가 해당 시트(20)의 횡방향 타측 단부에 노출되고 그 타측 단부에서 일측 단부측으로 소정 길이로 형성된다. 그 제 2시트(22)에서의 제 1내부 전극 패턴(21)은 단위 소자(10b, 10d)의 영역이 될 부위에서 해당 시트(22)의 횡방향 일측 단부에 일부가 노출되고 그 일측 단부에서 타측 단부측으로 소 정 길이로 형성되고, 그 제 2시트(22)에서의 제 2내부 전극 패턴(23)은 단위 소자(10a, 10c)의 영역이 될 부위에서 해당 시트(22)의 횡방향 타측 단부에 일부가 노출되고 그 타측 단부에서 일측 단부측으로 소정 길이로 형성된다. 그리고, 제 3시트(24)의 제 3내부 전극 패턴(25)은 해당 시트(24)의 양 대향 단부를 횡방향으로 가로지르게 형성되고 양측 단부는 해당 시트(24)의 양 대향 단부에 노출된다. 즉, 도 6a에서는, 제 1시트(20) 및 제 2시트(22)에 단위 소자별로 제 1 및 제 2내부 전극 패턴(21, 23)중 어느 한 패턴을 형성시키되 교번되게 형성시켰으나, 각 단위 소자별로 제 1 및 제 2내부 전극 패턴(21, 23)을 함께 형성시켜도 된다. 여기서, 상기 제 1 및 제 2내부 전극 패턴(21, 23)의 형성 길이는 도 6a에 도시된 길이보다 길어도 되고, 필요에 따라서는 그 제 1 및 제 2내부 전극 패턴(21, 23)의 면적을 차등되게 하여도 된다. 그리고, 상기 제 3내부 전극 패턴(25)은 상기 제 1 및 제 2내부 전극 패턴(21, 23)과의 대향 면적을 갖는다는 조건하에서 도 6a에 도시된 형상과 달라도 무방하다. 도 6a의 제 1 내지 제 3내부 전극 패턴(21, 23, 25)은 내부 도전체 패턴이라고도 한다.
이와 같이 내부 전극 패턴이 형성된 시트들을 제조한 이후에는, 제 2시트(22)를 최하층으로 하여 그 위에 제 3시트(24)를 적층하고 나서 그 위에 제 1시트(20)를 적층한 다음에 커버 시트(26)를 적층한다. 그 이후에, 이를 압착하고 나서, 절단, 베이크 아웃, 소성 공정을 순차적으로 실시하여 도 6b에서와 같은 소체(10)를 형성한다. EMI특성을 구현하기 위한 R-C필터의 캐패시터(C) 또는 R-V필터의 바리스터가 구현된 것으로 보면 된다. 본 발명의 실시예에서는 상기 제 1 내지 제 3 시트(20, 22, 24) 및 커버 시트(26)를 바리스터 소자용 원료분말을 이용하여 제조하는 것으로 가정하였기 때문에 R-V필터의 바리스터가 구현된 것으로 보는 것이 보다 바람직하다. 즉, 제 1내부 전극 패턴(21)과 제 3내부 전극 패턴(25)간에는 대향된 영역(중첩된 영역이라고 할 수도 있음)이 있고, 제 2내부 전극 패턴(23)과 제 3내부 전극 패턴(25)간에도 대향된 영역이 있다. 따라서, 그 제 1내부 전극 패턴(21)과 제 3내부 전극 패턴(25)으로 제 1바리스터가 구현되고, 제 2내부 전극 패턴(23)과 제 3내부 전극 패턴(25)으로 제 2바리스터가 구현된다. 실시예에서는 패턴이 형성된 시트의 수를 3개로 하였으나 그 시트의 수는 4개 이상이어도 무방하다. 즉, 제조된 제 1 내지 제 3시트(20, 22, 24)를 다양한 조합으로 4개 이상의 복수개로 적층하여 단일 칩을 이루어 캐패시턴스값을 조절할 수도 있다. 그리고, 제 1시트(20)와 제 2시트(22) 및 제 3시트(24)에 형성된 내부 전극 패턴의 형상은 도 6a와 다른 형상이어도 무방하다. 그리고, 도 6b에서는 소체(10)를 구성하는 단위 소자를 4개로 하였는데, 적어도 하나 이상이면 된다. 이러한 내용은 이하의 실시예 설명에 그대로 적용된다.
이어, R-C필터 또는 R-V필터의 저항(R)을 구현하기 위해 도 6c에서와 같이 그 소체(10)(본 발명의 실시예에서는 바리스터 소체라고도 할 수도 있음)의 상면에 저항체 패턴(30)을 각 단위 소자별로 형성한다. 본 발명의 특허청구범위에서 "전자소자 패턴"이라 함은 상기의 저항체 패턴을 포함하여 인덕터 패턴 등 소정의 전기적 특성을 발휘하는 도전성의 패턴을 모두 포함한다. 상기 저항체 패턴(30) 형성 공정은 EMI 필터의 삽입 손실과 공진 주파수를 조절하게 하고 노이즈 감쇄 효과를 증대시키며 입력/출력 단자를 전기적으로 연결하여 데이터 전송 선로 역할을 수행할 수 있도록 하기 위함이다. 그 저항체 패턴(30)은 RuO2를 기본 물질로 하는 도전체에 유리 및 Pd, Ti 등을 첨가하여 일정한 면저항값을 가지는 페이스트(paste)를 이용하여 인쇄 공정을 통하여 구현된다. 즉, 상기 저항체 패턴(30)은 도 6c에서와 같이 단위 소자별로 직선 형상의 제 1저항체 패턴(30a) 및 제 2저항체 패턴(30b)으로 분리되어 형성된다. 그 소체(10)의 상면에 형성되는 저항체 패턴(30a, 30b)은 소체(10)의 횡방향 중앙선(도시 생략)을 중심으로 상호 이격되는데, 제 1저항체 패턴(30a)은 소체(10)의 횡방향 일측 단부에서 타측 단부측으로 향하고, 제 2저항체 패턴(30b)은 소체(10)의 횡방향 타측 단부에서 일측 단부측으로 향한다. 일반적으로, 저항값은 저항체의 인쇄폭과 두께에 반비례하고 길이에 정비례한다. 도 6c에서는 제 1저항체 패턴(30a)과 제 2저항체 패턴(30b)의 인쇄폭과 두께 및 길이를 상호 동일한 것으로 한다. 물론, 그 제 1 및 제 2저항체 패턴(30a, 30b)의 인쇄폭과 두께 및 길이 등을 상호 차등되게 조정(즉, 전기적 특성값을 다르게 조정)함으로써 저지대역의 특정 주파수에 형성되는 감쇄극 형성 위치를 변경시킬 수 있다.
상기 저항체 패턴(30)이 형성되면, 그 저항체 패턴(30)이 형성된 소체(10)에 대하여 열처리를 실시한다. 그 열처리에 의해 상기 저항체 패턴(30)이 소체(10)의 상면에 결합된다. 그 열처리시의 온도는 800 내지 900℃ 정도이다. 한편, 도면에는 도시하지 않았지만, 상기 저항체 패턴(30)을 인쇄하기 전에 그 소체(10)의 상면에 글래스 또는 에폭시 등의 재질을 사용한 반응 억제 피막을 형성하는 것이 바람직하 다. 그 반응 억제 피막이 없을 경우에는 상기 열처리 과정에서 저항체 성분이 소체(10)내로 침투하고, 그러한 침투에 의해 소체(10)에 이상이 발생할 뿐만 아니라 원하는 저항값을 제대로 구현하지 못하게 된다. 따라서, 소체(10)의 상면에 반응 억제 피막을 형성시킨 후에 저항체 패턴(30)을 인쇄하고 나서 열처리하는 것으로 좋다.
이후에는, 도 6d에서와 같이 소체(10)의 상면에 형성된 제 1 및 제 2저항체 패턴(30a, 30b)간의 이격 부위를 포함하여 그 제 1저항체 패턴(30a)의 일부와 제 2저항체 패턴(30b)의 일부를 덮도록 소정 크기의 도전성의 금속 패드(32)를 형성시킨다. 그 금속 패드(32)는 추후에 형성될 공통 단자(접지 전극)용 외부 전극 패턴과 대면하기 때문에, 그 금속 패드(32)의 크기(즉, 면적)에 따라 캐패시턴스값이 결정된다. 즉, 그 금속 패드(32)의 크기(즉, 면적)는 제 1내부 전극 패턴(21)과 제 3내부 전극 패턴(25)간의 중첩 영역의 크기(즉, 면적) 및/또는 제 2내부 전극 패턴(23)과 제 3내부 전극 패턴(25)간의 중첩 영역의 크기(즉, 면적)와 동일하거나 달라도 된다. 그 금속 패드(32)의 크기를 조정하게 되면 상기 제 1 및 제 2저항체 패턴(30a, 30b)의 길이를 차등되게 할 수 있어 상호간의 저항값을 차등되게 조정할 수 있다. 본 발명의 실시예에서는 저항체 패턴(30) 위에 금속 패드(32)가 형성되는 것으로 하였는데, 그 금속 패드(32)를 저항체 패턴(30) 하부에 형성시켜도 된다. 저항체 패턴(30) 위에 금속 패드(32)가 형성된 구조의 감쇄 특성이 저항체 패턴(30) 하부에 금속 패드(32)를 형성시킨 구조의 감쇄 특성보다 우수하므로 저항체 패턴(30) 위에 금속 패드(32)를 형성시키는 것이 보다 바람직하다. 즉, 금속 패드 (32)와 추후에 형성될 상부의 외부 전극 패턴간의 직접 대면에 의한 커플링이 저항체 패턴(30)을 사이에 둔 금속 패드(32)와 외부 전극 패턴간의 간접 대면에 의한 커플링에 비해 감쇄 특성이 우수하다. 금속 패드(32)가 저항체 패턴(30) 하부에 있게 되면 그 금속 패드(32)와 추후에 상부에 위치하게 될 외부 전극 패턴 사이에 저항체 패턴(30)이 존재하게 되므로 그 저항체 패턴(30)에 의한 영향으로 인해 얻고자 하는 감쇄 특성을 제대로 얻지 못하게 된다. 특히, 금속 패드(32)와 추후에 형성될 상부의 외부 전극 패턴을 직접 대면시키게 되면 얻고자 하는 캐패시턴스값을 보다 쉽고 정확하게 얻을 수 있게 된다.
상술한 도 6d에서는 금속 패드(32)를 형성시키는 것으로 설명하였는데, 그 금속 패드(32)를 형성시키지 않고서도 추후에 형성할 외부 전극 패턴(36)과 상기 저항체 패턴(30)에 의해서도 캐패시턴스의 형성이 가능하므로, 그 금속 패드(32)를 형성시키지 않아도 된다.
이후, 도 6e에서와 같이 소정의 유전율을 갖는 세라믹 재질의 유전체 시트(34)를 상술한 성형 시트 제조 공정에 따라 제조한 후에, 그 제조된 유전체 시트(34) 위에 공통 단자(접지 전극)용의 외부 전극 패턴(36)을 형성한다. 그 외부 전극 패턴(36)은 스크린 프린팅 등의 후막 제조법 혹은 스퍼터링법, 증발법, 기상화학증착법, 졸겔 코팅법 등의 박막제조법으로 형성되는데, Ag, Pt, Pd 등의 도전성 페이스트가 이용된다. 그 외부 전극 패턴(36)은 각 단위 소자별로 형성된 저항체 패턴(30)을 직교하도록 그 유전체 시트(34)의 양 대향 단부를 가로지르게 직선 형상으로 형성된다. 상술한 도 6d의 금속 패드(32) 및 도 6e의 외부 전극 패턴(36) 형성에 의해 R-C필터의 캐패시터(C)가 구현된 것으로 보면 된다. 감쇄 특성을 크게 바꾸기 위해서는 도 6a의 내부 전극 패턴(21 또는 23)과 내부 전극 패턴(25)에 의해서 형성되는 캐패시턴스와 동일 혹은 큰 값을 가져야 하므로, 본 발명의 실시예에서는 상기 유전체 시트(34)의 두께가 도 6a의 시트(20)의 두께의 절반이고, 내부 전극 패턴(23)과 내부 전극 패턴(25)에 의해서 겹쳐지는 면적과 금속 패드(32)와 외부 전극 패턴(36)에 의해서 겹쳐지는 면적이 동일함을 가정하여 유전율을 190 내지 210 정도인 것으로 한다.
상술한 도 6d의 금속 패드(32) 및 도 6e의 외부 전극 패턴(36) 형성에 의해 R-V필터의 캐패시턴스(C)가 구현된 것으로도 볼 수 있지만, 그 유전체 시트(34)를 바리스터 재질의 시트로 할 경우에는 세라믹 재질의 시트에 비해 캐패시턴스값 조절이 제한적이다. 따라서, 그 유전체 시트(34)는 세라믹 재질의 시트라고 보는 것이 보다 바람직하다.
상기 외부 전극 패턴(36)이 형성된 유전체 시트(34)가 완성되면, 그 유전체 시트(34)를 소체(10)의 상면에 적층시킨 후에 압착하고 나서 열처리를 행하여 그 유전체 시트(34)와 소체(10)를 결합시킨다. 그 열처리시의 온도는 800 내지 900℃ 정도이다. 그 유전체 시트(34)와 소체(10)간의 결합은 동시소성으로도 가능하지만, 접합재를 이용한 접합 방식도 채택가능하다.
이후, 적층형 칩 소자의 회로 보호 및 단자간의 단락을 방지하기 위해 절연 피막을 형성한다. 그 절연 피막은 본 발명의 필수구성요소는 아니지만 갖추어지게 되면 보다 안정화된 칩 소자의 구현이 이루어지게 된다. 만약, 절연 피막이 형성되 지 않은 도 6e의 소체(10)를 바로 터미네이션하게 되면 도 6e의 외부 전극 패턴(36)에 제 1 및/또는 제 2외부 단자(40, 42)가 단락될 수도 있기 때문에 절연 피막을 형성하는 것이 보다 바람직하다.
본 발명에서는 상술한 이유 등으로 인해 절연 피막을 형성시키는데, 도 6f에서와 같이 중앙부에 천공부(38a)가 형성된 절연 피막(38)을 상기 소체(10)의 상면에 형성한다. 그 천공부(38a)를 형성시킴으로써 SMD실장시의 칩 소자의 길이를 줄이고 PCB기판의 레이아웃 패턴의 사이즈를 축소시키게 되는 부수적인 효과를 얻게 된다. 도 6f에서는 천공부(38a)의 형상을 직사각형으로 하였는데, 원형 또는 십자 형상 등으로 하여도 된다. 그 절연 피막(38)은 솔더 레지스트를 이용하여 형성하게 된다. 그 솔더 레지스트는 본 발명의 적층형 칩 소자를 PCB기판에 실장하여 납땜할 때 필요한 곳 이외에는 납땜되지 않도록 하기 위해 적층판 표면을 코팅하는 수지 재료이다. 그 솔더 레지스트의 재료로는 감광용 폴리머 또는 세라믹, 글래스, 에폭시 재료 등이 사용된다. 그 절연 피막(38)은 솔더 레지스트 재료를 도 6e의 소체(10)의 상면에 도포, 건조후에 포토 마스크 필름을 재치하여 노광, 현상처리함에 따라 형성된다. 본 발명에서는 절연 피막(38)을 형성하는 것으로 하였으나, 그 절연 피막(38)을 형성하지 않아도 감쇄량 향상 및 광대역의 감쇄 특성을 얻는데에는 그리 문제가 되지 않는다. 그리고, SMD실장시의 칩 소자의 길이를 줄이고 PCB기판의 레이아웃 패턴의 사이즈를 축소시키게 되는 부수적인 효과를 고려하지 않는다면 절연 피막(38)에 천공부(38a)을 형성시키지 않아도 된다.
그리고 나서, 소체(10)에 형성된 내부 전극 패턴과 저항체 패턴 및 외부 전 극 패턴을 상호 연결시키기 위해 터미네이션을 실시한다. 그 터미네이션은 동종업계에 종사하는 당업자라면 누구라도 알 수 있는 통상적인 방법을 사용하여 행해진다.
그러한 터미네이션에 의해, 도 6g에서와 같이 소체의 횡방향 일측부에는 제 1외부 단자(40)가 형성되고, 그 제 1외부 단자(40)와 반대되는 횡방향 타측부에는 제 2외부 단자(42)가 형성되며, 소체의 종방향 양측부에는 제 3외부 단자(44)가 형성된다. 여기서, 상기 제 1외부 단자(40)는 제 1내부 전극 패턴(21) 및 제 1저항체 패턴(30a)의 일단과 연결되고, 상기 제 2외부 단자(42)는 제 2내부 전극 패턴(23) 및 제 2저항체 패턴(30b)의 일단과 연결되며, 공통 단자(접지 전극)용인 상기 제 3외부 단자(44)는 제 3내부 전극 패턴(25) 및 외부 전극 패턴(36)의 일부와 연결된다.
도 6g에서와 같이 완성된 적층형 칩 소자를, 도 6g의 A-A선으로 절단하게 되면 도 7에서와 같은 단면 구조를 갖고, 도 6g의 B-B선으로 절단하게 되면 도 8에서와 같은 단면 구조를 갖는다. 도 8과 같은 단면 구조를 보여 주기 위해서는 금속 패드(32)에 의해 덮혀져 있는 제 1저항체 패턴(30a) 및 제 2저항체 패턴(30b)중에서 어느 한 저항체 패턴이 보여지도록 절단하여야 한다.
이후에는, 완성된 본 발명의 적층형 칩 소자를 PCB기판상에 실장한다. 도 6g의 적층형 칩 소자를 PCB기판상에 실장할 때 그 적층형 칩 소자를 뒤집어서 천공부(38a)가 PCB기판의 실장영역을 향하도록 하고서 납땜한다. 예를 들어, 그 천공부(38a)에 하나 또는 두개 정도의 솔더 볼(도시 생략)을 융착시켜 PCB기판과 전기적 으로 연결시킨다. 본 발명의 특허청구범위에서 "외부 전극용 부재"라 함은 천공부(38a)를 PCB기판상에 전기적으로 연결시킬 수 있는 어떠한 형태의 부재를 모두 포함한다. 상기 솔더 볼이 그 외부 전극용 부재의 일예가 될 수도 있고, 그 솔더 볼 이외로 PCB기판상에 천공부(38a)를 융착시켜 전기적으로 연결시킬 수 있는 것이라면 외부 전극용 부재의 예가 될 수 있다.
도 9는 도 7의 등가회로도로서, 입력단(IN)과 출력단(OUT) 사이에 저항(R1, R2)이 직렬로 연결되고, 그 입력단(IN)과 저항(R1) 사이의 노드와 접지 사이에 캐패시터(C1)가 연결되며, 상기 저항(R1, R2) 사이의 노드와 접지 사이에 캐패시터(C3)가 연결되고, 상기 저항(R2)과 출력단(OUT) 사이의 노드와 접지 사이에 캐패시터(C2)가 연결된다. 즉, 도 4의 종래의 등가회로도와 비교하여 보면, 저항 및 캐패시터가 하나씩 더 추가된 것이다.
도 9에서, 저항(R1)은 도 7의 제 1저항체 패턴(30a)에 해당되고, 저항(R2)은 도 7의 제 2저항체 패턴(30b)에 해당된다. 캐패시터(C1)는 도 7의 제 1내부 전극 패턴(21)과 제 3내부 전극 패턴(25)간의 중첩 영역에 형성되는 캐패시턴스를 가지고, 캐패시터(C2)는 도 7의 제 2내부 전극 패턴(23)과 제 3내부 전극 패턴(25)간의 중첩 영역에 형성되는 캐패시턴스를 가지며, 캐패시터(C3)는 도 7의 금속 패드(32)와 외부 전극 패턴(36)간의 중첩 영역에 형성되는 캐패시턴스를 갖는다.
여기서, 상기 캐패시터(C1, C2, C3)의 캐패시턴스는 상호 동일하여도 되고, 어느 한 캐패시터의 캐패시턴스가 다른 두개의 캐패시터의 캐패시턴스와 달라도 된 다. 그리고, 상기 저항(R1, R2)의 값은 동일 또는 차등되어도 된다.
도 9의 등가회로도에 의하면, 입력단(IN)으로 소정의 고주파 신호가 입력되면 저항(R1, R2)과 캐패시터(C1, C2, C3)에 의해 결정되는 소정의 주파수대역의 신호는 접지측으로 향하여 그 입력된 소정의 고주파 신호의 상당부분이 감쇄되고, 다른 주파수대역의 신호는 출력단(OUT)으로 출력된다. 이와 반대로, 상기 출력단을 입력단으로 사용하고 상기 입력단을 출력단으로 사용하더라도 동일한 필터링 기능을 구현하게 된다.
도 9의 등가회로도에서, 캐패시터(C1, C2, C3)의 캐패시턴스가 상호 동일할 경우에는 감쇄극(attenuation pole)은 하나이지만 종래의 적층형 칩 소자에 비해 필터의 차수가 높기 때문에 종래의 적층형 칩 소자의 삽입 손실 특성보다 양호한 삽입 손실 특성을 갖게 된다. 이와 같이, 본 발명의 실시예에 따른 적층형 칩 소자는 저지 대역에서의 감쇄 특성이 우수하기 때문에 비록 협대역이더라도 원하는 주파수대역의 신호 제거를 확실하게 행하게 된다.
그리고, 도 9의 등가회로도에서, 캐패시터(C1, C2)의 캐패시턴스는 동일하고 캐패시터(C3)의 캐패시턴스가 그 캐패시터(C1, C2)의 캐패시턴스와 다를 경우에는 두개의 감쇄극이 형성된다. 이와 같이 복수의 감쇄극이 형성되면, 적층형 칩 소자의 대역폭이 확대되고 듀얼 밴드의 구현이 가능하게 된다. 물론, 그 캐패시터(C1, C2, C3)의 캐패시턴스를 모두 다르게 할 수도 있는데 이 경우에는 감쇄극이 3개가 형성되는 광대역의 트리플(triple) 밴드 구현이 가능하게 된다.
도 10의 (a)는 적층형 칩 소자의 실장을 위한 PCB기판의 일반적인 레이아웃 패턴의 일예이고, 도 10의 (b)는 종래 적층형 칩 소자를 이용하였을 경우의 PCB기판의 레이아웃 패턴과 본 발명의 실시예에 따른 적층형 칩 소자를 이용하였을 경우의 PCB기판의 레이아웃 패턴을 비교한 도면이다.
통상적으로, 적층형 칩 소자를 PCB기판상에 실장하기 위해서는 그 PCB기판상에 레이아웃된 패턴(즉, 도 10의 (a)참조)에 맞추어 실장시킨다. 도 10의 (a)의 레이아웃 패턴은 칩 소자 2012사이즈를 예로 든 것인 바, 칩 소자의 사이즈에 따라 예시되는 레이아웃 패턴은 달라질 수 있다. 도 9의 (a)에서 A는 0.3mm, B는 0.42mm, C는 0.5mm, D는 1.17mm, E는 0.55mm, F는 0.25mm, G는 0.4mm, H는 0.35mm, I는 2mm 정도이다.
이와 같은 사이즈를 갖는 레이아웃 패턴에 종래의 적층형 칩 소자를 실장하게 되면 도 10의 (b)의 상부와 같이 된다. 즉, 도 10의 (b)에서, 참조부호 50은 PCB기판이다. 참조부호 52a, 52b, 52c, 52d는 그 PCB기판(50)상에 칩 소자 실장을 위해 레이아웃된 패턴 영역들이다. 참조부호 54는 각각의 레이아웃 패턴 영역(52a, 52b, 52c, 52d)에 실장된 칩 소자이다. 도 10의 (b)에서는 그 칩 소자(54)를 점선으로 표시하였다.
종래에는 칩 소자를 각각의 레이아웃 패턴 영역(52a, 52b, 52c, 52d)에 실장하게 되면 도 10의 (b)의 상부에 도시한 바와 같이 그 각각의 칩 소자들(54)은 상호 소정 간격 이격되어 어레이된다.
그러나, 본 발명의 적층형 칩 소자를 사용하게 되면 천공부(38a)가 솔더링 접점으로 사용되므로 PCB기판상의 레이아웃 패턴중 제 3외부 단자와 접촉하게 되는 레이아웃 패턴(56)을 도 10의 (b)의 하부에 도시된 바와 같이 안쪽으로 배열시켜도 된다. 따라서, 본 발명의 적층형 칩 소자를 사용할 경우에는 PCB기판상의 레이아웃 패턴을 도 10의 (b)의 하부에 도시한 바와 같은 레이아웃 패턴으로 변경시키는 것이 가능하다.
종래에는 칩 소자의 제 3외부 단자를 솔더링 접점으로 하여 도 10의 (b)의 상부에서와 같이 각각의 레이아웃 패턴 영역에 실장시킴으로써 각 레이아웃 패턴 영역의 사이즈가 실장되는 칩 소자의 실제 사이즈보다 컸지만, 본 발명의 적층형 칩 소자를 사용하게 되면 천공부(38a)가 솔더링 접점으로 사용되므로 도 10의 (b)의 하부에 도시한 바와 같이 칩 소자들간의 이격 거리를 두지 않고서도 어레이시킬 수 있게 된다. 그로 인해, 각 레이아웃 패턴 영역의 사이즈는 실장되는 칩 소자의 실제 사이즈와 동일하게 되어, 칩 소자 실장을 위한 PCB기판상의 레이아웃 패턴의 전체 사이즈를 대폭 줄일 수 있게 된다.
상술한 본 발명의 실시예에 따른 적층형 칩 소자는 구현하려는 캐패시턴스값에 따라 칩 소자의 높이에는 그리 무리를 주지 않으면서 광대역의 감쇄 특성을 얻을 수 있게 된다. 그리고, 내부 전극 패턴과 저항체 패턴과 금속 패드 및 외부 전극 패턴의 길이, 폭, 면적 등을 선택적으로 조절함으로써 단위 소자간의 주파수 편차를 줄일 수 있게 된다. 그리고, PCB기판상의 칩 소자 실장을 위한 레이아웃 패턴의 사이즈를 최소화할 수 있게 된다.
한편, 상술한 본 발명의 실시예의 적층형 칩 소자는 제 3외부 단자(44)가 제 거된 구조로 하여도 된다. 즉, 도면으로 도시하지 않았지만, 제 3외부 단자(44)를 형성시키지 않고 제 3내부 전극 패턴(25)을 비아 홀을 통해 외부 전극 패턴(36)과 연결시킨 구조로 하여도 된다. 비아 홀을 이용하여 제 3내부 전극 패턴(25)과 외부 전극 패턴(36)을 연결시키는 방법은 도면으로 도시하지 않아도 당업자라면 누구라도 통상적인 방법을 이용하여 쉽게 행할 수 있다. 이와 같이 하게 되면, 칩 소자 실장시 제 3외부 단자를 납땜용으로 이용하지 않기 때문에 도 10의 (a)의 I를 축소할 수 있게 되어 칩 소자의 길이를 줄일 수 있게 된다.
도 11은 도 6d의 저항체 패턴의 변형예들을 나타낸 도면이다.
본 발명의 실시예에서는 저항체 패턴을 두개로 분리시켰으나, 도 11의 (a)에서와 같이 각 단위 소자별로 직선형상의 하나의 저항체 패턴(30)이 형성되는 것으로 하여도 된다.
한편, 도 11의 (b)는 도 11의 (a)의 구조와 거의 유사하고, 다만 소체 상면에 형성된 저항체 패턴(30)들이 두개가 한 쌍으로 이루어지되 쌍내의 저항체 패턴(30)은 상호 근접되고, 쌍간에는 소정의 이격 거리를 두고 있다는 것이 차이난다. 도 11의 (b)에서는 두개의 저항체 패턴이 쌍으로 인접해 있는 것으로 도시하였으나, 실제적으로는 그 저항체 패턴의 하부에 적층되는 제 1 내지 제 3내부 전극 패턴 역시 그와 동일하게 형성된다. 단위 소자(10a)와 단위 소자(10b)를 예로서 설명하면, 단위 소자(10a)의 입력측(예컨대, 제 1외부 단자(40))에서 입력되는 신호는 최단거리에 있는 공통 단자인 제 3외부 단자(44)로 나간다. 이와 유사하게 단위 소 자(10b)의 경우도 마찬가지로 입력측에서 입력되는 신호는 최단거리에 있는 제 3외부 단자(44)로 나간다. 그런데, 단위 소자(10b)는 단위 소자(10a)에 비해 빠져 나가는 길이가 길어지게 되어 등가 인덕턴스가 증가하게 되므로, 그 단위 소자(10b)에서의 공진 주파수는 그 단위 소자(10a)에서의 공진 주파수보다 감소하게 된다. 그에 따라, 단위 소자(10a)와 단위 소자(10b)간의 주파수 특성 차이(주파수 편차)가 발생하게 된다. 도 11의 (b)의 구조는 이러한 각 단위 소자간의 주파수 특성 차이를 줄이기 위한 것으로서, 단위 소자(10a, 10b)의 저항체 패턴(30)을 서로 인접되게 형성시켜 하나의 쌍을 이루게 하고, 단위 소자(10c, 10d)의 저항체 패턴(30)을 서로 인접되게 형성시켜 하나의 쌍을 이루게 한다. 그 각각의 쌍은 상호 소정 거리 이격된다. 도 11의 (b)에서와 같이 하면, 단위 소자(10b)의 저항체 패턴과 단위 소자(10c)의 저항체 패턴간의 간격이 다른 패턴들간의 간격보다 크므로, 단위 소자(10b)가 단위 소자(10c)로부터 받는 영향을 감소시키게 되어 단위 소자(10a, 10b)의 주파수 특성 차이는 감소하게 되고, 단위 소자(10c)가 단위 소자(10b)로부터 받는 영향을 감소시키게 되어 단위 소자(10c, 10d)의 주파수 특성 차이는 감소하게 된다.
그리고, 도 11의 (c)는 각 단위 소자별로 직선 형상의 하나의 저항체 패턴(30)이 형성되지만, 본 발명의 실시예 및 도 11의 (a)와 (b)와는 다르게 각 저항체 패턴(30)의 중심부에 돌출부가 형성된 것이 차이난다. 저항체 패턴(30)의 중심부에 돌출부를 형성한 이유는 도 11의 (a) 및 (b)의 저항체 패턴(30)과 금속 패드(32)의 수축율의 차이로 인하여 발생할 수 있는 금속 패드(32)의 미세 크랙 또는 갈라짐 등의 현상을 해소하기 위한 것으로서, 도 11의 (c)와 같이 돌출부가 형성된 저항체 패턴(30)을 형성하여 금속 패드(32)가 모두 저항체 패턴(30)의 위에 올려짐으로 금속 패드(32)의 형상을 안정하게 하기 위함이다. 도 11의 (c)의 저항체 패턴(30)은 앞서 설명한 저항체 패턴의 인쇄 공정에 의해 인쇄된다. 그 중심부에 돌출부가 일체로 되어 있는 저항체 패턴을 인쇄하여도 되고, 직선형상의 저항체 패턴을 인쇄한 후에 직사각형 형태의 저항체 패턴을 선행의 각 저항체 패턴의 중심부에 직교되게 인쇄하여도 된다.
도 12는 도 6d의 금속 패드의 변형예들을 나타낸 도면이다.
상술한 본 발명의 실시예에서는 각 단위 소자별로 저항체 패턴(30)을 제 1 및 제 2저항체 패턴(30a, 30b)으로 분리시키고 그 분리된 이격 부위상에 직사각형에 가까운 형상을 한 금속 패드(32)를 형성시켰으나, 도 12의 (a)에서는 각 단위 소자별로 저항체 패턴(30)을 하나만 형성시키고 그 저항체 패턴(30)의 중심부상에 직사각형에 가까운 형상을 한 금속 패드(32)를 형성시켰다.
도 12의 (b)는 도 12의 (a)에 도시한 금속 패드(32)의 형상을 원형으로 한 구조이고, 도 12의 (c)는 도 12의 (a)에 도시한 금속 패드(32)의 형상을 십자 형상으로 한 구조이다.
도 12의 (d)는 상술한 본 발명의 실시예에서와 같이 각 단위 소자별로 저항체 패턴(30)을 제 1 및 제 2저항체 패턴(30a, 30b)으로 분리시킨 것은 동일하지만, 그 분리된 이격 부위상에 형성되는 금속 패드(32)의 형상을 원형으로 하였다.
도 12의 (e)에서는 상술한 본 발명의 실시예에서와 같이 각 단위 소자별로 저항체 패턴(30)을 제 1 및 제 2저항체 패턴(30a, 30b)으로 분리시킨 것은 동일하지만, 그 분리된 이격 부위상에 형성되는 금속 패드(32)의 형상을 십자 형상으로 하였다.
도 13은 도 6e의 외부 전극 패턴의 변형예를 나타낸 도면이다. 상술한 본 발명의 실시예에서는 유전체 시트(34)상에 형성되는 외부 전극 패턴(36)을 길이방향으로 직선 형상으로 형성시켰는데, 도 13에서는 하부의 금속 패드(32)와의 사이에서 형성되는 캐패시턴스를 늘리기 위해 그 외부 전극 패턴(36)의 면적을 변형시킨 구조이다. 즉, 도 13은 하부의 금속 패드(32)가 십자 형상으로 형성된 것으로 가정한 경우로서, 단위 소자별로 외부 전극 패턴(36)에 돌출부가 형성된 구조이다. 따라서, 단위 소자별로 금속 패드(32)는 도 13에 도시된 외부 전극 패턴(36)과 완전히 중첩되는 것으로 보는 것이 바람직하다.
앞서 설명한 바와 같이, 도 13은 하부의 금속 패드(32)가 십자 형상으로 형성된 것으로 가정한 구조인 바, 예를 들어 그 금속 패드(32)가 도 12에서와 같이 원형인 경우에는 그에 상응하게 외부 전극 패턴(36)에 변형이 가해질 수 있다.
그리고, 도 13에는 단위 소자별로 외부 전극 패턴(36)의 면적이 동일한 것으로 도시 되어 있지만, 필요에 따라서는 단위 소자별로 그 외부 전극 패턴(36)의 면적이 차등적이어도 된다. 물론, 단위 소자별로 그 외부 전극 패턴(36)의 면적이 차등적이게 되면 그에 대향하는 금속 패드(32)의 면적도 단위 소자별로 차등적 이게 된다.
이상 상세히 설명한 바와 같이 본 발명에 따르면, 소체 상면에 캐패시터 형성용 금속 패드 및 외부 전극 패턴을 추가로 형성시켜서 필터의 차수를 높힘으로써, 종래의 필터의 감쇄 특성에 비해 보다 우수한 감쇄 특성을 얻게 된다.
그리고, 복수의 감쇄극을 얻을 수 있기 때문에 광대역에서의 감쇄 특성을 얻을 수 있게 된다.
그리고, 각 단위 소자간의 주파수 편차를 줄일 수 있게 되어 단위 소자별로 동일한 주파수 특성을 얻을 수 있게 된다.
특히, PCB기판상에 실장시킬 때 공통 단자용인 제 3외부 단자 대신에 외부 전극 패턴중 노출된 천공부를 솔더링 접점으로 하여 실장시킴으로써, PCB기판상에 실장되는 칩 소자의 사이즈를 줄일 수 있는 부수적인 효과를 얻게 된다. 그리고, 그 PCB기판상에 실장된 칩 소자들간의 이격 거리가 발생되지 않아 칩 소자 실장을 위한 PCB기판상의 레이아웃 패턴의 전체적인 사이즈를 대폭적으로 줄일 수 있게 된다. 그리고, 그 PCB기판상의 레이아웃 패턴의 사이즈 축소로 인해 PCB기판에 여유공간이 생기게 된다.
한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다.
Claims (16)
- 소체의 제 1측면부의 제 1외부 단자와 연결된 제 1내부 전극 패턴과 상기 소체의 제 2측면부의 제 2외부 단자와 연결된 제 2내부 전극 패턴 및 상기 소체의 제 3측면부의 제 3외부 단자와 연결된 제 3내부 전극 패턴을 포함한 적층형 칩 소자로서,상기 소체의 상면에 형성되되, 일단이 상기 제 1외부 단자에 연결되고 타단은 상기 제 2외부 단자에 연결된 전자 소자 패턴;상기 전자 소자 패턴의 상부에 적층된 세라믹 시트; 및상기 세라믹 시트의 상면에 형성되고 상기 제 3외부 단자와 연결된 외부 전극 패턴을 포함하는 것을 특징으로 하는 적층형 칩 소자.
- 소체의 제 1측면부의 제 1외부 단자와 연결된 제 1내부 전극 패턴과 상기 소체의 제 2측면부의 제 2외부 단자와 연결된 제 2내부 전극 패턴 및 상기 제 1 및 제 2내부 전극 패턴에 대향되게 배치된 제 3내부 전극 패턴을 포함한 적층형 칩 소자로서,상기 소체의 상면에 형성되되, 일단이 상기 제 1외부 단자에 연결되고 타단은 상기 제 2외부 단자에 연결된 전자 소자 패턴;상기 전자 소자 패턴의 상부에 적층된 세라믹 시트; 및상기 세라믹 시트의 상면에 형성된 외부 전극 패턴을 포함하고,상기 외부 전극 패턴은 상기 제 3내부 전극 패턴과 연결된 것을 특징으로 하는 적층형 칩 소자.
- 제 1항 또는 제 2항에 있어서,상기 전자 소자 패턴은 저항체 패턴 또는 인덕터 패턴인 것을 특징으로 하는 적층형 칩 소자.
- 제 1항 또는 제 2항에 있어서,상기 전자 소자 패턴은 직선 형상의 제 1 및 제 2전자 소자 패턴으로 분리된 것을 특징으로 하는 적층형 칩 소자.
- 제 1항 또는 제 2항에 있어서,상기 전자 소자 패턴은 돌출부를 갖는 것을 특징으로 하는 적층형 칩 소자.
- 제 1항 또는 제 2항에 있어서,상기 전자 소자 패턴의 상면 일부에 형성된 도전성 패드를 더 포함하고, 상기 도전성 패드와 상기 외부 전극 패턴의 일부는 대향되게 배치된 것을 특징으로 하는 적층형 칩 소자.
- 제 1항 또는 제 2항에 있어서,상기 소체의 상면과 전자 소자 패턴 사이에는 열처리시 상기 소체와 전자 소자 패턴과의 반응을 방지하기 위한 반응 억제 피막이 형성된 것을 특징으로 하는 적층형 칩 소자.
- 제 1항 또는 제 2항에 있어서,상기 세라믹 시트는 소정의 유전율을 갖는 유전체 시트인 것을 특징으로 하는 적층형 칩 소자.
- 제 1항 또는 제 2항에 있어서,상기 적층형 칩 소자는 다수개의 단위 소자가 병렬로 배열되어 어레이 칩으로 구현된 것을 특징으로 하는 적층형 칩 소자.
- 제 1항 또는 제 2항에 있어서,상기 적층형 칩 소자는 다수개의 단위 소자가 병렬로 배열되어 어레이 칩으로 구현되고, 한개의 단위 소자의 전자 소자 패턴은 인접한 다른 한개의 단위 소자의 전자 소자 패턴과 근접되게 형성되어 하나의 쌍을 이루되 각 쌍은 상호 소정 거리 이격되게 배치된 것을 특징으로 하는 적층형 칩 소자.
- 제 1항 또는 제 2항에 있어서,상기 세라믹 시트 및 외부 전극 패턴의 상부에 형성된 절연 피막을 추가로 포함하는 것을 특징으로 하는 적층형 칩 소자.
- 제 11항에 있어서,상기 절연 피막의 일부가 천공된 것을 특징으로 하는 적층형 칩 소자.
- 내부 전극 패턴이 형성된 다수의 시트를 이용하여 소체를 완성시키되, 상기 소체의 제 1측면부에는 제 1내부 전극 패턴의 일측을 노출시키고 상기 소체의 제 2측면부에는 제 2내부 전극 패턴의 일측을 노출시키며 상기 소체의 제 3측면부에는 제 3내부 전극 패턴의 일측을 노출시키는 제 1과정;상기 완성된 소체의 상면에 전자 소자 패턴을 형성시키는 제 2과정;상기 전자 소자 패턴의 상부에 세라믹 시트를 적층시키는 제 3과정;상기 세라믹 시트의 상면에 상기 제 3외부 단자와 연결되는 외부 전극 패턴을 형성시키는 제 4과정; 및상기 제 1내부 전극 패턴 및 상기 전자 소자 패턴의 일측과 연결되는 제 1외부 단자, 상기 제 2내부 전극 패턴 및 상기 전자 소자 패턴의 타측과 연결되는 제 2외부 단자, 및 상기 제 3내부 전극 패턴 및 상기 외부 전극 패턴과 연결되는 제 3외부 단자를 상기 소체의 측면부에 형성시키는 제 5과정을 포함하는 것을 특징으로 하는 적층형 칩 소자의 제조 방법.
- 제 13항에 있어서,상기 제 2과정에서는, 상기 전자 소자 패턴이 형성된 소체를 열처리할 때 발생되는 상기 소체와 전자 소자 패턴간의 반응을 방지하기 위해 상기 전자 소자 패턴의 형성전에 상기 소체의 상면에 반응 억제 피막을 미리 형성시키는 것을 특징으로 하는 적층형 칩 소자의 제조 방법.
- 제 13항 또는 제 14항에 있어서,상기 전자 소자 패턴의 상면 일부에 도전성 패드를 형성시키되, 상기 도전성 패드와 상기 외부 전극 패턴의 일부를 대향되게 배치시키는 과정을 더 포함하는 것을 특징으로 하는 적층형 칩 소자의 제조 방법.
- 제 15항에 있어서,상기 세라믹 시트 및 외부 전극 패턴의 상부에 일부가 천공된 절연 피막을 형성시키는 과정을 더 포함하는 것을 특징으로 하는 적층형 칩 소자의 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060020663A KR20070090677A (ko) | 2006-03-03 | 2006-03-03 | 적층형 칩 소자 및 그의 제조 방법 |
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| KR20070090677A true KR20070090677A (ko) | 2007-09-06 |
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| KR (1) | KR20070090677A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200452309Y1 (ko) * | 2008-04-08 | 2011-02-16 | 인파크 테크놀러지 컴퍼니 리미티드 | 에어갭 과전압 보호장치가 부착된 ｒｃ 필터소자 |
| CN103138712A (zh) * | 2013-01-30 | 2013-06-05 | 深圳市麦捷微电子科技股份有限公司 | 一种新型的叠层双通道共模esd滤波器 |
-
2006
- 2006-03-03 KR KR1020060020663A patent/KR20070090677A/ko active IP Right Grant
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