KR100578295B1 - 저항-인덕터-커패시터 복합 적층 칩 소자 - Google Patents

저항-인덕터-커패시터 복합 적층 칩 소자 Download PDF

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KR100578295B1
KR100578295B1 KR1020050040182A KR20050040182A KR100578295B1 KR 100578295 B1 KR100578295 B1 KR 100578295B1 KR 1020050040182 A KR1020050040182 A KR 1020050040182A KR 20050040182 A KR20050040182 A KR 20050040182A KR 100578295 B1 KR100578295 B1 KR 100578295B1
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김덕희
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주식회사 이노칩테크놀로지
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Abstract

본 발명은 복합 적층 칩 소자에 관한 것으로, 제 1 전극, 공통전극 및 제 2 전극이 형성된 제 1 적층 시트부와, 인덕터 패턴과 저항체 패턴이 형성된 제 2 적층 시트부가 적층된 적층물 및 상기 적층물 외측면에 위치하여 상기 제 1 전극, 공통 전극 및 제 2 전극과 각기 접속된 다수의 외부 단자 전극을 포함하되, 외부 단자와 제 1 전극, 공통 전극, 제 2 전극, 인덕터 패턴 및 저항체 패턴의 직렬 또는 병렬 접속을 통해 다양한 구조의 복합 적층 칩 소자를 제공한다. 이와 같이 다수의 수동 소자들을 단일 칩 내에 결합하여, 주파수 특성을 향상시킬 수 있고, 외부의 과전압 및 정전기로부터 내부 회로를 보호할 수 있으며, 적층 칩의 패턴을 단순화할 수 있고, 내부 전극 패턴간의 간격과 패턴 형상을 변화시켜 다수 칩간의 주파수 특성 차이를 줄일 수 있으며, 저항과 인덕터가 입출력 단자 사이에 병렬 접속되거나, 입출력 단자 사이에 직렬 접속된 로우 패스 필터를 제공할 수 있다
적층 칩, 배리스터, 인덕터, 커패시터, 로우 패스 필터, 저항

Description

저항-인덕터-커패시터 복합 적층 칩 소자{Laminated complex chip element of combining with resistor, inductor and capacitor}
도 1은 본 발명에 따른 소자의 주파수 특성을 설명하기 위한 그래프.
도 2는 본 발명의 제 1 실시예에 따른 적층 칩 소자의 제조 공정도.
도 3은 본 발명의 제 1 실시예에 따른 적층 칩 소자의 등가 회로도.
도 4는 본 발명의 제 2 실시예에 따른 적층 칩 소자의 제조 공정도.
도 5는 본 발명의 제 3 실시예에 따른 적층 칩 소자의 제조 공정도.
도 6는 본 발명의 제 4 실시예에 따른 적층 칩 소자의 제조 공정도.
도 7은 본 발명의 제 5 실시예에 따른 적층 칩 소자의 제조 공정도.
도 8a 및 도 8b는 본 발명의 제 6 실시예에 따른 적층 칩 소자의 제조 공정도.
도 9은 본 발명의 제 7 실시예에 따른 적층 칩 소자의 제조 공정도.
도 10는 본 발명의 제 7 실시예에 따른 적층 칩 소자의 등가 회로도.
도 11은 본 발명의 제 8 실시예에 따른 적층 칩 소자의 제조 공정도.
도 12는 본 발명의 제 8 실시예에 따른 적층 칩 소자의 등가 회로도.
도 13은 본 발명의 제 9 실시예에 따른 적층 칩 소자의 제조 공정도.
도 14는 본 발명의 제 9 실시예에 따른 적층 칩 소자의 등가 회로도.
도 15는 본 발명의 제 10 실시예에 따른 적층 칩 소자의 제조 공정도.
<도면의 주요 부분에 대한 부호의 설명>
전극 : 11, 31, 121, 122, 211, 231, 311, 331, 411, 431, 511, 531, 611, 631, 711, 731, 811, 831
공통전극 : 21, 111, 131, 221, 321, 421, 521, 621, 721, 821
인덕터 패턴 : 50, 150, 250, 350, 450, 550, 650, 750
저항체 패턴, 70, 170, 270, 370, 470, 570, 670, 770, 870
본 발명은 적층 칩 소자에 관한 것으로, 고주파 특성이 우수하며, 목적에 따라 여러 가지 소자를 결합하여 원하는 전기적 특성을 갖도록 제작할 수 있는 적층 칩 소자에 관한 것이다.
전자회로에 있어서 대표적인 수동소자로서는 저항(R), 커패시터(C), 인덕터(L)가 있으며 이들 수동소자의 기능과 역할은 매우 다양하다. 예를 들면, 저항은 회로에 흐르는 전류의 흐름을 제어하며 교류회로에 있어서는 임피던스 정합(Impedance matching)을 이루는 역할을 하기도 한다. 커패시터는 기본적으로 직류 를 차단하고 교류 신호는 통과시키는 역할을 하나 시정수 회로, 시간 지연 회로, RC 및 LC 필터 회로를 구성하기도 하며 커패시터 자체로 노이즈(Noise)를 제거하는 역할을 하기도 한다. 인덕터의 경우는 고주파 노이즈(Noise)의 제거, 임피던스 정합 등의 기능을 수행한다.
또한 배리스터 소자는 인가전압에 따라 저항이 변하기 때문에 과전압(서지 전압) 및 정전기로부터 중요 전자 부품과 회로를 보호하는 보호용 소자로 널리 사용되고 있다. 즉, 평소에는 회로 내에 배치된 배리스터 소자에는 전류가 흐르지 않지만 특정한 전압 이상의 과전압이나 낙뢰 등에 의하여 배리스터 소자의 양단에 과전압이 걸리면 배리스터 소자의 저항이 급격히 감소하여 거의 모든 전류가 배리스터 소자에 흐르게 되고, 다른 소자에는 전류가 흐르지 않게 되어 상기 회로는 과전압으로부터 보호된다. 이와 같은 배리스터 소자는 특히 최근에는 전자기기의 소형화에 대응하여 고집적 회로 칩 소자 등을 정전기 및 과전압으로부터 보호하기 위하여 소형화, 어레이화 되는 추세에 있다.
위와 같은 배리스터 소자와 저항 소자와의 결합으로 과전압으로부터의 중요한 전자 부품이나 회로를 효율적으로 보호할 수 있을 뿐만 아니라, 배리스터 소자와 인덕터 소자와의 결합으로 노이즈 성분을 제거할 수 있어, 전자 부품이나 회로의 안정된 동작을 보장할 수 있다.
과전압이 인가되지 않은 상태에서 저항-배리스터 결합 소자는 저항-커패시터의 결합 소자 기능을 수행한다. 또한 인덕터-배리스터의 결합은 고주파 노이즈 제거 특성이 양호한 인덕터-커패시터로 이루어지는 파이(π)형 필터를 구현할 수 있 다. 이러한 저항-배리스터 결합 소자나 인덕터-배리스터 결합 소자는 회로 내의 이상 과전압이 유입되면 즉시 배리스터의 기능이 발현되어 상술한 바와 같이 과전압을 차단하게 된다. 일반적으로 대표적인 수동소자인 저항, 인덕터, 커패시터 이 세 소자의 적절한 결합으로 회로 내에서 임피던스 매칭 및 고주파-저주파 노이즈 제거 혹은 특정 주파수대의 신호를 선택하는 기능을 수행할 수 있다.
도 1은 수동소자를 이용한 파이형 고주파 노이즈 제거 필터(Low Pass Filter)의 특성을 나타낸 그래프로서, 실선은 인턱터(L)와 커패시터(C)로 구성된 파이형 필터(LC형)의 특성을 나타낸 것이고, 점선은 저항(R)과 커패시터(C)로 구성된 파이형 필터(RC)의 특성을 나타낸 것이다. 도 1에 도시된 바와 같이 파이형 필터라도 LC형이 L성분으로 인해 컷-오프(Cut-off)특성이 양호한 체비셰프(Chebyshev) 특성을 보이고 있다. 컷-오프 주파수 이후 급격히 삽입 손실이 떨어지는 것을 할 수 있다. 또한, 저항 성분에 의한 신호 감쇄가 없음을 확인할 수 있다. 하지만, 디지털 신호의 입장에서는 과도한 L값으로 인해 오버슈팅(Overshooting)이나 신호의 군지연등의 문제가 발생한다. 또한, RC형의 경우에는 R성분에 의한 신호 감쇄가 발생하는 문제가 있다. 최근 휴대폰에서 노이즈대역은 주 캐리어 주파수대인 800MHz 내지 1.8GHz로 고정되어 있다. 즉, 음성이나 영상 신호 입장에서는 이 주파수대의 성분은 노이즈로 작용한다. 음성이나 영상신호의 주파수는 고속 데이터 전송의 요구가 강해지면서 점점 더 고주파화 되고 있다. 따라서, 고주파 노이즈도 제거하면서 이러한 베이스 밴드 처리 주파수를 높이려면 LC형과 같이 컷-오프 특성이 양호한 저역 통과 필터의 필요성이 대두되고 있다.
저역 통과 필터 회로를 포함한 전자 회로에서 상기 수동 소자를 각각의 단일 소자로 사용하는 경우에는 전류가 흐르는 도선의 길이가 길어지게 되어, 등가 직렬 인덕턴스 값 및 등가 직렬 리지스턴스 값이 달라진다. 따라서 고주파 전류가 잘 흐르지 않게 되는 경우가 발생하며, 상기 각각의 소자들이 소모하는 전력 때문에 삽입 손실이 커지는 현상이 발생하기도 한다. 이러한 이유로 여러 가지 소자가 결합된 적층 칩 소자가 개발되고 있다.
그러나 종래의 적층 칩 소자는 회로 시스템에서 요구하는 여러 가지 특성 예를 들면 공진 주파수, 삽입 손실, 등가 직렬저항 등을 목적하는 용도에 맞추어 정확히 조절하는 것이 어렵다.
또한, 종래의 적층 칩 소자에서는 제조 공정상의 복잡성과 어려움으로 단일 칩 내에 이종의 소자를 결합시켜 복합 칩으로 제조하기 어렵고, 여러 소자를 단일 칩 내에 복수개 수용할 수 있는 어레이화가 어렵다는 문제점이 있다.
따라서, 본 발명의 목적은 상기의 문제점을 해결하기 위한 것으로서, 다수의 수동 소자들을 단일 칩 내에 결합하여, 주파수 특성을 향상시킬 수 있고, 외부의 과전압 및 정전기로부터 내부 회로를 보호할 수 있으며, 적층 칩의 패턴을 단순화 할 수 있고, 다수의 칩을 어레이 형으로 제작할 경우, 다수 칩간의 주파수 특성 차이를 줄일 수 있는 복합 적층 칩 소자를 제공하는 것을 그 목적으로 한다.
본 발명의 다른 목적은 고주파 특성이 우수하면서 다양한 커패시턴스 값을 원하는 대로 갖도록 제작할 수 있는 적층 칩 소자를 제공하는 것을 그 목적으로 한다.
또한, 본 발명의 또 다른 목적은 고가의 반도체 집적 회로와 중요 전자 부품을 과전압 및 정전기로부터 효율적으로 보호하기 위한 배리스터 소자 및 여러 가지 소자를 결합시켜 제조한 적층 칩 소자를 제공하는 것을 그 목적으로 한다.
본 발명에 따른 제 1 전극, 공통전극 및 제 2 전극이 형성된 제 1 적층 시트부와, 인덕터 패턴과 저항체 패턴이 형성된 제 2 적층 시트부가 적층된 적층물 및 상기 적층물 외측면에 위치하여 상기 제 1 전극, 공통 전극 및 제 2 전극과 각기 접속된 제 1 내지 제 3 외부 단자 전극을 포함하고, 상기 제 1 외부 단자 전극은 상기 인덕터 패턴 및 저항체 패턴의 일 단자와 상기 제 1 전극에 접속되고, 상기 제 3 외부 단자 전극은 상기 인덕터 패턴 및 저항체 패턴의 타 단자와 상기 제 2 전극에 접속된 복합 적층 칩 소자를 제공한다.
또한, 본 발명에 따른 제 1 전극, 공통전극 및 제 2 전극이 형성된 제 1 적층 시트부와, 인덕터 패턴과 저항체 패턴이 형성된 제 2 적층 시트부가 적층된 적층물 및 상기 적층물 외측면에 위치하여 상기 제 1 전극, 공통 전극 및 제 2 전극과 각기 접속된 제 1 내지 제 3 외부 단자 전극을 포함하고, 상기 제 1 외부 단자 전극은 상기 저항체 패턴의 일 단자와 상기 제 1 전극에 접속되고, 상기 제 3 외부 단자 전극은 상기 인덕터 패턴의 일 단자와 상기 제 2 전극에 접속되며, 상기 저항 체 패턴의 타 단자와 상기 인덕터 패턴의 타 단자가 서로 접속된 복합 적층 칩 소자를 제공한다.
또한, 본 발명에 따른 제 1 전극, 공통전극 및 제 2 전극이 형성된 제 1 적층 시트부와, 인덕터 패턴과 저항체 패턴이 형성된 제 2 적층 시트부가 적층된 적층물 및 상기 적층물 외측면에 위치한 제 1 내지 제 3 외부 단자 전극을 포함하고, 상기 제 1 외부 단자 전극은 상기 저항체 패턴의 일 단자와 상기 제 1 전극에 접속되고, 상기 제 2 외부 단자 전극은 상기 공통 전극에 접속되고, 상기 제 3 외부 단자 전극은 상기 인덕터 패턴의 일 단자에 접속되며, 상기 저항체 패턴의 타 단자 및 인덕터 패턴의 타 단자가 상기 제 2 전극에 접속된 복합 적층 칩 소자를 제공한다.
또한, 본 발명에 따른 제 1 전극, 공통전극 및 제 2 전극이 형성된 제 1 적층 시트부와, 인덕터 패턴과 저항체 패턴이 형성된 제 2 적층 시트부가 적층된 적층물 및 상기 적층물 외측면에 위치한 제 1 내지 제 3 외부 단자 전극을 포함하고, 상기 제 1 외부 단자 전극은 상기 저항체 패턴의 일 단자에 접속되고, 상기 제 2 외부 단자 전극은 상기 공통 전극에 접속되고, 상기 제 3 외부 단자 전극은 상기 인덕터 패턴의 일단자와 상기 제 2 전극에 접속되며, 상기 저항체 패턴의 타 단자 및 인덕터 패턴의 타 단자가 상기 제 1 전극에 접속된 복합 적층 칩 소자를 제공한다.
상기의 제 2 적층 시트부는 상기 인덕터 패턴이 형성된 인덕터 적층 시트부와, 상기 저항체 패턴이 형성된 저항체 적층 시트부를 포함하고, 상기 인덕터 패턴 의 타 단자와 상기 저항체 패턴의 타 단자 간을 연결하기 위해 상기 저항체 적층 시트부에 형성된 연결 관통공을 포함할 수 있다. 또한, 상기 제 2 적층 시트부는 상기 인덕터 패턴이 형성된 인덕터 적층 시트부와, 상기 저항체 패턴이 형성된 저항체 적층 시트부를 포함하고, 상기 제 2 전극과 적어도 일부가 중첩되고 상기 인덕터 패턴의 타 단자와 접속되도록 상기 제 1 적층 시트부에 형성된 제 1 연결 관통공과, 상기 제 1 연결 관통공과 상기 저항체 패턴의 타 단자 간을 연결하기 위해 상기 저항체 적층 시트부에 형성된 제 2 연결 관통공을 포함할 수 있다. 한편, 상기 제 2 적층 시트부는 상기 인덕터 패턴이 형성된 인덕터 적층 시트부와, 상기 저항체 패턴이 형성된 저항체 적층 시트부를 포함하고, 상기 제 1 전극과 적어도 일부가 중첩되고 상기 인턱터 패턴의 타 단자와 접속되도록 상기 제 1 적층 시트부에 형성된 제 1 연결 관통공과, 상기 제 1 연결 관통공과 상기 저항체 패턴의 타 단자 간을 연결하기 위한 상기 저항체 적층 시트부에 형성된 제 2 연결 관통공을 포함 할 수 있다. 여기서, 제 2 적층 시트부는 제 1 인덕터 패턴이 형성된 제 1 인덕터 적층 시트부와, 제 2 인덕터 패턴이 형성된 제 2 인덕터 적층 시트와 상기 저항체 패턴이 형성된 저항체 적층 시트부를 포함하고, 상기 제 1 전극과 적어도 일부가 중첩되고 상기 제 1 및 제 2 인덕터 패턴의 일 단자와 접속되도록 상기 제 1 적층 시트부에 형성된 제 1 연결 관통공과, 상기 제 2 인덕터 패턴의 타 단자와 상기 저항체 패턴의 타 단자 간을 연결하기 위한 상기 저항체 적층 시트부에 형성된 제 2 연결 관통공을 포함하는 것이 바람직하다.
상술한, 상기 관통공은 도전체로 충전되어 있는 것이 바람직하다.
여기서, 상기 적층물은, 상기 제 1 전극이 형성된 제 1 적층 시트와, 상기 공통 전극이 형성된 제 2 적층 시트와, 상기 제 2 전극이 형성된 제 3 적층 시트와, 상기 인덕터 패턴이 형성된 인덕터 적층 시트부 및 상기 저항체 패턴이 형성된 저항체 적층 시트를 포함하고, 상기 제 1 내지 제 3 적층 시트는 상기 제 1 및 제 2 전극의 일부가 상기 공통전극과 각각 중첩되도록 적층되는 것이 바람직하다. 이때, 상기 인덕터 패턴이 형성된 상기 인덕터 적층 시트부는, 제 1 인덕터 패턴이 형성된 제 1 인덕터 적층 시트와, 제 2 인덕터 패턴이 형성되고, 상기 제 1 및 제 2 인덕터 패턴 간을 연결하는 제 1 관통공이 형성된 제 2 인덕터 적층 시트 및 제 3 인덕터 패턴이 형성되고, 상기 제 2 및 제 3 인덕터 패턴 간을 연결하는 제 2 관통공이 형성된 제 3 인덕터 적층 시트를 포함하는 것이 바람직하다. 그리고, 상기 인덕터 패턴은 직선형, 굴절된 직선형 또는 사행형 중 적어도 어느 하나인 것이 효과적이다. 또한, 상기 인덕터 패턴이 형성된 상기 인덕터 적층 시트부는, 나선형의 인덕터 패턴이 형성된 제 1 인덕터 적층 시트 및 가교 패턴이 형성되고, 인덕터 패턴과 가교 패턴 간을 연결하는 관통공이 형성된 제 2 인덕터 적층 시트를 포함 할 수도 있다. 이때, 상기 제 1 및 제 2 전극은 직선 형상, 끝단이 외축으로 굴절된 선 형상 또는 판 형상인 것이 효과적이다. 상기 제 1 및 제 2 전극 각각은 상기 제 1 적층 시트 및 제 3 적층 시트의 중앙을 기준으로 각기 2개씩의 전극이 양측에 형성되고, 중앙에 위치된 두번째와 세번째의 제 1 및 제 2 전극이 인접되어 있는 것이 바람직하다.
상기의 적층물은, 상기 공통 전극이 형성된 제 1 적층 시트와, 상기 제 1 및 제 2 전극 쌍이 서로 이격 되도록 형성된 제 2 적층 시트와, 상기 인덕터 패턴이 형성된 인덕터 적층 시트부 및 상기 저항체 패턴이 형성된 저항체 적층 시트를 포함하고, 상기 제 1 내지 제 3 적층 시트는 상기 제 1 및 제 2 전극 쌍의 일부가 상기 공통전극과 각각 중첩되도록 적층되는 것이 바람직하다. 이때, 상기 인덕터 패턴이 형성된 상기 인덕터 적층 시트부는, 제 1 인덕터 패턴이 형성된 제 1 인덕터 적층 시트와, 제 2 인덕터 패턴이 형성되고, 상기 제 1 및 제 2 인덕터 패턴 간을 연결하는 제 1 관통공이 형성된 제 2 인덕터 적층 시트 및 제 3 인덕터 패턴이 형성되고, 상기 제 2 및 제 3 인덕터 패턴 간을 연결하는 제 2 관통공이 형성된 제 3 인덕터 적층 시트를 포함하는 것이 바람직하다. 여기서, 상기 인덕터 패턴은 직선형, 굴절된 직선형 및 사행형 중 적어도 어느 하나인 것이 효과적이다. 그리고 상기 인덕터 패턴이 형성된 상기 인덕터 적층 시트부는, 나선형의 인덕터 패턴이 형성된 제 1 인덕터 적층 시트 및 가교 패턴이 형성되고, 인덕터 패턴과 가교 패턴 간을 연결하는 관통공이 형성된 제 2 인덕터 적층 시트를 포함하는 바람직하다. 한편, 상기 제 1 및 제 2 전극은 직선 형상, 끝단이 외축으로 굴절된 선 형상 또는 판 형상인 것이 바람직하다. 물론, 상기 제 1 및 제 2 전극은 상기 제 2 적층 시트의 중앙을 기준으로 각기 2개씩의 전극이 양측에 형성되고, 중앙에 위치된 두번째와 세번째의 제 1 및 제 2 전극이 인접되어 있는 것이 효과적이다.
상기 적층 칩 소자는 복수개가 병렬로 배치되어 단일칩 내에 어레이형으로 제조될 수 있다. 상기 제 1 적층 시트부는 배리스터 시트인 것이 바람직하다. 상기 저항체 패턴의 양단부 하부에 금속패드가 형성되는 것이 효과적이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 바명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
<실시예 1>
도 2는 본 발명의 제 1 실시예에 따른 적층 칩 소자의 제조 공정도이고, 도 3은 본 발명의 제 1 실시예에 따른 적층 칩 소자의 등가 회로도이다.
도 2 및 도 3을 참조하면, 본 발명이 제 1 실시예에 따른 적층 칩 소자는 다수의 제 1 전극(11)이 형성된 제 1 적층 시트(10)와, 공통전극(21)이 형성된 제 2 적층 시트(20)와, 다수의 제 2 전극(31)이 형성된 제 3 적층 시트(30)와, 다수의 인덕터 패턴(50)이 형성된 적층 시트부(40)와, 다수의 저항체 패턴(70)이 형성된 제 4 적층 시트(60)를 포함한다. 이때, 제 1 전극(11)과 접속된 제 1 외부 단자 전극(81)과, 공통전극(21)과 접속된 제 2 외부 단자 전극(82)과, 제 2 전극(31)과 접속된 제 3 외부 단자 전극(83)을 더 포함한다. 여기서, 인덕터 패턴(50)과 저항체 패턴(70)은 제 1 및 제 3 외부 단자 전극(81, 83) 사이에 병렬 접속되어 있는 것이 바람직하다.
제 1 내지 제 4 적층 시트(10, 20, 30, 60) 및 적층 시트부(40)는 동일한 크기의 절연성 물질시트를 사용하는 것이 바람직하다. 또한, 제 1 내지 제 3 적층 시 트(10, 20, 30), 적층 시트부(40) 및 제 4 적층 시트(60)가 순차적으로 적층되어 있다. 본 실시예에서는 제 1 및 제 3 적층 시트(10, 30) 상에는 각기 4개의 제 1 및 제 2 전극(11, 31)이 형성된다. 이에 따라 인덕터 패턴(50) 및 저항체 패턴(70) 또한 이와 동일한 개수로 형성되고, 도면에서는 이들을 포함하는 단일 칩 4개가 어레이된 형상을 도시하였다. 본 발명의 복합 적층 칩 소자는 이에 한정되지 않고, 적어도 한 개 이상의 배리스터 커패시터, 인덕터 및 저항을 포함한다.
제 1 전극(11)은 제 1 적층 시트(10)의 일 단면에서 소정 길이 연장되어 있고, 제 2 전극(31)은 제 3 적층 시트(30)의 타 단면에서 소정 길이 연장되어 있다. 이로써, 상기의 시트들이 적층 될 경우, 적층된 시트의 일 측면과 타 측면에 각기 제 1 및 제 2 전극(11, 31)이 노출되도록 할 수 있다.
제 1 및 제 2 전극(11, 31)은 끝단이 외측으로 굴절된 직선형상으로 형성하는 것이 바람직하다. 또한, 적층 시트의 중앙을 기준으로 각기 2개씩의 전극이 양측에 형성되고, 양측 전극들의 굴절된 양상이 대칭되어 있는 것이 효과적이다. 제 1 및 제 2 전극(11, 31)들 사이의 주파수 특성차이를 없애기 위해 중앙에 위치된 두번째와 세번째의 제 1 및 제 2 전극(11, 31)은 인접되어 있는 것이 바람직하다. 즉, 두번째와 세번째의 제 1 및 제 2 전극(11, 31) 간의 거리가 첫번째와 두번째의 제 1 및 제 2 전극(11, 31) 간의 거리와 세번째와 네번째의 제 1 및 제 2 전극(11, 31) 간의 거리보다 더 좁게 형성한다. 이상에서, 두번째 및 세번째는 시트의 중앙에 위치된 2개를 의미하고, 첫번째와 네번째는 상기 두번째 및 세번째의 외측에 위치된 것을 각각 의미한다. 이는 이하에서도 동일하게 적용된다.
물론 이에 한정되지 않고, 복수의 단위 소자가 병렬로 배열되어 하나의 칩으로 제조된 복합 적층 칩 소자에 있어서, 단위 소자의 주파수 특성의 차이를 감소시키기 위해 전극들 간의 간격이 동일할 수도 있고 서로 다를 수가 있다. 예를 들어 첫번째와 두번째 그리고, 세번째와 네번째의 제 1 및 제 2 전극(11, 31) 간이 인접되어 있을 수 있다.
상술한 바와 같이 전극들 간의 간격을 조절하여 어레이된 칩의 주파수 특성차를 줄일 수 있고, 전극의 끝단을 굴절시켜 적층체의 외부로 노출된 전극들간의 간격을 일정하게 하여 외부 전극간의 간격을 일정하게 유지할 수 있다.
공통전극(21)은 제 2 적층 시트(20) 상에 판형상으로 형성하되, 다수의 제 1 및 제 2 전극(11, 31)과 교차하는 방향으로 형성하는 것이 바람직하다. 즉, 제 1 및 제 2 전극(11, 31)이 종방향으로 뻗어 있는 직선형상이라면, 공통전극(21)은 횡방향의 길이가 긴 판 형상으로 형성한다. 또한, 제 2 적층 시트(20)의 양 단면에 공통전극(21)의 일부가 노출되도록 하여 다수의 시트들이 적층 될 경우, 제 1 및 제 2 전극(11, 31)이 노출된 측면이 아닌 다른 양 측면을 통해 공통전극(21)이 노출되도록 한다. 또한, 공통전극(21)의 일부와 제 1 및 제 2 전극(11, 31)이 중첩되어 있다. 이때, 제 1 및 제 2 전극(11, 31)의 직선영역이 공통전극(21)과 중첩되는 것이 바람직하다.
앞서 설명한 인덕터 패턴(50)이 형성된 적층 시트부(40)는 제 1 인덕터 패턴(51)이 형성된 제 1 인덕터 적층 시트(41)와, 제 2 인덕터 패턴(52)이 형성되고, 제 2 인덕터 패턴(52)과 제 1 인덕터 패턴(51) 간의 접속을 위한 제 1 관통공(53) 이 형성된 제 2 인덕터 적층 시트(42)와, 제 3 인덕터 패턴(54)이 형성되고, 제 3 인덕터 패턴(54)과 제 2 인덕터 패턴(52) 간의 접속을 위한 제 2 관통공(55)이 형성된 제 3 인덕터 적층 시트(43)를 포함한다.
제 1 인덕터 패턴(51)은 제 1 인덕터 적층 시트(41)의 일 단면에서 연장된 'ㄷ'자형으로 형성하는 것이 바람직하다. 즉, 도 2의 (a)에 도시된 바와 같이 제 1 인덕터 패턴(51)은 제 1 인덕터 적층 시트(41)의 일단면에서 연장된 제 1 선과, 제 1 선의 끝단에서 굴절 연장된 제 2 선과, 제 2 선과 접속되어 제 1 선과 평행하게 연장된 제 3 선을 포함한다. 제 2 인덕터 패턴(52)은 제 1 관통공(53)과 그 일부가 중첩되는 'ㄷ'자형으로 형성하고, 제 1 인덕터 패턴(51)과 제 1 관통공(53)을 통해 접속되는 것이 바람직하다. 즉, 도 2의 (a)에 도시된 바와 같이 제 1 관통공(53)은 제 1 인덕터 패턴(51)의 제 3 선의 끝단과 중첩되도록 형성한다. 제 2 인덕터 패턴(52)은 제 1 관통공(53)에서 연장된 제 1 선과, 제 1 선의 끝단에서 굴절 연장된 제 2 선과, 제 2 선의 끝단에서 굴절 연장된 제 3 선을 포함한다. 제 3 인덕터 패턴(54)은 제 3 인덕터 적층 시트(43)의 타 단면에서 연장되어 제 2 관통공(55)과 그 일부가 중첩되는 'ㄷ'자 형으로 형성하여 제 2 인덕터 패턴(52)과 제 2 관통공(55)을 통해 접속되는 것이 바람직하다. 즉, 도 2의 (a)에 도시된 바와 같이 제 2 관통공(55)은 제 2 인덕터 패턴(52)의 제 3 선의 끝단과 중첩되도록 형성한다. 제 3 인덕터 패턴(54)은 제 2 관통공(55)에서 연장된 제 1 선과, 제 1 선의 끝단에서 굴절 연장된 제 2 선과, 제 2 선에서부터 제 3 인덕터 적층 시트(43)의 타 단면까지 연장된 제 3 선을 포함한다. 도면에서는 각선들이 90도 굴절을 이룬 것 이 도시되어 있지만, 상기의 굴절시 굴절각은 0 내지 360도가 가능하고, 바람직하게는 30 내지 150도인 것이 효과적이다. 상술한 바에 의해 제 1 내지 제 3 인덕터 패턴은 각기 연결되어 하나의 권선형 인덕터 패턴을 이루고 이 인덕터 패턴은 하나의 라인이 720도 회전한 것과 동일한 효과를 얻을 수 있다. 물론 이에 한정되지 않고, 목표로 하는 인덕터 값을 얻기 위해 인덕터 패턴의 형상은 물론 개수를 다양할 수 있다.
상술한 저항체 패턴(70)은 제 4 적층 시트(60) 상에 인덕터 패턴(50)에 대응하도록 형성한다. 도 2의 (c)에 도시된 바와 같이 저항체 패턴(70)은 제 1 인덕터 패턴(51)이 노출된 면에서부터 제 3 인덕터 패턴(54)이 노출된 면까지 연장된 직선 형상인 것이 바람직하다. 저항체 패턴(70)의 형상은 직선에 한정되지 않고, 외부 단자와 접속되는 영역이 더 넓을 수도 있고, 접속되지 않는 외부 단자와의 단선을 피하기 위해 리세스되거나 꺽인 형상이 될 수 있다. 도 2의 (d)에 도시된 바와 같이 저항체 패턴(70)은 그 상부에 저항체 패턴(70)을 보호하기 위한 에폭시 혹은 유리질이 도포될 수 있다. 또한, 제 4 적층 시트(60) 상부의 양단면에 저항체 패턴(70) 형성을 위한 별도의 금속 패드(62)를 더 포함할 수 있다. 이러한 금속패드(62)는 금속 패드(62) 사이의 거리를 정확하게 조절하여 형성할 수 있고, 이에 의해서 금속패드(62) 위에 형성되는 저항체 패턴(70)의 저항치 또한 정확하게 조절할 수 있다.
제 1 내지 제 3 외부 단자 전극(81, 82, 83)은 제 1 내지 제 3 적층 시트(10, 20, 30), 적층 시트부(40), 제 4 적층 시트(60)가 적층된 적층물의 측면 영역 을 감싸는 형상으로 형성한다. 즉, 제 1 외부 단자 전극(81)은 제 1 전극(11)과, 제 3 인덕터 패턴(54) 및 저항체 패턴(70)이 노출된 면을 감싸는 형상으로 형성하고, 제 2 외부 단자 전극(82)은 공통전극(21)이 노출된 면을 감싸는 형상으로 형성하고, 제 3 외부 단자 전극(83)은 제 2 전극(31), 제 1 인덕터 패턴(51) 및 저항체 패턴(70)이 노출된 면을 감싸는 형상으로 형성한다. 이로써, 도 3에 도시된 바와 같이 제 1 외부 단자 전극(81)과 제 3 외부 단자 전극(83) 사이에 인덕터 패턴(50)과 저항체 패턴(70)이 병렬 접속되고, 제 1 외부 단자 전극(81)과 제 2 외부 단자 전극(82) 사이에 제 1 전극(11) 및 공통전극(21)에 의한 등가 커패시터가 형성되고, 제 2 외부 단자 전극(82)과 제 3 외부 단자 전극(83) 사이에 공통전극(21) 및 제 2 전극(31)에 의한 등가 커패시터가 형성된다. 따라서, 제 1 및 제 3 외부 단자 전극(81, 83)을 입력단 또는 출력단으로 하고, 제 2 외부 단자 전극(82)을 접지로 사용하여 등가 파이형 ESD 필터를 제작할 수 있다.
이하 상술한 구조을 갖는 본 실시예의 복합 적층 칩 소자의 제조 방법을 설명하면 다음과 같다.
도 2의 (a)와 같이 제 1 전극(11)이 형성된 제 1 적층 시트(10)와, 공통전극(21)이 형성된 제 2 적층 시트(20)와, 제 2 전극(31)이 형성된 제 3 적층 시트(30)와, 인덕터 패턴(50)이 형성된 적층 시트부(40)와, 저항체 패턴(70)이 형성될 제 4 적층 시트(60)를 마련한다. 상술한 적층 시트는 직사각형 형상으로 형성하는 것이 바람직하되, 최종 제작되는 복합 적층 칩 소자의 사용처와 용도에 따라 이에 한정되지 않고, 정사각형, 오각형을 포함하는 다각형 형상, 원 형상, 타원형상 등이 가 능하다. 또한, 본 실시예에서는 4쌍의 단위 소자로 이루어진 하나의 칩을 예시하고 있으나, 이에 한정되지 않는다.
이를위해, 원하는 소자용 성형 적층 시트를 제조한다. 즉, 배리스터용 성형 적층 시트, 인덕터용 성형 적층 시트, 저항체용 성형 적층 시트를 제조한다. 이를 위해 공업용으로 시판하고 있는 배리스터 소자의 원료 분말을 이용하거나 ZnO 분말에 Bi2O3, CoO, MnO 등의 첨가제를 넣은 원하는 조성에 물 또는 알코올 등을 용매로 24시간 볼밀(Ball Mill)하여 원료분말을 준비한다. 성형 적층 시트를 준비하기 위해 상기 준비된 배리스터용 분말에 첨가제로 PVB계 바인더(binder)를 원료 분말 대비 약 6wt% 정도 측량한 후 톨루엔/알코올(toluene/alcohol)계 솔벤트(solvent)에 용해시켜 투입한 후 소형 볼 밀(ball mill)로 약 24시간 동안 밀링(milling) 및 혼합하여 슬러리(slurry)를 제조하고, 이러한 슬러리를 닥터 블레이드(Doctor blade)등의 방법으로 원하는 두께의 성형 적층 시트(도 2(a)의 10, 20, 30 참조)로 제조한다. 이때 커패시터 소자용 조성의 원료 분말, PTC(positive temperature coefficient) 서미스터 소자용 조성의 원료 분말 또는 NTC(negative temperature coefficient) 서미스터 소자용 조성의 원료 분말도 상기와 같은 방법으로 원하는 두께의 성형 적층 시트로 제조할 수 있다.
또는, 일반적인 절연체용 성형 시트를 이용할 수도 있다. 이뿐아니라 더미 시트 위에 페라이트 패턴을 인쇄하여 이를 인덕터용 성형 적층 시트로 사용할 수 있다. 또는 별도의 페라이트 시트등의 인덕터용 시트를 별로 제조할 수도 있다.
상기와 같이 제조된 시트 위에 특수하게 설계된 내부전극 패턴의 스크린을 이용하여 스크린 프린팅(screen printing) 등의 방법으로 Ag, Pt, Pd 등의 도전성 페이스트(Paste)를 인쇄하여 도전체 패턴을 형성한다.
제 1 적층 시트(10)의 상부면의 일 단면에서 타 단면 방향으로 소정 영역까지 굴절 연장된 제 1 전극(11)을 형성하고, 제 3 적층 시트(30)의 상부면의 타 단면에서 일 단면 방향으로 소정 영역까지 굴절 연장된 제 2 전극(31)을 형성한다. 제 1 및 제 2 전극(11, 31)은 도전성 페이스트를 실크 스크린을 이용하여 인쇄함으로써 형성하는 것이 바람직하다. 제 2 적층 시트(20) 상부면에 판형상의 공통전극(21)을 형성한다.
또한, 제 1 인덕터 적층 시트(41) 상부면에 소정 형상의 제 1 인덕터 패턴(51)을 형성한다. 펀칭장치를 이용하여 제 2 인덕터 적층 시트(42)의 일부 영역을 제거하여 제 1 관통공(53)을 형성하고, 제 1 관통공(53)으로 부터 연장된 소정 형상의 제 2 인덕터 패턴(52)을 형성한다. 제 3 인덕터 적층 시트(43)의 일부 영역을 제거하여 제 2 관통공(55)을 형성하고, 제 2 관통공(55)으로 부터 연장된 소정 형상의 제 3 인덕터 패턴(54)을 형성한다. 이때, 관통공(53, 55)과 인덕터 패턴(52, 54)은 인덕터 패턴(52, 54) 형성후, 관통공(53, 55)을 형성할 수 있고, 이의 반대의 경우도 가능하다. 또한, 관통공(53, 55)은 인덕터 패턴(52, 54) 형성시 동시에 도전성 물질로 매립할 수도 있다. 또한, 별도의 충진 공정을 실시하여 제 1 및 제 2 관통공(53, 55)을 도전성 물질로 매립할 수 있다. 물론 이에 한정되지 않고, 각각의 인덕터 적층 시트의 인덕터 패턴 간을 전기적으로 연결하기 위해 관통 공의 소정 영역을 도전성 물질로 코팅할 수도 있다. 상기의 인덕터 패턴은 Ag, Pt, Pd, Ni-Cr, RuO2 등의 금속 페이스트를 이용하여 제작할 수 있다.
도 2의 (b)와 같이 제 1 전극(11)이 형성된 제 1 적층 시트(10)와, 공통전극(21)이 형성된 제 2 적층 시트(20)와, 제 2 전극(31)이 형성된 제 3 적층 시트(30)와, 제 1 인덕터 패턴(51)이 형성된 제 1 인덕터 적층 시트(41)와, 제 2 인덕터 패턴(52)이 형성된 제 2 인덕터 적층 시트(42)와, 제 3 인덕터 패턴(54)이 형성된 제 3 인덕터 적층 시트(43)와, 이들을 보호하기 위한 제 4 적층 시트(60)를 적층시킨다. 이러한 적층을 통해 제 1 전극(11)과 공통전극(21)의 일부가 중첩되고, 공통전극(21)과 제 2 전극(31)의 일부가 중첩된다. 또한, 제 1 내지 제 3 인덕터 패턴(51, 52, 54)이 관통공(53, 55) 내부에 충진된 도전체에 의해 서로 연결된다.
상기와 같이 적층된 적층물을 압착한 후 적절한 크기로 절단한다. 예를 들어 단위소자를 개별로 절단할 경우는 단위소자가 단일 칩으로 절단되며, 복수개의 소자를 주기적으로 절단하는 경우는 복수개의 소자가 단일 칩으로 절단된다. 즉, 도 2의 (a)와 같이 4개의 단위 소자가 배치되도록 절단하면 4개의 단위 소자가 병렬 배치된 어레이형 단일 칩으로 절단할 수 있다.
실제로 하나의 소자에 형성되는 패턴을 하나의 시트에 복수 개로 반복하여 나타나도록 형성하여 이들 시트를 적층한 후, 상기 원하는 소자의 크기로 절단하면, 예를 들어 도 2의 (b)에 도시된 바와 같이 절단하면 대량 생산에 적합할 수 있다.
상기와 같이 절단된 적층물 내의 각종 바인더 등 유기물 성분을 모두 제거하기 위하여 약 300℃ 정도에서 가열하여 베이크 아웃(Bake-out)시킨 후 온도를 상승시켜 적당한 소성온도(예를 들면 약 1100℃)에서 적층물을 소성한다.
이때 상기의 적층물에 각 도전체 패턴과 연결되는 외부 전극을 형성하여 소자를 제조할 수 있으며, 또한 하기에서 설명하는 바와 같이 저항 성분을 추가로 결합시킬 수 있다.
소성된 소체의 최상부의 제 4 적층 시트(60)에는 제 1 및 제 3 외부 단자(81, 83)와 대응하는 위치에 소정 영역을 차지하는 각각 금속 패드(62)를 각각 형성하고, 상기 금속 패드(62) 상에 상기 양단의 금속 패드(62)를 연결하는 방향으로 RuO2와 같은 저항성 페이스트를 인쇄하여 저항체 패턴(70)을 형성한다. 그 다음 상기 저항체 패턴(70)을 가로지르는 방향으로 상기 패턴을 보호하기 위한 보호막(71)을 형성한다. 이러한 저항체 패턴(70)은 별도의 시트에 형성될 수 있다. 즉, 이러한 저항체 패턴(70)이 형성된 저항용 시트는 적층 시트들 및 적층 시트부와 함께 적층, 절단 및 소성될 수 있다. 이때 적층된 시트의 최상부에는 패턴 보호를 위한 절연체 패턴을 형성하거나, 최상부에 더미시트(미도시)를 추가로 적층할 수도 있다. 한편, 제조를 간단히 하기 위하여 금속 패드(62)를 형성하지 않고 저항체 패턴만 형성시킬 수 있다.
또한, 공정 및 소자의 특성에 따라 적층물을 적층하고, 압착하고, 소성하고, 저항체를 도포하는 공정의 순서가 다양하게 변화될 수 있다.
상기 적층물의 외부에는 적층물의 내부의 각 전극 패턴, 인덕터 패턴 및 저항체 패턴과 연결되는 외부 단자 전극(81, 82, 83)이 형성되어 적층 칩 소자가 완성된다. 외부 단자는 형성할 전극의 수(소체의 측면에 인쇄되는 외부 단자의 개수, 예를 들면 4개 또는 1개)와 위치에 따라 원주면에 홈이 파여진 고무 디스크(disc)에 은 페이스트(Ag-paste)를 묻힌 후 소체에 디스크를 밀착 회전시켜(dipping작용) 전극을 인쇄한 뒤 적절한 온도에서 소성한다.
또한 적층 칩은 적층물의 외부에 내부의 각 전극 패턴, 인덕터 패턴 및 저항체 패턴과 연결되는 외부 단자를 형성한 후 저항체 패턴의 표면에 에폭시나 유리등을 스크린 프린팅 등 방법으로 인쇄하고 열처리하여 절연 보호층을 형성할 수 있다. 상기와 같이 여러 가지 방법으로 저항체 패턴 위에 형성되는 보호층은 저항체의 표면을 습기 등 외부 환경으로부터 보호할 수 있다. 보호층으로는 글라스를 사용하는 것이 바람직하다. 이로써, 다수의 수동소자를 포함하고, 외부의 고전압으로부터 내부 회로를 보호할 수 있다.
또한, 상술한 바와 같이 공통 전극을 단자 전극인 제 1 전극과 제 2 전극 사이에 배치시키고, 다수의 제 1 전극 및 제 2 전극들 간의 거리 조절을 통해 어레이된 칩들의 단자간 주파수 특성 차이를 없앨 수 있다.
이뿐 아니라, 본 발명은 공통 전극과 단자 전극간의 위치와 배열 방식을 다르게 하여 단자간 주파수 특성차이를 감소시키고, 저항-인덕터-배리스터 복합 적층 칩 소자를 제공할 수 있다. 이와 같은 본 발명의 제 2 실시예에 대하여 도면을 참조하여 설명한다. 하기 실시예에서는 앞서 설명한 제 1 실시예와 중복되는 설명은 생략한다.
<실시예 2>
도 4는 본 발명의 제 2 실시예에 따른 적층 칩 소자의 제조 공정도이다.
도 4를 참조하면, 제 1 공통 전극(111)이 형성된 제 1 적층 시트(110)와, 다수의 제 1 및 제 2 전극(121, 122) 쌍이 형성된 제 2 적층 시트(120)와, 제 2 공통 전극(131)이 형성된 제 3 적층 시트(130)와, 다수의 인턱터 패턴(150)이 형성된 적층 시트부(140)와, 다수의 저항체 패턴(170)이 형성된 제 4 적층 시트(160)를 포함한다. 이때, 제 1 전극(121)과 접속된 제 1 외부 단자 전극(181)과, 제 1 및 제 2 공통전극(111, 131)과 접속된 제 2 외부 단자 전극(182)과, 제 2 전극(122)과 접속된 제 3 외부 단자 전극(183)을 더 포함한다. 인덕터 패턴(150)과 저항체 패턴(170)은 제 1 및 제 3 외부 단자 전극(181, 183)에 접속된다. 본 실시예에서는 제 1 또는 제 3 적층 시트(110, 130) 중 어느 하나가 생략될 수 있다.
본 실시예에서는 도면에 도시된 바와 같이 제 2 적층 시트(120)상에 4 쌍의 제 1 및 제 2 전극(121, 122)이 형성된다.
제 1 전극(121)은 제 2 적층 시트(120)의 일 단면에서 소정 길이 연장되고, 제 2 전극(122)은 제 2 적층 시트(120)의 타 단면에서 소정 길이 연장된다. 즉, 신호라인으로 사용될 제 1 및 제 2 전극(121, 122)은 제 2 적층 시트(120)의 양 단면에 각각 위치되는 각각의 끝단이 굴절된 직선형상으로 상기 끝단을 제외한 나머지 부분에서는 서로 나란하게 동일면 상에 인쇄된다. 제 2 적층 시트(120)의 상기 제 1 및 제 2 전극(121, 122) 쌍으로 인해 적층 공정상 패턴이 복잡해 지지 않고, 주 파수 특성면에서도 단자간 상호 간섭을 줄일 수 있다. 두번째와 세번째의 제 1 및 제 2 전극(121, 122) 쌍간의 거리가 첫번째와 두번째의 제 1 및 제 2 전극(121, 122) 쌍간의 거리와, 세번째와 네번째의 제 1 및 제 2 전극(121, 122) 쌍간의 거리보다 더 좁게 형성될 수 있다.
제 1 및 제 2 공통전극(111, 131)은 제 1 및 제 3 적층 시트(110, 130) 상에 판형상으로 형성하되, 제 1 및 제 2 전극(121, 122) 쌍과 교차하는 방향으로 형성하는 것이 바람직하다.
그리고, 인덕터 패턴(150) 및 저항체 패턴(170)은 제 1 실시예에서 설명한 바와 동일함으로 이에 관한 구체적인 설명은 생략한다.
상술한 바와 같은 본 실시예의 복합 적층 칩 소자의 제조 방법을 설명하면 다음과 같다.
실시예 1과 동일한 방법으로 각 적층 시트를 제조하고, 도 4의 (a)에 도시된 바와 같이 제 1 공통 전극(111)이 형성된 제 1 적층 시트(110)와, 제 1 및 제 2 전극(121, 122) 쌍이 형성된 제 2 적층 시트(120)와, 제 2 공통 전극(131)이 형성된 제 3 적층 시트(130)와, 인덕터 패턴(150)이 형성된 적층 시트부(140)와, 제 4 적층 시트(160)를 마련한다.
제 1 및 제 2 공통 전극(111, 131)은 스크린 프린팅 기법을 통해 제 1 및 제 3 적층 시트(110, 130) 상에 형성하고, 제 1 및 제 2 전극(121, 122) 또한 스크린 프린팅 기법을 통해 제 2 적층 시트(120) 상에 형성한다. 본 실시예에서는 공통 전극은 각기 분리된 2개의 적층 시트 상에 형성되고, 제 1 및 제 2 전극은 하나의 적 층 시트 상에 형성된다.
도 4의 (b)에 도시된 바와 같이 상술한 제 1 적층 시트(110), 제 2 적층 시트(120), 제 3 적층 시트(130), 적층 시트부(140) 및 제 4 적층 시트(160)를 순차적으로 적층한다. 이로써, 제 1 및 제 2 전극(121, 122) 쌍과 제 1 및 제 2 공통 전극(111, 131)의 일부가 중첩된다. 이후, 적층물을 원하는 크기로 절단하고 압착 및 소성한다.
도 4의 (c)에 도시된 바와 같이 제 4 적층 시트(160) 상에 저항체 패턴(170)을 형성한다. 이때, 저항체 패턴(170)을 보호하기 위한 별도의 보호막(171)을 형성한다. 또한, 저항체 패턴(170) 형성후, 별도의 소성공정을 더 실시할 수도 있다.
도 4의 (d)에 도시된 바와 같이 제 1 전극(121), 제 3 인덕터 패턴(154) 및 저항체 패턴(170)을 연결하는 제 1 외부 전극 단자(181)와, 제 1 및 제 2 공통 전극(111, 131) 단자를 연결하는 제 2 외부 전극 단자(182)와, 제 2 전극(122), 제 1 인덕터 패턴(151) 및 저항체 패턴(170)을 연결하는 제 3 외부 전극 단자(183)를 형성한다. 이로써, 저항과 인턱터가 입출력 단자 사이에 직렬 접속되고, 입출력 단자와 접지 사이에 각기 접속된 커패시터를 포함하는 파이형 ESD 필터를 제작할 수 있다.
상술한 바와 같이 본 실시예에서는 내부 전극의 패턴을 일 적층 시트 상에 형성하여 패턴이 복잡해지지 않고, 단자 상호간의 간섭을 줄일 수 있는 저항-인덕터-배리스터 복합 적층 칩 소자를 제공할 수 있다.
이뿐 아니라, 본 발명은 공통 전극과 단자 전극 간이 접하는 면적을 넓게하여 커패시터값을 조절할 수 있는 저항-인덕터-배리스터 복합 적층 칩 소자를 제공할 수 있다. 이와 같은 본 발명의 제 3 실시예에 대하여 도면을 참조하여 설명한다. 하기 실시예에서는 앞서 설명한 제 1 및 제 2 실시예와 중복되는 설명은 생략한다. 또한, 본 실시예는 앞서 설명한 제 1 및 제 2 실시예에 적용될 수 있다.
<실시예 3>
도 5는 본 발명의 제 3 실시예에 따른 적층 칩 소자의 제조 공정도이다.
도 5를 참조하면, 제 1 공통 전극(1110)이 형성된 제 1 적층 시트(1100)와, 다수의 제 1 및 제 2 전극(1210, 1220) 쌍이 형성된 제 2 적층 시트(1200)와, 제 2 공통 전극(1310)이 형성된 제 3 적층 시트(1300)와, 다수의 제 1 및 제 2 전극(1351, 1352) 쌍이 형성된 제 4 적층 시트(1350)와, 다수의 인턱터 패턴(1500)이 형성된 적층 시트부(1400)와, 다수의 저항체 패턴(1700)이 형성된 제 5 적층 시트(1600)를 포함한다. 이때, 제 1 전극(1210, 1351)과 접속된 제 1 외부 단자 전극(1810)과, 제 1 및 제 2 공통전극(1110, 1310)과 접속된 제 2 외부 단자 전극(1820)과, 제 2 전극(1220, 1352)과 접속된 제 3 외부 단자 전극(1830)을 더 포함한다. 인덕터 패턴(1500)과 저항체 패턴(1700)은 제 1 및 제 3 외부 단자 전극(1810, 1830)에 접속된다. 본 실시예에서는 제 1 또는 제 3 적층 시트(1100, 1300) 중 어느 하나가 생략될 수 있고, 제 2 또는 제 4 적층 시트(1200, 1350) 중 어느 하나가 생략될 수 있다.
본 실시예에서는 도면에 도시된 바와 같이 제 2 및 제 4 적층 시트(1200, 1350)상에 각기 4 쌍의 제 1 및 제 2 전극(1210, 1220, 1351, 1352)이 형성된다.
제 1 전극(1210, 1351)은 제 2 및 제 4 적층 시트(1200, 1350)의 일 단면에서 연장된 판형상으로 형성되고, 제 2 전극(1220, 1352)은 제 2 및 제 4 적층 시트(1200, 1350)의 타 단면에서 연장된 판형상으로 형성된다. 이때, 제 1 전극(1210, 1351)과 제 2 전극(1220, 1352)은 서로 대응되도록 형성되는 것이 바람직하다. 이와 같이, 제 2 및 제 4 적층 시트(1200, 1350)의 상기 제 1 및 제 2 전극(1210, 1220, 1351, 1352) 쌍으로 인해 적층 공정상 패턴이 복잡해 지지 않고, 주파수 특성면에서도 단자간 상호 간섭을 줄일 수 있다. 또한, 두번째와 세번째의 제 1 및 제 2 전극(1210, 1220, 1351, 1352) 쌍간의 거리가 첫번째와 두번째의 제 1 및 제 2 전극(1210, 1220, 1351, 1352) 쌍간의 거리와, 세번째와 네번째의 제 1 및 제 2 전극(1210, 1220, 1351, 1352) 쌍간의 거리보다 더 좁게 형성될 수 있다.
제 1 및 제 2 공통전극(1110, 1310)은 제 1 및 제 3 적층 시트(1100, 1300) 상에 제 1 및 제 2 전극(1210, 1220, 1351, 1352)이 접하지 않는 양단면을 연결하는 판형상으로 형성하되, 제 1 및 제 2 전극(1210, 1220, 1351, 1352)과 대응하는 영역의 일부가 돌출된 형상으로 형성하는 것이 바람직하다.
그리고, 인덕터 패턴(1500) 및 저항체 패턴(1700)은 제 1 실시예에서 설명한 바와 동일함으로 이에 관한 구체적인 설명은 생략한다.
상술한 바와 같은 본 실시예의 복합 적층 칩 소자의 제조 방법을 설명하면 다음과 같다.
실시예 1과 동일한 방법으로 각 적층 시트를 제조하고, 도 5의 (a)에 도시된 바와 같이 제 1 공통 전극(1110)이 형성된 제 1 적층 시트(1100)와, 제 1 및 제 2 전극(1210, 1220) 쌍이 형성된 제 2 적층 시트(1200)와, 제 2 공통 전극(1310)이 형성된 제 3 적층 시트(1300)와, 제 1 및 제 2 전극(1351, 1352) 쌍이 형성된 제 4 적층 시트(1350)와, 인덕터 패턴(1500)이 형성된 적층 시트부(1400)와, 제 5 적층 시트(1600)를 마련한다.
도 5의 (b)에 도시된 바와 같이 상술한 제 1 적층 시트(1100), 제 2 적층 시트(1200), 제 3 적층 시트(1300), 제 4 적층 시트(1350), 적층 시트부(1400) 및 제 5 적층 시트(1600)를 순차적으로 적층한다. 이로써, 제 1 및 제 2 전극(1210, 1220, 1351, 1352) 쌍과 제 1 및 제 2 공통 전극(1110, 1310)의 일부가 중첩된다. 이후, 적층물을 원하는 크기로 절단하고 압착 및 소성한다.
도 5의 (c)에 도시된 바와 같이 제 5 적층 시트(1600) 상에 저항체 패턴(1700)을 형성하고, 저항체 패턴(1700) 형성후, 별도의 소성공정을 더 실시할 수도 있다.
도 5의 (d)에 도시된 바와 같이 제 1 전극(121, 1351), 제 3 인덕터 패턴(1540) 및 저항체 패턴(1700)을 연결하는 제 1 외부 전극 단자(1810)와, 제 1 및 제 2 공통 전극(1110, 1310) 단자를 연결하는 제 2 외부 전극 단자(1820)와, 제 2 전극(1220, 1352), 제 1 인덕터 패턴(1510) 및 저항체 패턴(1700)을 연결하는 제 3 외부 전극 단자(1830)를 형성한다. 이로써, 저항과 인턱터가 입출력 단자 사이에 직렬 접속되고, 입출력 단자와 접지 사이에 각기 접속된 커패시터를 포함하는 파이형 ESD 필터를 제작할 수 있다.
상술한 바와 같이 본 실시예에서는 내부 전극의 패턴을 일 적층 시트 상에 형성하여 패턴이 복잡해지지 않고, 단자 상호간의 간섭을 줄일 수 있고, 판형상의 전극을 통해 커패시터 값을 크게 할 수 있는 저항-인덕터-배리스터 복합 적층 칩 소자를 제공할 수 있다.
또한, 이에 한정되지 않고, 인덕터 패턴의 양상이 다양하게 변화될 수 있다. 이하, 인덕터 패턴을 사행형(Meander)으로 형성한 본 발명의 제 4 실시예에 대하여 도면을 참조하여 설명한다. 하기 실시예에서는 제 1 실시예의 내부 단자 전극 패턴을 기본으로 하여 설명하되, 이에 한정되지 않고, 제 2 및 제 3 실시예의 내부 단자 전극 패턴이 적용될 수도 있다. 또한, 제 1 내지 제 3 실시예와 중복되는 설명은 생략한다. 또한, 본 실시예는 앞서 설명한 제 1 내지 제 3 실시예에 적용될 수 있다.
<실시예 4>
도 6은 본 발명의 제 4 실시예에 따른 적층 칩 소자의 제조 공정도이다.
도 6을 참조하면, 본 발명의 제 4 실시예에 따른 적층 칩 소자는 다수의 제 1 전극(211a, 211b, 211c, 211d; 211)이 형성된 제 1 적층 시트(210)와, 공통전극(221)이 형성된 제 2 적층 시트(220)와, 다수의 제 2 전극(231a, 231b, 231c, 231d; 231)이 형성된 제 3 적층 시트(230)와, 상기 제 1 및 제 2 전극(211, 231)과 대응하는 다수의 인턱터 패턴(250)이 형성된 적층 시트부(240)와, 다수의 저항체 패턴(270)이 형성된 제 4 적층 시트(260)를 포함한다. 제 1 전극(211)과, 인덕터 패턴(250), 저항체 패턴(270)과 접속된 제 1 외부 단자 전극(281)과, 공통 전극 (221)과 접속된 제 2 외부 단자 전극(282)과, 제 2 전극(231)과, 인덕터 패턴(250), 저항체 패턴(270)과 접속된 제 3 외부 단자 전극(283)을 더 포함한다. 여기서, 인덕터 패턴(250)과 저항체 패턴(270)은 제 1 및 제 3 외부 단자 전극(281, 283) 사이에 병렬 접속된다.
본 실시예에서는 제 1 및 제 3 적층 시트(210, 230) 상에는 각기 4개의 제 1 및 제 2 전극(211, 231)이 형성된다. 이에 따라 인덕터 패턴(250) 및 저항체 패턴(270) 또한 이와 동일한 개수로 형성되고, 도면에서는 이들을 포함하는 단일 칩 4개가 어레이된 형상을 도시하였다. 본 발명의 복합 적층 칩 소자는 이에 한정되지 않고, 적어도 한 개 이상의 배리스터 커패시터, 인덕터 및 저항을 포함한다.
인덕터 패턴(250)이 형성된 적층 시트부(240)는 제 1 내지 제 4 인덕터 적층 시트(241, 242, 243, 244)를 포함한다. 제 1 인덕터 적층 시트(241) 상에는 사행형상으로 형성되고, 첫번째 제 1 및 제 2 전극(211a, 231a)과 대응하는 제 1 인덕터 패턴(251)이 형성된다. 제 2 인덕터 적층 시트(242) 상에는 사행 형상으로 형성되고, 두번째 제 1 및 제 2 전극(211b, 231b)과 대응하는 제 2 인덕터 패턴(252)이 형성된다. 제 3 인덕터 적층 시트(243) 상에는 사행 형상으로 형성되고, 세번째 제 1 및 제 2 전극(211c, 231c)과 대응하는 제 3 인덕터 패턴(253)이 형성된다. 제 4 인덕터 적층 시트(244) 상에는 사행 형상으로 형성되고, 네번째 제 1 및 제 2 전극(211d, 231d)과 대응하는 제 4 인덕터 패턴(254)이 형성된다. 여기서, 제 1 전극(211)이 노출되는 일 단면과 제 2 전극(231)이 노출되는 타 단면에 각기 인덕터 패턴(250)이 노출되고, 노출면 사이에는 'ㄹ'자를 기본으로하는 사행형으로 형성된 다.
제 1 외부 단자 전극(281)은 도 2의 (c)에 도시된 바와 같이 노출된 다수의 제 1 전극(211), 인덕터 패턴(250), 저항체 패턴(270)을 각기 감싸는 형상으로 형성한다. 제 2 외부 단자 전극(282)은 공통 전극(221)은 감싸는 형상으로 형성한다. 제 3 외부 단자 전극(283)은 제 2 전극(231), 인덕터 패턴(250), 저항체 패턴(270)을 각기 감싸는 형상으로 형성한다.
상술한 바와 같은 본 실시예에 따른 복합 적층 칩 소자의 제조 방법을 설명하면 다음과 같다. 실시예 1과 동일한 방법으로 각 적층 시트를 제조하고, 도 6의 (a)에 도시된 바와 같이 다수의 제 1 전극(211)이 형성된 제 1 적층 시트(210)와, 공통 전극(221)이 형성된 제 2 적층 시트(220)와, 다수의 제 2 전극(231)이 형성된 제 2 적층 시트(230)를 마련한다. 한편, 제 1 및 제 2 전극(211, 231)은 각기 4개의 상으로 공통전극(221)을 중심으로 서로 중첩되도록 형성한다. 각기 첫번째 내지 네번째 제 1 및 제 2 전극(211, 231) 쌍의 노출면과 대응하고, 사행형으로 형성된 인덕터 패턴(250)이 형성된 제 1 내지 제 4 인덕터 적층 시트(241, 242, 243, 244)를 마련한다. 또한, 제 4 적층 시트(260)를 마련한다.
도 6의 (b)에 도시된 바와 같이 상술한 제 1 내지 제 3 적층 시트(210, 220, 230)와, 제 1 내지 제 4 인덕터 적층 시트(241, 242, 243, 244)와, 제 4 적층 시트(260)를 순차적으로 적층한다. 이후, 적층물을 원하는 크기로 절단하고, 압착 및 소성한다. 제 4 적층 시트(260) 상에 상기 인덕터 패턴(250)에 각기 대응하도록 금속패드(262)를 형성한다.
도 6의 (c)에 도시된 바와 같이 금속패드(262)간을 연결하는 저항체 패턴(270)을 인쇄한다. 이로써, 제 1 내지 제 4 인덕터 패턴(251, 252, 253, 254)과 대응하는 4개의 저항체 패턴(270)이 형성된다.
도 6의 (d)에 도시된 바와 같이 제 1 전극(211), 인덕터 패턴(250), 저항체 패턴(270)을 연결하는 제 1 외부 단자 전극(281)과, 공통 전극(221)을 감싸는 제 2 외부 단자 전극(280)과, 제 2 전극(231), 인덕터 패턴(250), 저항체 패턴(270)을 연결하는 제 3 외부 단자 전극(283)을 형성한다.
이와 같이 본 실시예에서는 하나의 제 1 전극(211), 공통 전극(221) 하나의 제 2 전극(231), 제 1 인덕터 패턴(251), 하나의 저항체 패턴(270)이 하나의 단위 소자로써 동작할 수 있게 된다. 또한, 외부 단자 전극들간의 접속관계를 조절하여 인덕터, 저항, 커패시터가 조합된 다양한 회로를 구성할 수 있다. 바람직하게는 제 2 외부 단자 전극(282)은 접지에 접속시키고, 제 1 및 제 3 외부 단자 전극(281, 283)을 입출력단에 접속시킴으로써, 파이형 필터를 제작할 수 있고, 이 필터가 ESD기능까지 수행할 수 있게 된다. 본 실시예에서는 4개의 파이형 필터가 형성된 어레이 칩의 제조가 가능하며, 각각의 칩에 해당하는 인덕터가 하나의 시트위에 각기 형성되어 있기에 그 제조 공정이 단순화될 수 있다.
상술한 사행형 뿐만 아니라 서로 다른 인덕터 적층 시트상에 직선형으로 교차되는 직선 교차형이 가능하다. 이하, 인덕터 패턴을 직선 교차형으로 형성한 본 발명의 제 5 실시예에 대하여 도면을 참조하여 설명한다. 하기 실시예에서는 제 1 실시예의 내부 단자 전극 패턴을 기본으로 하여 설명하되, 이에 한정되지 않고, 제 2 및 제 3 실시예의 내부 단자 전극 패턴이 적용될 수도 있다. 또한, 제 1 내지 제 4 실시예와 중복되는 설명은 생략한다. 또한, 본 실시예는 앞서 설명한 제 1 내지 제 4 실시예에 적용될 수 있다.
<실시예 5>
도 7은 본 발명의 제 5 실시예에 따른 적층 칩 소자의 제조 공정도이다.
도 7을 참조하면, 본 실시예에 따른 적층 칩 소자는 다수의 제 1 전극(311)이 형성된 제 1 적층 시트(310)와, 공통전극(321)이 형성된 제 2 적층 시트(320)와, 다수의 제 2 전극(331)이 형성된 제 3 적층 시트(330)와, 다수의 직선 교차형의 인덕터 패턴(350)이 형성된 적층 시트부(340)와, 다수의 저항체 패턴(370)이 형성된 제 4 적층 시트(360)를 포함한다. 이때, 제 1 전극(311)과 접속된 제 1 외부 단자 전극(381)과, 공통전극(321)과 접속된 제 2 외부 단자 전극(382)과, 제 2 전극(331)과 접속된 제 3 외부 단자 전극(383)을 더 포함한다. 여기서, 인덕터 패턴(350)과 저항체 패턴(370)은 제 1 및 제 3 외부 단자 전극(381, 383) 사이에 병렬 접속되어 있는 것이 바람직하다.
인덕터 패턴(350)이 형성된 적층 시트부(340)는 제 1 인덕터 패턴(351)이 형성된 제 1 인덕터 적층 시트(341)와, 제 2 인덕터 패턴(352)이 형성되고, 제 2 인덕터 패턴(352)과 제 1 인덕터 패턴(351) 간의 접속을 위한 제 1 관통공(353)이 형성된 제 2 인덕터 적층 시트(342)와, 제 3 인덕터 패턴(354)이 형성되고, 제 3 인덕터 패턴(354)과 제 2 인덕터 패턴(352) 간의 접속을 위한 제 2 관통공(355)이 형성된 제 3 인덕터 적층 시트(343)를 포함한다.
제 1 인덕터 패턴(351)은 제 1 인덕터 적층 시트(341)의 타 단면에서 연장된 직선으로 형성하는 것이 바람직하다. 제 2 인덕터 패턴(352)은 제 1 인덕터 패턴(351)과 그 일부가 중첩된 제 1 관통공(353)과, 제 1 관통공(353)에서 연장된 직선으로 형성하는 것이 바람직하다. 제 3 인덕터 패턴(354)은 제 2 인덕터 패턴(352)과 그 일부가 중첩되 제 2 관통공(355)과 제 2 관통공(355)에서 제 3 인덕터 적층 시트(343)의 일 단면으로 연장된 직선으로 형성하는 것이 바람직하다.
제 1 내지 제 3 인덕터 적층 시트(341, 342, 343)가 순차적으로 적층되고, 제 1 및 제 2 관통공(353, 355) 내부를 도전성 물질로 매립하여 제 1 내지 제 3 인덕터 패턴(351, 352, 354)이 하나의 라인으로 연결된 인덕터 패턴(340)이 형성된다.
상술한 본 실시예에 따른 본 발명의 복합 적층 칩 소자의 제작 방법을 설명하면 다음과 같다.
실시예 1과 동일한 방법으로 각 적층 시트를 제조하고, 도 7의 (a)에 도시된 바와 같이 제 1 전극(311)이 형성된 제 1 적층 시트(310)와, 공통 전극(321)이 형성된 제 2 적층 시트(320)와, 제 2 전극(331)이 형성된 제 3 적층 시트(330)를 마련한다. 인덕터 패턴(350)이 형성된 적층 시트부(340)를 마련한다.
적층 시트부(340)의 제 1 인덕터 적층 시트(341) 상에는 타 단면에서부터 연장된 직선 형상의 제 1 인덕터 패턴(351)을 형성한다. 제 2 인덕터 적층 시트(342)의 일부에는 제 1 인덕터 패턴(351)의 끝단과 대응하는 제 1 관통공(353)을 형성하고, 제 1 관통공(353)으로부터 연장된 직선형상의 제 2 인덕터 패턴(352)을 형성한다. 제 3 인덕터 적층 시트(343)의 일부에는 제 2 인덕터 패턴(352)의 끝단과 대응하는 제 2 관통공(355)을 형성하고, 제 2 관통공(355)으로부터 일 단면까지 연장된 직선 형상의 제 3 인덕터 패턴(354)을 형성한다. 이때, 제 1 및 제 2 관통공(353, 355) 형성후, 그 내부를 도전성 물질로 매립할 수 있다.
상기의 제 1 내지 제 3 적층 시트(310, 320, 330), 적층 시트부(340) 및 제 4 적층 시트(360)를 순차적으로 적층 한 다음, 적층된 적층물을 압착 소성하고, 제 4 적층 시트(360) 상에 저항체 패턴(370)을 형성한다. 이때, 제 3 인덕터 패턴(354)은 제 1 전극(311)과 동일한 일 단면에 노출되고, 제 1 인덕터 패턴(351)은 제 2 전극(331)과 동일한 타 단면에 노출된다. 이후, 노출된 제 1 전극(311), 제 3 인덕터 패턴(354) 및 저항체 패턴(370)을 감싸는 형상의 제 1 외부 단자 전극(381)을 형성하고, 공통 단자(321)를 감싸는 형상의 제 2 외부 단자 전극(382)을 형성하고, 노출된 제 2 전극(331), 제 1 인덕터 패턴(351) 및 저항체 패턴(370)을 감싸는 형상의 제 3 외부 단자 전극(383)을 형성한다.
이로써, 저항-인덕터-배리스터가 적층된 구조의 복합 적층 칩을 제작할 수 있고, 직선 배선과 관통공을 이용하여 다수의 인덕터 적층 시트가 적층되어 하나의 인덕터를 형성하는 직선 교차형의 인덕터 패턴을 통해 인접한 칩 간의 간섭을 최소화 할 수 있다.
본 발명의 복합 적층 칩 소자의 인덕터 패턴으로 직선 교차형 뿐만 아니라 나선형의 인덕터 패턴을 형성할 수도 있다. 이하, 인덕터 패턴을 나선형으로 형성한 본 발명의 제 6 실시예에 대하여 도면을 참조하여 설명한다. 하기 실시예에서 는 제 1 실시예의 내부 단자 전극 패턴을 기본으로 하여 설명하되, 이에 한정되지 않고, 제 2 및 제 3 실시예의 내부 단자 전극 패턴이 적용될 수도 있다. 또한, 제 1 내지 제 5 실시예와 중복되는 설명은 생략한다. 또한, 본 실시예는 앞서 설명한 제 1 내지 제 5 실시예에 적용될 수 있다.
<실시예 6>
도 8a 및 도 8b는 본 발명의 제 6 실시예에 따른 적층 칩 소자의 제조 공정도 이다.
도 8a 및 도 8b를 참조하면, 본 실시예에 따른 적층 칩 소자는 다수의 제 1 전극(411)이 형성된 제 1 적층 시트(410)와, 공통전극(421)이 형성된 제 2 적층 시트(420)와, 다수의 제 2 전극(431)이 형성된 제 3 적층 시트(430)와, 각기 제 1 및 제 2 전극(411, 431)에 대응된 다수의 인덕터 패턴(450)이 형성된 적층 시트부(440)와, 상기 적층 시트부(440) 상에 적층된 제 4 적층 시트(460)를 포함한다. 이때, 제 4 적층 시트(460) 상에 다수의 저항체 패턴(470)이 형성될 수 있다. 또한, 제 1 전극(411)과 접속된 제 1 외부 단자 전극(481)과, 공통전극(421)과 접속된 제 2 외부 단자 전극(482)과, 제 2 전극(431)과 접속된 제 3 외부 단자 전극(483)을 더 포함한다. 여기서, 도 8a 및 도 8b에 도시된 바와 같이 인덕터 패턴(450)과 저항체 패턴(470)은 제 1 및 제 3 외부 단자 전극(481, 483) 사이에 병렬 접속되어 있는 것이 바람직다.
적층 시트부(440)는 도 8a에 도시된 바와 같이 제 1 내지 제 4 인덕터 적층 시트(441, 442, 443, 444)를 포함한다. 제 1 인덕터 적층 시트(441) 상에는 두번 째 제 2 전극(431) 및 네번째 제 2 전극(431)과 각기 대응되도록 그 일부가 제 1 인덕터 적층 시트(441)의 타 단면에 노출된 나선형의 제 2 및 제 4 인덕터 패턴(452a, 454a)이 형성된다. 즉 나선형의 제 2 인덕터 패턴(452a)의 시작점이 두번째 제 2 전극(431)의 노출면(타 단면)의 상부에서 시작하여 내부로 회전하면서 점차적으로 그 사이즈가 작아지도록 형성된다. 본 실시예에서는 반시계 방향으로 약 3바퀴 정도 회전되도록 하였다. 이는, 이에 한정되지 않고, 목표로 하는 인덕턴스 값에 따라 다양하게 변화할 수 있다.
제 2 인덕터 적층 시트(442)는 나선형의 제 2 및 제 4 인덕터 패턴(452a, 454a)의 내부 나선과 중첩되는 영역에 각기 형성된 제 2 및 제 4 관통공(452c, 454c)과, 두번째 제 1 전극(411) 및 네번째 제 1 전극(411)과 대응되도록 그 일부가 제 2 인덕터 적층 시트(442)의 일 단면에 노출된 제 2 및 제 4 가교 패턴(452b, 454b)이 형성된다. 제 2 및 제 4 가교 패턴(452b, 454b)은 굴절된 직선형상으로 형성하되, 일 단면에 노출된 영역이 각기 두번째 제 1 전극(411) 및 네번째 제 1 전극(411)과 동일한 영역 상에 노출되도록 하는 것이 바람직하다. 상기 관통공 내부를 도전성 물질로 매립하여 나선형 제 2 인덕터 패턴(452a), 제 2 관통공(452c) 및 제 2 가교 패턴(452b)을 통해 제 1 및 제 2 전극(411, 431)과 대응하는 인덕터 패턴(450)이 형성된다.
제 3 인덕터 적층 시트(443) 상에는 나선형의 제 1 및 제 3 인덕터 패턴(451a, 453a)이 형성된다. 이때. 나선형의 제 1 및 제 3 인덕터 패턴(451a, 453a)은 각기 첫번째 제 2 전극(431)과 세번째 제 2 전극(431)과 각기 대응되도록 제 3 인덕터 적층 시트(443)의 타 단면으로 그 일부가 노출된다.
제 4 인덕터 적층 시트(444) 상에는 나선형의 제 1 및 제 3 인덕터 패턴(451a, 453a)의 내부 나선과 중첩되는 영역에 각기 형성된 제 1 및 제 3 관통공(451c, 453c)과, 첫번째 제 1 전극(411) 및 세번째 제 1 전극(411)과 대응되도록 그 일부가 제 4 인덕터 적층 시트(444)의 일단면에 노출된 제 1 및 제 3 가교 패턴(451b, 453b)이 형성된다. 상기의 제 1 및 제 3 가교 패턴(451b, 453b)을 직선형상으로 형성하는 것이 바람직하다.
이뿐 아니라, 인덕터 패턴을 각기 다른 시트 상에 형성하여 인덕턴스 값을 효과적으로 조절할 수 있다. 즉, 도 8b에 도시된 바와 같이 적층 시트부(440)는 제 1 내지 제 8 인덕터 적층 시트(441a, 441b, 442a, 442b, 443a, 443b, 444a, 444b)를 포함한다.
제 1 인덕터 적층 시트(441a) 상에는 네번째 제 2 전극(431)과 대응되도록 그 일부가 제 1 인덕터 적층 시트(441a)의 타 단면에 노출된 나선형의 제 1 인덕터 패턴(451a)이 형성된다. 제 2 인덕터 적층 시트(442a)에는 나선형의 제 1 인덕터 패턴(451a)의 내부 나선의 끝단과 중첩되는 영역에 형성된 제 1 관통공(451c)과 네번째 제 1 전극(411)과 대응되도록 그 일부가 제 2 인덕터 적층 시트(442a)의 일단면에 노출된 제 1 가교 패턴(451b)이 형성된다.
제 3 인덕터 적층 시트(441b) 상에는 세번째 제 2 전극(431)과 대응되도록 그 일부가 제 3 인덕터 적층 시트(441b)의 타 단면에 노출된 나선형의 제 2 인덕터 패턴(452a)이 형성된다. 제 4 인덕터 적층 시트(442b)에는 나선형의 제 2 인덕터 패턴(452a)의 내부 나선의 끝단과 중첩되는 영역에 형성된 제 2 관통공(452c)과 세번째 제 1 전극(411)과 대응되도록 그 일부가 제 4 인덕터 적층 시트(442b)의 일단면에 노출된 제 2 가교 패턴(452b)이 형성된다.
제 5 인덕터 적층 시트(443a) 상에는 두번째 제 2 전극(431)과 대응되도록 그 일부가 제 5 인덕터 적층 시트(443a)의 타 단면에 노출된 나선형의 제 3 인덕터 패턴(453a)이 형성된다. 제 6 인덕터 적층 시트(444a)에는 나선형의 제 3 인덕터 패턴(453a)의 내부 나선의 끝단과 중첩되는 영역에 형성된 제 3 관통공(453c)과 두번째 제 1 전극(411)과 대응되도록 그 일부가 제 6 인덕터 적층 시트(444a)의 일단면에 노출된 제 3 가교 패턴(453b)이 형성된다.
제 7 인덕터 적층 시트(443b) 상에는 첫번째 제 2 전극(431)과 대응되도록 그 일부가 제 7 인덕터 적층 시트(443b)의 타 단면에 노출된 나선형의 제 4 인덕터 패턴(454a)이 형성된다. 제 8 인덕터 적층 시트(444b)에는 나선형의 제 4 인덕터 패턴(454a)의 내부 나선의 끝단과 중첩되는 영역에 형성된 제 4 관통공(454c)과 첫번째 제 1 전극(411)과 대응되도록 그 일부가 제 8 인덕터 적층 시트(444b)의 일단면에 노출된 제 4 가교 패턴(454b)이 형성된다.
상술한 구조의 본 발명의 적층 칩 소자의 제조 방법을 도 8a를 중심으로 살펴 보면 다음과 같다.
실시예 1과 동일한 방법으로 각 적층 시트를 제조하고, 도 8a의 (a)에 도시된 바와 같이 제 1 전극(411)이 형성된 제 1 적층 시트(410)와, 공통 전극(421)이 형성된 제 2 적층 시트(420)와, 제 3 전극(431)이 형성된 제 3 적층 시트(430)와, 인덕터 패턴(450)이 형성된 적층 시트부(440)와, 제 4 적층 시트부(460)를 마련한다.
적층 시트부(440)의 제 1 인덕터 적층 시트(441) 상에는 나선형의 제 2 및 제 4 인덕터 패턴(452a, 454a)을 형성한다. 제 2 인덕터 적층 시트(442)에는 두개의 제 2 및 제 4 관통공(452c, 454c)을 형성하고, 각기 이 관통공(452c, 454c)에서부터 일 단면까지 연장된 제 2 및 제 4 가교 패턴(452b, 454b)을 형성한다. 제 3 인덕터 적층 시트(443) 상에는 나선형의 제 1 및 제 3 인덕터 패턴(451a, 453a)을 형성한다. 제 4 인덕터 적층 시트(444)에는 두개의 제 1 및 제 3 관통공(451c, 453c)을 형성하고, 각기 이 관통공(451c, 453c)에서 부터 일 단면까지 연장된 제 1 및 제 3 가교 패턴(451b, 453b)을 형성한다.
다음으로 상기의 제 1 내지 제 3 적층 시트(410, 420, 430)와, 적층 시트부(440)와 제 4 적층 시트부(460)를 순차적으로 적층한다. 이로써, 적층물의 일 단면으로 제 1 전극(411)이 노출되고, 인덕터 패턴(450)의 일부인 제 1 내지 제 4 가교 패턴(451b, 452b, 453b, 454b)이 노출되고, 타 단면으로 제 2 전극(431)이 노출되고, 인덕터 패턴(450)의 일부인 나선형의 제 1 내지 제 4 인덕터 패턴(451a, 452a, 453a, 454a)이 노출된다. 그리고 적층물의 다른 양 단면으로 공통 전극(421)이 노출된다. 이같은 적층물을 압착하고 원하는 크기로 절단한 후, 이를 가열하여 각종 유기물 성분을 제거하고 소성한다.
이후, 제 4 인덕터 적층 시트(460) 상에 4개의 저항체 패턴(470)을 형성하되, 제 4 인덕터 적층 시트(460)의 일 단면에서 타 단면까지 연장된 직선 형상으로 형성하고, 외부 단자 전극을 형성한다. 제 1 전극(411), 인덕터 패턴(450) 및 저항체 패턴(470)을 감싸는 형상의 제 1 외부 단자 전극(481)을 형성하고, 공통전극(421)을 감싸는 형상의 제 2 외부 단자 전극(482)을 형성하고, 제 2 전극(431), 인덕터 패턴(450) 및 저항체 패턴(470)을 감싸는 형상의 제 3 외부 단자 전극(483)을 형성한다.
이로써, 제 1 및 제 2 외부 단자 전극을 입출력 단으로 사용할 경우, 입출력 단 사이에 인덕터와 저항이 병렬 연결된다.
이와 같이 본 실시예에서는 인덕터 패턴을 나선형으로 형성하여 최대의 인덕턴스 값을 얻을 수 있고, 한 시트내에 두개의 칩에 사용할 수 있는 인덕터 패턴을 형성하여 2장의 시트로 4채널을 구현할 수 있다.
본 발명은 앞서 설명한 실시예들에서 언급한 바와 같은 입출력단 사이에 인덕터와 저항이 병렬 접속된 파이형 필터로 사용 가능한 복합 적층 칩 소자에 관해 한정되지 않고, 입출력단 사이에 인덕터와 저항이 직렬 접속될 수 있다. 이하, 인덕터와 저항이 입출력단 사이에 직렬 접속된 본 발명의 제 7 실시예에 대하여 도면을 참조하여 설명한다. 하기 실시예에서는 제 1 실시예의 내부 단자 전극 패턴과 인덕터 패턴을 기본으로 하여 설명하되, 이에 한정되지 않고, 제 2 및 제 3 실시예의 내부 단자 전극 패턴이 적용될 수도 있고, 제 3 내지 제 6 실시예의 인덕터 패턴이 적용될 수 있다. 또한, 제 1 내지 제 6 실시예와 중복되는 설명은 생략한다. 또한, 본 실시예는 앞서 설명한 제 1 내지 제 6 실시예에 적용될 수 있다.
<실시예 7>
도 9는 본 발명의 제 7 실시예에 따른 적층 칩 소자의 제조 공정도이다.
도 10은 본 발명의 제 7 실시예에 따른 적층 칩 소자의 등가 회로도이다.
도 9 및 도 10을 참조하면, 본 실시예에 따른 복합 적층 칩 소자는 제 1 전극(511)이 형성된 제 1 적층 시트(510)와, 공통 전극(521)이 형성된 제 2 적층 시트(520)와, 제 2 전극(531)이 형성된 제 3 적층 시트(530)와, 인덕터 패턴(550)이 형성된 적층 시트부(540)와, 저항체 패턴(570)이 형성되고, 저항체 패턴(570)과 인덕터 패턴(550)의 일부를 직렬 접속하는 결합 적층 시트(560)를 포함한다. 또한, 제 1 전극(511)과 저항체 패턴(570)을 연결하는 제 1 외부 단자 전극(581)과, 공통 전극(521)과 접속된 제 2 외부 단자 전극(582)과, 제 2 전극(531)과 인덕터 패턴(550)을 연결하는 제 3 외부 단자 전극(583)을 더 포함한다. 이로써, 제 1 및 제 3 외부 단자 전극(581, 583) 사이에 인덕터 패턴(550)과 저항체 패턴(570)이 직렬 접속된다. 만일 제 2 외부 단자 전극(582)을 접지로 사용하고, 제 1 및 제 3 외부 단자 전극(581, 583)을 입출력단으로 사용하게 되면 직렬 접속된 저항 및 인덕터를 포함하는 파이형 필터로 사용할 수 있다.
인덕터 패턴(550)과 인덕터 패턴(550)이 형성된 적층 시트부(540)에 관해 설명하면 다음과 같다. 적층 시트부(540)는 제 1 내지 제 3 인덕터 적층 시트(541, 542, 543)를 포함하고, 인덕터 패턴(550)은 적층 시트부(540)에 형성되어 각기 연결된 제 1 내지 제 3 인덕터 패턴(551, 552, 554) 및 제 1 내지 제 2 관통공(553, 555)을 포함한다.
제 1 인덕터 적층 시트(541) 상부에는 타 단면에서 부터 연장된 'ㄷ'자 형상 의 제 1 인덕터 패턴(551)이 형성된다. 제 2 인덕터 적층 시트(542)에는 제 1 인덕터 패턴(551)의 일부와 접속하기 위한 제 1 관통공(553)이 형성되고, 제 1 관통공(553)에서 부터 연장된 'ㄷ'자 형상의 제 2 인덕터 패턴(552)이 그 상부에 형성된다. 제 3 인덕터 적층 시트(543)에는 제 2 인덕터 패턴(552)의 일부와 접속하기 위한 제 2 관통공(555)이 형성되고, 제 2 관통공(555)에서 부터 연장된 직선형상의 제 3 인덕터 패턴(554)이 그 상부에 형성된다. 여기서, 제 1 및 제 2 관통공(553, 555)내부는 소정의 도전성 물질로 매립되어 있어 하부의 인덕터 패턴과 상부의 인덕터 패턴간을 전기적으로 연결한다.
결합 적층 시트(560)에는 하부 인덕터 패턴(550)의 제 3 인덕터 패턴(554) 일부와 연결하기 위한 연결 관통공(561)이 형성되고, 그 내부가 도전성 물질로 매립되어 있다. 연결 관통공(561) 상부에서 부터 결합 적층 시트(560)의 일단면까지 연장된 직선 형상의 저항체 패턴(570)이 형성된다.
이로써, 입출력단 사이에 저항과 인덕터가 직렬 접속된다. 또한, 입력단 사이에는 제 1 전극과 공통전극에 의한 커패시터가 형성되고, 출력단 사이에는 제 2 전극과 공통 전극에 의한 커패시터가 형성된다.
상술한 구조를 갖는 본 발명의 복합 적층 칩 소자의 제조 방법을 설명하면 다음과 같다.
실시예 1과 동일한 방법으로 각 적층 시트를 제조하고, 도 9의 (a)에 도시된 바와 같이 제 1 전극(511)이 형성된 제 1 적층 시트(510)와, 공통 전극(521)이 형성된 제 2 적층 시트(520)와, 제 2 전극(531)이 형성된 제 3 적층 시트(530)와, 제 1 인덕터 패턴(551)이 형성된 제 1 인덕터 적층 시트(541)와, 제 2 인덕터 패턴(552)과 제 1 관통공(553)이 형성된 제 2 인덕터 적층 시트(542)와, 제 3 인덕터 패턴(554)과 제 2 관통공(555)이 형성된 제 3 인덕터 적층 시트(543)와, 연결 관통공(561)이 형성된 결합 적층 시트(560)를 마련한다.
상기의 전극 또는 인덕터 패턴은 스크린 프린트 방법을 통해 형성하고, 관통공은 소정의 펀칭 공정을 통해 형성한다. 이후, 관통공 내부를 도전성 물질로 매립한다.
도 9의 (b)에 도시된 바와 같이 상기의 제 1 내지 제 3 적층 시트(510, 520, 530)와, 제 1 내지 제 3 인덕터 적층 시트(541, 542, 543)와, 결합 적층 시트(560)를 순차적으로 적층한다. 적층물을 압착한 후 적절한 크기, 예를 들어 4개의 단위 소자가 배치되도록 절단한다. 절단된 적층물을 가열하여 각종 유기물을 제거하고, 고온에서 소성한다.
도 9의 (c) 및 (d)에 도시된 바와 같이 결합 적층 시트(560)의 연결 관통공(561)과 적어도 일부가 중첩되는 제 1 금속패턴(562a)과, 결합 적층 시트(560)의 일 단면에 노출되는 제 2 금속패턴(562b)을 형성하고, 제 1 및 제 2 금속패턴(562a, 562b) 사이에 이들간을 연결하는 저항체 패턴(570)을 형성한다. 이때, 적층물을 소성한 후 저항체 패턴(570)을 형성하는 방법 외에 별도의 시트에 미리 저항체 패턴(570)을 형성하고, 이러한 저항체 패턴(570)이 형성된 시트를 상기의 제 1 내지 제 3 적층 시트(510, 520, 530) 및 제 1 내지 제 3 인덕터 적층 시트(541, 542, 543)와 함께 적층, 절단 및 소성할 수 있다. 이때 적층물의 최상부에는 패턴 을 보호하기 위해 보호막(571)을 형성하거나 더미 시트를 추가로 적층할 수 있다.
도 9의 (e)에 도시된 바와 같이 적층물의 노출된 제 1 전극(511)과 저항체 패턴(570)을 감싸는 형상의 제 1 외부 단자 전극(581)을 형성하고, 노출된 공통전극(521)을 감싸는 형상의 제 2 외부 단자 전극(582)을 형성하고, 노출된 제 2 전극(531)을 감싸는 형상의 제 3 외부 단자 전극(583)을 형성한다.
이로써, 저항과 인덕터가 직렬 접속되고, 파이형으로 커패시터(배리스터)가 구현된 직렬형 저항-인덕터-배리스터 복합 칩 소자를 구현할 수 있다. 이러한 직렬형 저항-인덕터- 배리스터 복합 칩을 통해 안정된 주파수 특성을 갖는 소자를 구현할 수 있다.
또한, 본 발명은 상술한 직렬형 저항-인덕터-배리스터 복합 칩 소자를 구현할 수 있을 뿐만 아니라 파이형 RC 회로에 인덕터 성분을 부가적으로 직렬 연결할 수도 있다. 이하, 본 발명의 제 8 실시예에 대하여 도면을 참조하여 설명한다. 하기 실시예에서는 제 1 실시예의 내부 단자 전극 패턴을 기본으로 하여 설명하되, 이에 한정되지 않고, 제 2 및 제 3 실시예의 내부 단자 전극 패턴이 적용될 수도 있다. 또한, 제 1 내지 제 7 실시예와 중복되는 설명은 생략한다. 또한, 본 실시예는 앞서 설명한 제 1 내지 제 7 실시예에 적용될 수 있다.
<실시예 8>
도 11은 본 발명의 제 8 실시예에 따른 적층 칩 소자의 제조 공정도이다.
도 12는 본 발명의 제 8 실시예에 따른 적층 칩 소자의 등가 회로도이다.
도 11 및 도 12를 참조하면, 인덕터 패턴(650)이 형성된 적층 시트부(640) 와, 직선 끝이 굴절된 형상의 제 2 전극(611)이 형성되고, 제 2 전극(611)과 인덕터 패턴(650) 간을 연결하는 제 1 연결 관통공(612)이 형성된 제 1 적층 시트(610)와, 공통 전극(621)이 형성되고, 제 2 전극(611)과 연결된 제 2 연결 관통공(622)이 형성된 제 2 적층 시트(620)와, 제 1 전극(631)이 형성되고, 제 2 연결 관통공(622)과 연결된 제 3 연결 관통공(632)이 형성된 제 3 적층 시트(630)와, 제 3 연결 관통공(632)과 연결된 제 4 연결 관통공(661)이 형성되고, 제 4 연결 관통공(661)과 접속된 저항체 패턴(670)이 형성된 제 4 적층 시트(660)를 포함한다. 또한, 제 1 전극(631)과 저항체 패턴(670) 간을 연결하는 제 1 외부 단자 전극(681)과, 공통 전극(621)과 접속되는 제 2 외부 단자 전극(682)과, 인덕터 패턴(650)과 접속되는 제 3 외부 단자 전극(683)을 더 포함한다.
제 1 적층 시트(610)의 타 단면 인접 영역에는 제 1 연결 관통공(612)이 형성되어 있고, 제 1 연결 관통공(612)에서부터 연장된 제 2 전극(611)이 형성된다. 제 2 적층 시트(620)의 타 단면 인접 영역에도 제 2 연결 관통공(622)이 형성되고, 제 2 연결 관통공(622)이 형성되지 않은 영역에 판 형상으로 공통 전극(621)이 형성된다. 제 3 적층 시트(630)의 타 단면 인접 영역에도 제 3 연결 관통공(632)이 형성된다. 이로써, 제 2 전극(611)은 제 1 연결 관통공(612)을 통해 하부 인턱터 패턴(650)의 제 3 인덕터 패턴(654)과 접속되고, 제 1 내지 제 4 연결 관통공(612, 622, 632, 661)을 통해 저항체 패턴(670)과 접속된다.
제 1 및 제 3 외부 단자 전극(681, 683)을 입출력단으로 사용하고 제 2 외부 단자 전극(682)을 접지로 사용할 경우에는 도 12와 같은 등가 회로를 얻을 수 있 다.
즉, 입력단과 출력단 사이에 저항과 인덕터가 직렬로 접속되고, 입력단과 접지 사이에 제 1 전극(731) 및 공통 전극(721)이 접속되고, 저항과 인덕터 사이와 접지 사이에 제 2 전극(711) 및 공통 전극(721)이 접속된다.
이하, 상술한 본 실시예에 따른 복합 적층 칩 소자의 제조 방법을 설명하면 다음과 같다.
실시예 1과 동일한 방법으로 각 적층 시트를 제조하고, 도 10의 (a)에 도시된 바와 같이, 제 1 인덕터 패턴(651)이 형성된 제 1 인덕터 적층 시트(641)와, 제 2 인덕터 패턴(652)과 제 1 관통공(653)이 형성된 제 2 인덕터 적층 시트(642)와, 제 3 인덕터 패턴(653)과 제 2 관통공(655)이 형성된 제 3 인덕터 적층 시트(643)와, 제 2 전극(611)과 제 1 연결 관통공(612)이 형성된 제 1 적층 시트(610)와, 공통 전극(621)과 제 2 연결 관통공(622)이 형성된 제 2 적층 시트(620)와, 제 1 전극(631)과 제 3 연결 관통공(632)이 형성된 제 3 적층 시트(630)와, 제 4 연결 관통공(661)이 형성된 제 4 적층 시트(660)를 마련한다.
제 1 내지 제 4 적층 시트(610, 620, 630, 660)의 일부에 소정의 펀칭 공정을 통해 연결 관통공(612, 622, 632, 661)을 형성한다. 연결 관통공(612, 622, 632, 661)들은 각각의 시트에 동일한 위치에 형성하는 것이 바람직하다. 가장 바람직하게는 제 1 내지 4 연결 관통공(612, 622, 632, 661)을 통해 하부의 제 3 인덕터 패턴(654)의 일부가 노출되도록 하는 것이 효과적이다. 제 1 적층 시트(610)에 형성된 제 1 연결 관통공(612)과 그 일부가 중첩된 제 2 전극(611)이 형성된다. 또한, 상기의 제 1 내지 제 4 연결 관통공(612, 622, 632, 661)을 도전성 물질로 매립한다.
상기의 시트들을 적층하고, 압착한 후, 적절한 크기로 재단하고 소성한다. 다음에 노출된 제 4 연결 관통공과 그 일부가 중첩되는 저항체 패턴을 형성하고, 외부 단자 전극을 형성한다.
이로써, 파이형 RC 회로에 인덕터가 직렬로 접속하여 주파수 특성을 향상시킬 수 있고, 미세한 회로의 매칭을 향상시킬 수 있어 전체 시스템의 설계 자유도를 향상시킬 수 있다.
또한, 본 발명은 상술한 파이형 RC 회로에 인덕터 성분을 부가한 복합 칩 소자 뿐만 아니라, LC 회로에 저항을 부가할 수도 있다. 이하, 본 발명의 제 9 실시예에 대하여 도면을 참조하여 설명한다. 하기 실시예에서는 제 1 실시예의 내부 단자 전극 패턴과 인덕터 패턴을 기본으로 하여 설명하되, 이에 한정되지 않고, 제 2 및 제 3 실시예의 내부 단자 전극 패턴이 적용될 수도 있고 제 3 내지 제 6 실시예의 인덕터 패턴이 적용될 수도 있다. 또한, 제 1 내지 제 8 실시예와 중복되는 설명은 생략한다. 또한, 본 실시예는 앞서 설명한 제 1 내지 제 8 실시예에 적용될 수 있다.
<실시예 9>
도 13은 본 발명의 제 9 실시예에 따른 적층 칩 소자의 제조 공정도이다.
도 14는 본 발명의 제 9 실시예에 따른 적층 칩 소자의 등가 회로도이다.
도 13 및 도 14를 참조하면, 인덕터 패턴(750)이 형성된 적층 시트부(740) 와, 타 단면에서 연장되어 직선 끝이 굴절된 형상의 제 2 전극(711)이 형성되고, 제 2 전극(711)과 절연 분리되어 하부의 인덕터 패턴(750)과 접속되는 제 1 연결 관통공(712)이 형성된 제 1 적층 시트(710)와, 공통전극(721)이 형성되고, 공통전극(721)과 분리되어 하부의 제 2 연결 관통공(722)과 접속되는 제 2 연결 관통공(722)이 형성된 제 2 적층 시트(720)와, 직선 끝이 굴절된 형상의 제 1 전극(731)이 형성되고, 제 1 전극(731)과 적어도 그 일부가 중첩되며 제 2 연결 관통공(722)과 접속되는 제 3 연결 관통공(732)이 형성된 제 3 적층 시트(730)와, 제 3 연결 관통공(732)과 접속된 제 4 연결 관통공(761)이 형성되고, 제 4 연결 관통공(761)과 접속된 저항체 패턴(770)이 형성된 제 4 적층 시트(760)를 포함한다. 이때, 도 12의 (a)에 도시된 바와 같이 제 2 및 제 1 전극(711, 731)은 그 굴절 형상이 동일한 방향으로 굴절되어 있는 것이 바람직하다.
또한, 저항체 패턴(770)과 접속되는 제 1 외부 단자 전극(781)과, 공통전극(721)과 접속되는 제 2 외부 단자 전극(782)과, 인덕터 패턴(750)과 제 2 전극(711) 간을 접속하는 제 3 외부 단자 전극(783)을 더 포함한다. 이로써, 제 1 내지 제 3 연결 관통공(712, 722, 732)을 통해 인덕터 패턴(750)의 제 3 인덕터 패턴(754)과 제 1 전극(731)이 접속되고, 제 4 연결 관통공(761)을 통해 제 1 전극(731)과 저항체 패턴(770)이 접속된다.
이로써, 제 1 및 제 3 외부 단자 전극(781, 783)을 입출력단으로 사용하고 제 2 외부 단자 전극(782)을 접지로 사용할 경우에는 도 13과 같은 등가 회로를 얻을 수 있다. 즉, 입력단과 출력단 사이에 저항과 인덕터가 직렬로 접속되고, 저항 과 인덕터 사이와 접지 사이에 제 1 전극(731) 및 공통 전극(721)이 접속되고, 입력단과 접지 사이에 제 2 전극(711) 및 공통 전극(721)이 접속된다.
이로써, 파이형 LC 회로에 저항이 직렬로 접속하여 주파수 특성을 향상시킬 수 있고, 미세한 회로의 매칭을 향상시킬 수 있어 전체 시스템의 설계 자유도를 향상시킬 수 있다.
또한, 본 발명은 상술한 파이형 LC 회로에 저항 성분을 부가한 복합 칩 소자에 있어서, 연결 관통공과 제 2 전극 및 공통전극과의 단락의 가능성을 줄이기 위한 다양한 방법이 적용될 수 있다. 즉, 인덕터 패턴을 분리하여 그 사이에 내부 단자 전극 패턴들을 위치시켜 연결 관통공의 위치를 전극과 떨어진 단면 인접 영역으로 가져갈 수 있다. 이하, 본 발명의 제 10 실시예에 과해 도면을 참조하여 설명한다. 하기 실시예에서는 제 1 실시예의 내부 단자 전극 패턴과 인덕터 패턴을 기본으로 하여 설명하되, 이에 한정되지 않고, 제 2 및 제 3 실시예의 내부 단자 전극 패턴이 적용될 수도 있고 제 3 내지 제 6 실시예의 인덕터 패턴이 적용될 수도 있다. 또한, 제 1 내지 제 9 실시예와 중복되는 설명은 생략한다. 또한, 본 실시예는 앞서 설명한 제 1 내지 제 9 실시예에 적용될 수 있다.
<실시예 10>
도 15는 본 발명의 제 10 실시예에 따른 적층 칩 소자의 제조 공정도이다.
도 15를 참조하면, 타 단면에서 연장 굴절된 제 1 인덕터 패턴(851)이 형성된 제 1 인덕터 적층 시트(841)와, 연장 굴절된 제 2 인덕터 패턴(852)이 형성되고 제 1 인덕터 패턴(851)과 제 2 인덕터 패턴(852) 간을 연결하기 위한 제 1 관통공 (853)이 형성된 제 2 인덕터 적층 시트(842)와, 타 단면에서 연장 굴절된 직선 형상의 제 2 전극(811)이 형성되고, 일 단면 인접 영역에 제 2 인덕터 패턴(852)과 접속된 제 1 연결 관통공(812)이 형성된 제 1 적층 시트(810)와, 공통 전극(821)이 형성되고, 일 단면 인접 영역에 제 1 연결 관통공(812)과 접속된 제 2 연결 관통공(822)이 형성된 제 2 적층 시트(820)와, 제 2 연결 관통공(822)과 접속된 제 3 연결 관통공(832)이 형성되고, 제 3 연결 관통공(832)에서부터 연장 굴절된 직선 형상의 제 1 전극(831)이 형성된 제 3 적층 시트(830)와, 제 3 연결 관통공(832)과 접속된 제 2 관통공(855)이 형성되고, 제 2 관통공(855)에서부터 연장된 제 3 인덕터 패턴(854)이 형성되고, 제 3 인덕터 패턴(854)의 일부와 중첩된 제 3 관통공(856)이 형성된 제 3 인덕터 적층 시트(843)와, 제 3 관통공(856)과 접속된 제 4 연결 관통공(861)이 형성되고, 제 4 연결 관통공(861)에 접속되고 저항체 패턴(870)이 형성된 제 4 적층 시트(860)를 포함한다.
또한, 저항체 패턴(870)과 접속된 제 1 외부 단자 전극(881)과, 공통 전극(821)과 접속된 제 2 외부 단자 전극(882)과, 인덕터 패턴(851)과 제 2 전극(811) 간을 접속하는 제 3 외부 단자 전극(883)을 더 포함한다.
이로써, 제 1 내지 제 3 연결 관통공(812, 822, 832)을 통해 제 1 및 제 2 인덕터 패턴(851, 852)에 제 1 전극(831)이 접속되고, 제 2 연결공(855)을 통해 제 3 인덕터 패턴(854)에 제 1 전극(831)이 접속되고, 제 3 연결공(856)과 제 4 연결 관통공(861)을 통해 제 3 인덕터 패턴(854)에 저항체 패턴(870)이 접속된다. 본 실시예에서는 인덕터 패턴을 분리하고, 제 1 전극과 인덕터 패턴간을 연결하는 다 수의 연결 관통공을 일 단면의 인접영역에 형성하여 제 2 전극 및 공통전극과의 쇼트됨을 방지하였다. 하지만, 이에 한정되지 않고, 내부 단자 전극 패턴의 형상을 변화시키고, 인덕터 패턴의 위치 또한, 다양하게 변화시킬 수 있다.
상술한 바와 같이 본 발명은 다수의 수동 소자들을 단일 칩 내에 결합하여, 주파수 특성을 향상시킬 수 있고, 외부의 과전압 및 정전기로부터 내부 회로를 보호할 수 있으며, 적층 칩의 패턴을 단순화할 수 있다.
또한, 내부 전극 패턴간의 간격과 패턴 형상을 변화시켜 다수 칩간의 주파수 특성 차이를 줄일 수 있다.
또한, 저항과 인덕터가 입출력 단자 사이에 병렬 접속되거나, 입출력 단자 사이에 직렬 접속된 로우 패스 필터를 제공할 수 있다.

Claims (24)

  1. 단위 소자당 각각 배치되도록 연속적으로 복수개 형성된 제 1 및 제 2 전극과, 상기 단위 소자들을 가로질러 연결되도록 형성된 공통 전극을 갖는 제 1 적층 시트부와, 상기 단위 소자당 각각 배치되도록 연속적으로 복수개 형성된 인덕터 패턴과 저항체 패턴을 갖는 제 2 적층 시트부가 적층된 적층물; 및
    상기 적층물 외측면에 위치하여 상기 제 1 전극 및 제2 전극에 각기 접속된 복수의 제 1 및 제 3 외부 단자 전극과, 공통 전극과 접속된 제 2 외부 단자 전극;을 포함하고,
    상기 제 1 외부 단자 전극은 상기 인덕터 패턴 및 저항체 패턴의 일 단자와 상기 제 1 전극에 접속되고,
    상기 제 3 외부 단자 전극은 상기 인덕터 패턴 및 저항체 패턴의 타 단자와 상기 제 2 전극에 접속된 복합 적층 칩 소자.
  2. 단위 소자당 각각 배치되도록 연속적으로 복수개 형성된 제 1 및 제 2 전극과, 상기 단위 소자들을 가로질러 연결되도록 형성된 공통 전극을 갖는 제 1 적층 시트부와, 상기 단위 소자당 각각 배치되도록 연속적으로 복수개 형성된 인덕터 패턴과 저항체 패턴을 갖는 제 2 적층 시트부가 적층된 적층물; 및
    상기 적층물 외측면에 위치하여 상기 제 1 전극 및 제2 전극에 각기 접속된 복수의 제 1 및 제 3 외부 단자 전극과, 공통 전극과 접속된 제 2 외부 단자 전극;을 포함하고,
    상기 제 1 외부 단자 전극은 상기 저항체 패턴의 일 단자와 상기 제 1 전극에 접속되고,
    상기 제 3 외부 단자 전극은 상기 인덕터 패턴의 일 단자와 상기 제 2 전극에 접속되며,
    상기 저항체 패턴의 타 단자와 상기 인덕터 패턴의 타 단자가 서로 접속된 복합 적층 칩 소자.
  3. 단위 소자당 각각 배치되도록 연속적으로 복수개 형성된 제 1 및 제 2 전극과, 상기 단위 소자들을 가로질러 연결되도록 형성된 공통 전극을 갖는 제 1 적층 시트부와, 상기 단위 소자당 각각 배치되도록 연속적으로 복수개 형성된 인덕터 패턴과 저항체 패턴을 갖는 제 2 적층 시트부가 적층된 적층물; 및
    상기 적층물 외측면에 위치한 복수의 제 1 및 제 3 외부 단자 전극과 제 2 외부 단자 전극;을 포함하고,
    상기 제 1 외부 단자 전극은 상기 저항체 패턴의 일 단자와 상기 제 1 전극에 접속되고,
    상기 제 2 외부 단자 전극은 상기 공통 전극에 접속되고,
    상기 제 3 외부 단자 전극은 상기 인덕터 패턴의 일 단자에 접속되며,
    상기 저항체 패턴의 타 단자 및 인덕터 패턴의 타 단자가 상기 제 2 전극에 접속된 복합 적층 칩 소자.
  4. 단위 소자당 각각 배치되도록 연속적으로 복수개 형성된 제 1 및 제 2 전극과, 상기 단위 소자들을 가로질러 연결되도록 형성된 공통 전극을 갖는 제 1 적층 시트부와, 상기 단위 소자당 각각 배치되도록 연속적으로 복수개 형성된 인덕터 패턴과 저항체 패턴을 갖는 제 2 적층 시트부가 적층된 적층물; 및
    상기 적층물 외측면에 위치한 복수의 제 1 및 제 3 외부 단자 전극과 제 2 외부 단자 전극;을 포함하고,
    상기 제 1 외부 단자 전극은 상기 저항체 패턴의 일 단자에 접속되고,
    상기 제 2 외부 단자 전극은 상기 공통 전극에 접속되고,
    상기 제 3 외부 단자 전극은 상기 인덕터 패턴의 일단자와 상기 제 2 전극에 접속되며,
    상기 저항체 패턴의 타 단자 및 인덕터 패턴의 타 단자가 상기 제 1 전극에 접속된 복합 적층 칩 소자.
  5. 청구항 2에 있어서,
    상기 제 2 적층 시트부는 상기 단위 소자당 각기 형성된 상기 인덕터 패턴을 갖는 인덕터 적층 시트부와, 상기 단위 소자당 각기 형성된 상기 저항체 패턴을 갖는 저항체 적층 시트부를 포함하고,
    상기 단위 소자별 상기 인덕터 패턴의 타 단자와 상기 저항체 패턴의 타 단자 간을 연결하기 위해 상기 저항체 적층 시트부에 형성된 연결 관통공을 포함하는 복합 적층 칩 소자.
  6. 청구항 3에 있어서,
    상기 제 2 적층 시트부는 상기 단위 소자당 각기 형성된 상기 인덕터 패턴을 갖는 인덕터 적층 시트부와, 상기 단위 소자당 각기 형성된 상기 저항체 패턴을 갖는 저항체 적층 시트부를 포함하고,
    상기 단위 소자별 상기 제 2 전극과 적어도 일부가 중첩되고 상기 인덕터 패턴의 타 단자와 접속되도록 상기 제 1 적층 시트부에 형성된 제 1 연결 관통공과, 상기 제 1 연결 관통공과 상기 저항체 패턴의 타 단자 간을 연결하기 위해 상기 저항체 적층 시트부에 형성된 제 2 연결 관통공을 포함하는 복합 적층 칩 소자.
  7. 청구항 4에 있어서,
    상기 제 2 적층 시트부는 상기 단위 소자당 각기 형성된 상기 인덕터 패턴을 갖는 인덕터 적층 시트부와, 상기 단위 소자당 각기 형성된 상기 저항체 패턴을 갖는 저항체 적층 시트부를 포함하고,
    상기 단위 소자별 상기 제 1 전극과 적어도 일부가 중첩되고 상기 인턱터 패턴의 타 단자와 접속되도록 상기 제 1 적층 시트부에 형성된 제 1 연결 관통공과, 상기 제 1 연결 관통공과 상기 저항체 패턴의 타 단자 간을 연결하기 위한 상기 저항체 적층 시트부에 형성된 제 2 연결 관통공을 포함하는 복합 적층 칩 소자.
  8. 청구항 4에 있어서,
    상기 제 2 적층 시트부는 상기 단위 소자별로 각기 제 1 인덕터 패턴이 형성된 제 1 인덕터 적층 시트부와, 상기 단위 소자별로 각기 제 2 인덕터 패턴이 형성된 제 2 인덕터 적층 시트와, 상기 단위 소자별로 각기 상기 저항체 패턴이 형성된 저항체 적층 시트부를 포함하고,
    상기 단위 소자별 상기 제 1 전극과 적어도 일부가 중첩되고 상기 제 1 및 제 2 인덕터 패턴의 일 단자와 접속되도록 상기 제 1 적층 시트부에 형성된 제 1 연결 관통공과, 상기 제 2 인덕터 패턴의 타 단자와 상기 저항체 패턴의 타 단자 간을 연결하기 위한 상기 저항체 적층 시트부에 형성된 제 2 연결 관통공을 포함하는 복합 적층 칩 소자.
  9. 청구항 5 내지 청구항 8 중 어느 한 항에 있어서,
    상기 관통공은 도전체로 충전된 복합 적층 칩 소자.
  10. 청구항 1 내지 청구항 8 중 어느 한 항에 있어서, 상기 적층물은,
    상기 단위 소자당 각기 상기 제 1 전극이 형성된 제 1 적층 시트;
    상기 단위 소자들을 가로질러 연결되도록 상기 공통 전극이 형성된 제 2 적층 시트;
    상기 단위 소자당 각기 상기 제 2 전극이 형성된 제 3 적층 시트;
    상기 단위 소자당 각기 상기 인덕터 패턴이 형성된 인덕터 적층 시트부; 및
    상기 단위 소자당 각기 상기 저항체 패턴이 형성된 저항체 적층 시트를 포함하고,
    상기 제 1 내지 제 3 적층 시트는 상기 제 1 및 제 2 전극의 일부가 상기 공통전극과 각각 중첩되도록 적층된 복합 적층 칩 소자.
  11. 청구항 10에 있어서, 상기 인덕터 패턴이 형성된 상기 인덕터 적층 시트부는,
    제 1 인덕터 패턴이 형성된 제 1 인덕터 적층 시트;
    제 2 인덕터 패턴이 형성되고, 상기 제 1 및 제 2 인덕터 패턴 간을 연결하 는 제 1 관통공이 형성된 제 2 인덕터 적층 시트; 및
    제 3 인덕터 패턴이 형성되고, 상기 제 2 및 제 3 인덕터 패턴 간을 연결하는 제 2 관통공이 형성된 제 3 인덕터 적층 시트를 포함하는 복합 적층 칩 소자.
  12. 청구항 10에 있어서,
    상기 인덕터 패턴은 직선형, 굴절된 직선형 또는 사행형 중 적어도 어느 하나인 복합 적층 칩 소자.
  13. 청구항 10에 있어서, 상기 인덕터 패턴이 형성된 상기 인덕터 적층 시트부는,
    나선형의 인덕터 패턴이 형성된 제 1 인덕터 적층 시트; 및
    가교 패턴이 형성되고, 인덕터 패턴과 가교 패턴 간을 연결하는 관통공이 형성된 제 2 인덕터 적층 시트를 포함하는 복합 적층 칩 소자.
  14. 청구항 10에 있어서,
    상기 제 1 및 제 2 전극은 직선 형상, 끝단이 외축으로 굴절된 선 형상 또는 판 형상인 복합 적층 칩 소자.
  15. 청구항 14에 있어서,
    4개의 단위 소자를 포함하고, 두번째와 세번째의 단위 소자의 제 1 및 제 2 전극이 인접된 복합 적층 칩 소자.
  16. 청구항 1 내지 청구항 8 중 어느 한 항에 있어서, 상기 적층물은,
    상기 단위 소자들을 가로질러 연결되도록 상기 공통 전극이 형성된 제 1 적층 시트;
    상기 단위 소자당 각각 제 1 및 제 2 전극이 서로 이격 되도록 형성된 제 2 적층 시트;
    상기 단위 소자당 각각 상기 인덕터 패턴이 형성된 인덕터 적층 시트부; 및
    상기 단위 소자당 각각 상기 저항체 패턴이 형성된 저항체 적층 시트를 포함하고,
    상기 제 1 내지 제 3 적층 시트는 상기 제 1 및 제 2 전극의 일부가 상기 공통전극과 각각 중첩되도록 적층된 복합 적층 칩 소자.
  17. 청구항 16에 있어서, 상기 인덕터 패턴이 형성된 상기 인덕터 적층 시트부는,
    제 1 인덕터 패턴이 형성된 제 1 인덕터 적층 시트;
    제 2 인덕터 패턴이 형성되고, 상기 제 1 및 제 2 인덕터 패턴 간을 연결하는 제 1 관통공이 형성된 제 2 인덕터 적층 시트; 및
    제 3 인덕터 패턴이 형성되고, 상기 제 2 및 제 3 인덕터 패턴 간을 연결하는 제 2 관통공이 형성된 제 3 인덕터 적층 시트를 포함하는 복합 적층 칩 소자.
  18. 청구항 16에 있어서,
    상기 인덕터 패턴은 직선형, 굴절된 직선형 및 사행형 중 적어도 어느 하나인 복합 적층 칩 소자.
  19. 청구항 16에 있어서, 상기 인덕터 패턴이 형성된 상기 인덕터 적층 시트부는,
    나선형의 인덕터 패턴이 형성된 제 1 인덕터 적층 시트; 및
    가교 패턴이 형성되고, 인덕터 패턴과 가교 패턴 간을 연결하는 관통공이 형성된 제 2 인덕터 적층 시트를 포함하는 복합 적층 칩 소자.
  20. 청구항 16에 있어서,
    상기 제 1 및 제 2 전극은 직선 형상, 끝단이 외축으로 굴절된 선 형상 또는 판 형상인 복합 적층 칩 소자.
  21. 청구항 20항에 있어서,
    4개의 단위 소자를 포함하고, 두번째와 세번째의 단위 소자의 제 1 및 제 2 전극이 인접된 복합 적층 칩 소자.
  22. 삭제
  23. 청구항 1 내지 청구항 8 중 어느 한 항에 있어서,
    상기 제 1 적층 시트부는 배리스터 시트인 복합 적층 칩 소자.
  24. 청구항 1 내지 청구항 8 중 어느 한 항에 있어서,
    상기 저항체 패턴의 양단부 하부에 금속패드가 형성된 복합 적층 칩 소자.
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