KR100372848B1 - 고주파 저인덕턴스형 적층 칩 부품 및 그 제조 방법 - Google Patents

Abstract

본 발명은 적층형 칩(Chip) 부품의 고주파 등가인덕턴스 및 등가직렬저항을 낮추기 위해 내부 전극 패턴(Pattern)의 특수하게 설계하여 제조한 고주파 저인덕턴스(Inductance) 칩 부품 및 그 제조 방법에 관한 것으로, 특히 칩 내의 인접하는 내부 전극 층에서의 전류의 흐름이 서로 반대가 되도록 내부 전극 패턴을 설계함으로써 등가인덕턴스값이 낮은 소형의 적층형 칩 부품 소자 및 이를 제조하는 방법에 관한 것이다.

특히 적층되는 시트(Sheet)에 관통홀을 형성하고 이 관통홀을 통하여 각 시트의 내부 전극을 연결하여 인접하는 두 개의 내부 전극 층에서의 전류의 흐름을 서로 반대가 되도록 하여 인덕턴스를 상쇄시켜 고주파에서도 원하는 소자 특성을 가지게 되는 적층형 칩 부품 소자 및 이를 제조하는 제조 방법에 관한 것이다.

Description

고주파 저인덕턴스형 적층 칩 부품 및 그 제조 방법{Integrated chip part with low inductance for high frequency and fabricating method therefor}

본원 발명은 적층 칩(Chip) 커패시터(Capacitor), 적층 칩(Chip) 배리스터(Varistor), 적층 칩(Chip) NTC 등 적층형 칩(Chip) 부품의 고주파 등가인덕턴스 및 등가직렬저항을 낮추기 위해 내부 전극 패턴(Pattern)의 특수하게 설계하여 제조한 고주파 저인덕턴스(Inductance) 칩 부품 및 그 제조 방법에 관한 것으로, 특히 칩 내의 인접하는 내부 전극 층에서의 전류의 흐름이 서로 반대가 되도록 내부 전극 패턴을 설계함을 그 특징으로 한다.

최근 개인 휴대 통신 및 개인 컴퓨터의 동작 주파수가 GHz대에 이르는 등 급속히 고주파화로 이행되고 있어 여기에 장착되는 전자 부픔 역시 고주파에서 사용이 가능하거나 고주파 특성이 우수한 부품이 절대적으로 요구된다. 칩 부품의 경우 일반적으로 저주파에서는 칩 부픔 자체의 특성, 예로 칩 커패시터(Capacitor)의 경우 순수한 커패시터의 특성만 나타나게 되나 고주파 전압이 인가되면 도1과 같이 등가직렬저항(11), 등가직렬인덕턴스(12) 성분이 발생된다. 등가직렬저항의 경우는 필요없는 전력 소모를 유발하고, 등가직렬인덕턴스의 경우는 공진 주파수(LC 혹은 RC 공진)를 낮추어 기생 발진등을 일으키거나 임피던스값을 증가시켜 신호에 대한 응답 속도를 늦게 한다. 칩 배리스터의 경우 고집적 IC, 디지털 IC등 중요 전자 부픔을 고주파 과전압 및 서지(Surge) 전압으로부터 보호하는 역할을 하는 데 상기와 같이 등가인덕턴스 발생에 의한 고주파에서의 응답 속도 지연은 결국 고주파 과전압 및 서지 전압으로부터 전자 부품을 보호할 수 없게 된다.

일반적인 적층형 칩 부품(칩 인덕터 제외)의 내부 전극은 도2와 같이 양쪽 단자 전극(Termination)을 두 축으로 서로 엇갈리게 적층하여 궁국적으로 두 개의 전극을 형성하게 되므로 전류를 흘렸을 경우 한쪽 전극에서 다른쪽 전극으로 전류의 흐름이 형성되어 마치 전선을 늘어뜨려 놓은 효과와 같아서 인덕턴스를 유발하는 구조이다. 즉, 일반적 적층형 칩 커패시터의 경우 도2에 나타낸 바와 같이 한쪽 단자(예, + 단자)에서 전류의 흐름이 시작되어 유전체층을 통과하여 반대쪽 전극으로 들어가는 구조로, 단순화시키면 도선에 전류가 흐르는 것과 유사하다고 볼 수 있어 도선에 전류가 흐르게 되면 자기 유도에 의해 전류 흐름을 방해하려는 반대 극성의 유도기전력이 생기듯이 칩에 자기 인덕턴스(Self inductance)가 발생된다.

이처럼 종래의 적층형 칩 부품은 고주파에서 사용하게 될 경우 등가직렬인덕턴스 및 등가직렬저항이 발생되는 문제점이 있다.

또한 원치 않는 등가직렬저항 및 등가직렬인덕턴스 성분의 발생은 등가직렬저항의 경우는 필요없는 전력 소모를 유발하고, 등가직렬인덕턴스의 경우는 공진 주파수를 낮추어 기생 발진등을 일으키거나 임피던스값을 증가시켜 신호에 대한 응답 속도를 늦게한다는 문제점이 있다.

상술한 바와 같은 종래의 문제점을 해결하기 위한 본 발명의 목적은 칩 부품의 내부의 내부 전극 패턴을 조정하여 전류의 흐름의 방향을 반대가 되도록 하여 인덕턴스를 상쇄시키는 적층형 칩 부품 소자를 제조하는 데 있다. 또한 이러한 적층형 칩 부품 소자를 제조하기 위한 제조 방법을 제공하는 데 본 발명의 목적이 있다.

즉, 적층되는 시트(Sheet)에 관통홀을 형성하고 이 관통홀을 통하여 소정 시트의 내부 전극을 연결하여 인접하는 두 층의 내부 전극에서의 전류의 흐름을 서로 반대가 되도록 하여 인덕턴스를 상쇄시켜 고주파에서도 원하는 소자 특성을 가지게 되는 적층형 칩 부품 소자를 제조하는 데 본 발명의 목적이 있다.

도 1 커패시터의 고주파 등가회로

도 2 종래의 적층형 칩 부품의 구성도

도 3 본 발명 실시예1에 의한 적층형 칩 부품의 제조도

도 4 본 발명 실시예2에 의한 적층형 칩 부품의 제조도

도 5 관통홀을 이용한 다양한 내부 전극 설계의 적층형 칩 부품의 구성도

상술한 바와 같은 목적을 해결하기 위한 본 발명에 따른 적층형 칩 부품 소자는 원하는 소자 특성에 맞추어 제조된 일정 조성의 슬러리를 닥터 블레이드법등을 이용하여 얇은 시트(Sheet)로 만들어 원하는 위치에 관통홀을 형성하며, 원하는 내부 전극의 패턴을 관통홀을 포함하여 동시에 인쇄하며, 내부 전극이 인쇄된 각 시트를 원하는 수 만큼 적층한 후, 적층물을 소성하여 단일 소체로 일체화하며, 각 내부 전극과 연결되는 외부 전극을 형성하여 제조한다.본 발명에 따른 적층형 칩 부품 소자는 원하는 특성을 가지는 복수개의 소자용 시트가 적어도 두 층이상 적층된 소체, 적층된 소자용 시트 위에 형성된 내부 전극, 소자용 시트의 한쪽 일측에 형성된 관통홀 및 내부 전극이 형성된 소자용 시트가 적층된 소체의 양끝단에 형성되어 상기의 내부 전극과 연결되는 외부 전극으로 이루어지며, 상기의 소정 시트의 내부 전극은 각각 한쪽 끝단이 교대로 외부 전극과 연결되고 외부 전극과 연결되지 않는 소정 시트의 내부 전극은 관통홀을 통해 한쪽 끝단의 외부 전극과 연결되어 잇는 상기 내부 전극과 연결되어 인접한 적층시트의 내부 전극의 전류 흐름이 반대가 되도록 형성되는 것을 특징으로 한다.또한 본 발명에 따른 적층형 칩 부품 소자는 원하는 특성을 가지는 복수개의 소자용 시트가 적어도 두 층이상 적층된 소체, 적층된 소자용 시트 위에 형성된 내부 전극, 소자용 시트의 한쪽 일측에 형성된 제 1 관통홀, 소정의 소자용 시트의 다른 한쪽 일측에 형성된 제 2 관통홀, 내부 전극이 형성된 소자용 시트가 적층된 소체의 양끝단에 형성되어 상기의 내부 전극과 연결되는 외부 전극으로 이루어지며, 상기의 소정 시트의 내부 전극은 각각 한쪽 끝단이 교대로 외부 전극과 연결되고, 외부 전극과 연결되지 않는 소정 시트의 내부 전극 중 일부는 제 1 관통홀을 통해 한쪽 끝단의 외부 전극과 연결되어 있는 상기 내부 전극과 연결되고, 외부 전극과 연결되지 않는 소정 시트의 내부 전극 중 나머지 일부는 제 2 관통홀을 통해 다른 한쪽 끝단의 외부 전극과 연결되어 있는 상기 내부 전극과 연결되어, 인접한 적층시트의 내부 전극의 전류 흐름이 반대가 되도록 형성되는 것을 특징으로 한다.

본 발명에 따른 적층형 칩 부품 소자의 제조에 관한 실시예로 적층 칩(Chip) 배리스터(Varistor)에 관하여 하기에서 보다 상세하게 살펴본다.

실시예 1.

공업용으로 시판하고 있는 적층형 칩 배리스터 소자의 원료 분말을 이용하거나 ZnO 분말에 Bi2O3, CoO, MnO 등의 첨가제를 넣은 원하는 조성에 물 또는 알코올 등을 용매로 24시간 볼밀(Ball Mill)하여 원료분말을 준비한다. 성형 시트를 준비하기 위해 상기 준비된 배리스터용 분말에 첨가제로 PVB계 바인더(binder)를 원료 분말 대비 약 8wt% 정도 칙량한 후 톨루엔/알코올(toluene/alcohol)계 솔벤트(solvent)에 용해시켜 투입한 후 소형 볼 밀(ball mill)로 약 24시간 동안 밀링(milling) 및 혼합하여 슬러리(slurry)를 제조하고, 이러한 슬러리를 닥터 블레이드(Doctor blade)등의 방법으로 적층형 액추에이터용으로 원하는 두께의(약 30∼50㎛) 성형 시트(31, green sheet)로 제조한다.

제조된 시트 위에 홀 펀처(Hole puncher)를 이용하여 도3과 같이 상하부의 내부 전극이 연결되는 관통홀(32)을 형성한다. 관통홀이 형성된 성형 시트에 전극 페이스트(Paste)를 이용하여 일정 패턴의 내부 전극(33)을 스크린 프린팅 방법으로 인쇄한다. 즉 양의 단자 및 관통홀내 전극과는 연결되고 음의 단자와는 절연되는 내부 전극을 시트의 표면과 관통홀 내에 동시에 인쇄하여 제1시트(34)를 형성하고,양의 단자 및 관통홀내 전극과는 절연되고 음의 단자와는 연결되는 내부 전극을 시트의 표면과 관통홀 내에 동시에 인쇄하여 제2시트(35)를 형성하고, 관통홀내 전극과는 연결되고 양 및 음의 단자와는 절연되는 내부 전극을 시트의 표면과 관통홀 내에 동시에 인쇄하여 제3시트(36)를 형성한다.

상기와 같이 내부 전극이 인쇄된 제1, 2, 3 시트를 원하는 수만큼 쌍을 이루어 적층하여 각 시트가 적층 되었을 때 도3의 (b)와 같이 관통홀을 통하여 제1 시트와 제3 시트의 내부 전극이 연결되도록 한 후, 적층된 층이 밀착되도록 80∼120℃의 열과 압력을 가하여 압착한다.

상기와 같이 제조된 적층물 내의 각종 바인더 성분을 모두 제거하기 위하여400℃에서 6시간 정도 가열하여 베이크 아웃(Bake-out)시킨 후 온도를 상승시켜 배리스터 조성의 소성온도(1100∼1300℃)에서 적층물을 소성하며, 소성된 적층물의 외부에 적층물의 내부 전극와 연결되는 외부 전극(37)을 형성하여 적층형 칩 배리스터를 제조한다. 이때 양끝단의 외부 전극에 양/음의 전압을 가하면 내부 전극의 전류 흐름 방향은 도3의 (b)와 같이 나타나 인접하는 두 내부 전극층의 전류 흐름의 방향이 서로 반대이므로 인덕턴스가 상쇄되어 고주파에 이용시에도 등가인덕턴스가 크게 감소된다.

실시예 2.

적층형 칩 배리스터의 다른 실시예는 6개의 시트와 2중 관통홀을 이용하므로 거의 모든 층의 인덕턴스가 상쇄되어 인덕턴스 성분이 거의 제로에 이르도록 제조하는 적층형 칩 부품 소자이다.

상기 실시예1과 동일한 방법으로 소자용 성형 시트(401)를 제조하고, 제조된 시트 위에 홀 펀처(Hole puncher)를 이용하여 도4과 같이 상하부의 내부 전극이 연결되는 관통홀을 형성한다. 시트의 좌측 끝단부에는 양의 전압이 가해지는 내부 전극이 연결되는 제1 관통홀(402)을 형성하고 우측 끝단부에는 음의 전압이 가해지는 내부 전극이 연결되는 제2 관통홀(403)을 형성하며, 시트에 따라 제1 관통홀만 형성하거나 제1, 2 관통홀 모두를 형성한다.

관통홀이 형성된 성형 시트에 전극 페이스트(Paste)를 이용하여 일정 패턴의 내부 전극(404)을 스크린 프린팅 방법으로 인쇄한다. 즉 양 및 음의 단자와는 절연되고 제1 관통홀내 전극과는 연결되는 내부 전극을 시트의 표면과 제1 관통홀 내에 동시에 인쇄하여 제1시트(405)를 형성하고, 음의 단자 및 제2 관통홀내 전극과는 연결되고 양의 단자와 제1 관통홀내 전극과는 절연되는 내부 전극을 시트의 표면과 제1, 2 관통홀 내에 동시에 인쇄하여 제2시트(406)를 형성하고, 양 및 음의 단자과 제1 관통홀내 전극과는 절연되고 제2 관통홀 내의 전극과는 연결되는 내부 전극을 시트의 표면과 제1, 2 관통홀 내에 동시에 인쇄하여 제3시트(407)를 형성하고, 양의 단자 및 제1 관통홀내 전극과는 연결되고 음의 단자와는 절연되는 내부 전극을 시트의 표면과 제1 관통홀 내에 동시에 인쇄하여 제4시트(408)를 형성하고, 양 및 음의 단자와 제1 관통홀내 전극과는 절연되고 제2 관통홀내 전극과는 절연되는 내부 전극을 시트의 표면과 제1, 2 관통홀 내에 동시에 인쇄하여 제5시트(409)를 형성하고, 음의 단자과 제2 관통홀내 전극과는 연결되고 양의 단자와 제1 관통홀 내의 전극과는 절연되는 내부 전극을 시트의 표면과 제1, 2 관통홀 내에 동시에인쇄하여 제6시트(410, 제2시트와 동일패턴)를 형성한다.

상기와 같이 내부 전극이 인쇄된 제1 시트 내지 제6 시트를 제1 시트 위에 원하는 수만큼 쌍을 이루어 적층하여 각 시트가 적층 되었을 때 도4의 (b)와 같이 제 1관통홀을 통하여 양의 전압이 가해지는 내부 전극이 연결되고 제2 관통홀을 통하여 음의 전압이 가해지는 내부 전극이 연결되도록 하며, 상기 실시예 1에서와 같이 적층된 층이 밀착되도록 약간의 열과 압력을 가하여 압착한다.

상기와 같이 제조된 적층물 내의 각종 바인더 성분을 모두 제거하기 위하여 상기 실기예 1에서와 같은 방법으로 베이크 아웃(Bake-out)시킨 후 온도를 상승시켜 소성 온도에서 적층물을 소성하며, 소성된 적층물의 외부에 적층물의 내부 전극와 연결되는 외부 전극(411)을 형성하여 적층형 칩 부품을 제조한다. 이때 양끝단의 외부 전극에 양/음의 전압을 가하면 내부 전극의 전류 흐름 방향은 도4의 (b)에 나타내었듯이 인접하는 두 내부 전극층의 전류 흐름의 방향이 서로 반대가 되므로 인접층간의 인덕턴스가 상쇄되어 인덕턴스 성분은 거의 제로가 된다. 또한 등가직렬저항의 경우는 내부전극금속물질의 절대저항이 낮거나 내부 전극의 면적이 증가할수록 감소하므로 도4의 (b)와 같이 용량에 기여하지 못하는 더미 층(412,Dummy layer)이 증가되면 결국 용량 대비 내부 전극의 면적이 증가하여 등가직렬저항이 낮아진다.

상기와 같이 제조되는 적층형 칩 부품은 상기 실시예의 기본 구조를 바탕으로 여러 가지 패턴으로 내부 전극을 설계하여 적층형 칩 부품 소자를 제조할 수 있다.

즉, 도5의 (a)와 같이 관통홀의 편중을 막아 즉 관통홀을 양쪽으로 교차되게 제조하여 칩의 소성시 비대칭성을 완화시키는 적층형 칩 부품 소자로 제조하거나, 도5의 (b)와 같이 다양한 용량값을 설계하기 위한 패턴을 형성하고 적층하여 적층형 칩 부품 소자로 제조하며, 또는 도5의 (c)와 같이 두 가지 요소를 모두 포함하는 적층형 칩 배리스터로 제조할 수 있다.

한편, 상기한 바와 같이 적층형 칩 부품 소자를 제조하는 기술은 상기의 예시된 소자 외에 관통홀과 내부 전극 패턴을 변화시켜 인접 내부 전극 층 사이에 반대 방향의 전류 흐름이 발생되는 여러 가지 소자를 적층형 칩 부품 소자로 제조할 수 있다.

또한 상기한 바와 같이 제조되는 적층형 칩 부픔 소자를 원하는 특성별로 두 개 이상 결합하여 제조하는 복합 전자 부품용 소자의 제조에 다양하게 응용될 수 있다. 예를 들면, 상기와 같이 제조된 배리스터와 커패시터를 접합하여 복합 소자로 제조할 수 있다.

상술한 바와 같은 본 발명에 따른 관통홀과 내부 전극 패턴을 변화시켜 인접 내부 전극 사이에 반대 방향의 전류 흐름이 발생되도록 제조된 적층형 칩 부픔 소자는 고주파에서도 등가인덕턴스를 감소시키는 효과가 있고, 또한 용량에 대한 전극 면적의 조절로 등가직렬저항을 감소시키는 효과가 있다.

따라서 상술한 본 발명과 같이 적층형 칩 부픔 소자 제조함으로 고주파에서도 안정된 칩 부품으로 사용할 수 있으며 별도의 공정 추가 없이 단순한 공정에 의해 원하는 전기적 특성을 구현하는 경박 단소화된 소형의 적층형 칩 부픔 소자를 제조할 수 있게 되는 효과가 있다.

Claims (8)

1. 내부 전극의 전류 흐름을 조절하는 적층형 칩 부품 소자에 있어서,

   원하는 특성을 가지는 복수개의 소자용 시트가 적어도 두 층이상 적층된 소체,

   상기의 적층된 소자용 시트 위에 형성된 내부 전극,

   상기의 소자용 시트의 한쪽 일측에 형성된 관통홀,

   내부 전극이 형성된 소자용 시트가 적층된 소체의 양끝단에 형성되어 상기의 내부 전극과 연결되는 외부 전극,

   상기의 소정 시트의 내부 전극은 각각 한쪽 끝단이 교대로 외부 전극과 연결되고, 외부 전극과 연결되지 않는 소정 시트의 내부 전극은 관통홀을 통해 한쪽 끝단의 외부 전극과 연결되어 있는 상기 내부 전극과 연결되어, 인접한 적층 시트의 내부 전극의 전류 흐름이 반대가 되도록 형성되는 것을 특징으로 하는 적층형 칩부품 소자
2. 내부 전극의 전류 흐름을 조절하는 적층형 칩 부품 소자에 있어서,

   원하는 특성을 가지는 복수개의 소자용 시트가 적어도 두 층이상 적층된 소체,

   상기의 적층된 소자용 시트 위에 형성된 내부 전극,

   상기의 소자용 시트의 한쪽 일측에 형성된 제 1 관통홀,

   상기의 소정의 소자용 시트의 다른 한쪽 일측에 형성된 제 2 관통홀,

   내부 전극이 형성된 소자용 시트가 적층된 소체의 양끝단에 형성되어 상기의 내부 전극과 연결되는 외부 전극,

   상기의 소정 시트의 내부 전극은 각각 한쪽 끝단이 교대로 외부 전극과 연결되고, 외부 전극과 연결되지 않는 소정 시트의 내부 전극 중 일부는 제 1 관통홀을 통해 한쪽 끝단의 외부 전극과 연결되어 있는 상기 내부 전극과 연결되고, 외부 전극과 연결되지 않는 소정 시트의 내부 전극 중 나머지 일부는 제 2 관통홀을 통해 다른 한쪽 끝단의 외부 전극과 연결되어 있는 상기 내부 전극과 연결되어, 인접한 적층 시트의 내부 전극의 전류 흐름이 반대가 되도록 형성되는 것을 특징으로 하는 적층형 칩 부품 소자
3. 제 1 항 또는 제 2 항에 있어서, 상기의 관통홀을 시트의 양쪽에 교차되게 제조하는 것을 특징으로 하는 적층형 칩 부품 소자
4. 제 1 항 또는 제 2 항에 있어서, 상기의 적층형 칩 부품을 두 개 이상 결합하여 복합 소자로 제조하는 것을 특징으로 하는 적층형 칩 부품 소자
5. 적층형 칩 부품 소자의 제조 방법에 있어서,

   소정 조성의 슬러리를 이용하여 소자용 성형 시트를 제조하는 단계,

   상기 성형 시트의 한쪽 일측에 시트를 관통하는 관통홀을 형성하는 단계,

   전극 페이스트를 원하는 형태로 시트 위에 인쇄하여 내부 전극과 관통홀 내에 전극을 형성하는 단계,

   전극 페이스트가 인쇄된 성형 시트를 적어도 두층 이상 적층하여 소정 시트의 내부 전극을 관통홀을 통해 연결시켜 인접한 층의 내부 전극의 전류 흐름이 반대가 되도록 형성하는 단계,

   상기의 적층된 시트를 압착하는 단계,

   압착된 적층물을 열처리하여 소성하는 단계,

   상기 적층물의 양끝단부에 각 내부 전극의 한쪽 끝단과 교대로 연결되는 외부 전극을 형성하는 단계로 이루어짐을 특징으로 하는 적층형 칩 부품 소자의 제조 방법.
6. 적층형 칩 부품 소자의 제조 방법에 있어서,

   소정 조성의 슬러리를 이용하여 소자용 성형 시트를 제조하는 단계,

   상기 성형 시트의 한쪽 일측에 시트를 관통하는 제 1 관통홀을 형성하는 단계,

   상기 소정의 성형 시트의 다른 한쪽 일측에 시트를 관통하는 제 2 관통홀을형성하는 단계,

   전극 페이스트를 원하는 형태로 시트 위에 인쇄하여 내부 전극과 제 1, 2 관통홀 내에 전극을 형성하는 단계,

   전극 페이스트가 인쇄된 성형 시트를 적어도 두층 이상 적층하여 서로 다른 시트 쌍의 내부 전극을 제 1 관통홀 및 제 2 관통홀을 통해 각각 연결시켜 인접한 층의 내부 전극의 전류 흐름이 반대가 되도록 형성하는 단계,

   상기의 적층된 시트를 압착하는 단계,

   압착된 적층물을 열처리하여 소성하는 단계,

   상기 적층물의 양끝단부에 각 내부 전극의 한쪽 끝단과 교대로 연결되는 외부 전극을 형성하는 단계로 이루어짐을 특징으로 하는 적층형 칩 부품 소자의 제조방법.
7. 제 5 항 또는 제 6 항에 있어서, 상기의 관통홀을 시트의 양쪽에 교차되게 제조하는 것을 특징으로 하는 적층형 칩 부품 소자의 제조 방법.
8. 제 5 항 또는 제 6 항에 있어서, 상기의 적층형 칩 부품을 두 개 이상 결합하여 복합 소자로 제조하는 것을 특징으로 하는 적층형 칩 부품 소자의 제조 방법.