KR100502281B1 - 복수 소자가 결합된 복합 어레이칩 및 그 제조 방법 - Google Patents

Abstract

본 발명은 저항성분과 여러 가지 소자성분을 결합하고, 이러한 단위결합칩이 복수개 배열된 어레이칩을 용이하게 제조하는 것에 관한 것이다. 특히, 본 발명은 저항과 배리스터를 결합하여 어레이 형태로 제조하여 소형화된 단일칩 부품으로 제조하는 것이다.

본 발명은 입력단과 출력단 사이에 직렬로 연결되는 저항 소자와, 입력단과 공통단자 사이에 연결된 제1 전자 소자와, 출력단과 공통단자 사이에 연결된 제2 전자 소자로 구성되며, 각 소자가 단일 칩 내에 복수의 쌍으로 적층되어 어레이 형태로 형성되고 각 소자 내에 형성된 내부 전극이 소자 표면의 외부 전극과 연결되며 소자 외부 표면의 외부 전극이 신호의 입력단, 출력단 및 공통단자로 연결되는 복합 어레이칩 소자 및 이의 제조 방법에 관한 것이다.

Description

복수 소자가 결합된 복합 어레이칩 및 그 제조 방법 {Complex array chip of combining with various devices and fabricating method therefor}

본 발명은 단일 칩 내에 복수의 저항 성분과 배리스터 성분 등 여러 가지 전자 소자 등을 함께 결합하여 어레이 형태로 제조하는 복합 칩 부품에 관한 것이다.

본 발명은 단일 칩 내에 저항 성분과 배리스터 성분을 함께 결합 형성하며 과전압 및 정전기로부터의 보호와 동시에 고주파 선로에서 발생할 수 있는 노이즈를 제거하는 저항 배리스터(Resistor-Varistor) 복합 칩 부품 및 그 제조 방법에 관한 것이다. 특히 저항 성분 및 배리스터 성분을 적절히 배치하여 저항 배리스터 단위칩을 여러 개 연속해서 나란히 배열하여 하나의 칩으로 구현함을 그 특징으로 한다.

배리스터 소자는 인가전압에 따라 저항이 변하는 현상을 이용하여 과전압(Surge 전압)이나 인체에서 발생하는 정전기로부터 중요 전자부품 및 회로를 보호하는 보호용 소자로 널리 응용되고 있다. 즉, 특정한 전압 이상의 과전압이나 낙뢰 등에 의한 서지(Surge) 전압이 배리스터에 인가되면 배리스터 소자의 저항이 급격히 감소하여 전류가 흐르게 되므로 배리스터 소자와 병렬로 연결되어 있는 중요 부품이나 회로에는 과전압이 걸리지 않게 되어 과전압으로부터 보호된다.

이와 같은 배리스터 소자는, 특히 최근에는, 전자기기의 소형화와, 표면실장화에 대응하여 소형모터의 과전압으로부터 보호하고, 고집적 IC 부품 등의 정전기 및 과전압으로부터 보호하기 위하여 표면실장화 및 소형화하는 추세에 있다.

저항 소자는 회로 내에서 전류 흐름의 제어나 전압의 강하(Load 강하), 임피던스 매칭 등의 역할을 수행하며 다른 수동 부품인 커패시터 및 인덕터와 결합하여 각종 필터를 구현하여 고주파 노이즈 제거는 물론 주파수 선택의 기능을 수행하고 있다.

상기와 같은 배리스터 소자와 저항 소자를 결합시키므로 과전압으로부터 중요한 전자부품이나 소형 모터 및 회로를 효율적으로 보호할 수 있을 뿐만 아니라 안정된 전원 전압의 확보 및 노이즈 성분의 제거를 통해 전자부품이나 회로의 안정된 동작을 보장할 수 있다.

배리스터는 과전압이 인가되지 않은 정상회로 동작상태, 즉 정격 전압 하에서는 커패시터 역할을 하나, 회로 내의 순간적인 정전기의 유입 등 과전압 상태가 되면 상술한 바와 같이 저항이 급격히 감소하여 전류를 순간적으로 접지(Ground)로 우회(by-pass)시켜 후단의 중요 IC 등을 보호하게 된다. 따라서 과전압이 인가되지 않은 정상회로 동작상태에서 저항-배리스터 복합소자는 저항-커패시터 결합소자의 기능, 즉 필터 및 노이즈 제거의 역할을 수행한다. 그러나, 회로 내의 이상 과전압이 유입되면, 즉시 배리스터의 기능이 발현되어 상술한 바와 같이 과전압을 차단하게 된다.

저항 배리스터 결합 칩은 중요 전자부품 및 소형 모터 등을 과전압 및 정전기로부터 보호함과 동시에 고주파 선로에서 발생할 수 있는 노이즈를 제거하는 역할을 수행하기도 한다. 또한 회로 내에서 저항 및 배리스터 소자의 결합이 반복되는 경우가 많기 때문에 하나의 칩에 저항 배리스터 결합 칩을 여러 개 수용할 수 있는 어레이화는 전자기기가 소형화되는데 필수적이라 할 수 있다.

그러나, 어레이 복합 칩 부품은 제조 공정상의 복잡성과 어려움으로 어레이형을 단일칩으로 제조하는 데 많은 어려움이 있다.

또한, 어레이 복합 칩 부품은 각 소자의 전기적 특성치를 정밀하게 조절하여 제조하기 어렵다는 문제점이 있다.

본 발명의 목적은 상술한 바와 같은 종래의 문제점을 해결하기 위한 것으로서, 저항 성분과 여러 소자 성분을 결합하여 단입칩 내에 배치한 복합 어레이칩을 용이하게 제조하는 데 있다. 특히, 본 발명의 목적은 저항 배리스터 복합칩을 어레이화하여 소형화된 단일칩 부품으로 용이하게 제조하는 데 있다.

또한, 본 발명의 다른 목적은 전자부품 등을 과전압 및 정전기로부터 효율적으로 보호함과 동시에 고주파 선로에서 발생할 수 있는 노이즈를 제거하는 저항 배리스터 어레이형 복합 어레이칩을 제조하는 데 있다.

또한, 본 발명의 다른 목적은 관통홀 및 면인쇄 저항층 시트를 배리스터 등 여러 가지 전자 소자층과 결합하여 복합 어레이칩의 제조 공정을 단순화시키고 제조 단가를 저감시키는 데 있다.

상술한 바와 같은 목적을 달성하기 위한 본 발명에 따른 단일칩 복합 소자는 입력단과 출력단 사이에 직렬로 연결되는 저항 소자와, 입력단과 공통단자 사이에 연결된 제1 전자 소자와, 출력단과 공통단자 사이에 연결된 제2 전자 소자로 구성되며, 각 소자는 단일 칩 내에 복수의 쌍으로 적층되어 어레이 형태로 형성되고 각 소자 내에 형성된 내부 전극이 소자 표면의 외부 전극과 연결되는 복합 어레이칩 소자이다.

또한, 본 발명에 따른 복합 어레이칩 소자는 원하는 특성을 가지는 복수개의 전자 소자용 시트가 적어도 두 층 이상 적층된 소체와, 적층된 소자용 시트에 단위칩 단위로 연속적으로 형성된 복수의 전자 소자(배리스터, 커패시터, 써미스터 등)용 내부 전극과, 시트 위에 저항 페이스트를 단위 칩 단위로 연속적으로 인쇄하여 형성한 복수의 저항 성분과, 저항 성분 하부의 시트를 관통하여 저항 성분과 상기의 내부 전극을 연결하는 관통홀 전극과, 저항 성분과 전자 소자용 내부 전극이 형성된 소자용 시트가 적층된 소체의 양끝단에 형성되어 각 단위칩의 일층의 내부 전극과 각각 연결되는 복수개의 측면 외부 전극과, 전자 소자의 다른 일층의 내부 전극의 끝단에서 연결되는 공통단자용 외부 전극으로 구성된다.

또한, 본 발명에 따른 복합 어레이칩 소자는 원하는 특성을 가지는 복수개의 전자 소자용 시트가 적어도 두 층 이상 적층된 소체와, 적층된 소자용 시트에 단위칩 단위로 연속적으로 형성된 복수의 전자 소자용 내부 전극과, 시트 위에 저항 페이스트를 단위 칩 단위로 연속적으로 인쇄하여 형성한 복수의 저항 성분과, 저항 성분과 전자 소자용 내부 전극이 형성된 소자용 시트가 적층된 소체의 양끝단에 형성되어 각 단위칩의 일층의 내부 전극 및 저항 성분과 각각 연결되는 복수개의 측면 외부 전극과, 전자 소자의 다른 일층의 내부 전극의 끝단에서 연결되는 공통단자용 외부 전극을 포함하여 구성된다.

또한, 본 발명에 따른 복합 어레이칩 소자는 원하는 특성을 가지는 복수개의 전자 소자용 시트가 적어도 두 층 이상 적층된 소체와, 적층된 소자용 시트에 단위칩 단위로 연속적으로 형성된 복수의 소자용 내부 전극과, 시트 위에 저항 페이스트를 단위 칩 단위로 연속적으로 인쇄하여 형성한 복수의 저항 성분과, 저항 성분과 전자 소자용 내부 전극이 형성된 소자용 시트가 적층된 소체의 양끝단에 형성되어 각 단위칩의 일층의 내부 전극과 각각 연결되는 복수개의 측면 외부 전극과, 적층된 소체의 복수의 측면 외부 전극이 형성된 양끝단의 단부에 형성되어 상기의 전자 소자의 다른 일층의 내부 전극과 연결되는 공통단자용 외부 전극을 포함하여 구성된다.

또한, 본 발명에 따른 복합 어레이칩 소자는 저항 성분의 저항값을 조절하기 위해 저항 성분의 면적을 조절하거나 저항 성분층을 하나 이상 적층하며, 상기의 전자 소자는 배리스터, 커패시터, NTC 써미스터 또는 PTC 소자로 제조된다. 즉, 복합 어레이칩 소자는 저항과 배리스터 결합 칩 혹은 저항과 커패시터 결합 칩 등으로 제조할 수 있다.

또한, 본 발명에 따른 복합 어레이칩 소자는 상기의 전자 소자의 일층의 복수의 내부 전극은 단위칩의 한쪽 양끝단에서 각각 측면 외부 전극과 연결되고 중심에서 절연 분리되도록 하며, 다른 층의 내부 전극은 각 단위칩의 내부 전극이 연결되며 내부 전극의 양끝단에서만 공통단자용 외부 전극과 연결되도록 형성한다.

또한, 상기의 복수의 저항 성분은 상기 전자 소자를 적층 소성한 후 소성물 위에 인쇄하여 형성하거나, 복수의 저항 성분을 소자용 성형 시트 위에 인쇄하고 전자 소자와 함께 적층 후 동시에 소성하여 제조한다.

본 발명에 따른 복합 어레이칩 소자의 제조를 복수개의 저항과 배리스터를 결합하여 어레이칩으로 제조한 경우를 예를 들어 상세히 살펴본다.

(실시예 1)

본 발명에 따른 관통홀 전극식 저항 배리스터 복합 어레이칩 소자의 제조에 관하여 도1을 참조하여 하기에서 보다 상세하게 살펴본다.

공업용으로 시판하고 있는 ZnO 원료분말에 여러 가지 첨가제를 소량 첨가하고 성형을 위해 PVB계 바인더(Binder)를 분말(Power) 대비 약 6wt% 정도 솔벤트(Solvent, toluene/alxohol 계)에 용해시켜 투입한 후 볼밀(Ball mill) 등을 이용하여 약 24시간 동안 밀링(Milling) 및 혼합(Mixing)하여 슬러리(Slurry)를 제조한다. 이러한 슬러리를 닥터 블레이드(Doctor blade)등의 방법으로 도1과 같이 원하는 두께의 배리스터 성형 시트(101 내지 107, Green sheet)로 제조한다.

상기와 같이 제조된 넓은 성형 시트 위에 도전성 페이스트를 이용하여 내부 전극 패턴을 소정의 설계된 층수만큼 연속적으로 인쇄한다. 이때, 점선으로 표시된 단위칩을 기준으로 일층의 복수의 내부 전극(제1 내부 전극, 109, 110)은 단위칩의 한쪽 양끝단(단위칩의 단변)에서 복수의 측면 외부 전극과 각각 연결되고 중심에서 분리되도록 하며, 다른 층의 내부 전극(제2 내부 전극, 108)은 각 단위칩 사이에서 연결되고 양끝단(단위칩의 장변)에서 공통단자용 외부 전극과 연결되도록 인쇄한다. 이때 한쪽 끝단의 제1 내부 전극(109)과 제2 내부 전극(108)으로 제1 배리스터가 구성되고 다른 한쪽 끝단의 제1 내부 전극(110)과 제2 내부 전극(108)으로 제2 배리스터가 구성되고, 이러한 제1 및 제2 배리스터가 나란히 복수개로, 예를 들면 4개씩, 배치되어 어레이 형태를 이룬다.

또한 상기와 같이 제조된 소정의 성형 시트에 천공기(Punching machine)를 이용하여 관통홀(111)을 형성하고, 형성된 관통홀에 Ag 금속 등의 도전성 페이스트(Paste)를 인쇄하여 충진한다.

상기와 같이 제조된 제1 및 제2 내부 전극이 형성된 시트(101 내지 104)를 교호로 원하는 수만큼 적층하고 그 위에 관통전극이 형성된 시트(105 내지 107)를 원하는 수만큼 적층한 후, 적층된 층이 밀착되도록 열과 압력을 가하여 압착한다.

도1에 예시된 제1 및 제2 내부전극의 패턴은 하나의 어레이칩을 이루는 단위패턴의 모양만 예시한 것으로서 실제 대량 생산시에는 이러한 단위패턴을 성형시트의 넓은 면적에 걸쳐 수백 개 이상 형성되도록 스크린을 제작하여 한번에 인쇄하여 한 장 한 장의 인쇄시트를 제조한다. 이러한 인쇄시트를 (실시예 1)과 같이 적층 및 압착 후 개개의 단일 칩(112) 모양으로 절단한다.

상기와 같이 절단된 칩을 칩 내의 PVB 등 각종 바인더 및 유기물 성분을 모두 제거하기 위하여 적당한 온도에서 가열하여 베이크 아웃(Bake-out)시킨다. 이때 효과적인 베이크 아웃을 위해 열풍방식의 전기 오븐(Oven)을 사용하여 약 300℃ 근처에서 탈바인더를 실시한다.

상기와 같이 바인더 및 유기물을 제거한 칩을 1100℃ 이상의 전기로를 이용하여 소성하여 배리스터 어레이칩 소체를 제조한다.

상기와 같이 소성된 배리스터 어레이칩 소체 위에 RuO₂ 등의 저항성 페이스트를 이용하여 스크린프린팅법으로 각 단위소자 별로 저항체(113)를 인쇄한다. 이때 저항체는 관통홀에 충진된 페이스트를 통해 내부 전극과 연결된다.

상기와 같이 인쇄된 저항체는 약 800 내지 900℃ 정도의 온도에서 소성하고 외부 전극을 형성한다. 단위칩의 양쪽 끝단에 각 단위칩에 대응하여 형성되는 복수의 측면 외부 전극 즉, 어레이칩의 길이 방향(Y-방향)에 형성되는 복수개의 측면 외부 전극(114) 및 X-방향에 설치되는 공통단자용 외부 전극(그라운드 전극)은 홈이 파여진 고무 디스크(Disc)에 은-페이스트(Ag-paste)를 묻힌 후 디스크를 회전시켜(Dipping 작용과 유사함) 전극을 형성한다.

상기와 같이 형성된 외부 단자 전극을 약 700 내지 800℃ 정도의 온도에서 열처리하고 저항체 표면을 습기 등 외부환경으로부터 보호하기 위해 에폭시(116, Epoxy)나 유리(Glass) 등을 도포하고 적절한 온도에서 열처리하여 저항-배리스터 복합 어레이칩을 제조한다.

상기와 같이 4개의 단위칩을 단일칩 내에 배치한 저항 배리스터 복합 어레이칩의 등가회로도를 도2에 표시하였다. 입력단 쪽에 배리스터(V1)가 병렬로 연결되고 출력단과 직렬로 저항(R)이 연결되며 출력단 쪽에도 배리스터(V2)가 병렬로 연결되는 구조이며 이는 전형적인 π형 RC(저항-커패시터) 필터 구조로서 배리스터가 과전압이 아닌 정상작동 전압인 정격전압이 인가될 경우에는 커패시터(C)의 역할을 하는 특성을 가지게 된다. 이러한 π형 필터는 신호원 내에 포함되는 각종 고주파 노이즈를 제거하는 역할을 한다. 또한 정상작동 전압이 아닌 정전기를 포함한 과전압이 인가될 경우 배리스터는 즉시 배리스터 본래의 기능인 과전압차단 작용을 하게 되어 출력단에 연결되는 반도체 IC, 각종 전자부품 등을 보호하게 된다.

(실시예 2)

본 발명에 따른 저항체 직접 인쇄 방식의 저항 배리스터 복합 어레이칩 소자의 제조에 관하여 도3을 참조하여 하기에서 보다 상세하게 살펴본다.

상기 실시예 1과 동일한 방법으로 배리스터 성형 시트를 복수 개 제조한다.

상기와 같이 제조된 넓은 성형 시트 위에 실시예 1과 동일한 방법으로 제1 및 제2 내부 전극을 형성한다.

상기와 같이 제조된 제1 및 제2 내부 전극이 형성된 시트(301 내지 304)를 원하는 수만큼 교호로 적층한 후 그 위에 더미시트(305)를 덮고 적층된 층이 밀착되도록 열과 압력을 가하여 압착한다.

상기와 같이 적층된 적층물을 원하는 수의 단위칩을 포함하는 (예를 들면 4개) 개개의 단일 칩(309) 모양으로 절단한다.

상기와 같이 절단된 칩을 칩 내의 PVB 등 각종 바인더 및 유기물 성분을 모두 제거하기 위하여 적당한 온도에서 가열하여 베이크 아웃(Bake-out)시킨다.

상기와 같이 바인더 및 유기물을 제거한 칩 소체를 1100℃ 이상의 전기로를 이용하여 소성하여 배리스터 어레이칩 소체를 제조한다.

상기와 같이 소성된 배리스터 어레이칩 소체 위에 RuO₂ 등의 저항성 페이스트를 이용하여 스크린프린팅법으로 각 단위소자 별로 저항체 패턴(310)을 인쇄한다. 이때 저항체는 단위칩의 양끝단에서 측면 외부 전극과 연결되도록 형성한다.

상기와 같이 인쇄된 저항체는 약 800 내지 900℃ 정도의 온도에서 소성하고 외부 전극(311, 312)을 형성한다. 외부 전극은 상기 실시예 1과 동일한 방법으로 형성한다.

상기와 같이 형성된 외부 전극을 약 700 내지 800℃의 정도의 온도에서 열처리하고 저항체 표면을 습기 등 외부환경으로부터 보호하기 위해 에폭시(313, Epoxy)나 유리(Glass) 등을 도포하고 적절한 온도에서 열처리하여 저항-배리스터 복합 어레이칩을 제조한다.

상기와 같이 배리스터 소체를 소성한 후 저항체를 인쇄하여 복합칩을 제조하는 방식은 저항체와 배리스터를 동시에 소성하는 동시 소성방식(실시예 3)에 비해 제조 방법은 복잡하나, 배리스터의 소성 온도와 저항체의 소성 온도가 다른 경우 각 소자를 개별 소성 온도에서 안정적으로 소성할 수 있는 장점이 있다.

(실시예 3)

본 발명에 따른 동시소성 방식의 저항 배리스터 어레이형 복합 칩 소자의 제조에 관하여 도4를 참조하여 하기에서 보다 상세하게 살펴본다.

우선, 상기 실시예 1과 동일한 방법으로 배리스터 성형 시트를 복수 개 제조한다.

상기와 같이 제조된 넓은 성형 시트 위에 도전성 페이스트를 이용하여 상기 실시예 1과 동일한 방법으로 제1 및 제2 내부 전극(407, 408, 409)을 형성한다.

또한 상기와 같이 제조된 소정의 성형 시트(405) 위에 RuO₂ 혹은 RuO₂를 기본성분으로 하되 소성온도가 높은 저항성 페이스트를 이용하여 스크린프린팅법으로 각 단위소자 별로 저항체 패턴(410)을 인쇄한다. 이때 저항체는 단위칩의 양끝단에서 측면 외부 전극과 연결되도록 형성한다.

상기와 같이 제조된 제1 및 제2 내부 전극(407, 408, 409)이 형성된 각 배리스터 시트(401 내지 404)와 저항체(410)가 인쇄된 시트(405)를 원하는 수만큼 적층한 후, 적층된 층이 밀착되도록 열과 압력을 가하여 압착한다. 이때 각 소자 부분의 적층 시트의 수를 조절하여 원하는 특성치, 즉 정전용량(capacitance)이나 저항값을 다양하게 구현할 수 있다.

상기와 같이 적층된 적층물을 원하는 수의 단위칩을 포함하는(예를 들면 4개) 개개의 단일 칩(411) 모양으로 절단한다.

상기와 같이 절단된 칩을 칩 내의 PVB 등 각종 바인더 및 유기물 성분을 모두 제거하기 위하여 적당한 온도에서 가열하여 베이크 아웃(Bake-out)시킨다.

상기와 같이 바인더 및 유기물을 제거한 칩을 1100℃ 이상의 전기로를 이용하여 배리스터와 저항체를 동시 소성하여 저항 배리스터 어레이칩을 제조한다. 이러한 동시소성의 경우 배리스터와 저항체의 소성 온도를 조절하여야 한다. 즉, 일반적인 배리스터 조성물의 소성 온도인 1100℃ 이상에서 소성되는 저항체 페이스트를 이용하여 배리스터와 저항체를 1100℃ 근처에서 동시에 소성하거나, RuO₂ 저항체의 소성 온도인 850℃에서 소성이 이루어지는 배리스터의 조성물을 이용하여 배리스터와 저항체를 850℃ 근처에서 동시에 소성하여야 한다.

상기와 같은 저항 배리스터 동시 소성방식은 상기의 실시예 1 및 2에서 제시된 배리스터 적층 소체를 소성한 후 저항체를 인쇄하여 복합칩을 제조하는 방식에 비해 제조 방법이 간단하다는 장점이 있다.

상기와 같이 소성된 저항 배리스터 소체에 외부 전극을 형성한다. 외부 전극은 상기 실시예 1과 동일한 방법으로 형성한다.

상기와 같이 형성된 외부 전극을 약 700 내지 800℃의 정도의 온도에서 열처리하여 저항 배리스터 복합 어레이칩을 제조한다.

(실시예 4)

본 발명에 따른 공통단자용 전극(접지 전극)의 위치를 조절한 저항 배리스터 어레이 복합 칩 소자의 제조에 관하여 도5를 참조하여 하기에서 보다 상세하게 살펴본다.

우선, 상기 실시예 1과 동일한 방법으로 배리스터 성형 시트를 복수 개 제조한다.

상기와 같이 제조된 넓은 성형 시트 위에 도전성 페이스트를 이용하여 내부 전극 패턴을 연속적으로 인쇄한다. 이때, 점선으로 표시된 단위칩을 기준으로 일층의 복수의 내부 전극(제1 내부 전극, 508, 509)은 단위칩의 한쪽 양끝단(단위칩의 단변)에서 복수의 측면 외부 전극과 연결되고 중심에서 절연 분리되도록 하며, 다른 층의 내부 전극(제2 내부 전극, 507)은 각 단위칩에서 연결되도록 하며 내부 전극의 끝단(단위칩의 단변)에서 공통단자용 외부 전극과 연결되도록 인쇄한다. 즉 4개의 단위칩 중 공통단자와 연결되는 내부 전극을 가진 단위칩은 제1 내부 전극을 형성하지 않고 제2 내부 전극만이 끝단 단위칩의 단변에서 공통단자용 외부 전극과 연결되도록 한다.

상기와 같은 내부 전극 패턴은 한쪽 끝단의 제1 내부 전극(508)과 제2 내부 전극(507)으로 제1 배리스터가 구성되고 다른 한쪽 끝단의 제1 내부 전극(509)과 제2 내부 전극(507)으로 제2 배리스터가 구성되고, 이러한 제1 및 제2 배리스터가 나란히 복수개로, 예를 들면 3개씩, 배치되고 더미 칩 영역(514)이 끝단에 배치된 어레이 형태를 이룬다.

또한 상기와 같이 제조된 소정의 성형 시트위에 RuO₂ 등의 저항성 페이스트를 이용하여 스크린프린팅법으로 각 단위소자 별로 저항체(510) 패턴을 인쇄한다. 이때 저항체는 단위칩의 양끝단에서 측면 외부 전극과 각각 연결된다.

상기와 같이 제조된 제1, 2 내부 전극이 형성된 각 배리스터 시트(501 내지 504)와 저항체가 인쇄된 시트(505)를 원하는 수만큼 적층한 후, 적층된 층이 밀착되도록 열과 압력을 가하여 압착한다. 이때 각 소자 부분의 적층 시트의 수를 조절하여 원하는 특성치, 즉 정전용량(capacitance)이나 저항값을 다양하게 구현할 수 있다.

상기와 같이 적층된 적층물을 원하는 수의 단위칩을 포함하는 (예를 들면, 접지용 더미칩을 포함하여 4개) 개개의 단일 칩(511) 모양으로 절단한다.

상기와 같이 절단된 칩을 칩 내의 PVB 등 각종 바인더 및 유기물 성분을 모두 제거하기 위하여 적당한 온도에서 가열하여 베이크 아웃(Bake-out)시킨다.

상기와 같이 바인더 및 유기물을 제거한 칩을 1100℃ 이상의 전기로를 이용하여 배리스터와 저항체를 동시 소성하여 저항 배리스터 어레이 소체를 제조한다.

상기와 같이 소성된 저항 배리스터 소체에 외부 단자 전극을 형성한다. 외부 전극은 상기 실시예 1과 동일한 방법으로 형성한다.

상기와 같이 형성된 외부 전극을 약 700 내지 800℃ 정도의 온도에서 열처리하여 공통접지단자형 저항-배리스터 복합 어레이칩을 제조한다.

상기와 같이 제조된 저항 배리스터 복합 어레이칩의 표면에 접지 전극의 위치를 알려주는 접지 표시(513)를 형성한다.

여기서는 동시 소성 방식(실시예 3)으로 저항체를 형성하였으나, 배리스터 영역의 내부 전극은 상기와 동일하게 형성하고, 저항체 패턴은 실시예 1 또는 실시예 2와 같이 형성하여 저항 배리스터 어레이 소체를 제조하기도 한다.

상기와 같이 제조된 저항 배리스터 복합 어레이칩은 단위 소자 3개가 단일칩에 배치된 저항 배리스터 복합 어레이칩으로 형성되며 입력단 및 출력단 외부 전극과 접지(Ground) 외부 전극이 칩의 동일 면에 형성되므로, 전자 회로 설계상 일반적인 칩 부품 접지선의 배열이 인접하여 납땜시 단락되는 문제점을 방지한다.

상기한 바와 같이 제조되는 각 저항 배리스터 복합 어레이칩을 제조하는 기술은 상기의 예시된 소자 외에 커패시터, NTC 써미스터, PTC 소자 등에 적용한다. 즉, 배리스터 소자를 적층 제조하는 대신에 커패시터, NTC 써미스터, PTC 소자를 적층 제조한다. 이는 각 내부 전극이 형성되는 성형 시트를 각 소자 특성을 지니는 슬러리를 제조한 후 소자용 시트로 제조하고, 각 소자용 시트에 도전성 페이스트를 이용하여 상기의 실시예와 동일한 방법으로 제조한다.

또한, 상기한 바와 같이 제조되는 저항 배리스터 복합 어레이칩을 제조하는 기술은 원하는 특성별로 두 개 이상 결합하여 제조하는 복합 전자 부품용 소자의 제조에 다양하게 응용될 수 있다.

상술한 본 발명과 같은 복합 어레이칩 소자는 동일칩내에 저항 성분과 여러 가지 전자 소자 성분을 구성하므로 단순한 구조의 소형 복합 어레이칩으로 제조할 수 있는 효과가 있다.

상술한 본 발명과 같은 복합 어레이칩 소자는 동일칩내에서 저항 성분패턴의 면적과 층수를 조절하여 저항값 조절이 용이한 복합 어레이칩 부품을 제조할 수 있는 효과가 있다.

상술한 바와 같은 본 발명에 따른 저항 배리스터 복합 어레이칩은 전자부품 등을 과전압 및 정전기로부터 효율적으로 보호함과 동시에 고주파 선로에서 발생할 수 있는 노이즈를 제거하는 효과가 있다.

또한 상술한 바와 같은 본 발명에 따른 복합 어레이칩은 관통홀 및 면인쇄 저항층 시트를 배리스터 등 전자 소자층과 결합하여 복합 어레이칩의 제조 공정을 단순화시키고 제조 단가를 저감시키는 효과가 있다. 즉, 본 발명의 복합 어레이칩 소자는 별도의 공정 추가 없이 단순한 공정에 의해 제조되므로 제조 공정이 단순하며, 원하는 전기적 특성을 구현하는 경박 단소화된 소형의 복합 에레이 칩을 제조할 수 있게 되는 효과가 있다.

또한, 상술한 본 발명과 같은 복합 어레이칩 소자는 저항성 페이스트의 저항값, 저항 패턴의 크기와 수를 조절함으로서 저항값을 용이하게 조절할 수 있으며, 칩의 단위 구조를 반복하여 적층함에 의하여 다양한 특성치를 구현하는 소자를 제조할 수 있는 효과가 있다.

도1은 본 발명 실시예 1의 복합 어레이칩 제조도.

도2는 본 발명에 의해 제조된 복합 어레이칩의 등가 회로도.

도3은 본 발명 실시예 2의 복합 어레이칩 제조도.

도4는 본 발명 실시예 3의 복합 어레이칩 제조도.

도5는 본 발명 실시예 4의 복합 어레이칩 제조도.

Claims (16)

1. 삭제
2. 복합 어레이칩 소자에 있어서,

   원하는 특성을 가지는 복수개의 전자 소자용 시트가 적어도 두 층 이상 적층된 소체와,

   상기 적층된 소자용 시트에 단위칩 단위로 연속적으로 형성된 복수의 전자 소자용 내부 전극과,

   상기 시트 위에 단위 칩 단위로 연속적으로 형성한 복수의 저항 성분과,

   상기 저항 성분을 외부 환경으로부터 보호하기 위한 층과,

   상기 저항 성분 하부의 시트를 관통하여 저항 성분과 상기의 내부 전극을 연결하는 관통홀 전극과,

   상기 저항 성분과 상기의 전자 소자용 내부 전극이 형성된 소자용 시트가 적층된 소체의 양끝단에 형성되어 각 단위칩의 일층의 내부 전극과 각각 연결되는 복수개의 측면 외부 전극과,

   상기 전자 소자의 다른 일층의 내부 전극의 끝단에서 연결되는 공통단자용 외부 전극을 포함하고,

   상기 전자 소자의 일층의 복수의 내부 전극은 단위칩의 양끝단에서 각각 상기 측면 외부 전극과 연결되고 중심에서 절연 분리되도록 하며, 다른 층의 내부 전극은 각 단위칩의 내부 전극이 연결되며 내부 전극의 끝단에서 상기 공통단자용 외부 전극과 연결되도록 형성하는 것을 특징으로 하는 복합 어레이칩 소자.
3. 복합 어레이칩 소자에 있어서,

   원하는 특성을 가지는 복수개의 전자 소자용 시트가 적어도 두 층 이상 적층된 소체와,

   상기 적층된 소자용 시트에 단위칩 단위로 연속적으로 형성된 복수의 전자 소자용 내부 전극과,

   상기 시트 위에 단위 칩 단위로 연속적으로 형성한 복수의 저항 성분과,

   상기 저항 성분을 외부 환경으로부터 보호하기 위한 층과,

   상기 저항 성분과 전자 소자용 내부 전극이 형성된 소자용 시트가 적층된 소체의 양끝단에 형성되어 각 단위칩의 일층의 내부 전극 및 저항 성분과 각각 연결되는 복수개의 측면 외부 전극과,

   상기 전자 소자의 다른 일층의 내부 전극의 끝단에서 연결되는 공통단자용 외부 전극을 포함하고,

   상기 전자 소자의 일층의 복수의 내부 전극은 단위칩의 양끝단에서 각각 상기 측면 외부 전극과 연결되고 중심에서 절연 분리되도록 하며, 다른 층의 내부 전극은 각 단위칩의 내부 전극이 연결되며 내부 전극의 끝단에서 상기 공통단자용 외부 전극과 연결되도록 형성하는 것을 특징으로 하는 복합 어레이칩 소자.
4. 복합 어레이칩 소자에 있어서,

   원하는 특성을 가지는 복수개의 전자 소자용 시트가 적어도 두 층 이상 적층된 소체와,

   상기 적층된 소자용 시트에 단위칩 단위로 연속적으로 형성된 복수의 전자 소자용 내부 전극과,

   상기 시트 위에 단위 칩 단위로 연속적으로 형성한 복수의 저항 성분과,

   상기 저항 성분을 외부 환경으로부터 보호하기 위한 층과,

   상기 저항 성분과 전자 소자용 내부 전극이 형성된 소자용 시트가 적층된 소체의 양끝단에 형성되어 각 단위칩의 일층의 내부 전극과 각각 연결되는 복수개의 측면 외부 전극과,

   상기 적층된 소체의 복수의 측면 외부 전극이 형성된 양끝단의 단부에 형성되어 상기의 전자 소자의 다른 일층의 내부 전극과 연결되는 공통단자용 외부 전극을 포함하고,

   상기 전자 소자의 일층의 복수의 내부 전극은 단위칩의 양끝단에서 각각 상기 측면 외부 전극과 연결되고 중심에서 절연 분리되도록 하며, 다른 층의 내부 전극은 각 단위칩의 내부 전극이 연결되며 내부 전극의 끝단에서 상기 공통단자용 외부 전극과 연결되도록 형성하는 것을 특징으로 하는 복합 어레이칩 소자.
5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 저항 성분의 저항값을 조절하기 위해 저항 성분의 면적을 조절하거나 저항 성분층을 하나 이상 적층하는 것을 특징으로 하는 복합 어레이칩 소자.
6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기의 전자 소자는 배리스터, 커패시터, NTC 써미스터 또는 PTC 소자인 것을 특징으로 하는 복합 어레이칩 소자.
7. 삭제
8. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기의 복수의 저항 성분은 상기 전자 소자를 적층 소성한 후 소성물 위에 인쇄하여 형성되거나, 소자용 성형 시트 위에 인쇄하고 상기 전자 소자와 함께 적층 후 동시에 소성하여 형성되는 것을 특징으로 하는 복합 어레이칩 소자.
9. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 보호층은 에폭시 또는 유리질막을 포함하는 것을 특징으로 하는 복합 어레이칩 소자의 제조 방법.
10. 제4항에 있어서, 상기의 복수의 저항 성분은 관통홀을 통하여 전자 소자용 내부 전극과 각각 연결되거나 또는 상기의 복수의 저항 성분은 어레이칩의 측면에서 복수의 측면 외부 전극과 연결되는 것을 특징으로 하는 복합 어레이칩 소자.
11. 복합 어레이칩 소자의 제조 방법에 있어서,

    소정 조성의 슬러리를 이용하여 원하는 전자 소자용 세라믹 성형 시트를 제조하는 단계와,

    상기 성형 시트 위에 단위칩 단위의 연속적 패턴으로 전극 페이스트를 인쇄하여 상기 성형 시트의 양 끝단에서 연장되고, 중심에서 절연 분리된 일층의 복수의 내부 전극과 각 단위칩 사이에서 연결되는 다른층의 내부 전극을 형성하는 단계와,

    상기 소정의 성형 시트를 관통하는 관통홀을 형성하고 관통홀 내를 페이스트로 충진하여 관통홀 전극을 형성하는 단계와,

    상기 내부 전극이 인쇄된 시트와 관통홀 전극이 형성된 성형 시트를 적어도 두 층 이상 적층하는 단계와,

    상기 적층물을 열처리하여 소성하는 단계와,

    상기 적층물의 표면에 관통홀을 통해 내부 전극과 연결되는 저항 성분을 형성하는 단계와,

    상기 저항 성분을 소성하는 단계와,

    상기 적층물의 양끝단부에 적층물 일층의 복수의 내부 전극과 각각 연결되는 복수개의 측면 외부 전극과 적층물의 다른 층의 내부 전극의 끝단에서 연결되는 공통단자용 외부 전극을 형성하는 단계와,

    상기 저항 성분을 외부 환경으로부터 보호하기 위한 층을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 복합 어레이칩 소자의 제조 방법.
12. 복합 어레이칩 소자의 제조 방법에 있어서,

    소정 조성의 슬러리를 이용하여 원하는 전자 소자용 세라믹 성형 시트를 제조하는 단계와,

    상기 성형 시트 위에 단위칩 단위의 연속적 패턴으로 전극 페이스트를 인쇄하여 상기 성형 시트의 양 끝단에서 연장되고, 중심에서 절연 분리된 일층의 복수의 내부 전극과 중심에서 절연 분리된 일층의 복수의 내부 전극과 각 단위칩 사이에서 연결되는 타층의 내부 전극을 형성하는 단계와,

    상기 소정의 성형 시트를 관통하는 관통홀을 형성하고 관통홀 내를 페이스트로 충진하여 관통홀 전극을 형성하는 단계와,

    상기 관통홀 전극이 형성된 성형 시트 위에 저항 성분을 형성하는 단계와,

    상기 내부 전극이 인쇄된 시트, 관통홀 전극이 형성된 시트 및 저항 성분이 형성된 성형 시트를 적어도 두층 이상 적층하는 단계와,

    상기 적층물을 열처리하여 소자용 시트와 저항 성분을 동시에 소성하는 단계와,

    상기 적층물의 양끝단부에 적층물 일층의 복수의 내부 전극과 각각 연결되는 복수개의 측면 외부 전극과 적층물의 다른 층의 내부 전극의 끝단에서 연결되는 공통단자용 외부 전극을 형성하는 단계와,

    상기 저항 성분을 외부 환경으로부터 보호하기 위한 층을 형성하는 단계를 포함하는 것을 특징으로 하는 복합 어레이칩 소자의 제조 방법.
13. 복합 어레이칩 소자의 제조 방법에 있어서,

    소정 조성의 슬러리를 이용하여 원하는 전자 소자용 세라믹 성형 시트를 제조하는 단계와,

    상기 성형 시트 위에 단위칩 단위의 연속적 패턴으로 전극 페이스트를 인쇄하여 상기 성형 시트의 양 끝단에서 연장되고, 중심에서 절연 분리된 일층의 복수의 내부 전극과 중심에서 절연 분리된 일층의 복수의 내부 전극과 각 단위칩 사이에서 연결되는 타층의 내부 전극을 형성하는 단계와,

    상기 내부 전극이 인쇄된 시트를 적어도 두층 이상 적층하는 단계와,

    상기 적층물을 열처리하여 소성하는 단계와,

    상기 적층물의 표면에 단위칩 단위의 연속적 패턴으로 저항 성분을 형성하는 단계와,

    상기 저항 성분을 소성하는 단계와,

    상기 적층물의 양끝단부에 적층물 내 일층의 복수의 내부 전극 및 저항 성분과 각각 연결되는 복수개의 측면 외부 전극과 다른 층의 내부 전극의 끝단에서 연결되는 공통단자용 외부 전극을 형성하는 단계와,

    상기 저항 성분을 외부 환경으로부터 보호하기 위한 층을 형성하는 단계를 포함하는 것을 특징으로 하는 복합 어레이칩 소자의 제조 방법.
14. 복합 어레이칩 소자의 제조 방법에 있어서,

    소정 조성의 슬러리를 이용하여 원하는 전자 소자용 세라믹 성형 시트를 제조하는 단계와,

    상기 성형 시트 위에 단위칩 단위의 연속적 패턴으로 전극 페이스트를 인쇄하여 상기 성형 시트의 양 끝단에서 연장되고, 중심에서 절연 분리된 일층의 복수의 내부 전극과 중심에서 절연 분리된 일층의 복수의 내부 전극과 각 단위칩 사이에서 연결되는 타층의 내부 전극을 형성하는 단계와,

    상기 성형 시트에 단위칩 단위의 연속적 패턴으로 저항 성분을 형성하는 단계와,

    상기 내부 전극이 인쇄된 시트와 저항 성분이 형성된 시트를 적어도 두 층 이상 적층하는 단계와,

    상기 적층물을 열처리하여 소자용 시트와 저항 성분을 동시에 소성하는 단계와,

    상기 적층물의 양끝단부에 적층물 내 일층의 복수의 내부 전극 및 저항 성분과 각각 연결되는 복수개의 측면 외부 전극과 적층물 내 다른 층의 내부 전극의 끝단에서 연결되는 공통단자용 외부 전극을 형성하는 단계와,

    상기 저항 성분을 외부 환경으로부터 보호하기 위한 층을 형성하는 단계를 포함하는 것을 특징으로 하는 복합 어레이칩 소자의 제조 방법.
15. 제11항 내지 제14항 중 어느 한 항에 있어서, 상기의 측면 외부 전극과 공통단자용 외부 전극을 적층물의 동일 단부에 형성하는 것을 특징으로 하는 복합 어레이칩 소자의 제조 방법.
16. 삭제