KR101468138B1 - 적층형 칩 소자 - Google Patents

Abstract

다수개의 단위 소자가 하나의 칩으로 제조된 적층형 어레이 칩 소자에서 각 단위 소자간의 주파수 특성 차이를 제거하도록 한 적층형 칩 소자를 제시한다. 제시된 적층형 칩 소자는 소체의 내부에서 상호 이격되게 형성되되, 소체의 제 1 외부 단자에 일단이 연결되고 소체의 제 2 외부 단자에 타단이 연결된 다수의 인덕터 패턴; 소체의 저면에 형성된 외부 접지 전극; 소체의 내부에 형성되되, 제 1 외부 단자에 일단이 연결된 다수의 제 1 내부 전극 패턴; 소체의 내부에 형성되되, 제 2 외부 단자에 일단이 연결된 다수의 제 2 내부 전극 패턴; 및 소체의 내부에 형성되되, 다수의 제 1 및 제 2 내부 전극 패턴에 대향되게 형성되고 외부 접지 전극과 직접 연결된 제 3 내부 전극 패턴을 포함한다. 인덕터 + 바리스터의 구조 및 신호 입출력 단자와 접지간의 거리를 각 단위 소자별로 동일하게 해줌으로써, 단일 칩내에서 동일 내지는 매우 유사한 주파수 특성을 갖는 다수의 단위 소자의 제공이 가능하다. 종래와 비교하여 제 3 외부 단자를 형성시킬 필요가 없으므로 터미네이션에 소요되는 시간을 대폭 줄일 수 있게 된다.

Description

적층형 칩 소자{Laminated chip device}

본 발명은 적층형 칩 소자에 관한 것으로, 보다 상세하게는 다수개의 단위 소자가 하나의 칩으로 제조된 적층형 어레이 칩 소자에서 그라운드 터미네이션을 제거한 적층형 칩 소자에 관한 것이다.

종래, 단일 칩 내에 저항 성분과 바리스터 성분을 함께 결합하여 형성시킨 저항-바리스터 결합 칩은 과전압 및 정전기로부터의 보호와 동시에 고주파 선로에서 발생할 수 있는 노이즈를 제거한다. 다시 말해서, 바리스터 소자와 저항 소자를 결합시킴으로써 과전압으로부터 중요한 전자부품이나 회로 등을 효율적으로 보호한다. 그리고, 저항-바리스터 결합 칩은 안정된 전원 전압의 확보 및 노이즈 성분의 제거를 통해 전자부품이나 회로의 안정된 동작을 보장한다.

한편, 인덕터-바리스터의 결합은 고주파 노이즈 제거 특성이 양호한 인덕터-커패시터로 이루어지는 파이(π)형 필터를 구현하게 된다.

이러한 칩 형태의 저항-바리스터 결합 소자 또는 인덕터-바리스터의 결합 소자는 회로내의 이상 과전압이 유입되면 즉시 바리스터의 기능이 발현되어 과전압으로부터 전자 부품 또는 회로를 보호하고 노이즈 성분을 제거하게 된다.

특히, 최근에는 전자기기의 소형화에 대응하여 고집적 회로 칩 소자 등에 대한 요구도 늘어가고 있다.

이러한 추세에 발맞추어 다양한 형태의 적층형 칩 소자가 제안되고 있는데, 그 중의 일예로 도 1 및 도 2와 같은 구성의 적층형 칩 소자가 있다. 도 1은 종래 적층형 칩 소자의 외관사시도이다. 4개의 단위 소자(20, 21, 22, 23)가 하나의 칩으로 어레이되어 있다. 도 1의 적층형 칩 소자는 파이형 LV필터로 구현된 것으로 설정하고 설명한다. 도 1의 적층형 칩 소자는 제 1 외부 단자(10a, 11a, 12a, 13a)와 제 2 외부 단자(10b, 11b, 12b, 13b) 및 제 3 외부 단자(14)가 소체(1)의 측면부에 각각 형성된다. 제 1 외부 단자(10a, 11a, 12a, 13a)는 소체(1)의 어느 한 측면부에 상호 이격되게 형성되되 해당 측면부에 노출된 내부 전극 패턴(도시 생략)과 연결된다. 제 2 외부 단자(10b, 11b, 12b, 13b)는 제 1 외부 단자(10a, 11a, 12a, 13a)가 형성된 측면부와 반대되는 측면부에 상호 이격되게 형성되되 해당 측면부에 노출된 내부 전극 패턴(도시 생략)과 연결된다. 제 3 외부 단자(14)는 소체(1)의 또다른 양측면부에 각각 형성되어 해당 측면부에 노출된 내부 전극 패턴(도시 생략)과 연결된다. 통상적으로, 제 3 외부 단자(14)는 공통 단자(접지 전극)가 된다.

도 1의 적층형 칩 소자의 내부를 살펴보면 도 2에 예시한 바와 같다. 상호 이격된 제 1 내부 전극 패턴(40; 인덕터 패턴)이 제 1시트(30)에 형성된다. 각각의 제 1 내부 전극 패턴(40)의 일단은 제 1 시트(30)의 어느 한 측면부로 노출된다. 제 1 내부 전극 패턴(40)의 노출단은 그에 대응된 제 2 외부 단자(10b, 11b, 12b, 13b)에 접촉된다. 상호 이격된 제 2 내부 전극 패턴(41; 인덕터 패턴)이 제 2 시트(31)에 형성된다. 각각의 제 2 내부 전극 패턴(41)의 일단은 제 2 시트(31)의 어느 한 측면부(즉, 제 1 내부 전극 패턴(40)이 노출되는 방향과는 반대되는 부위)로 노출된다. 제 2 내부 전극 패턴(41)의 노출단은 그에 대응된 제 1 외부 단자(10a, 11a, 12a, 13a)에 접촉된다. 제 3 내부 전극 패턴(42)이 제 3 시트(32)의 횡방향으로 길게 형성된다. 제 3 내부 전극 패턴(42)의 양측 단부는 해당 시트(32)의 양 대향 단부에 노출된다. 상호 이격된 제 4 내부 전극 패턴(43)이 제 4 시트(33)에 형성된다. 각각의 제 4 내부 전극 패턴(43)의 일단은 제 4 시트(33)의 어느 한 측면부로 노출된다. 제 4 내부 전극 패턴(43)의 노출단은 그에 대응된 제 1 외부 단자(10a, 11a, 12a, 13a)에 접촉된다. 제 5 내부 전극 패턴(44)이 제 5 시트(34)의 횡방향으로 길게 형성된다. 제 5 내부 전극 패턴(44)의 양측 단부는 해당 시트(34)의 양 대향 단부에 노출된다. 상호 이격된 제 6 내부 전극 패턴(45)이 제 6 시트(35)에 형성된다. 각각의 제 6 내부 전극 패턴(45)의 일단은 제 6 시트(35)의 어느 한 측면부(즉, 제 4 내부 전극 패턴(43)이 노출되는 방향과는 반대되는 부위)로 노출된다. 제 6 내부 전극 패턴(45)의 노출단은 그에 대응된 제 2 외부 단자(10b, 11b, 12b, 13b)에 접촉된다. 제 7 내부 전극 패턴(46)이 제 3 시트(36)의 횡방향으로 길게 형성된다. 제 7 내부 전극 패턴(46)의 양측 단부는 해당 시트(36)의 양 대향 단부에 노출된다. 제 3 내부 전극 패턴(42)과 제 5 내부 전극 패턴(44) 및 제 7 내부 전극 패턴(46)의 면적은 상호 동일하다. 제 4 내부 전극 패턴(43) 및 제 6 내 부 전극 패턴(45)의 면적은 상호 동일하다. 제 3 내부 전극 패턴(42)과 제 5 내부 전극 패턴(44) 및 제 7 내부 전극 패턴(46)의 양측 노출단은 그에 대응된 제 3 외부 단자(14)에 접촉된다.

그에 따라, 내부 전극 패턴이 형성된 각각의 시트를 순차적으로 적층시킨다. 즉, 제 7 시트(36)를 최하층으로 하여 제 6 시트(35)를 적층하고, 그 위에 제 5 시트(34)를 적층하고 나서 그 위에 제 4 시트(33)를 적층한다. 제 4 시트(33)위에 제 3 시트(32)를 적층하고 나서 그 위에 제 2 시트(31)를 적층한 후에 제 1 시트(30)를 적층한다. 그리고 나서, 다수의 시트가 적층됨에 따라 형성된 적층체를 압착하고, 절단, 베이크 아웃, 소성 공정을 실시하여 소체(1)를 형성시킨다. 그 이후에 소체(1)에 제 1 내지 제 3 외부 단자(10a, 11a, 12a, 13a; 10b, 11b, 12b, 13b; 14)를 형성함으로써 적층 어레이 칩이 완성된다. 도 1 및 도 2의 적층형 칩 소자는 4개의 단위 소자(채널)(20, 21, 22, 23)로 이루어진다. 각각의 단위 소자(20, 21, 22, 23)에 형성된 제 3 내지 제 7 내부 전극 패턴(42, 43, 44, 45, 46) 사이에서 캐패시턴스를 형성한다.

그런데, 상술한 종래의 적층형 칩 소자는 칩 내부의 자기적, 전기적 환경이 위치에 따라 상이하므로 각각의 단위 소자(채널)간의 주파수 특성이 상이하게 나타난다. 도 3에서는 단위 소자(20)의 주파수 특성 곡선(S2,1)과 단위 소자(21)의 주파수 특성 곡선(S4,3)을 나타낸다. 단위 소자(20)의 주파수 특성 곡선(S2,1)은 단위 소자(23)의 주파수 특성 곡선과 유사하고, 단위 소자(21)의 주파수 특성 곡 선(S4,3)은 단위 소자(22)의 주파수 특성 곡선과 유사하여, 단위 소자(22, 23)의 주파수 특성 곡선은 도시하지 않았다.

단위 소자(20)의 입력측(예컨대, 제 1 외부 단자(10a))으로 입력되는 신호는 최단거리에 있는 공통 단자인 제 3 외부 단자(14)로 나간다. 이와 동일하게 단위 소자(21)의 경우도 마찬가지인데, 입력측(예컨대, 11a)으로 입력되는 신호는 최단거리에 있는 제 3외부 단자(14)로 나간다. 그런데, 단위 소자(21)는 단위 소자(20)에 비해 빠져 나가는 길이가 길기 때문에 등가 인덕턴스가 증가하게 된다. 그로 인해, 도 3에서와 같이 단위 소자(20)와 단위 소자(21)간의 주파수 특성 차이(주파수 편차)가 심하게 발생하게 된다.

본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 다수개의 단위 소자가 하나의 칩으로 제조된 적층형 어레이 칩 소자에서 각 단위 소자간의 주파수 특성 차이를 제거하도록 한 적층형 칩 소자를 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 실시양태에 따른 적층형 칩 소자는, 소체의 내부에서 상호 이격되게 형성되되, 소체의 제 1 외부 단자에 일단이 연결되고 소체의 제 2 외부 단자에 타단이 연결된 다수의 인덕터 패턴; 소체의 저면에 형성된 외부 접지 전극; 소체의 내부에 형성되되, 제 1 외부 단자에 일단이 연결된 다수의 제 1 내부 전극 패턴; 소체의 내부에 형성되되, 제 2 외부 단자에 일단이 연결된 다수의 제 2 내부 전극 패턴; 및 소체의 내부에 형성되되, 다수의 제 1 및 제 2 내부 전극 패턴에 대향되게 형성되고 외부 접지 전극과 직접 연결된 제 3 내부 전극 패턴을 포함한다.

제 3 내부 전극 패턴에는 비아 홀이 형성되고, 제 3 내부 전극 패턴은 비아 홀을 통해 외부 접지 전극과 직접 연결된다.

다수의 제 1 내부 전극 패턴과 다수의 제 2 내부 전극 패턴은 동일한 시트에 형성되되, 다수의 제 1 내부 전극 패턴은 해당 시트의 일측 단부측에 각각 이격되게 형성되고 다수의 제 2 내부 전극 패턴은 해당 시트의 타측 단부측에 각각 이격되게 형성된다.

제 3 내부 전극 패턴은 다수의 제 1 및 제 2 내부 전극 패턴이 형성된 시트의 하부에 적층되는 시트에 형성된다.

일단이 상기 다수의 인덕터 패턴의 일단에 연결되고 타단이 다수의 인덕터 패턴의 타단에 연결된 다수의 저항체 패턴을 추가로 포함하여도 된다.

다수의 저항체 패턴은 소체의 내부에 형성되거나 소체의 상면에 형성된다.

본 발명의 다른 실시양태에 따른 적층형 칩 소자는, 다수의 인덕터 패턴이 상호 이격되게 형성되고, 다수의 인덕터 패턴의 일단이 제 1 외부 단자에 연결되고 다수의 인덕터 패턴의 타단이 제 2 외부 단자에 연결된 제 1 시트; 저면에 외부 접지 전극이 형성된 제 2 시트; 양 대향 단부측에 각각 이격되게 다수의 제 1 내부 전극 패턴 및 다수의 제 2 내부 전극 패턴이 형성되되, 다수의 제 1 내부 전극 패턴이 제 1 외부 단자에 연결되고 다수의 제 2 내부 전극 패턴이 제 2 외부 단자에 연결된 제 3 시트; 및 다수의 제 1 및 제 2 내부 전극 패턴에 대향되고 외부 접지 전극과 직접 연결된 제 3 내부 전극 패턴이 형성된 제 4 시트를 포함한다.

제 1 내지 제 4 시트중에서 제 2 시트를 최하층으로 하고, 제 2 시트의 상부에 제 4 시트가 적층된다.

일단이 다수의 인덕터 패턴의 일단에 연결되고 타단이 다수의 인덕터 패턴의 타단에 연결된 다수의 저항체 패턴이 형성된 제 5시트를 추가로 포함하여도 된다.

이러한 구성의 본 발명에 따르면, 인덕터 + 바리스터의 구조 및 신호 입출력 단자와 접지간의 거리를 각 단위 소자별로 동일하게 해줌으로써, 단일 칩내에서 동일 내지는 매우 유사한 주파수 특성을 갖는 다수의 단위 소자의 제공이 가능하다.

종래와 비교하여 제 3 외부 단자를 형성시킬 필요가 없으므로 터미네이션에 소요되는 시간을 대폭 줄일 수 있게 된다. 또한, 내부 공간이 커져 설계 자유도를 증가시키고 높은 품질계수(high Q)의 인덕터 설계가 가능하다.

다이오드 어레이와 핀 투 핀(pin to pin) 결합이 가능할 뿐만 아니라, 다이오드 어레이를 충분히 대체할 수 있게 된다.

인덕터 + 바리스터의 구조에 저항을 추가적으로 인쇄하여 사용함으로써 피크전압 및 클램핑전압이 기존의 여타 구조의 필터에 비해 매우 향상되었다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 적층형 칩 소자에 대하여 설명하면 다음과 같다.

(제 1실시예)

도 4는 본 발명의 제 1실시예에 따른 적층형 칩 소자의 외관 사시도이다. 제 1실시예의 적층형 칩 소자는 파이형 LV필터로서 4개의 단위 소자가 병렬로 배열된 구조인 것으로 가정한다. 제 1실시예의 적층형 칩 소자는 저면에 외부 접지 전극을 형성시키고 제 3 외부 단자를 제거시켰다는 점이 차이난다. 도 1과 동일한 구성요소에 대해서는 동일한 참조부호를 부여하고 그에 대한 설명은 생략한다.

제 1실시예의 적층형 칩 소자는, 소체(90)의 저면(바닥면)에 외부 접지 전 극(86)을 형성시켰다. 외부 접지 전극(86)은 소체(90) 내부의 내부 전극 패턴(도시 생략)과 비아 홀을 통해 연결된다.

제 1 외부 단자(10a, 11a, 12a, 13a)가 소체(90)의 어느 한 측면부에 상호 이격되게 형성된다. 제 2 외부 단자(10b, 11b, 12b, 13b)는 제 1 외부 단자(10a, 11a, 12a, 13a)가 형성된 측면부와 반대되는 측면부에 상호 이격되게 형성된다.

도 5는 본 발명의 제 1실시예에 채용되는 내부 전극 패턴의 적층 구조를 설명하기 위한 도면이다.

제 1 내부 전극 패턴(51a, 51b, 51c, 51d; 인덕터 패턴)이 제 1 시트(50)의 길이 방향의 일측부에 상호 이격되게 형성된다. 제 1 내부 전극 패턴(51a, 51b, 51c, 51d)의 일측 끝단은 해당 시트(50)의 길이 방향의 일측부로 노출된다. 제 1 내부 전극 패턴(51a, 51b, 51c, 51d)의 타측에는 비아 홀(85)이 형성된다. 제 2 내부 전극 패턴(53a, 53b, 53c, 53d; 인덕터 패턴)이 제 2 시트(52)의 표면에 상호 이격되게 형성된다. 제 2 내부 전극 패턴(53a, 53b, 53c, 53d)의 일단에는 비아 홀(85)이 형성된다. 제 2 내부 전극 패턴(53a, 53b, 53c, 53d)의 타단은 추후의 적층공정에 의해 제 1 내부 전극 패턴(51a, 51b, 51c, 51d)의 대응되는 비아 홀(85)과 접촉하게 된다. 제 3 내부 전극 패턴(55a, 55b, 55c, 55d; 인덕터 패턴)이 제 3 시트(54)의 표면에 상호 이격되게 형성된다. 제 3 내부 전극 패턴(55a, 55b, 55c, 55d)의 일단에는 비아 홀(85)이 형성된다. 제 3 내부 전극 패턴(55a, 55b, 55c, 55d)의 타단은 추후의 적층공정에 의해 제 2 내부 전극 패턴(53a, 53b, 53c, 53d) 의 대응되는 비아 홀(85)과 접촉하게 된다. 제 4 내부 전극 패턴(57a, 57b, 57c, 57d; 인덕터 패턴)이 제 4 시트(56)의 표면에 상호 이격되게 형성된다. 제 4 내부 전극 패턴(57a, 57b, 57c, 57d)의 일단에는 비아 홀(85)이 형성된다. 제 4 내부 전극 패턴(57a, 57b, 57c, 57d)의 타단은 추후의 적층공정에 의해 제 3 내부 전극 패턴(55a, 55b, 55c, 55d)의 대응되는 비아 홀(85)과 접촉하게 된다. 제 5 내부 전극 패턴(59a, 59b, 59c, 59d; 인덕터 패턴)이 제 5 시트(58)의 표면에 상호 이격되게 형성된다. 제 5 내부 전극 패턴(59a, 59b, 59c, 59d)의 일단에는 비아 홀(85)이 형성된다. 제 5 내부 전극 패턴(59a, 59b, 59c, 59d)의 타단은 추후의 적층공정에 의해 제 4 내부 전극 패턴(57a, 57b, 57c, 57d)의 대응되는 비아 홀(85)과 접촉하게 된다. 제 6 내부 전극 패턴(73a, 73b, 73c, 73d; 인덕터 패턴)이 제 6 시트(60)의 길이 방향의 일측부에 상호 이격되게 형성된다. 제 6 내부 전극 패턴(73a, 73b, 73c, 73d)의 일측 끝단은 해당 시트(60)의 길이 방향의 일측부로 노출된다. 제 6 내부 전극 패턴(73a, 73b, 73c, 73d)의 타단은 추후의 적층공정에 의해 제 5 내부 전극 패턴(59a, 59b, 59c, 59d)의 대응되는 비아 홀(85)과 접촉하게 된다.

제 1 내지 제 6 시트(50, 52, 54, 56, 58, 60)에는 단위 소자 영역별로 하나씩의 내부 전극 패턴이 형성된다. 필요에 따라서는 추가적인 시트를 사용하여 인덕터 형성을 위한 인덕터 패턴을 추가적으로 더 갖추어도 무방하다. 제 1 내지 제 5 내부 전극 패턴에 형성된 비아 홀(85)은 추후의 시트 적층시 상하방향으로 대향되는 제 1 내지 제 6 내부 전극 패턴끼리의 연결을 위해 사용된다.

한편, 제 1 내부 전극 패턴(51a, 51b, 51c, 51d)은 제 2 내부 전극 패턴을 제 2 외부 단자(10b, 11b, 12b, 13b)와 접촉되게 하는 가교 역할을 한다. 제 6 내부 전극 패턴(73a, 73b, 73c, 73d)은 제 5 내부 전극 패턴을 제 1 외부 단자(10a, 11a, 12a, 13a)와 접촉되게 하는 가교 역할을 한다. 따라서, 제 1 및 제 6 내부 전극 패턴을 인덕터 패턴 대신에 가교 패턴이라고 칭하여도 된다.

제 7 내부 전극 패턴(75; 내부 접지 전극용 패턴)이 제 7 시트(62)와 제 9 시트(66) 및 제 11 시트(70)의 표면에 형성된다. 제 7 시트(62) 및 제 9 시트(66)에 형성된 제 7 내부 전극 패턴(75)의 양측 끝부에는 비아 홀(85)이 형성된다. 제 11 시트(70)에 형성된 제 7 내부 전극 패턴(75)의 가로방향의 중심선을 따라 다수의 비아 홀(85)이 형성된다. 제 8 내부 전극 패턴(77a, 77b, 77c, 77d)이 제 8 시트(64)의 길이 방향의 일측 단부에서 타측 단부측으로 소정치 형성되고, 제 9 내부 전극 패턴(79a, 79b, 79c, 79d)이 제 8 시트(64)의 길이 방향의 타측 단부에서 일측 단부측으로 소정치 형성된다. 즉, 단위 소자 영역별로 하나의 제 8 내부 전극 패턴 및 하나의 제 9 내부 전극 패턴이 형성된다. 단위 소자 영역별로 형성된 하나의 제 8 내부 전극 패턴 및 하나의 제 9 내부 전극 패턴은 상호 이격되고, 그 이격된 거리는 각 단위 소자 영역별로 동일하다. 제 8 시트(64)에는 비아 홀(85)이 양측(즉, 제 7 시트(62)의 비아 홀(85)이 형성된 위치에 대향되는 부위)에 형성된다. 제 10 내부 전극 패턴(81a, 81b, 81c, 81d)이 제 10 시트(68)의 길이 방향의 일측 단부에서 타측 단부측으로 소정치 형성되고, 제 11 내부 전극 패턴(83a, 83b, 83c, 83d)이 제 10 시트(68)의 길이 방향의 타측 단부에서 일측 단부측으로 소정치 형성된다. 즉, 단위 소자 영역별로 하나의 제 10 내부 전극 패턴 및 하나의 제 11 내부 전극 패턴이 형성된다. 단위 소자 영역별로 형성된 하나의 제 10 내부 전극 패턴 및 하나의 제 11 내부 전극 패턴은 상호 이격되고, 그 이격된 거리는 각 단위 소자 영역별로 동일하다. 제 10 시트(68)에는 비아 홀(85)이 양측(즉, 제 9 시트(66)의 비아 홀(85)이 형성된 위치에 대향되는 부위)에 형성된다. 외부 접지 전극(86)이 제 12 시트(72)의 저면에 형성된다. 도 5의 외부 접지 전극(86)을 외부 접지 전극용 패턴이라고 표현하여도 된다. 제 12 시트(72)에도 제 11 시트(70)의 비아 홀(85) 형성 위치와 동일한 위치에 비아 홀(85)이 형성된다.

상술한 제 1 내지 제 11 내부 전극 패턴은 예를 들어 Ag, Pt, Pd 등의 도전성 페이스트를 이용하여 형성된다. 그리고, 외부 접지 전극(86)은 Ag, Pt, Pd 등의 도전성 페이스트를 이용하여 형성할 수도 있고, 박막의 금속 패드 형태로 형성할 수도 있다. 도 5의 외부 접지 전극(86)의 형태는 다른 형태로 되어도 무방하다. 예를 들어, 도 5에서는 하나의 외부 접지 전극(86)으로 도시하였는데, 각각의 비아 홀(85)에 일대일로 대응되는 외부 접지 전극(86)으로 하여도 무방하다.

제 7 내지 제 10 시트(62, 64, 66, 68)에 형성된 비아 홀(85)은 추후의 시트 적층시 서로 직접적으로 연결된다. 제 11 시트(70)의 내부 전극 패턴(75)의 양측 단부는 약간 돌출된 형태로 되어 있어서 추후의 시트 적층시 해당 돌출 부위가 제 10시트(68)의 비아 홀(85)과 접촉된다. 그리고, 제 11 시트(70)의 비아 홀(85)은 추후의 시트 적층시 제 12 시트(72)의 외부 접지 전극(86)과 직접적으로 접촉한다.

도 5에서, 제 1 내지 제 6 시트(50, 52, 54, 56, 58, 60)는 인덕터용 시트이고, 제 7 내지 제 12 시트(62, 64, 66, 68, 70, 72)는 바리스터(또는 캐패시터)용 시트이다. 제 6 시트(60)와 제 7 시트(62) 사이에는 더미 시트가 추가로 갖추어져도 무방하다. 또한, 제 1 시트(50)의 상부에 절연성의 커버 시트가 추가로 갖추어지는 것으로 하여도 무방하다.

상술한 비아 홀(85)에는 도전성의 재료가 충진된다.

도 6 및 도 7은 본 발명의 제 1실시예의 적층형 칩 소자의 제조 공정을 설명하기 위한 도면이다. 하기의 제조 공정은 본 발명의 제 1실시예의 적층형 칩 소자를 제조할 수 있는 다양한 제조 공정중에서 하나의 예가 되는 것일 뿐, 하기의 제조 공정으로만 국한되는 것은 아니다. 하기의 제조 공정을 그대로 따르지 않더라도 본 발명에서 구현하고자 하는 적층형 칩 소자를 제조할 수 있는 방법이라면 어떠한 것이라도 채택가능하다.

우선, 원하는 소자용 성형 시트를 제조한다. 예를 들어 바리스터 소자를 제조한다면, 공업용으로 시판하고 있는 바리스터 소자의 원료 분말을 이용하거나 ZnO 분말에 Bi₂O₃, CoO, MnO 등의 첨가제를 넣은 원하는 조성에 물 또는 알코올 등을 용매로 24시간 볼밀(ball mill)하여 원료분말을 준비한다. 준비된 바리스터용 분말에 첨가제로 PVB계 바인더(binder)를 원료 분말 대비 약 6wt% 정도 측량한 후 톨루엔/알코올(toluene/alcohol)계 솔벤트(solvent)에 용해시켜 투입한 후 소형 볼밀로 약 24시간 동안 밀링(milling) 및 혼합하여 슬러리(slurry)를 제조한다. 이러한 슬러리를 닥터 블레이드(doctor blade) 등의 방법으로 원하는 두께의 성형 시트를 제조 한다. 이때 커패시터 소자용 조성의 원료 분말, PTC(positive temperature coefficient) 서미스터 소자용 조성의 원료 분말, 또는 NTC(negative temperature coefficient) 서미스터 소자용 조성의 원료 분말도 상기와 같은 방법으로 원하는 두께의 성형 시트로 제조할 수 있다.

제조된 성형 시트 위에 스크린 프린팅 등의 후막 제조법 혹은 스퍼터링법, 증발법, 기상화학증착법, 졸겔 코팅법 등의 박막제조법으로 Ag, Pt, Pd 등의 도전성 페이스트를 인쇄하여 내부 전극 패턴을 형성시킨다. 이에 의해 도 5에 도시된 바와 같이 내부 전극 패턴이 형성된 제 1 내지 제 12 시트(50 ~ 72)를 형성한다.

이후, 외부 접지 전극(86)이 바닥면에 형성된 제 12 시트(72)를 최하층으로 하여 그 위에 제 11 시트(70)를 적층하고 나서 그 위에 제 10 시트(68)를 적층한다. 제 10 시트(68)의 위에 제 9 시트(66)를 적층하고 나서 그 위에 제 8 시트(64)를 적층한다. 제 8 시트(64)의 위에 제 7 시트(62)를 적층하고 나서 그 위에 제 6 시트(60)를 적층한다. 제 6 시트(60)의 위에 제 5 시트(58)를 적층하고 나서 그 위에 제 4 시트(56)를 적층한다. 제 4 시트(56)의 위에 제 3 시트(54)를 적층하고 나서 그 위에 제 2 시트(52)를 적층한다. 제 2 시트(52)의 위에 제 1 시트(50)를 적층한다.

그 이후에, 시트들이 적층됨에 따라 형성된 적층체를 압착하고 나서, 절단, 베이크 아웃, 소성 공정을 순차적으로 실시하여 원하는 소체(90; 도 6 참조)를 형성한다. 필요에 따라서는 제 2 내지 제 5 시트(52, 54, 56, 58)의 수를 도 5에 도시된 갯수 이상으로 하여 인덕턴스값을 조절하여도 된다. 그리고, 제 7 및 제 8 시 트(62, 64)의 수를 도 5에 도시된 갯수 이상으로 하여 캐패시턴스값을 조절하여도 된다. 한편, 인덕터 패턴의 형상은 제 2 내지 제 5 시트(52, 54, 56, 58)에 형성된 패턴의 형상과 약간 달라져도 무방하고, 캐패시터 패턴의 형상은 제 7 내지 제 11 시트(62, 64, 66, 68, 70)에 형성된 패턴의 형상과 약간 달라져도 무방하다.

이어, 통상적인 터미네이션 시스템을 이용하여 소체(90)의 측면부에 제 1 및 제 2 외부 단자(10a, 11a, 12a, 13a; 10b, 11b, 12b, 13b)를 형성한다. 즉, 제 1 외부 단자(10a, 11a, 12a, 13a)는 소체(90)의 어느 한 측면부에 상호 이격되게 형성되되 해당 측면부에 노출된 각각의 내부 전극 패턴과 대응되게 연결된다. 제 2 외부 단자(10b, 11b, 12b, 13b)는 제 1 외부 단자(10a, 11a, 12a, 13a)가 형성된 소체(90)의 측면부와 반대되는 측면부에 상호 이격되게 형성되되 해당 측면부에 노출된 각각의 내부 전극 패턴과 대응되게 연결된다.

이어, 제 1 및 제 2 외부 단자를 세라믹 재질의 소체(90)와 결합시키기 위해 대략 500 내지 850℃ 정도의 온도에서 열처리를 행한다.

이와 같은 열처리 이후에는 소체(90)의 상면을 습기 등의 외부환경으로부터 보호하기 위해 유리(glass) 또는 에폭시 등의 재질을 사용하여 오버글레이징을 실시하기도 한다.

이와 같이 하면 제 1실시예의 적층형 칩 소자가 제조된다. 이와 같이 제조된 제 1실시예의 적층형 칩 소자에 대하여 각각의 각각의 단위 소자(채널)간의 주파수 특성을 측정하여 보았다. 그 결과, 도 8에서와 같은 주파수 특성 곡선을 나타내었 다. 도 8은 본 발명의 제 1실시예의 특성 그래프이다. 도 8에서, S2,1은 단위 소자(20)의 주파수 특성 곡선을 의미하고, S4,3은 단위 소자(21)의 주파수 특성 곡선을 의미한다. 단위 소자(20)의 주파수 특성 곡선(S2,1)은 단위 소자(23)의 주파수 특성 곡선과 유사하고, 단위 소자(21)의 주파수 특성 곡선(S4,3)은 단위 소자(22)의 주파수 특성 곡선과 유사하여, 단위 소자(22, 23)의 주파수 특성 곡선은 도시하지 않았다.

도 8에서는 단위 소자(20)의 주파수 특성 곡선(S2,1)과 단위 소자(21)의 주파수 특성 곡선(S4,3)이 매우 유사함을 알 수 있다. 즉, 도 3과 비교하여 보면 제 1실시예의 적층형 칩 소자의 각 단위 소자간의 주파수 특성이 훨씬 유사함을 알 수 있다. 다시 말해서, 신호 입출력 단자와 접지간의 거리를 각 단위 소자별로 동일하게 해줌으로써, 단일 칩내에서 동일 내지는 매우 유사한 주파수 특성을 갖는 다수의 단위 소자의 제공이 가능하다.

상술한 제 1실시예에서는 종래의 제 3 외부 단자를 형성시키지 않았다. 즉, 종래와 비교하여 제 3 외부 단자를 형성시킬 필요가 없으므로 터미네이션에 소요되는 시간을 대폭 줄일 수 있게 된다. 또한, 내부 공간이 커져 설계 자유도를 증가시키고 높은 품질계수(high Q)의 인덕터 설계가 가능하다.

또한, 다이오드 어레이와 핀 투 핀(pin to pin) 결합이 가능할 뿐만 아니라, 다이오드 어레이를 충분히 대체할 수 있게 된다.

(제 2실시예)

도 9는 본 발명의 제 2실시예에 따른 적층형 칩 소자의 구성을 설명하기 위한 도면이다. 특히, 제 2실시예는 저항 패턴을 추가로 포함시켰다는 점이 상술한 제 1실시예와 차이난다. 즉, 상술한 제 1실시예는 LV필터를 단일의 칩으로 구현한 것으로 보면 되고, 후술할 제 2실시예는 RLV필터를 단일의 칩으로 구현한 것으로 보면 된다.

즉, 도 9를 도 5와 비교하여 보더라도, 제 5 시트(58)와 제 6 시트(60)의 사이에 제 13 내지 제 16 시트(92, 94, 96, 98)를 더 추가하였다는 점이 차이나므로, 이하에서는 그 부분에 대한 설명을 한다.

제 12 내부 전극 패턴(93a, 93b, 93c, 93d; 인덕터 패턴)이 제 13 시트(92)의 표면에 상호 이격되게 형성된다. 제 12 내부 전극 패턴(93a, 93b, 93c, 93d)의 일단에는 비아 홀(85)이 형성된다. 제 12 내부 전극 패턴(93a, 93b, 93c, 93d)의 타단은 추후의 적층공정에 의해 제 5 내부 전극 패턴(59a, 59b, 59c, 59d)의 대응되는 비아 홀(85)과 접촉하게 된다. 제 13 내부 전극 패턴(95a, 95b, 95c, 95d; 인덕터 패턴)이 제 14 시트(94)의 표면에 상호 이격되게 형성된다. 제 13 내부 전극 패턴(95a, 95b, 95c, 95d)의 일단에는 비아 홀(85)이 형성된다. 제 13 내부 전극 패턴(95a, 95b, 95c, 95d)의 타단은 추후의 적층공정에 의해 제 12 내부 전극 패턴(93a, 93b, 93c, 93d)의 대응되는 비아 홀(85)과 접촉하게 된다. 제 14 내부 전극 패턴(97a, 97b, 97c, 97d; 인덕터 패턴)이 제 15 시트(96)의 표면에 상호 이격되게 형성된다. 제 14 내부 전극 패턴(97a, 97b, 97c, 97d)의 일단에는 비아 홀(85)이 형성된다. 제 14 내부 전극 패턴(97a, 97b, 97c, 97d)의 타단은 추후의 적층공정에 의해 제 13 내부 전극 패턴(95a, 95b, 95c, 95d)의 대응되는 비아 홀(85)과 접촉하게 된다. 저항체 패턴(99a, 99b, 99c, 99d)이 제 16 시트(98)의 상면에 직선 형태로 형성된다. 예를 들어, 저항체 패턴(99a, 99b, 99c, 99d)은 RuO₂를 기본 물질로 하는 도전체에 유리 및 Pd, Ti 등을 첨가하여 일정한 면저항값을 가지는 페이스트(paste)를 이용하여 인쇄 공정을 통하여 구현된다. 각각의 저항체 패턴(99a, 99b, 99c, 99d)의 일단에는 비아 홀(85)이 형성된다. 저항체 패턴(99a, 99b, 99c, 99d)의 타단은 추후의 적층공정에 의해 제 14 내부 전극 패턴(97a, 97b, 97c, 97d)의 대응되는 비아 홀(85)과 접촉하게 된다. 저항체 패턴(99a, 99b, 99c, 99d)의 비아 홀(85)은 추후의 적층공정에 의해 제 6 내부 전극 패턴(73a, 73b, 73c, 73d)의 대응되는 타단과 접촉하게 된다.

제 2실시예의 적층형 칩 소자의 제조 공정은 상술한 제 1실시예의 적층형 칩 소자의 제조 공정과 동일하다. 동종업계에 종사하는 자라면 상술한 제 1실시예의 적층형 칩 소자의 제조 공정에 의해 제 2실시예의 적층형 칩 소자를 쉽게 만들어 낼 수 있음을 충분히 알 수 있다.

즉, 상술한 제 1실시예에서와 같은 방법으로 제조된 성형 시트 위에 스크린 프린팅 등의 후막 제조법 혹은 스퍼터링법, 증발법, 기상화학증착법, 졸겔 코팅법 등의 박막제조법으로 Ag, Pt, Pd 등의 도전성 페이스트를 인쇄하여 내부 전극 패턴 을 형성시킨다. 그리고, 상술한 제 1실시예에서와 같은 방법으로 제조된 성형 시트 위에 면저항값을 가지는 페이스트(paste)를 인쇄하여 저항체 패턴(99a, 99b, 99c, 99d)을 형성시킨다. 이에 의해 도 9에 도시된 바와 같은 제 1 내지 제 16 시트(50, 52, 54, 56, 58, 60, 62, 64, 66, 68, 70, 72, 92, 94, 96, 98)를 형성한다.

이후, 외부 접지 전극(86)이 바닥면에 형성된 제 12 시트(72)를 최하층으로 하여 그 위에 제 11 시트(70)를 적층하고 나서 그 위에 제 10 시트(68)를 적층한다. 제 10 시트(68)의 위에 제 9 시트(66)를 적층하고 나서 그 위에 제 8 시트(64)를 적층한다. 제 8 시트(64)의 위에 제 7 시트(62)를 적층하고 나서 그 위에 제 6 시트(60)를 적층한다. 제 6 시트(60)의 위에 제 16 시트(98)를 적층하고 나서 그 위에 제 15 시트(96)를 적층한다. 제 15 시트(96)의 위에 제 14 시트(94)를 적층하고 나서 그 위에 제 13 시트(92)를 적층한다. 제 13 시트(92)의 위에 제 5 시트(58)를 적층하고 나서 그 위에 제 4 시트(56)를 적층한다. 제 4 시트(56)의 위에 제 3 시트(54)를 적층하고 나서 그 위에 제 2 시트(52)를 적층한다. 제 2 시트(52)의 위에 제 1 시트(50)를 적층한다.

그 이후에, 시트들이 적층됨에 따라 형성된 적층체를 압착하고 나서, 절단, 베이크 아웃, 소성 공정을 순차적으로 실시한다. 그에 따라, 도 6에서와 같은 소체(90)가 완성된다.

이어, 통상적인 터미네이션 시스템을 이용하여 소체(90)의 측면부에 제 1 및 제 2 외부 단자(10a, 11a, 12a, 13a; 10b, 11b, 12b, 13b)를 형성한다. 즉, 제 1 외부 단자(10a, 11a, 12a, 13a)는 소체(90)의 어느 한 측면부에 상호 이격되게 형 성되되 해당 측면부에 노출된 각각의 내부 전극 패턴과 대응되게 연결된다. 제 2 외부 단자(10b, 11b, 12b, 13b)는 제 1 외부 단자(10a, 11a, 12a, 13a)가 형성된 소체(90)의 측면부와 반대되는 측면부에 상호 이격되게 형성되되 해당 측면부에 노출된 각각의 내부 전극 패턴과 대응되게 연결된다.

이어, 제 1 및 제 2 외부 단자를 세라믹 재질의 소체(90)와 결합시키기 위해 대략 500 내지 850℃ 정도의 온도에서 열처리를 행한다.

이와 같은 열처리 이후에는 소체(90)의 상면을 습기 등의 외부환경으로부터 보호하기 위해 유리(glass) 또는 에폭시 등의 재질을 사용하여 오버글레이징을 실시하기도 한다.

상술한 제 2실시예에서는 저항체 패턴(99a, 99b, 99c, 99d)을 시트들 사이에 적층되는 시트에 형성하는 것으로 하였는데, 최상위 시트의 상면에 형성시켜도 무방하다. 저항체 패턴(99a, 99b, 99c, 99d)을 최상위 시트의 상면에 형성시킨 것을 별도로 도시하지 않았지만, 동종업계에 종사하는 자라면 상술한 설명 및 주지의 기술로 충분히 알 수 있다. 저항체 패턴(99a, 99b, 99c, 99d)을 시트들 사이에 형성시킬 경우에는 저항의 소결온도가 대략 600 ~ 700℃ 정도이어서 저항 재료 선택에 한정적일 수밖에 없다. 이와 다르게, 저항체 패턴(99a, 99b, 99c, 99d)을 최상위 시트의 상면에 형성시킬 경우에는 저항 두께 등의 조정이 용이하다는 이점은 있으나 소체 완성후에 저항층을 형성시켜야 되므로 공수가 많아진다.

이와 같이 하면 제 2실시예의 적층형 칩 소자가 제조된다. 제 2실시예의 적층형 칩 소자는 저항(R)+바리스터(V; 또는 캐패시터(C))에 의해 ESD특성을 향상시키고 인덕터(L)+바리스터(V; 또는 캐패시터(C))에 의해 각 단위 소자의 주파수 특성을 향상시킨 구조이다.

도 10은 종래의 적층형 칩 소자와 본 발명의 실시예의 적층형 칩 소자를 상호 비교한 도면이다.

도 10에서, 기존 1은 22pF의 캐패시턴스값을 갖는 LV필터를 PCB상에 장착한 후에 피크 전압 및 클램핑 전압을 측정한 것이다. 기존 2는 22pF의 캐패시턴스값을 갖는 LV필터 + 50Ω의 저항의 구조체를 PCB상에 장착한 후에 피크 전압 및 클램핑 전압을 측정한 것이다. 기존 3은 22pF의 캐패시턴스값을 갖는 LV필터 + 100Ω의 저항의 구조체를 PCB상에 장착한 후에 피크 전압 및 클램핑 전압을 측정한 것이다. 제 1실시예는 22pF의 캐패시턴스값을 갖는 LV필터를 도금하지 않은 채 지그(JIG)에서 피크 전압 및 클램핑 전압을 측정한 것이다. 제 2실시예는 22pF의 캐패시턴스값을 갖는 LV필터 + 50Ω의 저항(인쇄)의 구조체를 도금하지 않은 채 지그(JIG)에서 피크 전압 및 클램핑 전압을 측정한 것이다.

기존 1,2,3의 피크 전압 및 클램핑 전압을 비교해 보면 저항의 사용여부 및 저항값에 따라 피크 전압 및 클램핑 전압이 변화함을 알 수 있다. 제 1실시예 및 제 2실시예에서도 저항의 사용여부 및 저항값에 따라 피크 전압 및 클램핑 전압이 변화함을 알 수 있다. 따라서, 비록 지그(JIG)에서의 측정결과이지만 제 1실시예와 제 2실시예의 피크 전압 및 클램핑 전압의 값은 상대 비교시 변별력이 있다.

도 10에서, RLV필터인 제 2실시예의 피크전압 및 클램핑전압이 LV필터인 제 1실시예에 비해 대략 40%정도 향상되었음을 알 수 있다.

도 11은 종래의 적층형 칩 소자와 본 발명의 실시예의 적층형 칩 소자의 ESD파형을 비교한 도면이다.

도 11의 (a)에서, 제 1 파형(기존 1)은 도 10의 기존 1의 구조체에 ESD 8KV를 인가시켰을 경우의 ESD 감쇄 파형이고, 제 2 파형(기존 2)은 도 10의 기존 2의 구조체에 ESD 8KV를 인가시켰을 경우의 ESD 감쇄 파형이며, 제 3 파형(기존 3)은 도 10의 기존 3의 구조체에 ESD 8KV를 인가시켰을 경우의 ESD 감쇄 파형이다.

도 11의 (b)에서, 제 1 파형(제 1실시예)은 도 10의 제 1실시예의 구조체에 ESD 8KV를 인가시켰을 경우의 ESD 감쇄 파형이고, 제 2 파형(제 2실시예)은 도 10의 제 2실시예의 구조체에 ESD 8KV를 인가시켰을 경우의 ESD 감쇄 파형이다.

도 11의 파형을 보더라도, RLV필터인 제 2실시예의 피크전압 및 클램핑전압이 LV필터인 제 1실시예에 비해 확연히 향상되었음을 알 수 있다.

다시 말해서, 제 2실시예는 인덕터(L) + 바리스터(V; 또는 캐패시터(C))의 구조 및 신호 입출력 단자와 접지간의 거리를 각 단위 소자별로 동일하게 해줌으로써, 단일 칩내에서 동일 내지는 매우 유사한 주파수 특성을 갖는 다수의 단위 소자의 제공이 가능하다.

그리고, 인덕터(L) + 바리스터(V; 또는 캐패시터(C))의 구조에 저항을 추가적으로 인쇄하여 사용함으로써, 피크전압 및 클램핑전압이 제 1실시예 뿐만 아니라 기존의 여타 구조의 필터에 비해 매우 향상되었다.

상술한 제 2실시예는 제 1실시예에서와 같이 종래의 제 3 외부 단자를 형성시키지 않았다. 즉, 종래와 비교하여 제 3 외부 단자를 형성시킬 필요가 없으므로 터미네이션에 소요되는 시간을 대폭 줄일 수 있게 된다. 또한, 내부 공간이 커져 설계 자유도를 증가시키고 높은 품질계수(high Q)의 인덕터 설계가 가능하다.

또한, 다이오드 어레이와 핀 투 핀(pin to pin) 결합이 가능할 뿐만 아니라, 다이오드 어레이를 충분히 대체할 수 있게 된다.

한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다.

도 1은 종래 적층형 칩 소자의 외관사시도이다.

도 2는 종래 적층형 칩 소자의 내부 전극 패턴의 구조의 일 예를 나타내는 도면이다.

도 3은 종래 적층형 칩 소자의 특성 그래프이다.

도 4는 본 발명의 제 1실시예에 따른 적층형 칩 소자의 외관 사시도이다.

도 5 내지 도 7은 본 발명의 제 1실시예의 적층형 칩 소자의 구성 및 제조 공정을 설명하기 위한 도면이다.

도 8은 본 발명의 제 1실시예의 특성 그래프이다.

도 9는 본 발명의 제 2실시예에 따른 적층형 칩 소자의 구성을 설명하기 위한 도면이다.

도 10은 종래의 적층형 칩 소자와 본 발명의 실시예의 적층형 칩 소자를 상호 비교한 도면이다.

도 11은 종래의 적층형 칩 소자와 본 발명의 실시예의 적층형 칩 소자의 ESD파형을 비교한 도면이다.

Claims (10)

1. 소체의 내부에서 상호 이격되게 형성되되, 상기 소체의 제 1 외부 단자에 일단이 연결되고 상기 소체의 제 2 외부 단자에 타단이 연결된 다수의 인덕터 패턴;

   상기 소체의 저면에 형성된 외부 접지 전극;

   상기 소체의 내부에 상기 다수의 인덕터 패턴과 별개로 형성되되, 상기 제 1 외부 단자에 일단이 연결되고, 바리스터용 시트상에 형성된 다수의 제 1 내부 전극 패턴;

   상기 소체의 내부에 상기 다수의 인덕터 패턴과 별개로 형성되되, 상기 제 2 외부 단자에 일단이 연결 되고, 바리스터용 시트상에 형성된 다수의 제 2 내부 전극 패턴; 및

   상기 소체의 내부에 형성되되, 비아 홀을 통해 상기 외부 접지 전극과 연결된 제 3 내부 전극 패턴을 포함하는 것을 특징으로 하는 적층형 칩 소자.
2. 청구항 1에 있어서,

   상기 제 3 내부 전극 패턴에는 비아 홀이 형성되고, 상기 제 3 내부 전극 패턴은 상기 비아 홀을 통해 상기 외부 접지 전극과 연결된 것을 특징으로 하는 적층형 칩 소자.
3. 청구항 1에 있어서,

   상기 다수의 제 1 내부 전극 패턴과 상기 다수의 제 2 내부 전극 패턴은 동 일한 시트에 형성되되, 상기 다수의 제 1 내부 전극 패턴은 해당 시트의 일측 단부측에 각각 이격되게 형성되고 상기 다수의 제 2 내부 전극 패턴은 해당 시트의 타측 단부측에 각각 이격되게 형성된 것을 특징으로 하는 적층형 칩 소자.
4. 청구항 3에 있어서,

   상기 제 3 내부 전극 패턴은 상기 다수의 제 1 및 제 2 내부 전극 패턴이 형성된 시트의 하부에 적층되는 시트에 형성된 것을 특징으로 하는 적층형 칩 소자.
5. 청구항 1 내지 청구항 4중의 어느 한 항에 있어서,

   일단이 상기 다수의 인덕터 패턴의 일단에 연결되고 타단이 상기 다수의 인덕터 패턴의 타단에 연결된 다수의 저항체 패턴을 추가로 포함하는 것을 특징으로 하는 적층형 칩 소자.
6. 청구항 5에 있어서,

   상기 다수의 저항체 패턴은 상기 소체의 내부에 형성된 것을 특징으로 하는 적층형 칩 소자.
7. 삭제
8. 다수의 인덕터 패턴이 상호 이격되게 형성되고, 다수의 인덕터 패턴의 일단이 제 1 외부 단자에 연결되고 상기 다수의 인덕터 패턴의 타단이 제 2 외부 단자에 연결된 제 1 시트;

   저면에 외부 접지 전극이 형성된 제 2 시트;

   양 대향 단부측에 각각 이격되게 다수의 제 1 내부 전극 패턴 및 다수의 제 2 내부 전극 패턴이 형성되되, 상기 다수의 제 1 내부 전극 패턴이 상기 제 1 외부 단자에 연결되고 상기 다수의 제 2 내부 전극 패턴이 상기 제 2 외부 단자에 연결된 제 3 시트; 및

   상기 외부 접지 전극과 비아홀을 통해 연결된 제 3 내부 전극 패턴이 형성된 제 4 시트를 포함하는 것을 특징으로 하는 적층형 칩 소자.
9. 청구항 8에 있어서,

   상기 제 1 내지 제 4 시트중에서 상기 제 2 시트를 최하층으로 하고, 상기 제 2 시트의 상부에 상기 제 4 시트가 적층된 것을 특징으로 하는 적층형 칩 소자.
10. 청구항 8 또는 청구항 9에 있어서,

    일단이 상기 다수의 인덕터 패턴의 일단에 연결되고 타단이 상기 다수의 인덕터 패턴의 타단에 연결된 다수의 저항체 패턴이 형성된 제 5시트를 추가로 포함 하는 것을 특징으로 하는 적층형 칩 소자.

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