KR20080094609A - 적층형 필터 - Google Patents

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KR20080094609A
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타까히로 사또
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티디케이가부시기가이샤
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Abstract

본 발명의 적층형 필터는 인덕터 적층부와 배리스터 적층부를 구비하는 적층형 필터로, 배리스터 적층부는 ZnO를 주성분으로 하는 배리스터층과, 배리스터층을 통해서 대향 배치된 핫전극 및 그라운드전극을 갖고, 대향하는 핫전극과 그라운드전극의 사이에 있는 영역에는 Cu 성분이 포함되어 있지 않다. 대향하는 핫전극과 그라운드전극의 사이에 있는 영역은 배리스터 특성을 발현하는 영역이기 때문에, 이 영역에 Cu 성분이 포함하지 않기 때문에, 감쇠 특성의 악화를 억제할 수 있다.
Figure P1020080036138
적층형 필터, 인덕터 적층부, 배리스터 적층부, 핫전극, 그라운드전극

Description

적층형 필터{MULTILAYER FILTER}
본 발명은 적층형 필터에 관한 것이다.
최근, EMC 대책 부품으로서, 서지(serge) 기능을 가지는 노이즈 필터가 각종 전자기기에 사용되고 있다. 특허문헌 1에는 내부에 소정의 도체 패턴을 형성한 자성체층과, 내부에 소정의 도체 패턴을 형성한 배리스터층을 적층하여, 스루홀에 의해 자성체층과 배리스터층을 전기적으로 접속한 복합 적층 전자 부품이 개시되어 있다(예를 들면, 특허 제2626143호 참조).
그렇지만, 상기 특허문헌 1은 자성체층과 배리스터층을 일체 소결하는 것으로, 자성체층과 배리스터층의 계면에서, 각 층을 구성하는 재료성분이 서로 확산되는 경우가 있다. 이 재료성분의 확산이 일어나면, 확산된 층의 특성에 영향을 미쳐, 노이즈 필터로서의 기능을 저하시킬 우려가 있다. 상기 특허문헌 1에서는 자성층에 Ni-Cu-Zn계 페라이트를 사용하였지만, 이러한 재료로 이루어지는 자성층을 배리스터층과 일체 소결한 경우에는 자성층 중의 Cu 성분이 배리스터층 내에 확산되어, 배리스터 특성을 발현하는 영역까지 침투하여, 배리스터 기능, 특히 감쇠 특성이 악화된다고 하는 지견이 본 발명자 등의 검토에 의해 얻을 수 있었다.
그래서 본 발명에서는 자성체층과 배리스터층을 일체 소결하여도, 감쇠 특성이 악화되지 않는 적층형 필터를 제공하는 것을 목적으로 한다.
본 발명에 관계되는 적층형 필터는 인덕터부와 배리스터부를 구비하는 적층형 필터로, 배리스터부는 ZnO를 주성분으로 하는 배리스터층과, 배리스터층을 통해서 대향 배치된 복수의 배리스터 도체부를 갖고, 대향하는 배리스터 도체부의 사이에 있는 영역에는 Cu 성분이 포함되지 않은 것을 특징으로 한다.
본 발명에 의하면, 대향하는 배리스터 도체부의 사이에 있는 영역, 즉 배리스터 특성을 발현하는 영역에는 Cu 성분이 포함되어 있지 않다. 따라서, 감쇠 특성의 악화를 억제할 수 있다.
본 발명의 적층형 필터에서는 인덕터부와 배리스터부는 중간부를 통해서 적층되고, 중간부는 인덕터부 및 배리스터부와는 다른 조성을 갖는 동시에 Cu 성분을 함유하지 않는 것이 바람직하다. 인덕터부와 배리스터부의 사이에, 이들과는 조성이 다른 중간층을 형성함으로써, 인덕터부가 배리스터부로부터 받는 영향, 및 배리스터부가 인덕터부로부터 받는 영향을 완화시킬 수 있다. 또한, 이 중간층은 Cu 성분을 함유하지 않았기 때문에, 배리스터층에 Cu 성분이 확산될 가능성이 극히 낮아지고, 감쇠 특성의 악화를 더욱 확실히 억제할 수 있다.
본 발명의 적층형 필터에서는 인덕터부는 인덕터층과, 인덕터층에 형성된 인덕터 도체부를 갖고, 인덕터층은 Ni-Zn계 페라이트, Ni-Zn-Mg계 페라이트, 및 Zn계 페라이트 중 어느 것에 의해서 형성되는 동시에 Cu 성분을 함유하지 않는 것이 바람직하다. 인덕터층은 Cu 성분을 함유하지 않았기 때문에, 배리스터층에 Cu 성분이 확산될 가능성이 더욱 저감된다. 따라서, 감쇠 특성의 악화를 확실히 억제할 수 있다. 또한, 특히 Ni-Zn계 페라이트 및 Ni-Zn-Mg계 페라이트 중 어느 것을 사용하여 인덕터층을 형성한 경우에는 높은 인덕턴스치를 가지게 되기 때문에, 적층형 필터를 필터 특성이 우수한 것으로 할 수 있다.
본 발명의 적층형 필터에서는 인덕터부는 소결체와 소결체의 내부에 배치된 복수의 코일 도체를 갖는 코먼 모드 쵸크코일인 것이 바람직하다. 이 경우, 적층형 전자 부품은 코먼 모드 쵸크코일 기능을 구비하게 되기 때문에, 고주파대역에서의 필터 특성이 향상된 적층형 필터를 제공할 수 있다.
또한, 본 발명의 적층형 필터는 각 코일 도체는 제 1 방향으로 나열된 복수 의 도체 패턴으로 이루어져 있고, 제 1 소결체는 제 1 방향에서 도체 패턴의 사이에 있는 제 1 층과, 제 1 방향에서 복수의 코일 도체를 사이에 두는 제 2 층을 갖고, 제 1 층은 비자성체로 이루어지고, 제 2 층은 자성체로 이루어지는 것이 바람직하다. 이 경우, 도체 패턴의 사이에 있고 또한 비자성체로 이루어지는 제 1 층의 양측에, 자성체로 이루어지는 제 2 층을 적층하게 되기 때문에, 코일 도체의 인덕턴스치를 확보할 수 있는 주파수대역을, 비교적 고주파영역까지 높일 수 있다. 따라서, 필터 특성이 더욱 우수한 적층형 필터를 제공할 수 있다.
또한, 본 발명의 적층형 필터는 각 코일 도체는 제 1 방향으로 나열된 복수의 도체 패턴으로 이루어져 있고, 제 1 소결체는 제 1 방향에서 도체 패턴의 사이에 있는 제 1 층과, 제 1 방향에서 복수의 코일 도체를 사이에 두는 제 2 층을 갖고, 제 1 및 제 2 층은 자성체로 이루어지는 것이 바람직하다. 이 경우, 도체 패턴의 사이에 있고 또한 자성체로 이루어지는 제 1 층의 양측에, 마찬가지로 자성체로 이루어지는 제 2 층을 적층하게 되기 때문에, 제 1 층이 비자성체로 이루어지고 제 2 층이 자성체로 이루어지는 것과 비교하여, 저주파의 영역에서의 코일 도체의 인덕턴스치를 한층 더 높일 수 있다. 따라서, 필터 특성이 더욱 우수한 적층형 필터를 제공할 수 있다.
또한, 본 발명의 적층형 필터는 각 코일 도체는 제 1 방향으로 나열된 복수의 도체 패턴으로 이루어져 있고, 제 1 소결체는 제 1 방향에서 도체 패턴의 사이에 있는 제 1 층과, 제 1 방향에서 복수의 코일 도체를 사이에 두는 제 2 층을 갖고, 제 1 및 제 2 층은 비자성체로 이루어지는 것이 바람직하다. 이 경우, 도체 패 턴의 사이에 있고 또한 비자성체로 이루어지는 제 1 층의 양측에, 마찬가지로 비자성체로 이루어지는 제 2 층을 적층하게 되기 때문에, 제 1 층이 비자성체로 이루어져 제 2 층이 자성체로 이루어지는 것과 비교하여, 코일 도체의 인덕턴스치를 확보할 수 있는 주파수대역을, 더욱 고주파영역까지 높일 수 있다. 따라서, 필터 특성이 더욱 우수한 적층형 필터를 제공할 수 있다.
본 발명에 의하면, 자성체층과 배리스터층을 일체 소결하여도 감쇠 특성이 악화되지 않는 적층형 필터를 제공할 수 있다.
본 발명은 단지 예시로서 주어진 첨부된 도면 및 후술된 상세한 설명에 의해 보다 완벽하게 이해될 것이며, 이에 따라 본 발명을 제한 것으로 고려되지 않을 것이다.
주어진 후술된 상세한 설명에 의해 본 발명의 보다 넓은 응용가능성 영역이 명백해질 것이다. 그러나, 상세한 설명 및 특정 예들은 본 발명의 바람직한 실시예를 나타내지만 단지 예로서 주어진 것인데, 이는 본 발명의 취지 및 영역 내의 다양한 변화 및 수정이 본 상세한 설명에 의해 당업자에게 명백해질 것이기 때문이다.
이하, 첨부 도면을 참조하여, 본 발명의 적합한 실시형태에 관해서 상세하게 설명한다. 또, 설명에 있어서, 동일 요소 또는 동일 기능을 갖는 요소에는 동일부호를 사용하는 것으로 하고, 중복되는 설명은 생략한다.
(제 1 실시형태)
도 1은 제 1 실시형태에 관계되는 적층형 필터를 도시하는 개략 사시도이고, 도 2는 제 1 실시형태에 관계되는 적층형 필터의 적층체를 분해하여 도시하는 분해 사시도이다. 도 3은 제 1 실시형태에 관계되는 적층형 필터의 중앙 단면을 도시하는 단면도이고, 도 4는 제 1 실시형태에 관계되는 적층형 필터의 등가회로도이다. 또, 도 3에서의 단면은 적층체의 길이방향 및 적층방향과 평행한 면이다. 또한, 도 1은 후술하는 제 2 실시형태에 관계되는 적층형 필터의 사시도를 겸하고 있다.
도 1에 도시하는 적층형 필터 F1은 적층형 필터 어레이 부품이고, 도 4에 도시하는 바와 같이, 인덕터(13)와 배리스터(20)로 각각 구성된 4개의 L형 필터소자가 병렬로 형성된 것이다. 적층형 필터 F1은 대략 직방체 형상의 적층체 CE1과, 4개의 입력 단자전극(3)과, 4개의 출력 단자전극(4)과, 한 쌍의 그라운드 단자전극(5)을 구비하고 있다.
적층체 CE1은 제 1 및 제 2 단면 CE1a, CE1b와, 제 1 및 제 2 측면 CE1c, CE1d와, 제 1 및 제 2 주면 CE1e, CE1f를 갖고 있다. 제 1 및 제 2 주면 CE1e, CE1f는 직사각형상을 하고 있고, 서로 대향하고 있다. 제 1 및 제 2 단면 CE1a, CE1b는 제 1 및 제 2 주면 CE1e, CE1f 사이를 연결하도록 제 1 및 제 2 주면 CE3e, CE3f의 단변방향으로 연장되고 또한 서로 대향하고 있다. 제 1 및 제 2 측면 CE1c, CE1d는 제 1 및 제 2 주면 CE1e, CE1f 사이를 연결하도록 제 1 및 제 2 주면 CE1e, CE1f의 장변방향으로 연장되고 또한 서로 대향하고 있다.
4개의 입력 단자전극(3)은 적층체 CE1의 제 1 측면 CE1c에 차례로 형성되어 있고, 각각 적층체 CE1의 적층방향으로 연장된 형상을 하고 있다. 마찬가지로, 4개 의 출력 단자전극(4)은 적층체 CE1의 제 2 측면 CE1d에 차례로 형성되어 있고, 각각 적층체 CE1의 적층방향으로 연장된 형상을 하고 있다. 입력 단자전극(3)과 출력 단자전극(4)은 서로 대향하도록 형성되어 있다.
한 쌍의 그라운드 단자전극(5) 중, 한쪽은 적층체 CE1의 제 1 단면 CE1a의 중앙부에 배치되고, 적층체 CE1의 적층방향으로 연장된 형상을 하고 있다. 한 쌍의 그라운드 단자전극(5) 중, 다른쪽은 적층체 CE1의 제 2 단면 CE1b의 중앙부에 배치되고, 적층체 CE1의 적층방향으로 연장된 형상을 하고 있다. 한 쌍의 그라운드 단자전극(5)은 서로 대향하도록 형성되어 있다.
적층체 CE1에 관해서 자세히 설명한다. 도 2 및 도 3에 도시되는 바와 같이, 적층체 CE1은 인덕터층(61 내지 69)이 적층되어 이루어지는 인덕터 적층부(7; 인덕터부)와, 배리스터층(81 내지 85)이 적층되어 이루어지는 배리스터 적층부(9; 배리스터부)와, 중간층(11)이 복수 적층되어 이루어지는 중간 적층부(10; 중간부)를 포함하고 있다. 인덕터 적층부(7)와 배리스터 적층부(9)는 중간 적층부(10)를 통해서 적층되어 있다.
인덕터층(61 내지 69)은 직사각형 얇은 판자형을 하고 있고, 페라이트 재료로 구성되어 있다. 페라이트 재료로서, Ni-Zn계 페라이트, Ni-Zn-Mg계 페라이트, 및 Zn계 페라이트 중 어느 것이 사용되고 있다. 특히 Ni-Zn계 페라이트 및 Ni-Zn-Mg계 페라이트를 사용한 경우에는 높은 인덕턴스치를 갖게 되기 때문에, 필터 특성이 더욱 우수한 것이 된다. 또, 인덕터층(61 내지 69)은 Cu 성분을 함유하고 있어도 좋다.
배리스터층(81 내지 85)은 직사각형 얇은 판자형을 하고 있고, ZnO를 주성분으로 하는 세라믹 재료로 구성되어 있다. 이 세라믹 재료 중에는 첨가성분으로서 Pr, Bi, Co, Al 등을 포함하고 있어도 좋다. Pr에 첨가하여 Co를 포함하면, 우수한 배리스터 특성을 갖게 되는 것 외에, 높은 유전율(ε)을 갖게 된다. 또한, Al을 더욱 포함하면 저저항이 된다. 또한, 필요를 따라서 다른 첨가물, 예를 들면, Cr, Ca, Si, K 등의 원소가 포함되어도 좋다. 단, 배리스터층(81 내지 85)은 Cu 성분을 함유하지 않는 것으로 한다.
인덕터층(62 내지 69)의 위에는 각각, Ag 및 Pd를 포함하는 재료로 이루어지는 인덕터 도체부(121 내지 128)가 형성되어 있다. 인덕터 도체부(121 내지 128) 중, 인덕터 도체부(127, 128)는 단자전극 인출을 위해서 형성되어 있고, 인덕터 도체부(121 내지 126)는 인덕턴스치를 크게 하기 위해서 코일형을 하고 있다.
더욱 구체적으로는 인덕터층(63, 67)상의 각각에는 적층체 CE1의 제 1 및 제 2 단면 CE1a, CE1b와 제 2 측면 CE1d를 따른 ㄷ자형을 나타낸 인덕터 도체부(121, 122)가 4개씩 형성되어 있다. 인덕터층(65)상에는 적층체 CE1의 제 1 및 제 2 단면 CE1a, CE1b와 제 1 측면 CE1c에 따른 ㄷ자형을 나타낸 인덕터 도체부(123)가 4개 형성되어 있다. 인덕터층(64, 68)상의 각각에는 적층체 CE1의 제 2 단면 CE1b와 제 1 및 제 2 측면 CE1c, CE1d에 따른 ㄷ자형을 나타낸 인덕터 도체부(124, 125)가 4개씩 형성되어 있다. 인덕터층(66)상에는 적층체 CE1의 제 1 단면 CE1a와 제 1 및 제 2 측면 CE1c, CE1d에 따른 ㄷ자형을 나타낸 인덕터 도체부(126)가 4개 형성되어 있다. 인덕터층(62)상에는 인덕터 도체부(127)가 4개 형성되어 있고, 인덕터층(69) 상에는 인덕터 도체부(128)가 4개 형성되어 있다.
4개의 인덕터 도체부(127)의 일단은 적층체 CE1의 제 1 측면 CE1c에 인출되어 있고, 4개의 입력 단자전극(3)에 각각 접속되어 있다. 4개의 인덕터 도체부(127)의 타단은 스루홀을 통해서 4개의 인덕터 도체부(121)의 일단에 각각 접속되어 있고, 4개의 인덕터 도체부(121)의 타단은 스루홀을 통해서 4개의 인덕터 도체부(124)의 일단에 각각 접속되어 있다. 4개의 인덕터 도체부(124)의 타단은 스루홀을 통해서 4개의 인덕터 도체부(123)의 일단에 각각 접속되어 있고, 4개의 인덕터 도체부(123)의 타단은 스루홀을 통해서 4개의 인덕터 도체부(126)의 일단에 각각 접속되어 있다. 4개의 인덕터 도체부(126)의 타단은 스루홀을 통해서 4개의 인덕터 도체부(122)의 일단에 각각 접속되어 있고, 4개의 인덕터 도체부(122)의 타단은 스루홀을 통해서 4개의 인덕터 도체부(125)의 일단에 각각 접속되어 있다. 4개의 인덕터 도체부(125)의 타단은 스루홀을 통해서 4개의 인덕터 도체부(128)의 일단에 각각 접 속되어 있고, 4개의 인덕터 도체부(128)의 타단은 적층체 CE1의 제 2 측면 CE1d에 인출되고, 4개의 출력 단자전극(4)과 각각 접속되어 있다. 이렇게 하여 인덕터 도체부(121 내지 128)가 전기적으로 접속됨으로써, 도 3에 도시하는 4개의 인덕터(13)가 형성되게 된다.
배리스터층(81 내지 85)의 사이에는 배리스터층(81 내지 85)의 적층방향에 대향하도록 4개의 핫전극(16; 배리스터 도체부)과, 그라운드전극(171, 172; 배리스터 도체부)이 배치되어 있다. 핫전극(16) 및 그라운드전극(171, 172)은 Ag 및 Pd를 포함하는 재료로 이루어져 있다.
더욱 구체적으로는 배리스터층(83)상에는 적층체 CE1의 제 1 및 제 2 단면 CE1a, CE1b를 따라 연장되는 대략 직사각형상을 한 핫전극(16)이 4개 형성되어 있다. 4개의 핫전극(16)의 일단은 적층체 CE1의 제 2 측면 CE1d에 인출되고, 4개의 출력 단자전극(4)에 각각 접속되어 있다. 즉, 4개의 핫전극(16)의 일단은 각각 다른 4개의 인덕터 도체부(128)의 타단에 접속되어 있다. 배리스터층(82, 85)상의 각각에는 중앙에 폭 확장부를 갖는 그라운드전극(171, 172)이 형성되어 있다. 그라운드전극(171, 172)의 일단은 적층체 CE1의 제 1 단면 CE1a에 인출되어, 제 1 단면 CE1a에 배치된 그라운드 단자전극(5)에 접속되어 있다. 그라운드전극(171, 172)의 타단은 적층체 CE1의 제 2 단면 CE1b에 인출되어, 제 2 단면 CE1b에 배치된 그라운 드 단자전극(5)에 접속되어 있다.
4개의 핫전극(16)과 그라운드전극(171, 172)의 폭 확장부는 배리스터층(81 내지 85)의 적층방향에서 보았을 때에 배리스터층(82, 83)을 통해서 일부가 겹쳐, 대향하고 있다. 이와 같이 배치된 4개의 핫전극(16)과 그라운드전극(171, 172)에 의하여, 도 3에 도시하는 4개의 배리스터(20)가 형성되게 된다.
중간 적층부(10)의 중간층(11)은 직사각형 얇은 판자형을 하고 있고, 인덕터층(61 내지 69) 및 배리스터층(81 내지 85)과는 다른 조성을 갖고 있다. 더욱 구체적으로는 중간층(11)은 전기절연성을 갖는 절연 재료로 구성되어 있고, 절연 재료로서, 예를 들면, ZnO 및 Fe2O3을 주성분으로 한 것을 사용하고 있다. 이러한 재료로 이루어지는 중간층(11)을 인덕터 적층부(7)와 배리스터 적층부(9)의 사이에 형성함으로써, 이들의 사이에서의 크로스토크를 억제할 수 있고, 그 결과, 인덕터 적층부(7)가 배리스터 적층부(9)로부터 받는 영향, 및 배리스터 적층부(9)가 인덕터 적층부(7)로부터 받는 영향을 완화시킬 수 있다. 또, 중간층(11)은 Cu 성분을 함유하지 않는 것으로 한다.
다음에, 상술한 적층형 필터 F1의 제조방법에 관해서 설명한다.
우선, 인덕터층(61 내지 69)이 되는 인덕터 그린시트를 준비한다. 이 인덕터 그린시트는 예를 들면, Ni-Zn계 페라이트, Ni-Zn-Mg계 페라이트, Zn계 페라이트 등의 페라이트를 원료로 한 슬러리를, 예를 들면 두께가 20pm 정도가 되도록 닥터블 래이드법에 의해 필름상에 도포하는 것으로 형성된다.
또한, 배리스터층(81 내지 85)이 되는 배리스터 그린시트를 사용한다. 이 배리스터 그린시트는 예를 들면, ZnO, Pr6O11, CoO, Cr2O3, CaCO3, SiO2, K2CO3 및 Al2O3의 혼합가루를 원료로 한 슬러리를 닥터블래이드법에 의해 필름상에 도포하는 것으로 형성된다. 또, 슬러리에는 Cu 성분을 함유하지 않는 것으로 한다.
또, 중간층(11)이 되는 중간재 그린시트를 준비한다. 중간재 그린시트는 전기절연성을 갖는 절연체이고, ZnO 및 Fe2O3을 주성분으로 한 혼합가루를 원료로 한 슬러리를 닥터블래이드법에 의해서 필름상에 도포하는 것으로 형성된다. 중간재 그린시트(2)의 두께는 예를 들면 30pm이다. 또 중간재 그린시트는 소성 후의 중간 적층부(10)의 두께 D1이 충분한 것이 되도록, 매수가 적절하게 조정된다. 더욱 구체적으로는 중간재 그린시트의 매수는 소성 후의 중간 적층부(10)의 두께 D1이 60pm 이상이 되도록 조정되는 것이 바람직하다. 또한, 중간재 그린시트의 축률(縮率)을 조정하기 위해서, NiO, CoO, Pr6O11, CaCO3, SiO2 중 어느 1종 이상을 혼합가루에 첨가하는 것이 바람직하다. 또, 슬러리에는 Cu 성분을 함유하지 않는 것으로 한다.
계속해서, 인덕터층(62 내지 68)이 되는 인덕터 그린시트의 소정의 위치(즉, 인덕터 도체부(121 내지 127)에 대하여 스루홀을 형성해야 할 위치)에, 레이저 가공 등에 의해서 스루홀을 형성한다.
계속해서, 인덕터층(62 내지 69)이 되는 인덕터 그린시트상에, 인덕터 도체 부(121 내지 128)에 대응하는 도체 패턴을 형성한다. 이 도체 패턴은 Ag 및 Pd를 주성분으로 하는 도체 페이스트를 인덕터 그린시트상에 스크린 인쇄하는 것으로 형성된다. 또, 인덕터층(62 내지 68)이 되는 인덕터 그린시트에 형성된 스루홀 내에는 인덕터 그린시트상에 대한 도체 페이스트의 스크린인쇄에 의해서, 도체 페이스트가 충전된다.
또한, 배리스터층(82 내지 84)이 되는 배리스터 그린시트상에, 핫전극(16) 및 그라운드전극(171, 172)에 대응하는 도체 패턴을 형성한다. 이 도체 패턴은 Ag 및 Pd를 주성분으로 하는 도체 페이스트를 배리스터 그린시트상에 스크린 인쇄하는 것으로 형성된다.
계속해서, 인덕터층(61 내지 69)이 되는 인덕터 그린시트와, 중간층(11)이 되는 중간재 그린시트와, 배리스터층(81 내지 85)이 되는 배리스터 그린시트를 소정의 순서로 적층하여 압착하여, 칩 단위로 절단한다. 그 후, 소정의 온도(예를 들면, 1100 내지 1200℃ 정도의 온도)로 소성하여, 인덕터 적층부(7) 및 배리스터 적층부(9)가 중간 적층부(10)를 통해서 적층된 적층체 CE1을 얻는다.
계속해서, 적층체 CE1의 외표면에서, 4개의 입력 단자전극(3), 4개의 출력 단자전극(4), 및 그라운드 단자전극(5)과 대응하는 위치에, Ag을 주성분으로 하는 도체 페이스트를 전사하여 소정의 온도(예를 들면, 700℃ 내지 800℃의 온도)로 베이킹을 하고, 또, Ni/Sn, Cu/Ni/Sn, Ni/Au, Ni/Pd/Au, Ni/Pd/Ag, 또는 Ni/Ag을 사 용한 전기도금을 실시한다. 이것에 의해, 단자전극(3 내지 5)이 형성된다.
이상의 공정을 거쳐서, 적층형 필터 F1이 완성된다.
그런데, 각 그린시트를 적층하여 소성할 때에, 핫전극(16)과 그라운드전극(171, 172)의 사이에 있는 영역 A1, A2에 Cu가 확산되어 버리면, 제조되는 적층형 필터는 원하는 고주파 특성을 갖지 않는(요컨대, 감쇠 특성이 악화되는) 경우가 있다.
그래서 본 실시형태의 적층형 필터 F1에서는 Cu 성분을 함유하지 않는 슬러리로부터, 배리스터 그린시트를 형성하는 것으로 하고 있다. 이 경우, 소성전의 영역 A1, A2에 Cu 성분이 포함되지 않게 된다. 또한, 배리스터 그린시트와 인접하는 중간재 그린시트에 관해서도, Cu 성분을 함유하지 않는 슬러리로 형성하는 것으로 하고 있다. 이 경우, 중간재 그린시트의 Cu 성분이 영역 A1, A2에 확산되지 않는다.
또 본 실시형태의 적층형 필터 F1에서는 중간재 그린시트를 복수장 겹치는 것으로, 중간 적층부(10)의 두께 D1을 충분한 것으로 하고 있다. 중간 적층부(10)는 인덕터층(61 내지 69)과 배리스터층(81 내지 85)의 사이에 위치하고 있기 때문에, 가령 인덕터 그린시트에 Cu 성분이 포함되었다고 해도, 이 Cu 성분의 확산은 두껍게 겹쳐진 중간재 그린시트에 의해서 저지되게 된다.
이와 같이 본 실시형태에서는 배리스터층(81 내지 85)을 Cu 성분을 함유하지 않는 슬러리로 형성할 뿐만 아니라, 중간재 그린시트도 Cu 성분을 함유하지 않는 슬러리로 형성하고, 또한 중간재 그린시트를 충분한 두께로 하는 것으로, 소성시에 배리스터층(81 내지 85)에 Cu 성분이 확산될 가능성을 억제하고 있다. 따라서, Cu 성분을 함유하고 있을 가능성이 극히 낮은 배리스터층(81 내지 85)을 얻을 수 있다.
핫전극(16)과 그라운드전극(171, 172)의 사이에 있는 영역 A1, A2는 배리스터 특성을 발현하는 영역이다. 영역 A1, A2는 배리스터층(82, 83)으로 이루어져 있고, 배리스터층(82, 83)은 앞서 설명한 이유에 의해 Cu 성분을 함유하고 있을 가능성이 극히 낮기 때문에, 인덕터층(61 내지 69)과 배리스터층(82, 83)이 일체 소결되고, 또한 감쇠 특성의 악화가 억제된 적층형 필터 F1을 얻을 수 있다. 또한, 중간 적층부(10)는 충분한 두께를 갖기 위해 절연 재료로 구성되기 때문에, 인덕터 적층부(7)와 배리스터 적층부(9)의 사이의 크로스토크를 충분히 막을 수 있다.
또, 도 3에 도시하는 바와 같이, 핫전극(16)과 그라운드전극(171)의 사이에 있는 영역 A1은 적층체 CE1의 적층방향에서 보았을 때에, 핫전극(16)과 그라운드전극(171)이 겹치는 영역이다. 핫전극(16)과 그라운드전극(172)의 사이에 있는 영역 A2는 적층체 CE1의 적층방향에서 보았을 때에, 핫전극(16)과 그라운드전극(172)이 겹치는 영역이다. 또한, 배리스터층(82)은 적층체 CE1의 적층방향에서 보았을 때에 핫전극(16) 및 그라운드전극(171)이 겹치는 영역 A1과, 그 이외의 영역, 즉 핫전 극(16) 및 그라운드전극(171)이 겹치지 않는 영역으로 이루어져 있다. 배리스터층(83)은 적층체 CE1의 적층방향에서 보았을 때에 핫전극(16) 및 그라운드전극(172)이 겹치는 영역 A2와, 그 이외의 영역, 즉 핫전극(16) 및 그라운드전극(172)이 겹치지 않은 영역으로 이루어져 있다.
이상, 적층형 필터 F1 및 그 제조방법의 적합한 실시형태에 관해서 설명하였지만, 본 발명은 상기한 실시형태에 한정되지 않고 여러가지의 변형이 가능하다.
예를 들면, 제 1 실시형태에 있어서, 인덕터층(61 내지 69)은 Cu 성분을 함유하고 있어도 좋다고 하였지만, 인덕터층(61 내지 69)은 Cu 성분을 함유하지 않아도 좋다. 이와 같이 하면 인덕터층으로부터 Cu 성분이 확산되지 않게 되기 때문에, 배리스터층에 Cu 성분이 확산될 가능성이 더욱 저감된다. 따라서, 감쇠 특성의 악화를 확실히 억제할 수 있다. 또, 이 경우에는 적층형 필터는 중간 적층부를 구비하고 있지 않아도 좋다.
(제 2 실시형태)
도 5는 제 2 실시형태에 관계되는 적층형 필터의 적층체를 분해하여 도시하는 분해 사시도이고, 도 6은 제 2 실시형태에 관계되는 적층형 필터의 등가회로도이다. 제 2 실시형태에 관계되는 적층형 필터 F2는 도 6에 도시하는 바와 같이, 인덕터(13)와 배리스터(201, 202)로 각각 구성된 4개의 Π형 필터소자가 병렬로 형성된 것이다. 제 2 실시형태에 관계되는 적층형 필터 F2는 적층체 CE2의 구성이 제 1 실시형태에 관계되는 적층형 필터 F1의 적층체 CE1과 상위하다. 더욱 구체적으로는 적층체 CE2에서의 배리스터 적층부(9)의 구성이, 적층체 CE1의 그것과 일부 상위하다.
즉, 적층체 CE2는 제 1 및 제 2 단면 CE2a, CE2b와, 제 1 및 제 2 측면 CE2c, CE2d와, 제 1 및 제 2 주면 CE2e, CE2f를 갖고 있고, 이들의 면은 적층체 CE1의 제 1 및 제 2 단면 CE1a, CE1b, 제 1 및 제 2 측면 CE1c, CE1d, 제 1 및 제 2 주면 CE1e, CE1f와 같다.
또한, 적층체 CE2는 인덕터 적층부(7)와, 배리스터 적층부(9)와, 중간 적층부(10)를 갖고 있다. 이 중 인덕터 적층부(7) 및 중간 적층부(10)에 관해서는 적층체 CE1의 인덕터 적층부(7) 및 중간 적층부(10)와 동일한 구성으로 되어 있다. 배리스터 적층부(9)는 배리스터층(81)과 배리스터층(85)의 사이에 복수의 배리스터층(82, 83, 84)이 차례로 적층되어 구성되어 있다. 배리스터층(81, 82, 84, 85)의 구성은 적층체 CE1의 배리스터층(81, 82, 84, 85)과 동일하고, 배리스터층(83)의 구성이 적층체 CE1과 다르다.
배리스터층(83)상에는 적층체 CE2의 제 1 및 제 2 단면 CE2a, CE2b를 따라 연장되는 대략 직사각형상을 한 핫전극(161, 162)이 4개씩 형성되어 있다. 4개의 핫전극(161)의 일단은 적층체 CE2의 제 1 측면 CE2c에 인출되고, 4개의 입력 단자전극(3)에 각각 접속되어 있다. 즉, 4개의 핫전극(161)의 일단은 각각 다른 4개의 인 덕터 도체부(127)의 타단에 접속되어 있다. 4개의 핫전극(162)은 앞의 4개의 핫전극(161)과 대향 배치되어 있다. 또한, 4개의 핫전극(162)의 일단은 적층체 CE2의 제 2 측면 CE2d에 인출되고, 4개의 출력 단자전극(4)에 각각 접속되어 있다. 즉, 4개의 핫전극(162)의 일단은 각각 다른 4개의 인덕터 도체부(128)의 타단에 접속되어 있다. 핫전극(161)과 핫전극(162)은 타단끼리가 이격되도록 배치되어 있다.
이러한 구성의 배리스터 적층부(9)에서는 그라운드전극(171, 172)과 4개의 핫전극(161)이 배리스터층(82, 83)을 사이에 둠으로써, 4개의 배리스터(201)가 형성된다. 또한, 그라운드전극(171, 172)과 4개의 핫전극(162)이 배리스터층(82, 83)을 사이에 둠으로써, 4개의 배리스터(202)가 형성된다.
이상과 같이 구성된 적층형 필터 F2에서도, 핫전극(161, 162)과 그라운드전극(171, 172)의 사이에 있는 영역에는 배리스터층(82, 83)이 위치하고 있고, 배리스터층(82, 83)은 Cu 성분을 함유하고 있을 가능성이 극히 낮기 때문에, 감쇠 특성의 악화를 억제할 수 있다.
또, 적층체 CE2는 이하와 같은 구성으로 할 수도 있다. 도 7은 적층체 CE2의 변형예이고, 그 분해 사시도이다. 도 7에 도시하는 적층체 CE2는 핫전극 및 그라운드전극의 형성위치가, 제 2 실시형태에 관계되는 적층체 CE2의 그것과 상위하다.
즉, 도 7에 도시되는 바와 같이, 4개의 핫전극(161)이 배리스터층(82)상에 병설되고, 4개의 핫전극(162)이 배리스터층(84)상에 병설되어 있다. 그라운드전극(17)은 배리스터층(83)상에 형성되어 있다.
이러한 구성의 배리스터 적층부(9)에서는 그라운드전극(17)과 4개의 핫전극(161)이 배리스터층(83)을 사이에 둠으로써, 4개의 배리스터(201)가 형성된다. 또한, 그라운드전극(17)과 4개의 핫전극(162)이 배리스터층(82)을 사이에 둠으로써, 4개의 배리스터(202)가 형성된다. 이 경우에도, 핫전극(161, 162)과 그라운드전극(171, 172)의 사이에 있는 영역에, Cu 성분을 함유하고 있을 가능성이 극히 낮은 배리스터층(82, 83)이 위치하고 있기 때문에, 감쇠 특성의 악화를 억제할 수 있다.
(제 3 실시형태)
도 8은 제 3 실시형태에 관계되는 적층형 필터를 도시하는 개략 사시도이고, 도 9는 제 3 실시형태에 관계되는 적층형 필터의 적층체를 분해하여 도시하는 분해 사시도이다. 도 10은 제 3 실시형태에 관계되는 적층형 필터의 등가회로도이다. 또, 도 8은 후술하는 제 4 실시형태에 관계되는 적층형 필터의 사시도를 겸하고 있다.
도 8에 도시하는 적층형 필터 F3은 도 10에 도시하는 바와 같이, 인덕터(13)와 배리스터(20)로 각각 구성된 1개의 L형 필터소자가 형성된 것이다. 적층형 필터 F3은 대략 직방체 형상의 적층체 CE3과, 1개의 입력 단자전극(3)과, 1개의 출력 단 자전극(4)과, 한 쌍의 그라운드 단자전극(5)을 구비하고 있다.
적층체 CE3은 제 1 및 제 2 단면 CE3a, CE3b와, 제 1 및 제 2 측면 CE3c, CE3d와, 제 1 및 제 2 주면 CE3e, CE3f를 갖고 있다. 제 1 및 제 2 주면 CE3e, CE3f는 직사각형상을 하고 있고, 서로 대향하고 있다. 제 1 및 제 2 단면 CE3a, CE3b는 제 1 및 제 2 주면 CE3e, CE3f 사이를 연결하도록 제 1 및 제 2 주면 CE3e, CE3f의 단변방향으로 연장되고 또한 서로 대향하고 있다. 제 1 및 제 2 측면 CE3c, CE3d는 제 1 및 제 2 주면 CE3e, CE3f 사이를 연결하도록 제 1 및 제 2 주면 CE3e, CE3f의 장변방향으로 연장되고 또한 서로 대향하고 있다.
입력 단자전극(3)은 적층체 CE3의 제 1 단면 CE3a에 형성되어 있고, 적층체 CE3의 적층방향으로 연장된 형상을 하고 있다. 출력 단자전극(4)은 적층체 CE3의 제 2 단면 CE3b에 형성되어 있고, 적층체 CE3의 적층방향으로 연장된 형상을 하고 있다. 입력 단자전극(3)과 출력 단자전극(4)은 서로 대향하도록 형성되어 있다.
한 쌍의 그라운드 단자전극(5) 중, 한쪽은 적층체 CE1의 제 1 측면 CE3c의 중앙부에 배치되고, 적층체 CE3의 적층방향으로 연장된 형상을 하고 있다. 한 쌍의 그라운드 단자전극(5) 중, 다른쪽은 적층체 CE1의 제 2 단면 CE3d의 중앙부에 배치되고, 적층체 CE3의 적층방향으로 연장된 형상을 하고 있다. 한 쌍의 그라운드 단자전극(5)은 서로 대향하도록 형성되어 있다.
적층체 CE3에 관해서 자세히 설명한다. 도 7에 도시되는 바와 같이, 적층체 CE1은 복수의 인덕터층(61 내지 69)이 적층되어 이루어지는 인덕터 적층부(7)와, 복 수의 배리스터층(81 내지 85)이 적층되어 이루어지는 배리스터 적층부(9)와, 중간 적층부(10)를 포함하고 있다. 인덕터 적층부(7)와 배리스터 적층부(9)는 중간 적층부(10)를 통해서 적층되어 있다. 인덕터층(61 내지 69) 및 배리스터층(81 내지 85)은 제 1 실시형태와 같은 형상을 하고 있고, 또한 같은 재료로 구성되어 있다.
인덕터층(62 내지 69)의 위에는 각각, Ag 및 Pd를 포함하는 재료로 이루어지는 인덕터 도체부(121 내지 128)가 형성되어 있다. 인덕터 도체부(121 내지 128) 중, 인덕터 도체부(127, 128)는 단자전극 인출을 위해서 형성되어 있고, 인덕터 도체부(121 내지 126)는 인덕턴스를 크게 하기 위해서 코일형을 하고 있다.
더욱 구체적으로는 인덕터층(63, 67)상의 각각에는 적층체 CE3의 제 1 및 제 2 측면 CE3c, CE3d와 제 2 단면 CE3b에 따른 ㄷ자형을 나타낸 인덕터 도체부(121, 122)가 형성되어 있다. 인덕터층(65)상에는 적층체 CE3의 제 1 및 제 2 측면 CE3c, CE3d와 제 1 단면 CE3a에 따른 ㄷ자형을 나타낸 인덕터 도체부(123)가 형성되어 있다. 인덕터층(64, 68)상의 각각에는 적층체 CE3의 제 1 및 제 2 단면 CE3a, CE3b와 제 1 측면 CE3c를 따른 ㄷ자형을 나타낸 인덕터 도체부(124, 125)가 형성되어 있다. 인덕터층(66)상에는 적층체 CE3의 제 1 및 제 2 단면 CE3a, CE3b와 제 2 측면 CE3d를 따른 ㄷ자형을 나타낸 인덕터 도체부(126)가 형성되어 있다. 인덕터층(62)상에는 인덕터 도체부(127)가 형성되어 있고, 인덕터층(69) 상에는 인덕터 도체부(128)가 형성되어 있다.
인덕터 도체부(127)의 일단은 적층체 CE3의 제 1 단면 CE3a에 인출되어 있고, 입력 단자전극(3)에 접속되어 있다. 인덕터 도체부(127)의 타단은 스루홀을 통해서 인덕터 도체부(121)의 일단에 접속되어 있고, 인덕터 도체부(121)의 타단은 스루홀을 통해서 인덕터 도체부(124)의 일단에 접속되어 있다. 인덕터 도체부(124)의 타단은 스루홀을 통해서 인덕터 도체부(123)의 일단에 접속되어 있고, 인덕터 도체부(123)의 타단은 스루홀을 통해서 인덕터 도체부(126)의 일단에 접속되어 있다. 인덕터 도체부(126)의 타단은 스루홀을 통해서 인덕터 도체부(122)의 일단에 접속되어 있고, 인덕터 도체부(122)의 타단은 스루홀을 통해서 인덕터 도체부(125)의 일단에 접속되어 있다. 인덕터 도체부(125)의 타단은 스루홀을 통해서 인덕터 도체부(128)의 일단에 접속되어 있고, 인덕터 도체부(128)의 타단은 적층체 CE3의 제 2 단면 CE3b에 인출되고, 출력 단자전극(4)과 접속되어 있다. 이렇게 하여 인덕터 도체부(121 내지 128)가 전기적으로 접속됨으로써, 도 10에 도시하는 인덕터(13)가 형성되게 된다.
배리스터층(81 내지 84)의 사이에는 배리스터층(81 내지 84)의 적층방향에 대 향하도록 핫전극(16)과, 그라운드전극(17)이 배치되어 있다. 핫전극(16) 및 그라운드전극(17)은 Ag 및 Pd를 포함하는 재료로 이루어져 있다.
더욱 구체적으로는 배리스터층(83)상에는 적층체 CE3의 제 1 및 제 2 측면 CE3c, CE3d를 따라 연장되는 대략 직사각형상을 한 핫전극(16)이 형성되어 있다. 핫전극(16)의 일단은 적층체 CE3의 제 2 단면 CE3b에 인출되고, 출력 단자전극(4)에 각각 접속되어 있다. 즉, 핫전극(16)의 일단은 인덕터 도체부(128)의 타단에 접속되어 있다. 배리스터층(82)상에는 적층체 CE3의 제 1 및 제 2 단면 CE3a, CE3b를 따라 연장되는 대략 직사각형상을 한 그라운드전극(17)이 형성되어 있다. 그라운드전극(17)의 일단은 적층체 CE3의 제 1 측면 CE3c에 인출되어, 제 1 측면 CE3c에 배치된 그라운드 단자전극(5)에 접속되어 있다. 그라운드전극(17)의 타단은 적층체 CE3의 제 2 측면 CE3d에 인출되어, 제 2 측면 CE3d에 배치된 그라운드 단자전극(5)에 접속되어 있다.
핫전극(16)과 그라운드전극(17)은 배리스터층(81 내지 84)의 적층방향에서 보았을 때에 배리스터층(82)을 통해서 일부가 겹쳐, 대향하고 있다. 이와 같이 배치된 핫전극(16)과 그라운드전극(17)에 의하여, 도 10에 도시하는 배리스터(20)가 형성된다.
중간 적층부(10)의 중간층(11)은 제 1 실시형태에서의 중간층(11)과 같다. 즉, 중간층(11)은 직사각형 얇은 판자형을 하고 있고, 인덕터층(61 내지 69) 및 배 리스터층(81 내지 84)과는 다른 조성을 갖고 있다. 더욱 구체적으로는 중간층(11)은 전기절연성을 갖는 절연 재료로 구성되어 있고, 절연 재료로서, 예를 들면, ZnO 및 Fe2O3을 주성분으로 한 것을 사용하고 있다. 또한, 중간층(11)은 Cu 성분을 함유하지 않는 것으로 한다.
이상과 같이 구성된 적층형 필터 F3에서도, 핫전극(16)과 그라운드전극(17)의 사이에 있는 영역에는 배리스터층(82)이 위치하고 있고, 배리스터층(82)은 제 1 실시형태와 같은 이유로부터, Cu 성분을 함유하고 있을 가능성이 극히 낮다. 따라서, 감쇠 특성의 악화를 억제할 수 있다.
(제 4 실시형태)
도 11은 제 4 실시형태에 관계되는 적층형 필터의 적층체를 분해하여 도시하는 분해 사시도이고, 도 12는 제 4 실시형태에 관계되는 적층형 필터의 등가회로도이다. 제 4 실시형태에 관계되는 적층형 필터 F4는 도 12에 도시하는 바와 같이, 인덕터(13)와 배리스터(201, 202)로 각각 구성된 1개의 Π형 필터소자가 형성된 것이다. 제 4 실시형태에 관계되는 적층형 필터 F4는 적층체 CE4의 구성이 제 3 실시형태에 관계되는 적층형 필터 F3의 적층체 CE3과 상위하다. 더욱 구체적으로는 적층체 CE4에서의 배리스터 적층부(9)의 구성이, 적층체 CE3의 그것과 일부 상위하다.
즉, 적층체 CE4는 제 1 및 제 2 단면 CE4a, CE4b와, 제 1 및 제 2 측면 CE4c, CE4d와, 제 1 및 제 2 주면 CE4e, CE4f를 갖고 있고, 이들의 면은 적층체 CE1의 제 1 및 제 2 단면 CE1a, CE1b, 제 1 및 제 2 측면 CE1c, CE1d, 제 1 및 제 2 주면 CE1e, CE1f와 같다. 적층체 CE4는 인덕터 적층부(7)와, 배리스터 적층부(9)와, 중간 적층부(10)를 구비하고, 인덕터 적층부(7) 및 중간 적층부(10)의 구성은 적층체 CE3의 그것과 동일하다.
배리스터 적층부(9)는 배리스터층(81)과 배리스터층(85)의 사이에 복수의 배리스터층(82, 83, 84)이 차례로 적층되어 구성되어 있다. 배리스터층(81, 85)의 구성은 적층체 CE3의 그것과 동일하고, 배리스터층(82, 83, 84)의 구성이 적층체 CE3과 다르다.
배리스터층(82)상에는 적층체 CE4의 제 1 및 제 2 측면 CE4c, CE1d를 따라 연장되는 대략 직사각형상을 한 핫전극(161)이 형성되어 있다. 핫전극(161)의 일단은 적층체 CE4의 제 2 단면 CE1b에 인출되고, 출력 단자전극(4)에 접속되어 있다. 즉, 핫전극(161)의 일단은 인덕터 도체부(128)의 타단에 접속되어 있다. 배리스터층(84)상에는 적층체 CE4의 제 1 및 제 2 측면 CE4c, CE1d를 따라 연장되는 대략 직사각형상을 한 핫전극(162)이 형성되어 있다. 핫전극(162)의 일단은 적층체 CE4의 제 1 단면 CE1a에 인출되고, 입력 단자전극(3)에 각각 접속되어 있다. 즉, 핫전극(162)의 일단은 인덕터 도체부(127)의 타단에 접속되어 있다.
배리스터층(83)상에는 적층체 CE4의 제 1 및 제 2 단면 CE4a, CE4b를 따라 연장되는 대략 직사각형상을 한 그라운드전극(17)이 형성되어 있다. 그라운드전극(17)의 일단은 적층체 CE4의 제 1 측면 CE4c에 인출되어, 제 1 측면 CE4c에 배치된 그라운드 단자전극(5)에 접속되어 있다. 그라운드전극(17)의 타단은 적층체 CE4의 제 2 측면 CE4d에 인출되어, 제 2 측면 CE4d에 배치된 그라운드 단자전극(5)에 접속되어 있다.
이러한 구성의 배리스터 적층부(9)에서는 그라운드전극(17)과 핫전극(162)이 배리스터층(82)을 사이에 둠으로써, 배리스터(201)가 형성된다. 또한, 그라운드전극(17)과 핫전극(162)이 배리스터층(83)을 사이에 둠으로써, 배리스터(202)가 형성된다.
이상과 같이 구성된 적층형 필터 F4에서도, 핫전극(161, 162)과 그라운드전극(17)의 사이에 있는 영역에는 배리스터층(82, 83)이 위치하고 있고, 배리스터층(82, 83)은 Cu 성분을 함유하고 있을 가능성이 극히 낮기 때문에, 감쇠 특성의 악화를 억제할 수 있다.
(제 5 실시형태)
도 13은 제 5 실시형태에 관계되는 적층형 필터의 사시도이다. 도 14는 제 5 실시형태에 관계되는 적층형 필터의 분해 사시도이다. 도 15는 제 5 실시형태에 관계되는 적층형 필터의 등가회로도이다.
적층형 필터 F5는 도 15에 도시하는 바와 같이, 1개의 Π형 필터소자가 형성 된 것으로, 이러한 Π형 필터소자는 코먼 모드 쵸크코일을 이루는 복수(본 실시형태에서는 2개)의 코일(70, 72)과, 복수(본 실시형태에서는 4개)의 배리스터(81 내지 84)로 구성된다.
적층형 필터 F5는 도 13에 도시하는 바와 같이, 대략 직방체를 나타낸 적층체 CE5를 구비하고 있다. 적층체 CE5의 길이방향에서의 한쪽의 단부에는 입력 단자전극(34, 36)이 형성되어 있고, 적층체 CE5의 길이방향에서의 다른쪽의 단부에는 출력 단자전극(38, 40)이 형성되어 있다. 적층체 CE5의 길이방향에서의 양측면에는 한 쌍의 그라운드 단자전극(42)이 형성되어 있다.
적층체 CE5는 도 14에 도시되는 바와 같이, 인덕터 적층부(53)와, 중간 적층부(55)와, 배리스터 적층부(67)를 갖고 있다.
인덕터 적층부(53)는 복수의 인덕터층(441 내지 447, 461 내지 464)이 적층되어 이루어지는 제 1 소결체와, 도체 패턴(481, 482)으로 이루어지는 코일 도체(48)와, 도체 패턴(501, 502)으로 이루어지는 코일 도체(50)를 갖고 있다. 코일 도체(48, 50)는 제 1 소결체의 내부에 배치되어 있다. 더욱 구체적으로는 코일 도체(48, 50)는 인덕터층(441 내지 447, 461 내지 464)의 사이에 배치되어 있다. 코일 도체(48)와 코일 도체(50)는 제 1 소결체 내에 있어서 서로 자기적으로 결합한다.
제 1 소결체는 중간 적층부(55)나 배리스터 적층부(67)의 제 2 소결체와 일체적으로 소성되어 있다. 제 1 소결체는 제 1 층(531)과 제 2 층(532, 533)을 갖고 있다. 제 1 층(531)은 인덕터층(441 내지 447, 461 내지 464)의 적층방향(제 1 방향)에 있어서 도체 패턴(481, 482, 501, 502)의 사이에 있는 부분을 포함하고 있다.
더욱 구체적으로는 제 1 층(531)은 도체 패턴(481, 482, 501, 502)이 형성된 인덕터층(461 내지 464)을 포함하고 있다. 도체 패턴(481)은 인덕터층(461)상에 형성되어 있고, 도체 패턴(482)은 인덕터층(462)상에 형성되어 있다. 도체 패턴(481, 482)은 중심으로부터 가장자리를 향해서 소용돌이형으로 형성되어 있다. 도체 패턴(481)에 있어서, 가장자리측에 위치하는 일단부는 출력 단자전극(38)과 접속 가능하도록 인덕터층(461)의 단면에 인출되어 있다. 도체 패턴(482)에 있어서, 가장자리측에 위치하는 일단부는 입력 단자전극(34)과 접속 가능하도록 인덕터층(462)의 단면에 인출되어 있다. 도체 패턴(481)의 타단부와 도체 패턴(482)의 타단부는 인덕터층(461)에 형성된 비어 도체(49)를 통해서 전기적으로 접속되어 있다. 도체 패턴(481, 482)은 코일 도체(48)를 구성하고 있고, 이러한 코일 도체(48)는 도 15의 회로도에 도시하는 코일(70)에 상당한다.
도체 패턴(501)은 인덕터층(463)상에 형성되어 있고, 도체 패턴(502)은 인덕터층(464)상에 형성되어 있다. 도체 패턴(501, 502)은 중심으로부터 가장자리를 향해서 소용돌이형으로 형성되어 있다. 도체 패턴(501)에 있어서, 가장자리측에 위치 하는 일단부는 입력 단자전극(36)과 접속 가능하도록 인덕터층(463)의 단면에 인출되어 있다. 도체 패턴(502)에 있어서, 가장자리측에 위치하는 일단부는 출력 단자전극(40)과 접속 가능하도록 인덕터층(464)의 단면에 인출되어 있다. 도체 패턴(501)의 타단부와 도체 패턴(502)의 타단부는 인덕터층(463)에 형성된 비어 도체(51)를 통해서 전기적으로 접속되어 있다. 도체 패턴(501, 502)은 코일 도체(50)를 구성하고 있고, 이러한 코일 도체(50)는 도 15의 회로도에 도시하는 코일(72)에 상당한다.
제 2 층(532, 533)은 인덕터층(441 내지 447, 461 내지 464)의 적층방향에서 코일 도체(48, 50)를 사이에 두는 부분이다. 더욱 구체적으로는 제 2 층(532)은 제 1 층(531)의 상측에 위치하고 있고, 도체 패턴이 형성되지 않은 인덕터층(441 내지 444)으로 이루어져 있다. 제 2 층(533)은 제 1 층(531)의 하측에 위치하고 있고, 도체 패턴이 형성되지 않은 인덕터층(444 내지 447)으로 이루어져 있다. 또, 본 실시형태에 있어서 인덕터층(464)은 제 1 층(531)에 포함되어 있지만, 제 1 층(531)이 아니라 제 2 층(533)에 포함되도록 하여도 좋다.
인덕터층(441 내지 447, 461 내지 464)은 비자성체로 이루어져 있다. 이것에 의해, 도체 패턴(482)과 도체 패턴(501)의 사이에 있는 영역은 비자성체로 구성되게 된다. 또한, 도체 패턴(481)의 내측에 위치하는 영역, 도체 패턴(482)의 내측에 위치하는 영역, 도체 패턴(501)의 내측에 위치하는 영역, 도체 패턴(502)의 내측에 위치하는 영역, 도체 패턴(481)과 도체 패턴(482)의 사이에 있는 영역, 및 도체 패턴(501)과 도체 패턴(502)의 사이에 있는 영역은 비자성체로 구성되게 된다. 인덕터층(441 내지 447, 461 내지 464)으로서는 페라이트(예를 들면 Zn계 페라이트)를 사용할 수 있다. Zn계 페라이트를 사용한 경우에는 높은 인덕턴스치를 얻을 수 있기 때문에, 양호한 필터 특성을 얻을 수 있다. 또, 인덕터층(441 내지 447, 461 내지 464)은 Cu 성분을 함유하고 있어도 좋다.
도체 패턴(481, 482, 501, 502) 및 비어 도체(49, 51)에 사용하는 도전 재료에는 인덕터층(441 내지 447, 461 내지 464)과 동시 소성할 수 있는 금속 재료를 사용한다. 더욱 구체적으로는 페라이트의 소성 온도는 통상 800℃ 내지 1400℃ 정도이기 때문에, 이 온도에서 융해되지 않는 금속 재료를 사용한다. 예를 들면, Ag, Pd 이들의 합금 등을 적합하게 사용할 수 있다.
적층체 CE5는 인덕터 적층부(53) 외에, 전압 비직선 특성을 발현하는 배리스터 적층부(67)를 갖고 있다. 배리스터 적층부(67)는 복수의 배리스터층(561 내지 5610)이 적층되어 이루어지는 제 2 소결체와, 핫전극(60, 62, 64, 66) 및 그라운드전극(581 내지 585; (복수의 내부전극))을 갖고 있다.
복수의 배리스터층(561 내지 5610)은 위부터 이 순서로 적층되어 있다. 배리스터층(562, 564, 566, 568, 5610) 상에는 그라운드 단자전극(42)과 전기적으로 접속된 대략 직사각형상의 그라운드전극(581 내지 585)이 각각 형성되어 있다. 또한, 배리스터층(563)상에는 입력 단자전극(36)과 전기적으로 접속된 대략 직사각형상의 핫전극(60)이 형성되고, 배리스터층(565)상에는 입력 단자전극(34)과 전기적으로 접속된 대략 직사각형상의 핫전극(62)이 형성되고, 배리스터층(567)상에는 출력 단자전극(40)과 전기적으로 접속된 대략 직사각형상의 핫전극(64)이 형성되고, 배리스터층(569) 상에는 출력 단자전극(38)과 전기적으로 접속된 대략 직사각형상의 핫전극(66)이 형성되어 있다.
핫전극(60)과 그라운드전극(581, 582)이 적층방향에서 보았을 때에 배리스터층(562, 563)을 통해서 일부가 겹쳐 대향하는 것으로, 도 15에 도시하는 배리스터(83)가 배리스터 적층부(67)에 구성된다. 핫전극(62)과 그라운드전극(582, 583)이 적층방향에서 보았을 때에 배리스터층(564, 565)을 통해서 일부가 겹쳐 대향하는 것으로, 도 15에 도시하는 배리스터(81)가 배리스터 적층부(67)에 구성된다. 핫전극(64)과 그라운드전극(583, 584)이 적층방향에서 보았을 때에 배리스터층(566, 567)을 통해서 일부가 겹쳐 대향하는 것으로, 도 15에 도시하는 배리스터(84)가 배리스 터 적층부(67)에 구성된다. 핫전극(66)과 그라운드전극(584, 585)이 적층방향에서 보았을 때에 배리스터층(568, 569)을 통해서 일부가 겹쳐 대향하는 것으로, 도 15에 도시하는 배리스터(82)가 배리스터 적층부(67)에 구성된다. 이와 같이, 핫전극(60, 62, 64, 66)과 그라운드전극(581 내지 585)이, 적층방향에서 보았을 때에 배리스터층(562 내지 569)을 통해서 일부가 겹쳐 대향하는 것으로, 배리스터 적층부(67)에 4개의 배리스터(81 내지 84)가 구성되게 된다.
배리스터층(561 내지 5610)은 ZnO를 주성분으로 하는 세라믹 재료로 구성되어 있다. 이 세라믹 재료 중에는 첨가성분으로서 Pr, Bi, Co, Al 등을 포함하고 있어도 좋다. Pr에 첨가하여 Co를 포함하면, 우수한 배리스터 특성을 갖게 되는 것 외에, 높은 유전율(ε)을 갖게 된다. 또한, Al을 더욱 포함하면 저저항이 된다. 또한, 필요에 따라서 다른 첨가물, 예를 들면, Cr, Ca, Si, K 등의 원소가 포함되어도 좋다. 단, 배리스터층(561 내지 5610)은 Cu 성분을 함유하지 않는 것으로 한다.
그라운드전극(581 내지 585) 및 핫전극(60, 62, 64, 66)은 제 1 실시형태에서의 그라운드전극(171, 172) 및 핫전극(16)과 같은 도전 재료로 구성되어 있다. 즉, 그라운드전극(581 내지 585) 및 핫전극(60, 62, 64, 66)은 배리스터층(561 내지 5610)을 구성하는 세라믹 재료와 동시 소성할 수 있는 금속 재료를 사용한다. 더욱 구체적으로는 배리스터 세라믹의 소성 온도는 통상 800℃ 내지 1400℃ 정도이기 때 문에, 그 온도에서 융해되지 않는 금속 재료로서, 예를 들면, Ag, Pd 이들의 합금 등을 적합하게 사용할 수 있다.
적층체 CE5는 인덕터 적층부(53) 및 배리스터 적층부(67) 이외에, 중간 적층부(55)를 갖고 있다. 중간 적층부(55)는 인덕터 적층부(53)와 배리스터 적층부(67)의 축률(軸率)을 조정할 목적으로 형성된 부분이고, 인덕터 적층부(53)와 배리스터 적층부(67)의 사이에 위치하고 있다. 중간 적층부(55)는 중간층(541, 542)으로 이루어져 있다. 중간층(541, 542)은 절연성을 갖는 층이고, 예를 들면, ZnO 및 Fe2O3을 주성분으로 한 세라믹 재료로 구성되어, Cu 성분을 함유하지 않는다. 이러한 중간 적층부(55)를 형성함으로써, 인덕터 적층부(53)로부터 Cu 성분이 배리스터 적층부(67)에 확산되는 것을 더욱 확실히 억제할 수 있다.
다음에, 상술한 적층형 전자 부품 E5의 제조방법에 관해서 설명한다.
우선, 인덕터층(441 내지 447, 461 내지 464)이 되는 인덕터 그린시트를 준비한다. 이 인덕터 그린시트는 Zn계 페라이트 등의 페라이트를 원료로 한 슬러리를, 예를 들면 두께가 20pm 정도가 되도록 닥터블래이드법에 의해 필름상에 도포하는 것으로 형성된다.
계속해서, 인덕터 그린시트의 원하는 위치, 즉 비어 도체(49, 51)가 형성될 예정의 위치에, 스루홀을 형성한다. 스루홀은 레이저 가공기 등에 의해 형성할 수 있다. 스루홀 형성 후, 스크린인쇄법 등에 의해 인덕터 그린시트상에 도체 패턴(481, 482, 501, 502)을 형성한다. 또한, 인덕터 그린시트에 형성된 스루홀에 도전 페이스트를 충전하여 비어 도체(49, 51)를 형성한다. 도체 패턴(481, 482, 501, 502) 및 비어 도체(49, 51)의 인쇄 등에 사용하는 도전 페이스트는 Ag, Pd, 이들의 합금 등을 주성분으로서 포함하고 있는 것을 사용할 수 있다.
계속해서, 배리스터층(561 내지 5610)이 되는 배리스터 그린시트를 준비한다. 이 인덕터 그린시트는 예를 들면, ZnO, Pr6O11, CoO, Cr2O3, CaCO3, SiO2, K2CO3 및 Al2O3를 소정량 포함하는 혼합가루를 원료로 한 슬러리를, 예를 들면 두께가 30pm 정도가 되도록 닥터블래이드법에 의해 필름상에 도포하는 것으로 형성된다. 또, 슬러리의 원료 분말은 일체 소성 후에 소정 조성의 배리스터가 되는 것이면, 그 형태는 특별히 한정하는 것이 아니라, 소정 조성의 배리스터 세라믹을 미리 가소성하여 분쇄한 배리스터 분말을 사용하여도 좋다. 단, 슬러리에는 Cu 성분을 함유하지 않는 것으로 한다.
계속해서, 스크린인쇄법 등에 의해 배리스터 그린시트상에 도전 페이스트를 사용하여 그라운드전극(581 내지 585) 및 핫전극(60, 62, 64, 66)을 형성한다. 도전 페이스트는 Ag, Pd, 이들의 합금을 주성분으로서 포함하고 있는 것을 사용할 수 있다.
계속해서, 중간층(541, 542)이 되는 중간재 그린시트를 준비한다. 중간재 그린시트는 전기절연성을 갖는 절연체이고, 예를 들면 ZnO 및 Fe2O3을 주성분으로 한 혼합가루를 원료로 한 슬러리를, 예를 들면 두께 30pm 정도가 되도록 닥터블래이드 법에 의해 필름상에 도포하는 것으로 형성된다. 또, 슬러리에는 Cu 성분을 함유하지 않는 것으로 한다.
계속해서, 소정 형상의 도체 패턴(481, 482, 501, 502) 및 비어 도체(49, 51)가 형성된 인덕터 그린시트와, 도체 패턴 및 비어 도체가 형성되지 않은 인덕터 그린시트와, 핫전극(60, 62, 64, 66)이 형성된 배리스터 그린시트와, 그라운드전극(581 내지 585)이 형성된 배리스터 그린시트와, 핫전극 및 그라운드전극이 형성되지 않은 배리스터 그린시트와, 중간재 그린시트를 도 14에 도시하는 바와 같이 순차적으로 적층하여 프레스한 후에, 칩 단위로 절단하여 그린 적층체를 얻는다. 그 후, 소정의 조건(예를 들면, 대기 중에서 1100℃ 내지 1200℃)으로 소성을 하는 것으로, 적층체 CE5를 얻는다.
계속해서, 적층체 CE5의 길이방향에서의 단부 및 길이방향에서의 양측면 중앙에 도전 페이스트를 도포하여, 소정의 조건(예를 들면, 대기 중에서 700℃ 내지 800℃)으로 열처리를 하여, 단자전극을 베이킹한다. 도전 페이스트는 Ag을 주성분으로 하는 분말을 포함하는 것을 사용할 수 있다. 그 후, 단자전극 표면에 도금을 실시하여, 입력 단자전극(34, 36), 출력 단자전극(38, 40), 및 그라운드 단자전극(42)이 형성된 적층형 전자 부품 E5를 얻을 수 있다. 또, 도금은 전해도금이 바람직하고, 그 재료로서는 예를 들면 Ni/Sn, Cu/Ni/Sn, Ni/Pd/Au, Ni/Pd/Ag, Ni/Ag 등을 사용할 수 있다.
이상과 같이 본 실시형태에 의하면, 코먼 모드 쵸크코일을 구성하는 인덕터 부와 배리스터를 구성하는 배리스터부를 구비하는 적층형 필터에 있어서, Cu 성분을 함유하지 않는 슬러리로부터 배리스터층(561 내지 5610)을 형성하고 있다. 이것에 의해, 적층형 필터 F5는 배리스터부에서의 감쇠 특성의 악화가 생기기 어려운 것이 된다. 또한, 적층형 필터 F5에서는 중간재 그린시트도 Cu 성분을 함유하지 않는 슬러리로 형성하고, 또한 중간재 그린시트를 충분한 두께로 하는 것으로, 소성시에 배리스터층(561 내지 5610)에 Cu 성분이 확산될 가능성을 억제하고 있다. 그 때문에, 적층형 필터 F5에서는 배리스터부에서의 감쇠 특성의 악화가 더욱 생기기 어렵게 되어 있다.
또한, 본 실시형태에 의하면, 인덕터 적층부(53)의 제 1 소결체는 비자성체로 이루어지는 제 1 층(531)의 양측에, 마찬가지로 비자성체로 이루어지는 제 2 층(532, 533)을 적층한 것이 된다. 이 때문에, 코일 도체(48, 50(코일(81, 82))에 의해서 인덕턴스치가 얻어지는 주파수대역을, 더욱 고주파영역까지 높일 수 있고, 적층형 전자 부품 E5를 필터 특성이 더욱 우수한 것으로 할 수 있다.
이상, 적층형 필터 F5 및 그 제조방법의 적합한 실시형태에 관해서 설명하였지만, 본 발명은 반드시 상술한 실시형태에 한정되지 않고 여러가지의 변형이 가능하다.
예를 들면, 상기 실시형태에서는 제 1 층(531)을 형성하는 인덕터층(461 내지 464)은 비자성체층으로 하였지만, 인덕터층(461 내지 464)의 전체가 비자성체가 아니어도 좋다. 즉, 인덕터층(461 내지 464) 각각에서의 소정 영역이, 비자성체로 되어 있으면 좋다. 더욱 구체적으로는 인덕터층(461 내지 464) 중, 적어도, 도체 패턴(481, 482)과 도체 패턴(501, 502)의 사이에 있는 영역과, 도체 패턴(481, 482)의 내측에 위치하는 영역과, 도체 패턴(501, 502)의 내측에 위치하는 영역이 비자성체이면 좋다.
또한, 상기 실시형태에서는 제 1 층(531)을 형성하는 인덕터층(461 내지 464) 및 제 2 층(532, 533)을 형성하는 인덕터층(441 내지 447)은 모두 비자성체층으로 하였지만, 인덕터층(441 내지 447)은 자성체층이고, 인덕터층(461 내지 464)은 비자성체층으로 하여도 좋다. 이 경우, 비자성체로 이루어지는 제 1 층(531)의 양측에, 자성체로 이루어지는 제 2 층(532, 533)을 적층하게 되기 때문에, 코일 도체(48, 50(코일(81, 82))의 인덕턴스치를 확보할 수 있는 주파수대역을, 비교적 고주파영역까지 높일 수 있다. 따라서, 코먼 모드 쵸크코일의 필터 특성이 더욱 우수한 적층형 필터 F5를 제공할 수 있다.
또한, 인덕터층(441 내지 447, 461 내지 464)은 모두 자성체층으로 하여도 좋다. 자성체층으로 하는 경우는 페라이트 재료로서, Ni-Zn계 페라이트 또는 Ni-Zn-Mg계 페라이트를 사용하는 것이 바람직하다. 이 경우, 자성체로 이루어지는 제 1 층(531)의 양측에, 마찬가지로 자성체로 이루어지는 제 2 층(532)을 적층하게 되기 때문에, 제 1 층(531)이 비자성체로 이루어지고 제 2 층(532)이 자성체로 이루어지는 것과 비교하여, 더욱 저주파의 영역에서의 코일 도체(48, 50(코일(81, 82))의 인덕턴스치를 한층 더 높일 수 있다. 따라서, 코먼 모드 쵸크코일의 필터 특성이 더욱 우수한 적층형 필터 F5를 제공할 수 있다.
또한, 상기 실시형태에서는 코일 도체(코일)의 수를 2개로 하였지만, 이것에 한정되지 않는다.
이상, 제 1 내지 제 5 실시형태에 관해서 설명하였지만, 본 실시형태에 있어서 감쇠 특성의 악화를 억제할 수 있는 것을, 실시예 1 및 비교예 1 내지 3에 의해서 구체적으로 나타낸다. 감쇠 특성은 인덕턴스(L)와 정전용량(C)의 공진현상을 이용하고 있고, 실시예 1 및 비교예 1 내지 3에서는 감쇠 특성의 구성 요건으로서 정전용량의 변화량 및 변화율을 구하고 있다.
실시예 1에서는 제 1 실시형태의 적층형 필터 F1과 동일 구성의 적층형 필터를 사용하였다. 비교예 1 내지 3에서는 적층형 필터 F1과 거의 같은 구성을 갖고 있지만, 배리스터층(82, 83)에 상당하는 배리스터층의 Cu 성분량이 적층형 필터 F1과 다른 것을 사용하였다. 요컨대, 비교예 1에서는 상기 배리스터 적층부의 Cu 성분량이 0.020 중량%로 되어 있는 적층형 필터를 사용하고, 비교예 2에서는 상기 배리스터 적층부의 Cu 성분량이 0.012 중량%로 되어 있는 적층형 필터를 사용하고, 비교예 3에서는 상기 배리스터 적층부의 Cu 성분량이 0.003 중량%로 되어 있는 적층형 필터를 사용하였다.
실시예 1의 적층형 필터의 감쇠 특성을, 도 16에 도시한다. 또한, 비교예 1의 적층형 필터의 감쇠 특성을 도 17에 도시하고, 비교예 2의 적층형 필터의 감쇠 특성을 도 18에 도시하고, 비교예 3의 적층형 필터의 감쇠 특성을 도 19에 도시한다. 도 16a, 도 17a, 도 18a, 및 도 19a는 실시예 1 및 비교예 1 내지 3의 정전용량의 변화량을 도시하고 있다. 도 16b, 도 17b, 도 18b, 및 도 19b는 실시예 1 및 비교예 1 내지 3의 정전용량의 변화율을 도시하고 있다. 도 16으로부터 알 수 있는 바와 같이, 실시예 1의 적층형 필터는 고주파영역에서 충분한 정전용량을 유지하고 있다. 따라서, 실시예 1의 적층형 필터는 고주파영역에서의 감쇠 특성이 우수한 적층형 필터라고 할 수 있다. 또한, 도 16에 도시하는 바와 같이, 실시예 1의 적층형 필터에서는 1 내지 1000MHz의 주파수범위에서는 정전용량이 거의 일정하고, 주파수가 약 1000MHz를 초과하면 정전용량이 급격히 감소한다. 요컨대 실시예 1의 적층형 필터에서는 컷오프 주파수가 1000MHz인 것을 명확히 판별할 수 있다. 따라서, 이러한 판별을 이용하면 고주파영역에서의 감쇠 특성을 설계할 수 있다. 이것에 대하여 도 14 내지 15에 도시하는 바와 같이, 비교예 1 내지 3의 적층형 필터에서는 1 내지 1000MHz의 주파수범위이어도, 주파수가 높아짐에 따라서 정전용량이 저하되어 버린다. 요컨대, 판별을 이용할 수 없기 때문에, 고주파영역에서의 감쇠 특성의 설계가 곤란해진다. 이상으로부터, 본 실시형태의 유효성이 확인되었다.
전술된 본 발명에 의해, 본 발명이 여러 방식으로 다양할 수 있다는 것이 자명해질 것이다. 이러한 다양성은 본 발명의 취지 및 영역으로부터 벗어나는 것으로 고려되지 않으며, 당업자에게 자명할 이러한 변형들 모두는 다음의 특허청구범위의 영역에 포함되도록 의도된다.
도 1은 제 1 실시형태에 관계되는 적층형 필터를 도시하는 개략 사시도.
도 2는 제 1 실시형태에 관계되는 적층형 필터의 적층체를 분해하여 도시하는 분해 사시도.
도 3은 제 1 실시형태에 관계되는 적층형 필터의 중앙 단면을 도시하는 단면도.
도 4는 제 1 실시형태에 관계되는 적층형 필터의 등가회로도.
도 5는 제 2 실시형태에 관계되는 적층형 필터의 적층체를 분해하여 도시하는 분해 사시도.
도 6은 제 2 실시형태에 관계되는 적층형 필터의 등가회로도.
도 7은 제 2 실시형태에 관계되는 적층형 필터의 적층체의 변형예이고, 그 분해 사시도.
도 8은 제 3 실시형태에 관계되는 적층형 필터를 도시하는 개략 사시도.
도 9는 제 3 실시형태에 관계되는 적층형 필터의 적층체를 분해하여 도시하는 분해 사시도.
도 10은 제 3 실시형태에 관계되는 적층형 필터의 등가회로도.
도 11은 제 4 실시형태에 관계되는 적층형 필터의 적층체를 분해하여 도시하는 분해 사시도.
도 12는 제 4 실시형태에 관계되는 적층형 필터의 등가회로도.
도 13은 제 5 실시형태에 관계되는 적층형 필터를 도시하는 개략 사시도.
도 14는 제 5 실시형태에 관계되는 적층형 필터의 적층체를 분해하여 도시하는 분해 사시도.
도 15는 제 5 실시형태에 관계되는 적층형 필터의 등가회로도.
도 16은 실시예 1의 적층형 필터의 감쇠 특성을 도시하는 그래프.
도 17은 비교예 1의 적층형 필터의 감쇠 특성을 도시하는 그래프.
도 18은 비교예 2의 적층형 필터의 감쇠 특성을 도시하는 그래프.
도 19는 비교예 3의 적층형 필터의 감쇠 특성을 도시하는 그래프.
*도면의 주요 부분에 대한 부호의 설명*
3: 입력 단자전극
4: 출력 단자전극
5: 그라운드 단자전극
13: 인덕터
20: 배리스터

Claims (12)

  1. 인덕터부와 배리스터부를 구비하는 적층형 필터로서,
    상기 배리스터부는 ZnO를 주성분으로 하는 배리스터층과, 상기 배리스터층을 통해서 대향 배치된 복수의 배리스터 도체부를 갖고,
    대향하는 상기 배리스터 도체부의 사이에 있는 영역에는 Cu 성분이 포함되지 않은 것을 특징으로 하는, 적층형 필터.
  2. 제 1 항에 있어서,
    상기 인덕터부와 상기 배리스터부는 중간부를 통해서 적층되고,
    상기 중간부는 상기 인덕터부 및 상기 배리스터부와는 다른 조성을 갖는 동시에 Cu 성분을 함유하지 않는 것을 특징으로 하는, 적층형 필터.
  3. 제 1 항에 있어서,
    상기 인덕터부는 인덕터층과, 상기 인덕터층에 형성된 인덕터 도체부를 갖고,
    상기 인덕터층은 Ni-Zn계 페라이트, Ni-Zn-Mg계 페라이트, 및 Zn계 페라이트 중 어느 것에 의해서 형성되는 동시에 Cu 성분을 함유하지 않는 것을 특징으로 하는, 적층형 필터.
  4. 제 2 항에 있어서,
    상기 인덕터부는 인덕터층과, 상기 인덕터층에 형성된 인덕터 도체부를 갖고,
    상기 인덕터층은 Ni-Zn계 페라이트, Ni-Zn-Mg계 페라이트, 및 Zn계 페라이트 중 어느 것에 의해서 형성되는 동시에 Cu 성분을 함유하지 않는 것을 특징으로 하는, 적층형 필터.
  5. 제 1 항에 있어서,
    상기 인덕터부는 소결체와 상기 소결체의 내부에 배치된 복수의 코일 도체를 갖는 코먼 모드 쵸크코일인 것을 특징으로 하는, 적층형 필터.
  6. 제 2 항에 있어서,
    상기 인덕터부는 소결체와 상기 소결체의 내부에 배치된 복수의 코일 도체를 갖는 코먼 모드 쵸크코일인 것을 특징으로 하는, 적층형 필터.
  7. 제 5 항에 있어서,
    각 상기 코일 도체는 제 1 방향으로 나열된 복수의 도체 패턴으로 이루어져 있고,
    상기 제 1 소결체는 상기 제 1 방향에서 상기 도체 패턴의 사이에 있는 제 1 층과, 상기 제 1 방향에서 복수의 상기 코일 도체를 사이에 두는 제 2 층을 갖고,
    상기 제 1 층은 비자성체로 이루어지고, 상기 제 2 층은 자성체로 이루어지는 것을 특징으로 하는, 적층형 복합 전자 부품.
  8. 제 6 항에 있어서,
    각 상기 코일 도체는 제 1 방향으로 나열된 복수의 도체 패턴으로 이루어져 있고,
    상기 제 1 소결체는 상기 제 1 방향에서 상기 도체 패턴의 사이에 있는 제 1 층과, 상기 제 1 방향에서 복수의 상기 코일 도체를 사이에 두는 제 2 층을 갖고,
    상기 제 1 층은 비자성체로 이루어지고, 상기 제 2 층은 자성체로 이루어지는 것을 특징으로 하는, 적층형 복합 전자 부품.
  9. 제 5 항에 있어서,
    각 상기 코일 도체는 제 1 방향으로 나열된 복수의 도체 패턴으로 이루어져 있고,
    상기 제 1 소결체는 상기 제 1 방향에서 상기 도체 패턴의 사이에 있는 제 1 층과, 상기 제 1 방향에서 복수의 상기 코일 도체를 사이에 두는 제 2 층을 갖고,
    상기 제 1 및 제 2 층은 자성체로 이루어지는 것을 특징으로 하는, 적층형 복합 전자 부품.
  10. 제 6 항에 있어서,
    각 상기 코일 도체는 제 1 방향으로 나열된 복수의 도체 패턴으로 이루어져 있고,
    상기 제 1 소결체는 상기 제 1 방향에서 상기 도체 패턴의 사이에 있는 제 1 층과, 상기 제 1 방향에서 복수의 상기 코일 도체를 사이에 두는 제 2 층을 갖고,
    상기 제 1 및 제 2 층은 자성체로 이루어지는 것을 특징으로 하는, 적층형 복합 전자 부품.
  11. 제 5 항에 있어서,
    각 상기 코일 도체는 제 1 방향으로 나열된 복수의 도체 패턴으로 이루어져 있고,
    상기 제 1 소결체는 상기 제 1 방향에서 상기 도체 패턴의 사이에 있는 제 1 층과, 상기 제 1 방향에서 복수의 상기 코일 도체를 사이에 두는 제 2 층을 갖고,
    상기 제 1 및 제 2 층은 비자성체로 이루어지는 것을 특징으로 하는, 적층형 복합 전자 부품.
  12. 제 6 항에 있어서,
    각 상기 코일 도체는 제 1 방향으로 나열된 복수의 도체 패턴으로 이루어져 있고,
    상기 제 1 소결체는 상기 제 1 방향에서 상기 도체 패턴의 사이에 있는 제 1 층과, 상기 제 1 방향에서 복수의 상기 코일 도체를 사이에 두는 제 2 층을 갖고,
    상기 제 1 및 제 2 층은 비자성체로 이루어지는 것을 특징으로 하는, 적층형 복합 전자 부품.
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