KR101339553B1 - 세라믹 전자부품용 비자성체 조성물, 이를 이용한 세라믹 전자부품 및 이의 제조방법 - Google Patents
세라믹 전자부품용 비자성체 조성물, 이를 이용한 세라믹 전자부품 및 이의 제조방법 Download PDFInfo
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Abstract
본 발명은 세라믹 전자부품용 비자성체 조성물 및 이를 이용한 세라믹 전자부품 및 이의 제조방법에 관한 것으로 본 발명의 일 실시예에 따른 세라믹 전자부품용 비자성체 조성물은 화학식 Zn1 - xCuxMn2O4로 표현되는 화합물을 포함하며, 본 발명의 일 실시형태에 따르면 자성특성을 가지지 않는 비자성체 조성물을 적용하여 세라믹 전자부품의 DC 바이어스(bias) 특성 및 온도에 따른 바이어스(bias)-TCL 특성이 우수한 효과가 있다.
Description
본 발명은 세라믹 전자부품의 바이어스(bias) 특성을 향상시키는 세라믹 전자부품용 비자성체 조성물 및 이를 이용한 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
인덕터는 저항, 커패시터와 더불어 전자 회로를 이루는 중요한 수동 소자중의 하나로, 노이즈(noise)를 제거하거나 LC 공진 회로를 이루는 부품으로 사용된다.
이러한 인덕터는, 페라이트(ferrite) 코어에 코일을 감거나 인쇄를 하고 양단에 전극을 형성하여 제조될 수 있으며, 자성체 또는 유전체에 내부 전극을 인쇄한 후 적층하여 제조될 수도 있다.
인덕터는 구조에 따라서 적층형, 권선형, 박막형 등 여러 가지로 분류할 수 있는데, 이중에서도 적층형이 널리 보급되어 가고 있는 추세이다.
적층형 인덕터는, 다수의 (페라이트 또는 저유전율의 유전체로 이루어진) 자성체 시트를 포함하고 있다.
이 자성체 시트 상에는 코일 형태의 도체 패턴이 형성되어 있는데, 각각의 자성체 시트 상에 형성된 이러한 코일 형태의 도체 패턴은 내부 전극층을 이룬다.
이 내부 전극층들은 페라이트 시트에 형성되어 있는 비아 전극을 통해 서로 직렬로 전기적으로 연결되어 있다.
이러한 적층형 인덕터는 칩 형태의 별개 부품으로 제조될 수도 있고, 기판에 내장된 상태로 다른 모듈과 함께 형성될 수도 있다.
일반적인 적층형 인덕터는 도체 패턴이 형성된 복수의 자성체 층을 적층한 구조를 가지며, 상기 도체패턴은 각 자성체 층에 형성된 비아 전극에 의해 순차적으로 접속되어 적층 방향에 따라 중첩되면서 나선구조를 갖는 코일을 이룬다.
또한, 상기 코일의 양단은 적층체의 외부면에 인출되어 외부단자와 접속된 구조를 갖는다.
이와 같이, 적층형 인덕터는 코일이 페라이트와 같은 자성체로 둘러싸여 있으므로, 고전류가 인가되면 코일 주변의 자성체가 자화되는 경향이 있다.
상기 코일 주변이 자화됨으로써, 인덕터의 인덕턴스(L) 값을 변화시켜 인덕터의 용량 특성을 저해하는 문제점이 있다.
선행기술문헌은 구리-아연(Cu-Zn)계 페라이트로 형성된 비자성체층을 자성체층 사이에 삽입하여 상기의 문제를 해결하고자 하였으나, 소결시 자성체층의 페라이트 모재와 비자성체층과의 수축률 차이로 인하여 박리의 위험성이 크며, 비자성체층의 확산에 의한 바이어스(bias)-TCL 특성이 나빠지는 문제가 있다.
본 발명은 세라믹 전자부품의 바이어스(bias) 특성을 향상시키는 세라믹 전자부품용 비자성체 조성물 및 이를 이용한 세라믹 전자부품 및 이의 제조방법을 제공하는 것이다.
본 발명의 일 실시형태는 화학식 Zn1 - xCuxMn2O4로 표현되는 화합물을 포함하는 세라믹 전자부품용 비자성체 조성물을 제공한다.
상기 화합물의 결정 구조는 스피넬(Spinel) 타입일 수 있다.
또한, 상기 화합물은 산화망간 (Mn3O4) 40 내지 50 몰%, 산화구리(CuO) 30 내지 45 몰% 및 산화아연 (ZnO) 10 내지 25 몰%를 혼합하여 마련할 수 있다.
본 발명의 다른 실시형태는 복수의 자성체층이 적층된 세라믹 본체; 상기 세라믹 본체 내부에 형성된 내부전극층; 상기 자성체층 사이에 삽입되며, 화학식 Zn1-xCuxMn2O4로 표현되는 화합물을 포함한 비자성체층; 및 상기 세라믹 본체의 외측에 형성되며, 상기 내부전극층과 전기적으로 연결된 외부전극;을 포함하는 세라믹 전자부품을 제공한다.
상기 화합물의 결정 구조는 스피넬(Spinel) 타입일 수 있다.
또한, 상기 화합물은 산화망간 (Mn3O4) 40 내지 50 몰%, 산화구리(CuO) 30 내지 45 몰% 및 산화아연 (ZnO) 10 내지 25 몰%를 혼합하여 마련할 수 있다.
상기 내부전극은 은(Ag) 또는 구리(Cu)를 포함할 수 있으며, 상기 외부전극은 은(Ag) 또는 구리(Cu)를 포함할 수 있다.
상기 전자부품은 칩인덕터, 칩비드, 파워인덕터, 칩안테나 및 칩LC 필터로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명의 다른 실시형태는 복수의 자성체층을 마련하는 단계; 화학식 Zn1-xCuxMn2O4로 표현되는 화합물을 포함한 비자성체층을 마련하는 단계; 상기 복수의 자성체층에 내부전극층을 형성하는 단계; 상기 복수의 자성체층 사이에 상기 비자성체층을 삽입하여 적층체를 형성하는 단계; 상기 적층체를 소성하여 세라믹 본체를 형성하는 단계; 및 상기 세라믹 본체의 외측에 내부전극과 전기적으로 연결되도록 외부전극을 형성하는 단계;를 포함하는 세라믹 전자부품 제조방법을 제공한다.
상기 화합물의 결정 구조는 스피넬(Spinel) 타입일 수 있다.
또한, 상기 화합물은 산화망간 (Mn3O4) 40 내지 50 몰%, 산화구리(CuO) 30 내지 45 몰% 및 산화아연 (ZnO) 10 내지 25 몰%를 혼합하여 마련할 수 있다.
상기 비자성체층은 소결제를 더 포함할 수 있다.
상기 적층체를 형성하는 단계에서 상기 비자성체층은 상기 자성체층의 중간에 삽입될 수 있다.
본 발명의 일 실시형태에 따르면, 자성 특성을 가지지 않는 비자성체 조성물을 적용하여 세라믹 전자부품의 DC 바이어스(bias) 특성이 우수한 효과가 있다.
또한, 코일 내부의 자속 전파 경로를 분산시켜, 고전류에서 자화를 억제하여 전류 인가에 따른 인덕턴스 값의 변화를 개선할 수 있으며, 온도에 따른 바이어스(bias)-TCL 특성을 개선할 수 있다.
또한, 수축률을 조절하여 비자성체 갭(gap)층과 세라믹 바디 사이에 발생할 수 있는 박리(Delamination) 불량을 감소시킬 수 있으며, 칩의 두께를 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시형태에 따른 세라믹 전자부품의 일 예를 나타내는 외부 사시도이다.
도 2는 도 1에 도시된 본 발명의 일 실시형태에 따른 세라믹 전자부품의 A-A' 단면도이다.
도 3a 내지 도 3d는 본 발명의 다른 실시형태에 따른 세라믹 전자부품의 제조 공정도이다.
도 4는 본 발명의 비교예에 따른 적층형 파워 인덕터의 온도별 DC 바이어스-TCL 특성을 나타낸 그래프이다.
도 5는 본 발명의 실시예에 따른 적층형 파워 인덕터의 온도별 DC 바이어스-TCL 특성을 나타낸 그래프이다.
도 2는 도 1에 도시된 본 발명의 일 실시형태에 따른 세라믹 전자부품의 A-A' 단면도이다.
도 3a 내지 도 3d는 본 발명의 다른 실시형태에 따른 세라믹 전자부품의 제조 공정도이다.
도 4는 본 발명의 비교예에 따른 적층형 파워 인덕터의 온도별 DC 바이어스-TCL 특성을 나타낸 그래프이다.
도 5는 본 발명의 실시예에 따른 적층형 파워 인덕터의 온도별 DC 바이어스-TCL 특성을 나타낸 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 발명의 일 실시형태에 따른 세라믹 전자부품용 비자성체 조성물은 화학식 Zn1-xCuxMn2O4로 표현되는 화합물을 포함한다.
일반적으로 세라믹 전자부품을 제조함에 있어서, 자기장의 차단 효과를 얻기 위해 자성체층 사이에 비자성체층을 삽입하는데, 기존에 적용 중인 비자성체층은 ZnCuFe204 기반의 재료로 마련되며 자성체층과의 소결 접합성을 위해 CuO를 첨가하고 있다.
그러나, 소결 접합성 확보를 위해 첨가되는 상기의 CuO로 인해 자성 특성을 가지는 CuFe2O4가 Cu의 첨가량만큼 생성되어 약간의 자화 거동을 가진다.
상기의 자화 거동으로 인해 세라믹 전자부품에 전류 인가시 발생하는 자기장의 차단 능력이 떨어져 DC 바이어스(bias) 특성이 저하되는 문제가 있었다.
또한, 상기 ZnCuFe204 기반의 재료로 마련된 비자성체층을 적용하여 적층형 파워 인덕터를 제작하였을 경우, 자성체층 재료인 NiZnCuFe204 속에 포함된 니켈(Ni) 성분이 비자성체층으로 확산하고, 비자성체층에서 아연(Zn) 성분이 자성체층으로 확산하여 비자성체층의 두께가 얇아진다.
상기와 같이 비자성체층의 두께가 얇아지게 되면, DC 바이어스(bias) 특성이 저하되는 문제가 있을 수 있다.
또한, 상기 ZnCuFe204 기반의 재료로 마련된 비자성체층을 적용하여 적층형 파워 인덕터를 제작하였을 경우, 소결시 자성체층과의 수축률 차이로 인하여 박리(Delamination) 불량이 발생할 수 있으며, 상기 파워 인덕터 내부에 응력이 발생할 수 있다.
더 나아가, 상기 ZnCuFe204 기반의 재료로 마련된 비자성체층을 적용하여 적층형 파워 인덕터를 제작하였을 경우, 비자성체의 확산에 의한 바이어스(bias)-TCL 특성이 나빠지는 문제가 있을 수 있다.
따라서, 본 발명의 일 실시형태에 따르면, 상기와 같은 문제점을 해결하기 위하여 화학식 Zn1 - xCuxMn2O4로 표현되는 화합물을 포함하는 비자성체 조성물을 제공한다.
상기 화학식 Zn1 - xCuxMn2O4로 표현되는 화합물은 자성 특성을 전혀 가지지 않는 완전 비자성체 조성물이므로, 자속에 대한 차단 특성이 우수하여 DC 바이어스 특성의 향상을 가져올 수 있다.
즉, 상기 적층형 파워 인덕터 내부의 코일에 의한 자속 전파 경로를 분산시켜, 고전류에서 자화를 억제하여 전류 인가에 따른 인덕턴스(Inductance) L값의 변화를 개선할 수 있다.
또한, 본 발명의 일 실시형태에 따른 상기 비자성체 조성물은 결정 구조가 스피넬(Spinel) 타입일 수 있다.
일반적으로 ZnCuFe204 기반의 재료로 마련된 비자성체층은 상기 인덕터 본체에 사용되는 스피넬 구조의 페라이트와는 결정 구조, 격자 상수 및 격자 구조가 달라 부정합(Mismatch)이 발생할 수 있으며, 이로 인하여 상기 본체의 소결시 박리(Delamination) 불량이 발생할 수 있다.
그러나, 본 발명의 일 실시형태에 따르면, 상기 비자성체 조성물의 결정 구조가 상기 인덕터 본체에 사용되는 페라이트와 동일한 스피넬(Spinel) 타입이므로, 결정 구조, 격자 상수 및 격자 구조의 부정합이 적어서 박리(Delamination) 불량을 개선할 수 있다.
또한, 상기 적층형 파워 인덕터의 온도 특성을 개선할 수 있어, 온도에 따른 바이어스(bias)-TCL 특성이 우수할 수 있다.
한편, 상기 화합물은 산화망간 (Mn3O4) 40 내지 50 몰%, 산화구리(CuO) 30 내지 45 몰% 및 산화아연 (ZnO) 10 내지 25 몰%를 혼합하여 마련할 수 있다.
상기 산화망간 (Mn3O4)은 특별히 제한되지 않으며, 예를 들면 MnO, Mn2O3, Mn3O4의 다양한 산화물 형태가 사용될 수 있다.
상기 망간(Mn)의 함량은 Mn2O3일 때의 함량을 기준으로 할 수 있다.
상기와 같이 산화망간 (Mn3O4), 산화구리(CuO) 및 산화아연 (ZnO)의 함량을 조절함으로써, 상기 비자성체층의 밀도값 및 소결 수축률이 상기 인덕터 본체의 재료인 NiZnCu 페라이트와 일치하도록 할 수 있다.
이로 인하여, 상기 인덕터 본체의 소결시 박리(Delamination) 불량을 개선할 수 있으며, DC 바이어스(bias) 특성이 개선되어, 비자성체층의 두께가 감소하더라도 비슷한 DC 바이어스(bias) 특성을 나타낼 수 있어 적층형 파워 인덕터의 두께를 감소할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 세라믹 전자부품의 일 예를 나타내는 외부 사시도이다.
도 2는 도 1에 도시된 본 발명의 일 실시형태에 따른 세라믹 전자부품의 A-A' 단면도이다.
이하, 세라믹 전자부품의 일 예로서 적층형 파워 인덕터에 대해 설명한다.
도 1 및 도 2를 참조하면, 본 실시형태에 따른 적층형 파워 인덕터는 복수의 자성체층(11)이 적층된 세라믹 본체(10); 상기 세라믹 본체(10) 내부에 형성된 내부전극층(12); 상기 자성체층(11) 사이에 삽입되며, 화학식 Zn1 - xCuxMn2O4로 표현되는 화합물을 포함한 비자성체층(13); 및 상기 세라믹 본체(10)의 외측에 형성되며, 상기 내부전극층(12)과 전기적으로 연결된 외부전극(14a, 14b);을 포함한다.
본 실시형태에서 세라믹 본체는 자성체층(11) 사이에 화학식 Zn1 - xCuxMn2O4로 표현되는 화합물을 포함한 비자성체층(13)이 삽입되는 구조로서, 상기 화합물이 상술한 바와 같이 완전 비자성 특성을 나타내는 바 DC 바이어스 특성이 향상된 세라믹 전자부품을 제공할 수 있다.
또한, 상기 세라믹 전자부품에 전기가 인가될 경우 내부전극층(12)에 자기장이 형성되지만, 본 발명의 비자성체층(13)에 의해 상기 자기장은 완벽하게 차단되어 우수한 DC 바이어스 특성을 보이게 된다.
그 외, 상기 비자성체 조성물에 관한 특징은 상술한 본 발명의 일 실시형태에 따른 비자성체 조성물의 특징과 동일하므로, 여기서는 생략하도록 한다.
도 3a 내지 도 3d는 본 발명의 다른 실시형태에 따른 세라믹 전자부품의 제조 공정도이다.
도 3a 내지 도 3d를 참조하면, 본 실시형태에 따른 세라믹 전자부품의 제조방법은 복수의 자성체층(11a, 11b, 11c, 11d, 11e, 11f, 11g, 11h)을 마련하는 단계; 화학식 Zn1 - xCuxMn2O4로 표현되는 화합물을 포함한 비자성체층(13)을 마련하는 단계; 상기 복수의 자성체층(11a, 11b, 11c, 11d, 11e, 11f, 11g, 11h)에 내부전극층(12a, 12b, 12c, 12d, 12e, 12f)을 형성하는 단계; 상기 복수의 자성체층(11a, 11b, 11c, 11d, 11e, 11f, 11g, 11h) 사이에 상기 비자성체층(13)을 삽입하여 적층체를 형성하는 단계; 상기 적층체를 소성하여 세라믹 본체(10)를 형성하는 단계; 및 상기 세라믹 본체(10)의 외측에 내부전극층(12)과 전기적으로 연결되도록 외부전극(14a, 14b)을 형성하는 단계;를 포함한다.
우선 도 3a와 같이 복수의 자성체층(11a, 11b, 11c, 11d, 11e, 11f, 11g, 11h)을 마련할 수 있다.
상기 복수의 자성체층은 일예를 보여주는 것일 뿐, 그 층수의 제한은 없으며, 세라믹 전자부품의 목적에 따라 그 층수는 결정될 수 있다.
상기 자성체층은 통상적인 방법으로 마련될 수 있으며, 그 재료는 특별히 제한되지 않으며, 예를 들어, NiZnCuFe2O4를 재료로 사용할 수 있다.
또한, 화학식 Zn1 - xCuxMn2O4로 표현되는 화합물을 포함한 비자성체층을 마련하며, 상기 비자성체층은 상술한 비자성체 조성물을 이용하여 제조할 수 있다.
다음으로 도 3b와 같이 상기 복수의 자성체층(11a, 11b, 11c, 11d, 11e, 11f, 11g, 11h)에 내부전극층(12a, 12b, 12c, 12d, 12e, 12f)을 형성할 수 있다.
상기 내부전극층(12a, 12b, 12c, 12d, 12e, 12f)은 통상적인 방법으로 형성될 수 있으며, 그 재료는 특별히 제한되지 않으며, 예를 들어, Ag, Pt, Pd, Au, Cu 및 Ni 중 어느 하나 이상 또는 이들의 합금으로 이루어질 수 있다.
또한, 본 발명의 일 실시예에 따르면 상기 내부전극층(12a, 12b, 12c, 12d, 12e, 12f)은 각각 비아 전극(도시되지 않음)에 의해 연결되어 코일 구조를 구성할 수 있다.
다음으로 도 3c와 같이 상기 복수의 자성체층(11a, 11b, 11c, 11d, 11e, 11f, 11g, 11h) 사이에 상기 비자성체층(13)을 삽입하여 적층체를 형성한다.
상기 비자성체층(13)은 복수의 자성체층(11a, 11b, 11c, 11d, 11e, 11f, 11g, 11h) 사이에 적층되며, 적층 위치는 특별히 제한되지 않으며, 복수의 자성체층 중간에 위치할 수 있다.
상술한 본 발명의 일 실시형태에 따른 비자성체 조성물을 이용하여 비자성체층(13)을 마련함으로써, 완전 비자성 특성이 발현된다.
다음으로, 상기 적층체를 소성하여 세라믹 본체(10)를 형성하게 되며, 상기 비자성체층(13)이 스피넬(Spinel) 타입의 결정 구조를 가지므로, 자성체층(11)과의 소결 접합성이 양호하여 세라믹 전자부품의 수율에 영향을 미치는 자성체층(11)과 비자성체층(13) 사이의 박리를 방지하는 효과가 우수하다.
도 3d에서와 같이, 세라믹 본체(10)의 외측에 내부전극층(12)과 전기적으로 연결되도록 외부전극(14a, 14b)을 형성함으로써 세라믹 전자부품을 제조하게 된다.
이하, 실시예 및 비교예를 참조하여 본 발명을 보다 구체적으로 설명하지만, 본 발명의 범위가 이에 제한되는 것은 아니다.
[실시예]
실시예 1 내지 4는 망간 (Mn) 45 몰%, 구리(Cu) 30, 35, 40 및 45 몰% 및 아연 (Zn) 10, 15. 20 및 25 몰%를 각각 포함하여 혼합된 혼합물을 이용하여 비자성체층을 마련하였다.
복수의 자성체층은 NiZnCuFe2O4를 재료로 마련하였으며, 상기 자성체층 사이에 비자성체층을 적층하여 적층형 파워 인덕터를 각각 마련하였다.
[비교예]
비교예 1 내지 5는 망간 (Mn), 구리(Cu) 및 아연 (Zn)을 본 발명의 수치 범위에서 벗어나는 몰% 함량으로 각각 포함하여 혼합된 혼합물을 이용하여 비자성체층을 마련하였다.
복수의 자성체층은 NiZnCuFe2O4를 재료로 마련하였으며, 상기 자성체층 사이에 비자성체층을 적층하여 적층형 파워 인덕터를 각각 마련하였다.
상기 실시예 및 비교예에 따른 적층형 파워 인덕터는 900℃의 온도에서 소성을 진행하였다.
아래의 표 1은 상기 실시예 및 비교예에 따라 제작된 적층형 파워 인덕터를 1MHz에서 측정한 투자율, Q값, 밀도 및 수축률의 결과를 비교한 것이다.
| 조성(몰%) | 투자율 |
Q |
밀도 |
수축률 |
|||
| Zn | Cu | Mn | |||||
| 비교예1 | 50 | 0 | 50 | 3.58 | 20.89 | 3.17 | 5.20 |
| 비교예2 | 40 | 10 | 50 | 3.72 | 21.41 | 4.16 | 11.83 |
| 비교예3 | 40 | 12 | 48 | 3.86 | 18.82 | 4.33 | 12.75 |
| 비교예4 | 40 | 15 | 45 | 3.80 | 20.27 | 4.38 | 13.10 |
| 비교예5 | 32 | 20 | 48 | 3.80 | 20.90 | 4.44 | 12.85 |
| 비교예6 | 25 | 25 | 50 | 3.70 | 20.50 | 4.35 | 13.55 |
| 실시예1 | 25 | 30 | 45 | 3.90 | 30.50 | 4.98 | 15.00 |
| 실시예2 | 20 | 35 | 45 | 3.80 | 29.00 | 5.19 | 16.53 |
| 실시예3 | 15 | 40 | 45 | 3.80 | 29.40 | 5.28 | 17.55 |
| 실시예4 | 10 | 45 | 45 | 3.70 | 28.60 | 5.21 | 17.45 |
상기 표 1을 참조하면, 본 발명의 몰% 함량의 수치범위를 벗어나는 비교예 1 내지 6은 밀도가 4.8 g/cc 이하이며, 수축률이 15% 이하인 것을 알 수 있다.
따라서, 상기 비교예에 의해 제작된 적층형 파워 인덕터는 강도 저하 및 박리 불량의 문제가 생길 수 있다.
반면, 본 발명의 실시예 1 내지 4는 밀도가 4.8 g/cc 이상이며, 수축률이 15% 이상인 결과를 나타내며, 이로 인하여 인덕터의 강도를 확보하면서도, 박리 불량 문제를 개선할 수 있다.
도 4는 본 발명의 비교예에 따른 적층형 파워 인덕터의 온도별 DC 바이어스-TCL 특성을 나타낸 그래프이다.
도 5는 본 발명의 실시예에 따른 적층형 파워 인덕터의 온도별 DC 바이어스-TCL 특성을 나타낸 그래프이다.
도 4 및 도 5는 적층형 파워 인덕터의 온도별 DC 바이어스-TCL 특성으로서, 25℃, -30℃ 및 85℃에서의 결과를 나타내고 있다.
도 4 및 도 5를 참조하면, 본 발명의 실시예에 따른 적층형 파워 인덕터가 비교예에 따른 적층형 파워 인덕터에 비하여 온도별 DC 바이어스-TCL 특성이 개선되었음을 알 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 세라믹 본체
11(11a, 11b, 11c, 11d, 11e, 11f, 11g, 11h): 자성체층
12(12a, 12b, 12c, 12d, 12e, 12f): 내부전극층
13: 비자성체층 14a, 14b: 외부전극층
11(11a, 11b, 11c, 11d, 11e, 11f, 11g, 11h): 자성체층
12(12a, 12b, 12c, 12d, 12e, 12f): 내부전극층
13: 비자성체층 14a, 14b: 외부전극층
Claims (14)
- 화학식 Zn1-xCuxMn2O4로 표현되는 화합물을 포함하고, 상기 화합물은 산화망간 (Mn3O4) 40 내지 50 몰%, 산화구리(CuO) 30 내지 45 몰% 및 산화아연 (ZnO) 10 내지 25 몰%를 혼합하여 마련되는 세라믹 전자부품용 비자성체 조성물.
- 제1항에 있어서,
상기 화합물의 결정 구조는 스피넬(Spinel) 타입인 세라믹 전자부품용 비자성체 조성물.
- 삭제
- 복수의 자성체층이 적층된 세라믹 본체;
상기 세라믹 본체 내부에 형성된 내부전극층;
상기 자성체층 사이에 삽입되며, 화학식 Zn1-xCuxMn2O4로 표현되는 화합물을 포함한 비자성체층; 및
상기 세라믹 본체의 외측에 형성되며, 상기 내부전극층과 전기적으로 연결된 외부전극;
을 포함하고, 상기 화합물은 산화망간 (Mn3O4) 40 내지 50 몰%, 산화구리(CuO) 30 내지 45 몰% 및 산화아연 (ZnO) 10 내지 25 몰%를 혼합하여 마련되는 세라믹 전자부품.
- 제4항에 있어서,
상기 화합물의 결정 구조는 스피넬(Spinel) 타입인 세라믹 전자부품.
- 삭제
- 제4항에 있어서,
상기 내부전극은 은(Ag) 또는 구리(Cu)를 포함하는 세라믹 전자부품.
- 제4항에 있어서,
상기 외부전극은 은(Ag) 또는 구리(Cu)를 포함하는 세라믹 전자부품.
- 제4항에 있어서,
상기 전자부품은 칩인덕터, 칩비드, 파워인덕터, 칩안테나 및 칩LC 필터로 이루어진 군으로부터 선택된 하나 이상인 세라믹 전자부품.
- 복수의 자성체층을 마련하는 단계;
화학식 Zn1-xCuxMn2O4로 표현되는 화합물을 포함한 비자성체층을 마련하는 단계;
상기 복수의 자성체층에 내부전극층을 형성하는 단계;
상기 복수의 자성체층 사이에 상기 비자성체층을 삽입하여 적층체를 형성하는 단계;
상기 적층체를 소성하여 세라믹 본체를 형성하는 단계; 및
상기 세라믹 본체의 외측에 내부전극과 전기적으로 연결되도록 외부전극을 형성하는 단계;
를 포함하고, 상기 화합물은 산화망간 (Mn3O4) 40 내지 50 몰%, 산화구리(CuO) 30 내지 45 몰% 및 산화아연 (ZnO) 10 내지 25 몰%를 혼합하여 마련되는 세라믹 전자부품 제조방법.
- 제10항에 있어서,
상기 화합물의 결정 구조는 스피넬(Spinel) 타입인 세라믹 전자부품 제조방법.
- 삭제
- 제10항에 있어서,
상기 비자성체층은 소결제를 더 포함하는 세라믹 전자부품 제조방법.
- 제10항에 있어서,
상기 적층체를 형성하는 단계에서 상기 비자성체층은 상기 자성체층의 중간에 삽입되는 세라믹 전자부품 제조방법.
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