KR101039038B1 - 적층형 칩인덕터 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 적층형 칩인덕터에 관한 것으로, 보다 상세하게는 상측 패턴층과 하측 패턴층이 적층되어 칩인덕터를 형성하고 아울러 상측 패턴층의 상부와 하측 패턴층의 하부, 그리고 중앙 층에 각각 아연쉬트층이 형성되어, 자기포화억제의 특성이 있도록 하고 DC Bias 특성이 향상되도록 하는 적층형 칩인덕터에 관한 것이다.
이와 같은 본 발명의 특징은 상부와 하부로 위치되는 페라이트의 상패턴부와 하패턴부가 구비되는 적층형 칩인덕터에 있어서, 상패턴부의 상향으로 상페라이트쉬트가 구비되고, 하패턴부의 하향으로 하페라이트쉬트가 구비되며, 상패턴부와 상페라이트쉬트 사이로 아연쉬트로 이루어진 상아연쉬트층이 구비되고, 하패턴부와 하페라이트쉬트 사이로 아연쉬트로 이루어진 하아연쉬트층이 구비되어, 자기포화억제와 바이어스 특성이 향상되도록 구비되는 것을 특징으로 하는 적층형 칩인덕터를 제공한다.
이와 같은 본 발명의 특징은 상부와 하부로 위치되는 페라이트의 상패턴부와 하패턴부가 구비되는 적층형 칩인덕터에 있어서, 상패턴부의 상향으로 상페라이트쉬트가 구비되고, 하패턴부의 하향으로 하페라이트쉬트가 구비되며, 상패턴부와 상페라이트쉬트 사이로 아연쉬트로 이루어진 상아연쉬트층이 구비되고, 하패턴부와 하페라이트쉬트 사이로 아연쉬트로 이루어진 하아연쉬트층이 구비되어, 자기포화억제와 바이어스 특성이 향상되도록 구비되는 것을 특징으로 하는 적층형 칩인덕터를 제공한다.
Description
본 발명은 적층형 칩인덕터에 관한 것으로, 보다 상세하게는 상측 패턴층과 하측 패턴층이 적층되어 칩인덕터를 형성하고 아울러 상측 패턴층의 상부와 하측 패턴층의 하부, 그리고 중앙 층에 각각 아연쉬트층이 형성되어, 자기포화억제의 특성이 있도록 하고 DC Bias 특성이 향상되도록 하는 적층형 칩인덕터에 관한 것이다.
일반적으로 인덕터는 자심(Core)에 감긴 도선에 전류를 흐르게 함으로써 발생하는 전자기의 작용을 이용하는 수동부품으로 그 감는 수가 증가함에 따라 인덕턴스 값이 커지게 된다. 인덕터는 캐패시터와 조합하여 공진회로를 구성하기도 하고 filter회로에 사용되기도 하며 임피던스 정합에도 사용된다. 인덕터와 유사한 부품으로 비드(bead)가 있는데 이는 특정 주파수 대역에서 임피던스가 높아지도록 설계하여 노이즈 제거와 같은 EMI 대책용으로 사용된다. 주파수에 대한 특성을 보면 일반적으로 주파수가 높아질수록 리엑턴스 성분이 증가하나 인덕터 제작에 사용되는 재료의 특성과 인덕터의 기하학적인 특징, 그리고 도선간에 발생하는 기생 캐패시턴스 등의 영향으로 그 거동이 변하게 된다.
인덕터는 인덕터가 적용되는 set의 주파수 등 필요한 전기적 특성에 따라 권선형, 적층형, 박막형, laser helixing type 등으로 구분된다. 권선형은 도선의 저항값이 작기 때문에 Q 값이 높고 도선간에 발생하는 기생 캐패시턴스 값이 작기 때문에 자기공진주파수(Self Resonant Frequency)가 높고 고용량, 높은 내전압 특성을 갖는 등의 특성이 우수한 반면 비교적 소형화가 어렵고 양산성이 떨어져 가격이 비싼 단점이 있다. 적층형은 우수한 특성을 구현하는데 한계가 있지만 소형화 및 양산성이 우수하여 가격이 저렴한 장점을 갖고 있어 가장 많이 사용되며 박막형은 tight tolerance 특성의 미세 용량제어가 요구되는 분야에 사용되지만 넓은 범위의 용량 구현에 한계가 있고, 양산성이 떨어지고 가격이 비싼 단점이 있다.
주로 사용되는 인덕터 패턴은 meander, spiral, multilayer 등이 있다. Meander 형태는 작은 인덕턴스값을 구현할 때 사용되고, spiral은 단위면적내에 효과적으로 큰 인덕턴스값을 구현할 수 있는 반면 도선간 캐패시턴스가 크기 때문에 자기공진주파수가 낮은 단점이 있다. 이 형태는 칩 형태가 아닌 모듈 구조에 주로 사용된다. Multilayer는 칩 형태에 주로 사용되는 패턴으로 칩 부품의 정해진 부피 내에 효과적으로 인덕턴스를 구현할 수 있는 반면 각층의 패턴들이 비아(via)로 연결되어야 하기 때문에 공정이 복잡해지며 층간 물질의 특성의 영향을 많이 받는 단점이 있다.
적층형 인덕터는 소형화 및 양산성이 우수하고 칩 형태의 범주를 벗어나 모듈로의 전환이 용이하기 때문에 가장 많이 사용되고 있다. 적층형 인덕터는 말그대로 일정 패턴을 포함하는 단위층을 여러층 쌓아서 회로를 형성하는 방법이다.
칩 부품의 크기가 점점 소형화됨에 따라 모든 공정기술들이 고도화되어야 하지만 그 중 테입형성(tape casting), 패턴 형성(screen printing)공정, 그리고 칩 절단공정(chip cutting)이 가장 중요하다고 할 수 있다.
테잎 형성 공정에서는 그 두께를 줄이는데 연구가 집중되고 있다. 칩 형태가 작아짐에 따라 한층에서 확보할 수 있는 선의 길이가 작기 때문에 이를 극복하기 위해 층수를 늘려가는 방법을 택하고 있다. Tape casting방법으로 제작 가능한 최소 그린테입의 두께는 10 um정도인데 최근에는 두께를 10 um이하로 줄이기 위해 MLCC(Multilayer Ceramic Capacitor)에서 적용하고 있는 것처럼 재료를 슬러리화하여 인쇄방법으로 전극간을 격리시키는 방법들이 사용되고 있다. 이 경우 인쇄조건을 조절하여 수 um 두께를 확보할 수 있다.
적층형 페라이트 인덕터에 사용되는 원료 분말은 투자율 및 주파수에 따른 임피던스 및 Q 특성에 따라 6∼7가지 정도의 재료가 사용되는데 일본의 주요 선진업체들은 인덕터 설계, 제작기술뿐 아니라 원천기술에 해당하는 조성기술을 보유하고 있다. 가장 많이 사용되는 조성은 Ni-Zn-Cu계 재료이고 이 세 가지 물질의 함량비를 조절하여 투자율 및 임피던스와 Q특성을 제어하고 Bi2O3등을 소결조제로 사용하여 900℃ 정도의 저온에서 Ag 전극과 동시소성이 가능하게 된다. 대표적인 Ni-Zn-Cu계 Ferrite 원료분말 공급업체로는 일본의 Saikai, TODA공업, 미국의 PowderTech등이고 TDK, Taiyo Yuden, Murata 등의 업체들은 부품설계뿐 아니라 재료설계에 대한 능력도 보유하고 있다.
페라이트 인덕터는 세라믹 인덕터에 비해 낮은 주파수 대역(300㎒이하)에 사용되고 용량범위도 매우 광범위하다. 주요한 전기적 특성으로는 low Rdc, high Q, high rated current 등이 있다.
페라이트 인덕터에서는 적정한 재료를 선정하는 것이 매우 중요하다. 또한 각 층의 형성도 상당한 특성의 요인에 의하여 적층형 인덕터의 성능이 좌우될 것이다.
하지만 종래의 적층형 인덕터는 단순히 페라이트층과 다수 층의 회선패턴으로만 이루어져 자기포화 억제 특성이 약화되고 DC Bias 특성이 저하되며, 아울러 Rate Current 특성이 저하되는 단점이 있는 것이다.
상기와 같은 문제점을 해소하기 위한 본 발명은 상측 패턴층과 하측 패턴층이 적층되어 칩인덕터를 형성하고 아울러 상측 패턴층의 상부와 하측 패턴층의 하부에 각각 아연쉬트층이 형성되어, 자기포화억제의 특성이 있도록 하는 목적이 있다.
또한 중앙으로도 아연쉬트패턴층을 형성함으로써 자기포화 억제의 특성이 더욱 향상되고 아울러 DC Bias 특성이 향상되도록 하는 목적이 있다.
즉 이처럼 내부전극의 상하를 비롯하여 중앙 등 여러 층으로 아연(Zn) 층을 형성함으로서, 높은 Rate Current 특성을 구현하도록 하는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명은, 상부와 하부로 위치되는 페라이트의 상패턴부(40)와 하패턴부(60)가 구비되는 적층형 칩인덕터에 있어서, 상기 상패턴부(40)의 상향으로 상페라이트쉬트(20)가 구비되고, 상기 하패턴부(60)의 하향으로 하페라이트쉬트(80)가 구비되며, 상기 상패턴부(40)와 상페라이트쉬트(20) 사이로 아연쉬트로 이루어진 상아연쉬트층(30)이 구비되고, 상기 하패턴부(60)와 하페라이트쉬트(80) 사이로 아연쉬트로 이루어진 하아연쉬트층(70)이 구비되어, 자기포화억제와 바이어스 특성이 향상되도록 구비되는 것을 특징으로 하는 적층형 칩인덕터를 제공한다.
이에 상기 상패턴부(40)와 하패턴부(60) 사이에 중앙패턴비아홀(51)이 형성되고 아연성분이 포함되어 이루어진 중앙아연패턴층(50)이 형성되어, 중앙패턴비아홀(51)에 의하여 상패턴부(40)와 하패턴부(60)의 패턴회로가 서로 연결되도록 구비된다.
또한 상기 상패턴부(40)는, 일측이 상아연쉬트층(30)과 연결되고 타측이 상미들패턴층(44)과 연결되는 상갈고리비아홀(43)이 형성되며 두 변을 둘러져 갈고리 형상을 이루는 상갈고리회선패턴(42)이 형성된 상갈고리패턴층(41); 일측이 상기 상갈고리패턴층(41)과 연결되고 타측이 상씨형패턴층(47)과 연결되는 상미들비아홀(46)이 형성되며 세 변을 둘러져 'U'자 형상을 이루는 상미들회선패턴(45)이 형성된 상미들패턴층(44); 일측이 상기 상미들패턴층(44)과 연결되고 세 변을 둘러져 'C'자 형상을 이루는 상씨형회선패턴(48)이 형성된 상씨형패턴층(47)이 포함되어 구비될 수 있다.
그리고 상기 하패턴부(60)는, 일측이 중앙아연패턴층(50)과 연결되고 타측이 하미들패턴층(64)과 연결되는 하유형비아홀(63)이 형성되며 세 변을 둘러져 'U'자 형상을 이루는 하유형회선패턴(62)이 형성된 하유형패턴층(61); 일측이 하유형패턴층(61)과 연결되고 타측이 하미들패턴층(64)과 연결되는 하미들비아홀(66)이 형성되며 세 변을 둘러져 'C'자 형상을 이루는 하미들회선패턴(65)이 형성된 하미들패턴층(64); 일측이 하미들패턴층(64)과 연결되고 두 변을 둘러져 갈고리 형상을 이루는 하갈고리회선패턴(68)이 형성된 하갈고리패턴층(67)이 포함되어 구비될 수 있다.
이에 더하여 본 발명은, 상기의 적층형 칩인덕의 제조방법에 있어서, 아연 소재로 되고 일측으로 중앙패턴비아홀(51)이 형성되도록 하는 중앙아연패턴층(50)이 형성되도록 하는 중앙아연패턴층형성단계(S01); 다수의 회선패턴의 층을 이루는 상패턴부(40)가 형성되어 상기 중앙아연패턴층(50)의 상부로 위치되도록 하는 상패턴부형성단계(S02); 다수의 회선패턴의 층을 이루는 하패턴부(60)가 형성되어 상기 중앙아연패턴층(50)의 하부로 위치되도록 하는 하패턴부형성단계(S03); 상기 상패턴부(40)의 상부로 아연쉬트로 이루어진 상아연쉬트층(30)이 형성되도록 하는 상아연쉬트층형성단계(S04); 상기 하패턴부(60)의 하부로 아연쉬트로 이루어진 하아연쉬트층(70)이 형성되도록 하는 하아연쉬트층형성단계(S05); 상기 상아연쉬트층(30)의 상부로 상페라이트쉬트(20)가 형성되고, 하아연쉬트층(70)의 하부로 하페라이트쉬트(80)가 형성되도록 하는 페라이트쉬트형성단계(S06)가 포함되어 구비되어, 자기포화억제와 바이어스 특성이 향상되도록 구비되는 것을 특징으로 하는 적층형 칩인덕터의 제조방법이 제공된다.
이에 상기 상패턴부형성단계(S02)는, 일측이 상아연쉬트층(30)과 연결되고 타측이 상미들패턴층(44)과 연결되는 상갈고리비아홀(43)이 형성되며 두 변을 둘러져 갈고리 형상을 이루는 상갈고리회선패턴(42)이 형성된 상갈고리패턴층(41)이 구비되도록 하는 상갈고리패턴층형성단계(S021); 일측이 상기 상갈고리패턴층(41)과 연결되고 타측이 상씨형패턴층(47)과 연결되는 상미들비아홀(46)이 형성되며 세 변을 둘러져 'U'자 형상을 이루는 상미들회선패턴(45)이 형성된 상미들패턴층(44)이 구비되도록 하는 상미들패턴층형성단계(S022); 일측이 상기 상미들패턴층(44)과 연결되고 세 변을 둘러져 'C'자 형상을 이루는 상씨형회선패턴(48)이 형성된 상씨형패턴층(47)이 구비되도록 하는 상씨형패턴층형성단계(S023)가 포함되어 구비될 수 있다.
나아가 상기 하패턴부형성단계(S03)는, 일측이 중앙아연패턴층(50)과 연결되고 타측이 하미들패턴층(64)과 연결되는 하유형비아홀(63)이 형성되며 세 변을 둘러져 'U'자 형상을 이루는 하유형회선패턴(62)이 형성된 하유형패턴층(61)이 구비되도록 하는 하유형패턴층형성단계(S031); 일측이 하유형패턴층(61)과 연결되고 타측이 하미들패턴층(64)과 연결되는 하미들비아홀(66)이 형성되며 세 변을 둘러져 'C'자 형상을 이루는 하미들회선패턴(65)이 형성된 하미들패턴층(64)이 구비되도록 하는 하미들패턴층형성단계(S032); 일측이 하미들패턴층(64)과 연결되고 두 변을 둘러져 갈고리 형상을 이루는 하갈고리회선패턴(68)이 형성된 하갈고리패턴층(67)이 구비되도록 하는 하갈고리패턴층형성단계(S033)가 포함되어 구비될 수 있다.
상기와 같이 구성되는 본 발명은 상측 패턴층과 하측 패턴층이 적층되어 칩인덕터를 형성하고 아울러 상측 패턴층의 상부와 하측 패턴층의 하부에 각각 아연쉬트층이 형성되도록 함으로써, 자기포화억제의 특성이 있는 탁월한 효과가 있다.
이에 더하여 중앙으로도 아연쉬트패턴층을 형성함으로써 자기포화 억제의 특성이 더욱 향상되고 아울러 DC Bias 특성이 향상되도록 하는 효과가 있는 것이다.
또한 이처럼 내부전극의 상하를 비롯하여 중앙 등 여러 층으로 아연(Zn) 층을 형성함으로서, 높은 Rate Current 특성을 구현하도록 하는 것이다.
도 1은 본 발명에 따른 적층형 칩인덕터에 대한 측방향 절단면도.
도 2는 본 발명에 따른 적층형 칩인덕터에 대한 절단된 측방향에서의 분리예시도.
도 3은 본 발명에 따른 적층형 칩인덕터에 대해 적층된 상부층으로부터 하부층에 까지의 평면예시도.
도 4는 본 발명에 따른 적층형 칩인덕터에 대한 제조 순서도.
도 2는 본 발명에 따른 적층형 칩인덕터에 대한 절단된 측방향에서의 분리예시도.
도 3은 본 발명에 따른 적층형 칩인덕터에 대해 적층된 상부층으로부터 하부층에 까지의 평면예시도.
도 4는 본 발명에 따른 적층형 칩인덕터에 대한 제조 순서도.
이하 첨부되는 도면을 참조하여 상세히 설명한다.
즉 본 발명에 따른 적층형 칩인덕터(10)는 도 1 내지 도 4에 도시된 바와 같이, 다수의 층으로 하여 적층형 칩인덕터를 이루도록 하는 것으로, 특히 중앙에는 아연층을 이루고, 아연의 중앙을 중심으로 하여 상부와 하부에 각각 칩인덕터의 회선 패턴이 다수 층을 이루도록 하며, 그의 상부와 하부 각각에 다시 아연쉬트층을 이루어 적층형 칩인덕터를 형성한 것이다.
이와 같이 마련된 본 발명에 따른 적층형 칩인덕터(10)에 의하면, 중앙과 회선패턴의 상부와 하부에 각각 아연쉬트의 층을 이루기 때문에, 직류 전류를 가했을 때 변화되는 인덕턴스 변화가 적게 되어 DC Bias 특성이 양호하게 되는 것이다.
즉 적층형 칩인덕터(10)의 내부전극 상층과 하층 및 가운데층에 다수로 되는 Zn 층을 적층함으로써 자기포화와 DC Bias 특성을 향상시키게 되는 것이다. 그리하여 자기포화억제, DC Bias 특성향상이 되고, 또한 높은 Rate Current 구현이 가능하도록 하는 것이다.
이와 같은 특성을 갖는 본 발명에 따른 자기포화억제와 바이어스 특성이 향상된 적층형 칩인덕터(10)의 상세 구성을 첨부된 도면을 참조하여 살펴보면 다음과 같다.
즉 상부와 하부로 위치되는 페라이트의 상패턴부(40)와 하패턴부(60)가 구비되는 적층형 칩인덕터(10)에서, 상기 상패턴부(40)의 상향으로 상페라이트쉬트(20)가 구비되고, 상기 하패턴부(60)의 하향으로 하페라이트쉬트(80)가 구비되는 것이다.
또한 상기 상패턴부(40)와 상페라이트쉬트(20) 사이로 아연쉬트로 이루어진 상아연쉬트층(30)이 구비되고, 상기 하패턴부(60)와 하페라이트쉬트(80) 사이로 아연쉬트로 이루어진 하아연쉬트층(70)이 구비되는 것이다.
이에 더하여, 상기 상패턴부(40)와 하패턴부(60) 사이에 중앙패턴비아홀(51)이 형성되고 아연성분이 포함되어 이루어진 중앙아연패턴층(50)이 형성되고, 중앙패턴비아홀(51)에 의하여 상패턴부(40)와 하패턴부(60)의 패턴회로가 서로 연결되도록 구비되는 것으로, 이로부터 자기포화억제와 바이어스 특성이 향상되도록 구비되는 것이다. 이외의 적층형 칩인덕터의 외부 형성구성들은 일반적인 적층형 칩인덕터의 구성에 의하여 마련될 수 있을 것이다.
참조하여 이러한 상기 상패턴부(40)에는 다수의 회선패턴이 다수의 층을 이루어 구성되는 것이다.
즉 일측이 상아연쉬트층(30)과 연결되고 타측이 상미들패턴층(44)과 연결되는 상갈고리비아홀(43)이 형성되며 두 변을 둘러져 갈고리 형상을 이루는 상갈고리회선패턴(42)이 형성된 상갈고리패턴층(41)이 구비되는 것이다.
그리고 일측이 상기 상갈고리패턴층(41)과 연결되고 타측이 상씨형패턴층(47)과 연결되는 상미들비아홀(46)이 형성되며 세 변을 둘러져 'U'자 형상을 이루는 상미들회선패턴(45)이 형성된 상미들패턴층(44)이 형성되는 것이다.
또한 일측이 상기 상미들패턴층(44)과 연결되고 세 변을 둘러져 'C'자 형상을 이루는 상씨형회선패턴(48)이 형성된 상씨형패턴층(47)이 형성되는 것이다.
이와 함께 상기 하패턴부(60)에도 다수의 회선패턴이 다수의 층을 이루어 구성되는 것이다.
즉 일측이 중앙아연패턴층(50)과 연결되고 타측이 하미들패턴층(64)과 연결되는 하유형비아홀(63)이 형성되며 세 변을 둘러져 'U'자 형상을 이루는 하유형회선패턴(62)이 형성된 하유형패턴층(61)이 구비되는 것이다.
그리고 일측이 하유형패턴층(61)과 연결되고 타측이 하미들패턴층(64)과 연결되는 하미들비아홀(66)이 형성되며 세 변을 둘러져 'C'자 형상을 이루는 하미들회선패턴(65)이 형성된 하미들패턴층(64)이 구비되는 것이다.
또한 일측이 하미들패턴층(64)과 연결되고 두 변을 둘러져 갈고리 형상을 이루는 하갈고리회선패턴(68)이 형성된 하갈고리패턴층(67)이 구비되는 것이다.
물론 이러한 상패턴부(40)에서의 상갈고리패턴층(41)의 상갈고리회선패턴(42)의 갈고리형상, 상미들패턴층(44)의 상미들회선패턴(45)의 'U'자 형상, 나아가 상씨형패턴층(47)의 상씨형회선패턴(48)의 'C'자 형상, 그리고 하패턴부(60)에서의 하유형패턴층(61)의 하유형회선패턴(62)의 'U'자 형상, 하미들패턴층(64)의 하미들회선패턴(65)의 'C'자 형상, 하갈고리패턴층(67)의 하갈고리회선패턴(68)의 갈고리 형상 등은 서로 층을 달리하여 형성될 수도 있으며, 다른 실시에서는 다른 형태를 이루어 형성될 수도 있는 것으로, 상패턴부(40) 또는 하패턴부(60) 등의 전체 다수 층을 이루는 회선패턴이 각각 서로 끈어지지 않고 연이어지도록 하여 다양한 형태로 하여 실시될 수 있는 것이다.
이와 같이 구비되는 본 발명에 따른 자기포화억제와 바이어스 특성이 향상된 적층형 칩인덕터(10)의 제조방법을 살펴보면 다음과 같다.
우선 중앙으로 위치되는 중앙의 층을 이루도록 하는 것으로, 아연 소재로 되고 일측으로 중앙패턴비아홀(51)이 형성되도록 하는 중앙아연패턴층(50)이 형성되도록 하는 중앙아연패턴층형성단계(S01)가 수행된다. 이러한 중앙아연패턴층(50)은 이후 제조가 완료된 본 발명에 따른 적층형 칩인덕터(10)에서 자기포화억제 특성과 바이어스 특성 향상의 작용에 일조를 하게 되는 것이다.
그리고 다수의 회선패턴의 층을 이루는 상패턴부(40)가 형성되어 상기 중앙아연패턴층(50)의 상부로 위치되도록 하는 상패턴부형성단계(S02)와, 다수의 회선패턴의 층을 이루는 하패턴부(60)가 형성되어 상기 중앙아연패턴층(50)의 하부로 위치되도록 하는 하패턴부형성단계(S03)가 수행되어, 본 발명에 따른 적층형 칩인덕터(10)에서의 회선패턴의 구성이 형성되는 것이다.
이에 더하여 상기 상패턴부(40)의 상부로 아연쉬트로 이루어진 상아연쉬트층(30)이 형성되도록 하는 상아연쉬트층형성단계(S04)와, 그리고 상기 하패턴부(60)의 하부로 아연쉬트로 이루어진 하아연쉬트층(70)이 형성되도록 하는 하아연쉬트층형성단계(S05)가 수행되는 것이다.
나아가 상기 상아연쉬트층(30)의 상부로 상페라이트쉬트(20)가 형성되고, 하아연쉬트층(70)의 하부로 하페라이트쉬트(80)가 형성되도록 하는 페라이트쉬트형성단계(S06)를 비롯하여, 일반적인 적층형 칩인덕터의 제조과정이 수행되어, 적층형 칩인덕터의 제조과정을 완료하게 된다.
이처럼 제조된 본 발명에 따른 적층형 칩인덕터(10)는 자기포화억제와 바이어스 특성이 향상되는 것이다.
이에 상기 상패턴부형성단계(S02)에 의한 상패턴부(40)의 세부 형성과정을 살펴보면, 일측이 상아연쉬트층(30)과 연결되고 타측이 상미들패턴층(44)과 연결되는 상갈고리비아홀(43)이 형성되며 두 변을 둘러져 갈고리 형상을 이루는 상갈고리회선패턴(42)이 형성된 상갈고리패턴층(41)이 구비되도록 하는 상갈고리패턴층형성단계(S021)가 수행된다.
그리고 일측이 상기 상갈고리패턴층(41)과 연결되고 타측이 상씨형패턴층(47)과 연결되는 상미들비아홀(46)이 형성되며 세 변을 둘러져 'U'자 형상을 이루는 상미들회선패턴(45)이 형성된 상미들패턴층(44)이 구비되도록 하는 상미들패턴층형성단계(S022)가 수행되는 것이다.
또한 일측이 상기 상미들패턴층(44)과 연결되고 세 변을 둘러져 'C'자 형상을 이루는 상씨형회선패턴(48)이 형성된 상씨형패턴층(47)이 구비되도록 하는 상씨형패턴층형성단계(S023)가 포함되어 구비되는 것이다.
아울러 상기 하패턴부형성단계(S03)에 의한 하패턴부(60)의 세부 형성과정을 살펴보면, 일측이 중앙아연패턴층(50)과 연결되고 타측이 하미들패턴층(64)과 연결되는 하유형비아홀(63)이 형성되며 세 변을 둘러져 'U'자 형상을 이루는 하유형회선패턴(62)이 형성된 하유형패턴층(61)이 구비되도록 하는 하유형패턴층형성단계(S031)가 수행된다.
그리고 일측이 하유형패턴층(61)과 연결되고 타측이 하미들패턴층(64)과 연결되는 하미들비아홀(66)이 형성되며 세 변을 둘러져 'C'자 형상을 이루는 하미들회선패턴(65)이 형성된 하미들패턴층(64)이 구비되도록 하는 하미들패턴층형성단계(S032)가 수행되는 것이다.
또한 일측이 하미들패턴층(64)과 연결되고 두 변을 둘러져 갈고리 형상을 이루는 하갈고리회선패턴(68)이 형성된 하갈고리패턴층(67)이 구비되도록 하는 하갈고리패턴층형성단계(S033)가 포함되어 구비되는 것이다.
이상으로 본 발명의 실시예에 대하여 상세히 설명하였으나, 이는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 일실시예를 기재한 것이므로, 상기 실시예의 기재에 의하여 본 발명의 기술적 사상이 제한적으로 해석되어서는 아니 된다.
10 : 적층형 칩인덕터 20 : 상페라이트쉬트
30 : 상아연쉬트층 40 : 상패턴부
41 : 상갈고리패턴층 42 : 상갈고리회선패턴
43 : 상갈고리비아홀 44 : 상미들패턴층
45 : 상미들회선패턴 46 : 상미들비아홀
47 : 상씨형패턴층 48 : 상씨형회선패턴
50 : 중앙아연패턴층 51 : 중앙패턴비아홀
60 : 하패턴부 61 : 하유형패턴층
62 : 하유형회선패턴 63 : 하유형비아홀
64 : 하미들패턴층 65 : 하미들회선패턴
66 : 하미들비아홀 67 : 하갈고리패턴층
68 : 하갈고리회선패턴 70 : 하아연쉬트층
80 : 하페라이트쉬트
30 : 상아연쉬트층 40 : 상패턴부
41 : 상갈고리패턴층 42 : 상갈고리회선패턴
43 : 상갈고리비아홀 44 : 상미들패턴층
45 : 상미들회선패턴 46 : 상미들비아홀
47 : 상씨형패턴층 48 : 상씨형회선패턴
50 : 중앙아연패턴층 51 : 중앙패턴비아홀
60 : 하패턴부 61 : 하유형패턴층
62 : 하유형회선패턴 63 : 하유형비아홀
64 : 하미들패턴층 65 : 하미들회선패턴
66 : 하미들비아홀 67 : 하갈고리패턴층
68 : 하갈고리회선패턴 70 : 하아연쉬트층
80 : 하페라이트쉬트
Claims (7)
- 삭제
- 상부와 하부로 위치되는 페라이트의 상패턴부(40)와 하패턴부(60)가 구비되는 적층형 칩인덕터에 있어서,
상기 상패턴부(40)의 상향으로 상페라이트쉬트(20)가 구비되고,
상기 하패턴부(60)의 하향으로 하페라이트쉬트(80)가 구비되며,
상기 상패턴부(40)와 상페라이트쉬트(20) 사이로 아연쉬트로 이루어진 상아연쉬트층(30)이 구비되고,
상기 하패턴부(60)와 하페라이트쉬트(80) 사이로 아연쉬트로 이루어진 하아연쉬트층(70)이 구비되며,
상기 상패턴부(40)와 하패턴부(60) 사이에 중앙패턴비아홀(51)이 형성되고 아연성분이 포함되어 이루어진 중앙아연패턴층(50)이 구비되고,
상기 중앙패턴비아홀(51)에 의하여 상패턴부(40)와 하패턴부(60)의 패턴회로가 서로 연결되도록 구비되어,
자기포화억제와 바이어스 특성이 향상되도록 구비되는 것을 특징으로 하는 적층형 칩인덕터.
- 제 2항에 있어서,
상기 상패턴부(40)는,
일측이 상아연쉬트층(30)과 연결되고 타측이 상미들패턴층(44)과 연결되는 상갈고리비아홀(43)이 형성되며 두 변을 둘러져 갈고리 형상을 이루는 상갈고리회선패턴(42)이 형성된 상갈고리패턴층(41);
일측이 상기 상갈고리패턴층(41)과 연결되고 타측이 상씨형패턴층(47)과 연결되는 상미들비아홀(46)이 형성되며 세 변을 둘러져 'U'자 형상을 이루는 상미들회선패턴(45)이 형성된 상미들패턴층(44);
일측이 상기 상미들패턴층(44)과 연결되고 세 변을 둘러져 'C'자 형상을 이루는 상씨형회선패턴(48)이 형성된 상씨형패턴층(47)이 포함되어 구비되는 것을 특징으로 하는 적층형 칩인덕터.
- 제 2항에 있어서,
상기 하패턴부(60)는,
일측이 중앙아연패턴층(50)과 연결되고 타측이 하미들패턴층(64)과 연결되는 하유형비아홀(63)이 형성되며 세 변을 둘러져 'U'자 형상을 이루는 하유형회선패턴(62)이 형성된 하유형패턴층(61);
일측이 하유형패턴층(61)과 연결되고 타측이 하미들패턴층(64)과 연결되는 하미들비아홀(66)이 형성되며 세 변을 둘러져 'C'자 형상을 이루는 하미들회선패턴(65)이 형성된 하미들패턴층(64);
일측이 하미들패턴층(64)과 연결되고 두 변을 둘러져 갈고리 형상을 이루는 하갈고리회선패턴(68)이 형성된 하갈고리패턴층(67)이 포함되어 구비되는 것을 특징으로 하는 적층형 칩인덕터.
- 제 2항 내지 제 4항 중 어느 한 항의 적층형 칩인덕의 제조방법에 있어서,
아연 소재로 되고 일측으로 중앙패턴비아홀(51)이 형성되도록 하는 중앙아연패턴층(50)이 형성되도록 하는 중앙아연패턴층형성단계(S01);
다수의 회선패턴의 층을 이루는 상패턴부(40)가 형성되어 상기 중앙아연패턴층(50)의 상부로 위치되도록 하는 상패턴부형성단계(S02);
다수의 회선패턴의 층을 이루는 하패턴부(60)가 형성되어 상기 중앙아연패턴층(50)의 하부로 위치되도록 하는 하패턴부형성단계(S03);
상기 상패턴부(40)의 상부로 아연쉬트로 이루어진 상아연쉬트층(30)이 형성되도록 하는 상아연쉬트층형성단계(S04);
상기 하패턴부(60)의 하부로 아연쉬트로 이루어진 하아연쉬트층(70)이 형성되도록 하는 하아연쉬트층형성단계(S05);
상기 상아연쉬트층(30)의 상부로 상페라이트쉬트(20)가 형성되고, 하아연쉬트층(70)의 하부로 하페라이트쉬트(80)가 형성되도록 하는 페라이트쉬트형성단계(S06)가 포함되어 구비되어,
자기포화억제와 바이어스 특성이 향상되도록 구비되는 것을 특징으로 하는 적층형 칩인덕터의 제조방법.
- 제 5항에 있어서,
상기 상패턴부형성단계(S02)는,
일측이 상아연쉬트층(30)과 연결되고 타측이 상미들패턴층(44)과 연결되는 상갈고리비아홀(43)이 형성되며 두 변을 둘러져 갈고리 형상을 이루는 상갈고리회선패턴(42)이 형성된 상갈고리패턴층(41)이 구비되도록 하는 상갈고리패턴층형성단계(S021);
일측이 상기 상갈고리패턴층(41)과 연결되고 타측이 상씨형패턴층(47)과 연결되는 상미들비아홀(46)이 형성되며 세 변을 둘러져 'U'자 형상을 이루는 상미들회선패턴(45)이 형성된 상미들패턴층(44)이 구비되도록 하는 상미들패턴층형성단계(S022);
일측이 상기 상미들패턴층(44)과 연결되고 세 변을 둘러져 'C'자 형상을 이루는 상씨형회선패턴(48)이 형성된 상씨형패턴층(47)이 구비되도록 하는 상씨형패턴층형성단계(S023)가 포함되어 구비되는 것을 특징으로 하는 적층형 칩인덕터의 제조방법.
- 제 5항에 있어서,
상기 하패턴부형성단계(S03)는,
일측이 중앙아연패턴층(50)과 연결되고 타측이 하미들패턴층(64)과 연결되는 하유형비아홀(63)이 형성되며 세 변을 둘러져 'U'자 형상을 이루는 하유형회선패턴(62)이 형성된 하유형패턴층(61)이 구비되도록 하는 하유형패턴층형성단계(S031);
일측이 하유형패턴층(61)과 연결되고 타측이 하미들패턴층(64)과 연결되는 하미들비아홀(66)이 형성되며 세 변을 둘러져 'C'자 형상을 이루는 하미들회선패턴(65)이 형성된 하미들패턴층(64)이 구비되도록 하는 하미들패턴층형성단계(S032);
일측이 하미들패턴층(64)과 연결되고 두 변을 둘러져 갈고리 형상을 이루는 하갈고리회선패턴(68)이 형성된 하갈고리패턴층(67)이 구비되도록 하는 하갈고리패턴층형성단계(S033)가 포함되어 구비되는 것을 특징으로 하는 적층형 칩인덕터의 제조방법.
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH08167523A (ja) * | 1994-12-15 | 1996-06-25 | Tokin Corp | 積層インダクタ及びその製造方法 |
| KR19990084840A (ko) * | 1998-05-12 | 1999-12-06 | 김춘호 | 적층형 페라이트 인덕터 및 그 제조 방법 |
| JP2001044036A (ja) | 1999-08-03 | 2001-02-16 | Taiyo Yuden Co Ltd | 積層インダクタ |
| KR20020052947A (ko) * | 2000-12-25 | 2002-07-04 | 사토 히로시 | 저온 소성 페라이트 재료 및 이 재료를 이용한 페라이트부품 |
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- 2010-06-11 KR KR1020100055341A patent/KR101039038B1/ko not_active IP Right Cessation
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