KR20120052817A - 세라믹 전자부품용 비자성체 조성물, 이를 이용한 세라믹 전자부품 및 이의 제조방법 - Google Patents
세라믹 전자부품용 비자성체 조성물, 이를 이용한 세라믹 전자부품 및 이의 제조방법 Download PDFInfo
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Abstract
본 발명은 세라믹 전자부품용 비자성체 조성물 및 이를 이용한 세라믹 전자부품 및 이의 제조방법에 관한 것으로 본 발명의 일 실시예에 따른 세라믹 전자부품용 비자성체 조성물은 화학식 Zn2TiO4 로 표현되는 화합물을 포함하며, 본 발명의 일 실시형태에 따르면 자성특성을 가지지 않는 비자성체 조성물을 적용하여 세라믹 전자부품의 DC 바이어스(bias) 특성이 우수한 효과가 있다.
Description
본 발명은 세라믹 전자부품의 바이어스(bias) 특성을 향상시키는 세라믹 전자부품용 비자성체 조성물 및 이를 이용한 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
인덕터는 저항, 커패시터와 더불어 전자 회로를 이루는 중요한 수동 소자중의 하나로, 노이즈(noise)를 제거하거나 LC 공진 회로를 이루는 부품으로 사용된다.
이러한 인덕터는, 페라이트(ferrite) 코어에 코일을 감거나 인쇄를 하고 양단에 전극을 형성하여 제조될 수 있으며, 자성체 또는 유전체에 내부 전극을 인쇄한 후 적층하여 제조될 수도 있다.
인덕터는 구조에 따라서 적층형, 권선형, 박막형 등 여러 가지로 분류할 수 있는데, 이중에서도 적층형이 널리 보급되어 가고 있는 추세이다.
적층형 인덕터는, 다수의 (페라이트 또는 저유전율의 유전체로 이루어진) 자성체 시트를 포함하고 있다.
이 자성체 시트 상에는 코일 형태의 도체 패턴이 형성되어 있는데, 각각의 자성체 시트 상에 형성된 이러한 코일 형태의 도체 패턴은 내부 전극층을 이룬다.
이 내부 전극층들은 페라이트 시트에 형성되어 있는 비아 전극을 통해 서로 직렬로 전기적으로 연결되어 있다.
이러한 적층형 인덕터는 칩 형태의 별개 부품으로 제조될 수도 있고, 기판에 내장된 상태로 다른 모듈과 함께 형성될 수도 있다.
일반적인 적층형 인덕터는 도체 패턴이 형성된 복수의 자성체 층을 적층한 구조를 가지며, 상기 도체패턴은 각 자성체 층에 형성된 비아 전극에 의해 순차적으로 접속되어 적층 방향에 따라 중첩되면서 나선구조를 갖는 코일을 이룬다.
또한, 상기 코일의 양단은 적층체의 외부면에 인출되어 외부단자와 접속된 구조를 갖는다.
이와 같이, 적층형 인덕터는 코일이 페라이트와 같은 자성체로 둘러싸여 있으므로, 고전류가 인가되면 코일 주변의 자성체가 자화되는 경향이 있다.
상기 코일 주변이 자화됨으로써, 인덕터의 인덕턴스(L) 값을 변화시켜 인덕터의 용량 특성을 저해하는 문제점이 있다.
본 발명은 세라믹 전자부품의 바이어스(bias) 특성을 향상시키는 세라믹 전자부품용 비자성체 조성물 및 이를 이용한 세라믹 전자부품 및 이의 제조방법을 제공하는 것이다.
본 발명의 일 실시형태는 화학식 Zn2TiO4 로 표현되는 화합물을 포함하는 세라믹 전자부품용 비자성체 조성물을 제공한다.
상기 화합물은 분말일 수 있으며, 산화아연 (ZnO) 과 이산화티타늄 (TiO2)을 혼합 및 하소하여 마련할 수 있다.
또한, 상기 화합물은 0.65 내지 0.67 몰의 산화아연 및 0.33 내지 0.35 몰의 이산화티타늄의 반응으로 마련할 수 있다.
상기 세라믹 전자부품용 비자성체 조성물은 소결제를 더 포함할 수 있다.
상기 소결제는 B2O3, CuO 및 LiBO2로 구성되는 군으로부터 선택된 하나 이상일 수 있으며, 상기 화합물 100 중량부에 대하여 1 내지 5 중량부의 함량일 수 있다.
본 발명의 다른 실시형태는 복수의 자성체층이 적층된 세라믹 본체; 상기 세라믹 본체 내부에 형성된 내부전극층; 상기 자성체층 사이에 삽입되며, 화학식 Zn2TiO4 로 표현되는 화합물을 포함한 비자성체층; 및 상기 세라믹 본체의 외측에 형성되며, 상기 내부전극층과 전기적으로 연결된 외부전극;을 포함하는 세라믹 전자부품을 제공한다.
본 발명의 다른 실시형태는 복수의 자성체층을 마련하는 단계; 화학식 Zn2TiO4 로 표현되는 화합물을 포함한 비자성체층을 마련하는 단계; 상기 복수의 자성체층에 내부전극층을 형성하는 단계; 상기 복수의 자성체층 사이에 상기 비자성체층을 삽입하여 적층체를 형성하는 단계; 상기 적층체를 소성하여 세라믹 본체를 형성하는 단계; 및 상기 세라믹 본체의 외측에 내부전극과 전기적으로 연결되도록 외부전극을 형성하는 단계; 를 포함하는 세라믹 전자부품 제조방법을 제공한다.
본 발명의 일 실시형태에 따르면, 자성 특성을 가지지 않는 비자성체 조성물을 적용하여 세라믹 전자부품의 DC 바이어스(bias) 특성이 우수한 효과가 있다.
또한, 소결조제를 첨가함으로써, 자성체와의 계면 접합성을 제어하여 세라믹 전자부품의 수율에 영향을 미치는 자성체층과 비자성체층의 접합부분에서 박리 현상을 막는 효과가 있다.
도 1은 본 발명의 일 실시형태에 따른 세라믹 전자부품의 일 예를 나타내는 외부 사시도이다.
도 2는 도 1에 도시된 본 발명의 일 실시형태에 따른 세라믹 전자부품의 A-A 단면도이다.
도 3a 내지 도 3d는 본 발명의 일 실시형태에 따른 세라믹 전자부품의 제조 공정도이다.
도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 인덕터의 비자성체층의 성분 확산을 나타내는 전자현미분석(EPMA) 사진이다.
도 5는 본 발명의 일 실시형태에 따른 실시예 및 비교예의 온도별 DC 바이어스 특성을 비교한 그래프이다.
도 6은 본 발명의 일 실시형태에 따른 실시예 및 비교예의 용량 변화율을 비교한 그래프이다.
도 2는 도 1에 도시된 본 발명의 일 실시형태에 따른 세라믹 전자부품의 A-A 단면도이다.
도 3a 내지 도 3d는 본 발명의 일 실시형태에 따른 세라믹 전자부품의 제조 공정도이다.
도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 인덕터의 비자성체층의 성분 확산을 나타내는 전자현미분석(EPMA) 사진이다.
도 5는 본 발명의 일 실시형태에 따른 실시예 및 비교예의 온도별 DC 바이어스 특성을 비교한 그래프이다.
도 6은 본 발명의 일 실시형태에 따른 실시예 및 비교예의 용량 변화율을 비교한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 발명의 일 실시형태에 따른 세라믹 전자부품용 비자성체 조성물은 화학식 Zn2TiO4 로 표현되는 화합물을 포함한다.
세라믹 전자부품을 제조함에 있어서, 자기장의 차단 효과를 얻기 위해 자성체층 사이에 비자성체층을 삽입하는데, 기존에 적용 중인 비자성체층은 ZnCuFe204 기반의 재료로 마련되며 자성체층과의 소결 접합성을 위해 CuO를 첨가하고 있다.
그러나, 소결 접합성 확보를 위해 첨가되는 상기의 CuO로 인해 자성 특성을 가지는 CuFe2O4가 Cu의 첨가량만큼 생성되어 약간의 자화 거동을 가진다.
상기의 자화 거동으로 인해 세라믹 전자부품에 전류 인가시 발생하는 자기장의 차단 능력이 떨어져 DC 바이어스(bias) 특성이 저하되는 문제가 있었다.
따라서, 본 발명의 일 실시형태에 따르면, 상기와 같은 문제점을 해결하기 위하여 화학식 Zn2TiO4 로 표현되는 화합물을 포함하는 비자성체 조성물을 제공한다.
상기 화학식 Zn2TiO4 로 표현되는 화합물은 자성 특성을 전혀 가지지 않는 완전 비자성체 조성물이므로, 자속에 대한 차단 특성이 우수하여 DC 바이어스 특성의 향상을 가져올 수 있다.
본 발명의 일 실시형태에 따른 비자성체 조성물이 완전 비자성의 특성을 나타낸다는 것을 구체적으로 설명하면 하기와 같다.
원자나 이온의 전자배치에서 물질의 자성 특성 발현의 원인이 되는 쌍을 이루지 않는 전자(unpaired electron)가 있는지 없는지는 그 물질의 자기 모멘트를 측정하여 결정한다.
자기 모멘트는 쌍을 이루지 않는 전자의 수에 따라서 그 크기가 결정되며 쌍을 이루지 않는 전자의 수를 n 이라고 하면 그 대략의 크기는 다음과 같이 나타내어 진다.
이 관계식을 스핀만의 공식(spin only formula)이라 하며 여기에서 자기 모멘트 μ의 단위는 보어 마그네톤(BM)이다.
종래 비자성체층의 재료로서 사용되고 있는 몇 가지 이온의 전자 배치 및 자기 모멘트를 살펴보면 하기와 같다.
Fe3 +의 전자배치 :
Zn2 +의 전자배치 :
Cu2 +의 전자배치 :
기존의 ZnCuFe204 기반의 비자성체층은 포화자화(Ms) 특성 면에서 약 1.5 내지 2.5 emu/g 으로서 자성 특성을 가지고 있다.
반면에 본 발명의 일 실시형태에 따른 화학식 Zn2TiO4 로 표현되는 화합물에서 두 원소의 금속 이온 상태의 전자 배치 및 자기 모멘트는 아래와 같다.
Zn2 +의 전자배치 :
Ti4 +의 전자배치 :
상기 두 금속원소의 산화물인 ZnO 및 TiO2는 비교적 저온에서 두 성분의 혼합으로 Zn2TiO4 구조의 화합물이 합성되며, 이 경우 자기 모멘트가 0으로서 완전 비자성 특성을 보여 자기장 차단효과가 있게 된다.
또한, 본 발명의 일 실시형태에 따른 화학식 Zn2TiO4 로 표현되는 화합물에서 금속원소 아연(Zn)은 티탄 산화물(TiO4)의 성분 확산을 제어할 수 있으며, 자성체층 재료와 동일한 아연(Zn)을 포함하고 있어 동종 물질에 따른 소결 접합성 확보에 유리한 효과가 있다.
상기 화합물은 분말일 수 있으며, 산화아연 (ZnO) 과 이산화티타늄 (TiO2)을 혼합 및 하소하여 마련할 수 있다.
또한, 상기 화합물은 0.65 내지 0.67 몰의 산화아연 및 0.33 내지 0.35 몰의 이산화티타늄의 반응으로 마련할 수 있다.
한편, 상기 세라믹 전자부품용 비자성체 조성물은 자성체층과 접합하여 동시 소결시 수축 거동 정합을 이루기 위해 소결제를 더 포함할 수 있다.
상기 소결제는 B2O3, CuO 및 LiBO2로 구성되는 군으로부터 선택된 하나 이상일 수 있으며, 상기 화합물 100 중량부에 대하여 1 내지 5 중량부의 함량일 수 있다.
본 발명의 일 실시형태에 따른 화학식 Zn2TiO4 로 표현되는 화합물을 포함하는 비자성체 조성물에 상기 소결제를 첨가하더라도 자성 특성을 가지지 않아 DC 바이어스(bias) 특성이 우수한 효과가 있다.
또한, 상기 소결제를 첨가함으로써, 자성체층과의 계면 접합성을 제어하여 세라믹 전자부품의 수율에 영향을 미치는 자성체층과 비자성체층 사이의 박리를 방지하는 효과가 우수하다.
도 1은 본 발명의 일 실시형태에 따른 세라믹 전자부품의 일 예를 나타내는 외부 사시도이다.
도 2는 도 1에 도시된 본 발명의 일 실시형태에 따른 세라믹 전자부품의 A-A 단면도이다.
이하, 세라믹 전자부품의 일 예로서 적층 세라믹 인덕터에 대해 설명한다.
도 1 및 도 2를 참조하면, 본 실시형태에 따른 적층 세라믹 인덕터는 복수의 자성체층(11)이 적층된 세라믹 본체(10); 상기 세라믹 본체(10) 내부에 형성된 내부전극층(12); 상기 자성체층(11) 사이에 삽입되며, 화학식 Zn2TiO4 로 표현되는 화합물을 포함한 비자성체층(13); 및 상기 세라믹 본체(10)의 외측에 형성되며, 상기 내부전극층(12)과 전기적으로 연결된 외부전극(14a, 14b);을 포함한다.
본 실시형태에서는 세라믹 본체는 자성체층(11) 사이에 화학식 Zn2TiO4 로 표현되는 화합물을 포함한 비자성체층(13)이 삽입되는 구조로서, 상기 화합물이 상술한 바와 같이 완전 비자성 특성을 나타내는 바 DC 바이어스 특성이 향상된 세라믹 전자부품을 제공할 수 있다.
또한, 상기 비자성체층(13)은 소결제를 더 포함할 수 있으므로, 자성체층(11)과의 계면 접합성을 제어하여 세라믹 전자부품의 수율에 영향을 미치는 자성체층(11)과 비자성체층(13) 사이의 박리를 방지하는 효과가 우수하다
또한, 상기 세라믹 전자부품에 전기가 인가될 경우 내부전극층(12)에 자기장이 형성되지만, 본 발명의 비자성체층(13)에 의해 상기 자기장은 완벽하게 차단되어 우수한 DC 바이어스 특성을 보이게 된다.
도 3a 내지 도 3d는 본 발명의 일 실시형태에 따른 세라믹 전자부품의 제조 공정도이다.
도 3a 내지 도 3d를 참조하면, 본 실시형태에 따른 세라믹 전자부품의 제조방법은 복수의 자성체층(11a, 11b, 11c, 11d, 11e, 11f, 11g, 11h)을 마련하는 단계; 화학식 Zn2TiO4 로 표현되는 화합물을 포함한 비자성체층(13)을 마련하는 단계; 상기 복수의 자성체층(11a, 11b, 11c, 11d, 11e, 11f, 11g, 11h)에 내부전극층(12a, 12b, 12c, 12d, 12e, 12f)을 형성하는 단계; 상기 복수의 자성체층(11a, 11b, 11c, 11d, 11e, 11f, 11g, 11h) 사이에 상기 비자성체층(13)을 삽입하여 적층체를 형성하는 단계; 상기 적층체를 소성하여 세라믹 본체(10)를 형성하는 단계; 및 상기 세라믹 본체(10)의 외측에 내부전극층(12)과 전기적으로 연결되도록 외부전극(14a, 14b)을 형성하는 단계;를 포함한다.
우선 도 3a와 같이 복수의 자성체층(11a, 11b, 11c, 11d, 11e, 11f, 11g, 11h)을 마련할 수 있다.
상기 복수의 자성체층은 일예를 보여주는 것일 뿐, 그 층수의 제한은 없으며, 세라믹 전자부품의 목적에 따라 그 층수는 결정될 수 있다.
상기 자성체층은 통상적인 방법으로 마련될 수 있으며, 그 재료는 특별히 제한되지 않으며, 예를 들어, NiZnCuFe2O4를 재료로 사용할 수 있다.
또한, 화학식 Zn2TiO4 로 표현되는 화합물을 포함한 비자성체층을 마련하며, 상기 비자성체층은 상술한 비자성체 조성물을 이용하여 제조할 수 있다.
다음으로 도 3b와 같이 상기 복수의 자성체층(11a, 11b, 11c, 11d, 11e, 11f, 11g, 11h)에 내부전극층(12a, 12b, 12c, 12d, 12e, 12f)을 형성할 수 있다.
상기 내부전극층(12a, 12b, 12c, 12d, 12e, 12f)은 통상적인 방법으로 형성될 수 있으며, 그 재료는 특별히 제한되지 않으며, 예를 들어, Ag, Pt, Pd, Au, Cu 및 Ni 중 어느 하나 이상 또는 이들의 합금으로 이루어질 수 있다.
또한, 본 발명의 일 실시예에 따르면 상기 내부전극층(12a, 12b, 12c, 12d, 12e, 12f)은 각각 비아 전극(도시되지 않음)에 의해 연결되어 코일 구조를 구성할 수 있다.
다음으로 도 3c와 같이 상기 복수의 자성체층(11a, 11b, 11c, 11d, 11e, 11f, 11g, 11h) 사이에 상기 비자성체층(13)을 삽입하여 적층체를 형성한다.
상기 비자성체층(13)은 복수의 자성체층(11a, 11b, 11c, 11d, 11e, 11f, 11g, 11h) 사이에 적층되며, 적층 위치는 특별히 제한되지 않으며, 복수의 자성체층 사이에 위치할 수 있다.
상술한 본 발명의 일 실시형태에 따른 비자성체 조성물을 이용하여 비자성체층(13)을 마련함으로써, 완전 비자성 특성이 발현된다.
다음으로, 상기 적층체를 소성하여 세라믹 본체(10)를 형성하게 되며, 본 실시형태에서는 비자성체층(13)이 소결제를 포함할 수 있으므로, 자성체층(11)과의 소결 접합성이 양호하여 세라믹 전자부품의 수율에 영향을 미치는 자성체층(11)과 비자성체층(13) 사이의 박리를 방지하는 효과가 우수하다.
또한, 본 발명의 일 실시형태에 따른 화학식 Zn2TiO4 로 표현되는 화합물은 금속원소 아연(Zn)이 티타늄 산화물(TiO4)의 성분 확산을 제어하게 되므로 확산층 증가로 인한 바이어스 온도 특성 변화를 개선하는 효과가 있다.
또한, 비자성체층(13)은 자성체층(11)의 재료와 동일한 금속원소 아연(Zn)을 포함하고 있으므로 소결 접합성이 양호한 특성이 있다.
도 3d에서와 같이, 세라믹 본체(10)의 외측에 내부전극층(12)과 전기적으로 연결되도록 외부전극(14a, 14b)을 형성함으로써 세라믹 전자부품을 제조하게 된다.
이하, 실시예 및 비교예를 참조하여 본 발명을 보다 구체적으로 설명하지만, 본 발명의 범위가 이에 제한되는 것은 아니다.
[실시예]
Zn2TiO4 화합물 100 중량부, CuO 및 B2O3를 각각 5 중량부를 포함하여 비자성체층을 마련하며(실시예1), Zn2TiO4 화합물 100 중량부, CuO 및 B2O3를 각각 3 중량부를 포함하여 비자성체층을 마련하였다(실시예2).
복수의 자성체층은 NiZnCuFe2O4를 재료로 마련하였으며, 상기 자성체층 사이에 비자성체층을 적층하여 적층 세라믹 인덕터를 각각 마련하였다.
[비교예]
ZnCuFe2O4 100 중량부, CuO를 각각 5 중량부(비교예1) 및 3 중량부(비교예2)를 포함하여 비자성체층을 마련하였다.
복수의 자성체층은 NiZnCuFe2O4를 재료로 마련하였으며, 상기 자성체층 사이에 비자성체층을 적층하여 적층 세라믹 인덕터를 각각 마련하였다.
도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 인덕터의 비자성체층의 성분 확산을 나타내는 전자현미분석(EPMA) 사진이다.
도 4에서 보이는 바와 같이, 상기 비자성체층이 화학식 Zn2TiO4 로 표현되는 화합물을 포함하여 마련되므로, 금속원소 아연(Zn)이 티타늄 산화물의 성분 확산을 제어하여 첨가제 적용에도 불구하고 성분 확산 없이 접합되어 있는 것을 알 수 있다.
따라서, 본 발명에 따르면 비자성체층이 자성체층과 접합 소결하고 성분 확산 없이 접합이 가능하다.
도 5는 본 발명의 일 실시형태에 따른 실시예 및 비교예의 온도별 DC 바이어스 특성을 비교한 그래프이다.
도 5에서 굵은 선으로 표시된 것이 본 발명의 실시예 1에 따른 온도별 용량(Inductance) 특성을 보여주는 그래프이다.
도 5에서 보이는 바와 같이, 본 발명의 실시예 1에 의할 경우 각 온도별 용량(Inductance) 특성이 비교예 1에 비해 안정한 것을 알 수 있다.
도 6은 본 발명의 일 실시형태에 따른 실시예 및 비교예의 용량 변화율을 비교한 그래프이다.
도 6은 DC 바이어스 인가에 따른 용량 변화율을 비교한 결과로서 비교예 1에 비하여 본 발명의 실시예 1이 고전류 부분에서 용량 변화율이 적어 본 발명에 따라 DC 바이어스 특성이 개선되었음을 알 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 세라믹 본체
11(11a, 11b, 11c, 11d, 11e, 11f, 11g, 11h): 자성체층
12(12a, 12b, 12c, 12d, 12e, 12f): 내부전극층
13: 비자성체층 14a, 14b: 외부전극층
11(11a, 11b, 11c, 11d, 11e, 11f, 11g, 11h): 자성체층
12(12a, 12b, 12c, 12d, 12e, 12f): 내부전극층
13: 비자성체층 14a, 14b: 외부전극층
Claims (20)
- 화학식 Zn2TiO4로 표현되는 화합물을 포함하는 세라믹 전자부품용 비자성체 조성물.
- 제1항에 있어서,
상기 화합물은 분말인 세라믹 전자부품용 비자성체 조성물.
- 제1항에 있어서,
상기 화합물은 산화아연 (ZnO)과 이산화티타늄 (TiO2)을 혼합 및 하소하여 마련되는 세라믹 전자부품용 비자성체 조성물.
- 제3항에 있어서,
상기 화합물은 0.65 내지 0.67 몰의 산화아연 및 0.33 내지 0.35 몰의 이산화티타늄의 반응으로 마련되는 세라믹 전자부품용 비자성체 조성물.
- 제1항에 있어서,
소결제를 더 포함하는 세라믹 전자부품용 비자성체 조성물.
- 제5항에 있어서,
상기 소결제는 B2O3, CuO 및 LiBO2로 구성되는 군으로부터 선택된 하나 이상인 세라믹 전자부품용 비자성체 조성물.
- 제6항에 있어서,
상기 소결제는 상기 화합물 100 중량부에 대하여 1 내지 5 중량부인 세라믹 전자부품용 비자성체 조성물.
- 복수의 자성체층이 적층된 세라믹 본체;
상기 세라믹 본체 내부에 형성된 내부전극층;
상기 자성체층 사이에 삽입되며, 화학식 Zn2TiO4 로 표현되는 화합물을 포함한 비자성체층; 및
상기 세라믹 본체의 외측에 형성되며, 상기 내부전극층과 전기적으로 연결된 외부전극;
을 포함하는 세라믹 전자부품.
- 제8항에 있어서,
상기 화합물은 산화아연 (ZnO)과 이산화티타늄 (TiO2)을 혼합 및 하소하여 마련되는 세라믹 전자부품.
- 제9항에 있어서,
상기 화합물은 0.65 내지 0.67 몰의 산화아연 및 0.33 내지 0.35 몰의 이산화티타늄의 반응으로 마련되는 세라믹 전자부품.
- 제8항에 있어서,
상기 비자성체층은 소결제를 더 포함하는 세라믹 전자부품.
- 제11항에 있어서,
상기 소결제는 B2O3, CuO 및 LiBO2로 구성되는 군으로부터 선택된 하나 이상인 세라믹 전자부품.
- 제12항에 있어서,
상기 소결제는 상기 화합물 100 중량부에 대하여 1 내지 5 중량부인 세라믹 전자부품.
- 복수의 자성체층을 마련하는 단계;
화학식 Zn2TiO4 로 표현되는 화합물을 포함한 비자성체층을 마련하는 단계;
상기 복수의 자성체층에 내부전극층을 형성하는 단계;
상기 복수의 자성체층 사이에 상기 비자성체층을 삽입하여 적층체를 형성하는 단계;
상기 적층체를 소성하여 세라믹 본체를 형성하는 단계; 및
상기 세라믹 본체의 외측에 내부전극과 전기적으로 연결되도록 외부전극을 형성하는 단계;
를 포함하는 세라믹 전자부품 제조방법.
- 제14항에 있어서,
상기 화합물은 산화아연(ZnO) 과 이산화티타늄(TiO2)을 혼합 및 하소하여 마련되는 세라믹 전자부품 제조방법.
- 제15항에 있어서,
상기 화합물은 0.65 내지 0.67 몰의 산화아연 및 0.33 내지 0.35 몰의 이산화티타늄의 반응으로 마련되는 세라믹 전자부품 제조방법.
- 제14항에 있어서,
상기 비자성체층은 소결제를 더 포함하는 세라믹 전자부품 제조방법.
- 제17항에 있어서,
상기 소결제는 B2O3, CuO 및 LiBO2로 구성되는 군으로부터 선택된 하나 이상인 세라믹 전자부품 제조방법.
- 제18항에 있어서,
상기 소결제는 상기 화합물 100 중량부에 대하여 1 내지 5 중량부인 세라믹 전자부품 제조방법.
- 제14항에 있어서,
상기 적층하는 단계에서 상기 비자성체층은 상기 자성체층의 중간에 삽입되는 세라믹 전자부품 제조방법.
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