KR101866439B1 - 적층형 전자부품 - Google Patents

Abstract

적층형 전자부품은, 복수의 자기 재료 층; 복수의 전도성 패턴; 상기 복수의 자기 재료 층과 상기 복수의 전도성 패턴을 적층함으로써 형성되는 적층된 계층 본체; 상기 자기 재료 층 간에 상기 전도성 패턴을 연결함으로써 상기 적층된 계층 본체에 형성되는 코일; 및 상기 적층된 계층 본체 내에 형성되는 적어도 하나의 자기 갭을 포함하며, 상기 자기 갭은 Ni와 Cu의 화합물로 형성된다.

Description

적층형 전자부품{LAMINATED-TYPE ELECTRONIC COMPONENT}

본 출원은 2012년 4월 13일에 출원된 일본특허출원 No. 2012-91657 및 2012년 11월 30일에 출원된 일본특허출원 No. 2012-262071에 대한 우선권을 주장하는 바이며, 상기 문헌들의 전체 내용은 본 명세서에 원용되어 포함된다.

본 발명은 자기 재료 층 및 전도성 패턴이 적층되어 있는 적층형 전자부품에 관한 것으로서, 자기 재료 층 사이에 배치된 전도성 패턴은 연결되어, 적층된 계층 본체(laminated layer body) 내에 코일을 형성하고, 이 적층 계층 본체에는 적어도 하나의 자기 갭도 형성된다.

종래의 적층형 전자부품 중 하나는 자기 재료 층과 전도성 패턴을 적층하고, 자기 재료 층 사이에 배치된 전도성 패턴을 나선형으로 연결하여 그 적층된 계층 본체 내에 코일을 형성하고 있다.

최근, 이러한 유형의 적층형 전자부품이 큰 전류가 흐르는 전원공급회로나 DC-DC 컨버터 회로 등에서 점진적으로 사용되고 있다. 이러한 유형의 적층형 전자부품은 소형화 및 큰 DC 중첩 허용 전류값을 가지는 것이 요망된다. DC 중첩 허용 전류값을 높이기 위해, 도 6에 도시된 바와 같이, 전도성 패턴의 선 폭을 증가시켜 코일의 DC 저항을 감소시키거나, 또는 자기 재료 층 및 전도성 패턴 61A 내지 61E를 적층시켜 적층 계층 본체를 형성하고, 적층된 계층 본체 내에 자기 갭(62)을 형성하여 적층 계층 본체에서 사용되는 자기 재료의 자기 포화를 방지하는 데 사용된다(일본특허공개공보 No. 02-165607).

니켈 기반 페라이트의 자기 재료 층을 가지는 이러한 종래의 적층형 전자부품에서는, 자기 재료 층과 자기 갭 간의 바람직한 접합을 확보하기 위해, 자기 갭에 아연 기반 또는 구리-아연 기반 페라이트가 사용된다. 적층형 전자부품에서는, 자기 재료 층의 요소 및 자기 갭의 요소는 적층 계층 본체를 소성하는 동안 상호 확산되며, 자기 재료 층과 자기 갭 간의 접합에는 요소의 조성(composition)이 반대인 페라이트 층이 형성된다.

이러한 페라이트 층에는 조성이 불균일하고 자기 특성이 불안정하다는 문제가 있다. 특히, 니켈 페라이트는 자기 재료 층에서 자기 갭 쪽으로 확산하며, 이에 의해 아연 페라이트와 소량의 니켈 페라이트의 혼합 조성을 형성한다. 이러한 조성은 실내온도(25℃) 근처에서 큐리 점을 가지는 것으로 알려져 있으며, 온도가 실내온도보다 높아지면, 그 자기 특성을 급속하게 잃어버린다.

그러므로 종래의 적층형 전자부품에서는, 온도가 큐리 점보다 높거나 같으면 자기 재료 층과 자기 갭 간의 경계면에서 그 자기 특성을 잃어버린다. 결과적으로, 이러한 적층형 전자부품은 부정적인 온도 속성을 가지며, 이로 인해 코일의 온도 특성의 저하와 같은 문제를 일으킨다.

이러한 상황에서, 전원공급회로 또는 DC/DC 컨버터 회로에서 사용하기 위한 적층형 전자부품은 높은 온도를 가지는 사용 환경에 배치되며, 그 코일은 큰 전류가 코일에 흐르므로 열을 발생하며, 이에 따라 적층형 전자부품은 동작 동안 온도 변화가 크다. 결과적으로, 종래의 적층형 전자부품에서는, 온도의 상승으로 인해 인덕턴스 값의 갑작스런 저하가 생길 수 있다.

이러한 문제를 해결하기 위해, 자기 갭을 SiO₂와 산화물의 혼합 재료를 사용해서 형성하는 것이 고려되었다. 그렇지만, 이러한 솔루션은 자기 갭에 사용되는 SiO₂가 자기 재료 층에 배치되면, 자기 재료 층에 포함되어 있는 페라이트의 투자율(magnetic permeability)을 저하시키는 문제를 안고 있다.

부정적인 온도 특성을 자기 재료 층의 페라이트의 온도 특성으로 상쇄하는 솔루션을 사용해 볼 수 있다. 유감스럽게도, 이 솔루션도 인덕턴스 값의 변화 범위가 자기 재료 층과 자기 갭 간의 경계 영역에 따라 달라, 구조 설계상의 유연성이 낮거나, 그 구조에 따라 온도 특성이 다른 페라이트를 제공해야 하는 문제가 있다.

전술한 문제를 해결하기 위해, 본 발명의 목적은 온도 특성이 저하되지 않으면서 큰 DC 중첩 허용 전류 값을 획득할 수 있는 소형의 적층형 전자부품을 제공하는 것이다.

본 발명은 적층형 전자부품을 제공하며, 상기 적층형 전자부품은, 복수의 자기 재료 층 및 복수의 전도성 패턴; 상기 복수의 자기 재료 층과 상기 복수의 전도성 패턴을 적층함으로써 형성되는 적층된 계층 본체; 상기 자기 재료 층 간에 상기 전도성 패턴을 연결함으로써 상기 적층된 계층 본체에 형성되는 코일; 및 상기 적층된 계층 본체 내에 형성되는 적어도 하나의 자기 갭을 포함하며, 이러한 적층형 전자부품에서, 자기 갭은 Ni와 Cu의 화합물로 형성된다.

본 발명의 적층형 전자부품은, 복수의 자기 재료 층; 복수의 전도성 패턴; 상기 복수의 자기 재료 층과 상기 복수의 전도성 패턴을 적층함으로써 형성되는 적층된 계층 본체; 상기 자기 재료 층 간에 상기 전도성 패턴을 연결함으로써 상기 적층된 계층 본체에 형성되는 코일; 및 상기 적층된 계층 본체 내에 형성되는 적어도 하나의 자기 갭을 포함하며, 상기 자기 갭은 Ni와 Cu의 화합물로 형성되며, 따라서, 적층형 전자부품을 소형화하여도 온도 특성이 저하되지 않으면서 DC 중첩 허용 전류 값을 높일 수 있다.

도 1은 본 발명의 적층형 전자부품의 제1 실시예를 나타내는 단면도이다.
도 2는 본 발명의 적층형 전자부품의 제1 실시예에 대한 특성도이다.
도 3은 본 발명의 적층형 전자부품의 제2 실시예를 나타내는 단면도이다.
도 4는 본 발명의 적층형 전자부품의 제3 실시예를 나타내는 단면도이다.
도 5는 본 발명의 적층형 전자부품의 제3 실시예에 대한 특성도이다.
도 6은 종래의 적층형 전자부품에 대한 단면도이다.

본 발명의 적층형 전자부품은 Ni를 함유하는 페라이트로 형성된 자기 재료 층과 전도체로 이루어진 전도성 패턴이 적층되어 적층된 계층 본체를 형성하며, 자기 재료 층 간에 배치된 전도성 패턴은 나선형으로 연결되어 상기 적층된 계층 본체 내에 코일을 형성한다. Ni와 Cu의 화합물로 이루어지되 Zn을 함유하지 않는 자기 갭이 상기 적층된 계층 본체 내에 형성된다.

그러므로 본 발명의 적층형 전자부품은 자기 갭 내에 Zn을 사용하지 않으므로, 실내온도 근처에서 큐리 점을 가지는 조성이 자기 재료 층과 자기 갭 간의 경계에서 생기지 않으며, 이에 의해 온도 특성을 향상시킬 수 있다. 적층된 계층 본체는 자기 속성이 온도에 따라 상당히 변하는 부분을 가지지 않으며; 이에 따라 제품의 구조 설계와 제품의 속성 간의 상관관계가 더 좋게 되어, 설계상의 정확도가 향상된다.

실시예

이하, 본 발명의 적층형 전자부품의 실시예에 대해 도 1 내지 도 5를 참조하여 설명한다.

도 1은 본 발명의 적층형 전자부품의 제1 실시예를 나타내는 단면도이다. 도 1에서, 도면부호 11A 내지 11E는 전도성 패턴을 나타내고, 도면부호 12A 및 12B는 자기 갭을 나타낸다.

자기 재료 층은 Ni-Cu-Zn 기반의 페라이트로 형성된다. 전도성 패턴은 페이스트 형태의 은, 은 기반, 금, 금 기반 또는 백금 금속 재료로 이루어진 전도성 페이스트로 형성된다.

전도성 패턴(11A)은 비자기 재료 층(12A)의 표면 위에 형성되고, 비자기 재료 층(12A)은 자기 재료 층 위에 형성되어 있는 자기 갭을 구성한다. 전도성 패턴(11A)의 한 단부는 자기 재료 층의 단부 표면으로 연장한다. 자기 갭을 구성하는 비자기 재료 층(12A)은 Ni와 Cu의 화합물로 형성되고 자기 재료 층보다 작은 크기로 형성된다.

전도성 패턴(11B)은 전도성 패턴(11A) 위에 적층되어 있는 자기 재료 층의 표면 위에 형성된다. 전도성 패턴(11B)의 한 단부는 전도성 패턴(11A)의 다른 단부에 연결되어 있다.

전도성 패턴(11C)은 전도성 패턴(11B) 위에 적층되어 있는 자기 재료 층의 표면 위에 형성된다. 전도성 패턴(11C)의 한 단부는 전도성 패턴(11B)의 다른 단부에 연결되어 있다.

전도성 패턴(11D)은 전도성 패턴(11C) 위에 적층되어 있는 자기 재료 층의 표면 위에 형성된다. 전도성 패턴(11D)의 한 단부는 전도성 패턴(11C)의 다른 단부에 연결되어 있다.

전도성 패턴(11E)은 전도성 패턴(11D) 위에 적층되어 있는 자기 재료 층의 표면 위에 형성된다. 전도성 패턴(11E)의 한 단부는 전도성 패턴(11D)의 다른 단부에 연결되어 있다. 전도성 패턴(11E)의 다른 단부는 자기 재료 층의 단부 표면으로 연장한다. 또한, 자기 재료 층은 자기 갭을 구성하는 비자기 재료 층(12B)을 통해 전도성 패턴(11E) 위에 적층된다. 자기 갭을 구성하는 비자기 재료 층(12B)은 Ni와 Cu의 화합물로 형성되고 자기 재료 층보다 크기 작게 형성된다.

이 방법에서, 자기 재료 층과 전도성 패턴(11A 내지 11E)이 적층되고, 자기 재료 층 간의 전도성 패턴(11A 내지 11E)은 나선형으로 서로 연결되어, 적층된 계층 본체 내에 코일을 형성하며, 적층된 계층 본체 내에는 자기 갭도 형성된다. 이 적층된 계층 본체의 단부 표면에 외부 단자가 형성되고, 적층된 계층 본체의 단부 표면으로 연장하는 전도성 패턴이 외부 단자에 연결되어 있다.

이러한 방식으로 구성된 본 발명의 적층형 전자부품에서, 자기 재료 층은 NiO: 19 mol%, ZnO: 25 mol%, CuO: 9 mol%, 및 Fe₂O₃: 47 mol%를 함유하는 Ni-Cu-Zn 기반의 페라이트로 형성되었고, 자기 갭은 8:2 비율의 Ni와 Cu의 화합물로 형성되었으며, 그 결과, 도 2에 실선으로 도시된 바와 같이, 온도에 대한 인덕턴스의 값의 변화율은 거의 0으로 되었다.

구체적으로, 자기 재료 층이 NiO: 19 mol%, ZnO: 25 mol%, CuO: 9 mol%, 및 Fe₂O₃: 47 mol%를 함유하는 Ni-Cu-Zn 기반의 페라이트로 형성되고, 자기 갭은 Cu-Zn 기반의 페라이트로 형성된 종래의 적층형 전자부품은 도 2에 점선으로 도시된 바와 같이 온도에 대한 인덕턴스의 변화율이 최대 8%이므로, 이러한 종래의 전자부품과 비교해 보면, 본 발명의 전자부품은 온도 특성이 크게 향상되었다.

이러한 방식으로 구성된 본 발명의 적층형 전자 구성부품에서는, 자기 갭에 사용되는 Ni와 Cu의 비는 다양하게 변하고; 그 결과, Ni의 비가 1 이하인 자기 갭과 접촉하는 전도성 패턴에서 개방 회로가 생성되며; 대조적으로, 900℃의 온도에서 소성된 후 Ni의 비가 9 이상인 자기 갭에서는 소결(sintering)이 생기지 않는다.

2:8, 5:5, 8:2의 다양한 Ni 내지 Cu의 비를 사용하는 적층된 계층 본체는 각각 1MHz에서 118, 119, 및 120의 투자율을 획득하였다. 적층형 계층 본체의 투자율의 증가에 기여하는 Ni의 비가 증가하면, 적층된 계층 본체 내에 형성된 코일의 인덕턴스 값이 증가한다.

도 3은 본 발명의 적층형 전자부품의 제2 실시예를 나타내는 단면도이다. 제2 실시예에서, 자기 재료 층은 Ni-Cu-Zn 기반의 페라이트로 형성된다. 자기 재료 층은 Ni-Cu-Zn 기반의 페라이트로 형성된다. 전도성 패턴은 페이스트 형태의 은, 은 기반, 금, 금 기반 또는 백금 금속 재료로 이루어진 전도성 페이스트로 형성된다.

전도성 패턴(31A)은 자기 재료 층의 표면 위에 형성되고, 전도성 패턴(31A)의 한 단부는 자기 재료 층의 단부 표면으로 연장한다.

전도성 패턴(31B)은 전도성 패턴(31A) 위에 적층되어 있는 자기 재료 층의 표면 위에 형성된다. 전도성 패턴(31B)의 한 단부는 전도성 패턴(31A)의 다른 단부에 연결되어 있다.

전도성 패턴(31C)은 전도성 패턴(31B) 위에 적층되어 있는 자기 재료 층의 표면 위에 형성된다. 전도성 패턴(31C)의 내주에는 자기 갭을 구성하는 비자기 재료 층(32)이 형성된다. 자기 갭을 구성하는 비자기 재료 층(32)은 Ni와 Cu의 화합물로 형성된다. 전도성 패턴(31C)의 한 단부는 전도성 패턴(31B)의 다른 단부에 연결되어 있다.

전도성 패턴(31D)은 전도성 패턴(31C) 위에 적층되어 있는 자기 재료 층의 표면 위에 형성된다. 전도성 패턴(31D)의 한 단부는 전도성 패턴(31C)의 다른 단부에 연결되어 있다.

전도성 패턴(31E)은 전도성 패턴(31D) 위에 적층되어 있는 자기 재료 층의 표면 위에 형성된다. 전도성 패턴(31E)의 한 단부는 전도성 패턴(31D)의 다른 단부에 연결되어 있다. 전도성 패턴(31E)의 다른 단부는 자기 재료 층의 단부 표면으로 연장한다.

이 방법에서, 자기 재료 층과 전도성 패턴(31A 내지 31E)이 적층되고, 자기 재료 층 간의 전도성 패턴(31A 내지 31E)은 나선형으로 서로 연결되어, 적층된 계층 본체 내에 코일을 형성하며, 적층된 계층 본체 내에는 자기 갭도 형성된다. 이 적층된 계층 본체의 단부 표면에 외부 단자가 형성되고, 적층된 계층 본체의 단부 표면으로 연장하는 전도성 패턴이 외부 단자에 연결되어 있다.

도 4는 본 발명의 적층형 전자부품의 제3 실시예를 나타내는 단면도이다. 제3 실시예에서, 자기 재료 층은 Ni-Cu-Zn 기반의 페라이트로 형성된다. 전도성 패턴은 페이스트 형태의 은, 은 기반, 금, 금 기반 또는 백금 금속 재료로 이루어진 전도성 페이스트로 형성된다.

전도성 패턴(41A)은 비자기 재료 층(42A)의 표면 위에 형성되고, 비자기 재료 층(12A)은 자기 재료 층 위에 형성되어 있는 자기 갭을 구성한다. 전도성 패턴(41A)의 한 단부는 자기 재료 층의 단부 표면으로 연장한다. 자기 갭을 구성하는 비자기 재료 층(42A)은 Ni와 Cu의 화합물로 형성되고 자기 재료 층보다 작은 크기로 형성된다.

전도성 패턴(41B)은 자기 갭을 구성하는 비자기 재료부(43A)의 표면 위에 형성되고, 전도성 패턴(41A) 위에 적층되어 있는 자기 재료 층을 통해 수직으로 연장한다. 전도성 패턴(41B)의 한 단부는 전도성 패턴(41A)의 다른 단부에 연결되어 있다.

전도성 패턴(41C)은 자기 갭을 구성하는 비자기 재료부(43B)의 표면 위에 형성되고, 전도성 패턴(41B) 위에 적층되어 있는 자기 재료 층을 통해 수직으로 연장한다. 전도성 패턴(41C)의 한 단부는 전도성 패턴(41B)의 다른 단부에 연결되어 있다.

전도성 패턴(41D)은 자기 갭을 구성하는 비자기 재료부(43C)의 표면 위에 형성되고, 전도성 패턴(41C) 위에 적층되어 있는 자기 재료 층을 통해 수직으로 연장한다. 전도성 패턴(41D)의 한 단부는 전도성 패턴(41C)의 다른 단부에 연결되어 있다.

전도성 패턴(41E)은 자기 갭을 구성하는 비자기 재료부(43D)의 표면 위에 형성되고, 전도성 패턴(41D) 위에 적층되어 있는 자기 재료 층을 통해 수직으로 연장한다. 전도성 패턴(41E)의 한 단부는 전도성 패턴(41D)의 다른 단부에 연결되어 있다. 전도성 패턴(41E)의 다른 단부는 자기 재료 층의 단부 표면으로 연장한다. 자기 재료 층은 자기 갭을 구성하는 비자기 재료 층(42B)을 통해 전도성 패턴(41E) 위에 추가로 적층된다. 자기 갭을 구성하는 비자기 재료 층(42B)은 Ni와 Cu의 화합물로 형성되고 자기 재료 층보다 작은 크기로 형성된다.

이 방법에서, 자기 재료 층과 전도성 패턴(41A 내지 41E)이 적층되고, 자기 재료 층 간의 전도성 패턴(41A 내지 41E)은 나선형으로 서로 연결되어, 적층된 계층 본체 내에 코일을 형성하며, 적층된 계층 본체 내에는 자기 갭도 형성된다. 이 적층된 계층 본체의 단부 표면에 외부 단자가 형성되고, 적층된 계층 본체의 단부 표면으로 연장하는 전도성 패턴이 외부 단자에 연결되어 있다.

이러한 방식으로 구성된 본 발명의 적층형 전자부품에서, 자기 재료 층은, NiO: 19 내지 45 mol%, ZnO: 1 내지 25 mol%, CuO: 6 내지 10 mol%, 및 Fe₂O₃: 47 내지 49 mol%를 함유하는 페라이트 재료에 0.6 내지 1.5 wt%의 SnO₂를 첨가함으로써 이루어진 Ni-Cu-Zn 기반의 페라이트로 형성되었으며, 자기 갭은 0:10 내지 10:0 비율의 Ni와 Cu의 화합물로 형성되었으며, 그 결과, 인덕턴스의 값의 변화율은 도 5에 도시된 바와 같이 되었다. 도 5의 표에서 별표(*)로 표시된 각각의 견본 번호는 이 견본이 본 발명의 범주로부터 유도된 것임을 나타낸다.

(비교 예)

본 발명의 적층형 전자부품에서 사용된 모든 조성에서 인덕턴스 값의 변화율은, 자기 갭에서 Cu-Zn 기반의 페라이트를 사용하는 종래의 적층형 전자부품의 인덕턴스 값의 변화율보다 작았다.

NiO: 19 mol%, ZnO: 25 mol%, CuO: 9 mol%, 및 Fe₂O₃: 47 mol%를 함유하는 페라이트 재료에 1.5wt%의 SnO₂를 첨가함으로써 이루어진 Ni-Cu-Zn 기반의 페라이트로 형성된 자기 재료 층에서, Ni 내지 Cu의 비가 2:8 내지 8:2 비율이 아닌 자기 갭은 균열이 생기거나, 이 자기 갭과 접촉하는 전도성 패턴에 개방 회로가 생성되었다.

또한, NiO: 27 mol%, ZnO: 14 mol%, CuO: 10 mol%, 및 Fe₂O₃: 49 mol%를 함유하는 페라이트 재료에 1.5wt%의 SnO₂를 첨가함으로써 이루어진 Ni-Cu-Zn 기반의 페라이트로 형성된 자기 재료 층에서, Ni 내지 Cu의 비가 8:2인 Ni 및 Cu의 화합물로 형성된 자기 갭은, SnO₂를 함유하지 않는 Ni-Cu-Zn 기반의 페라이트로 형성된 자기 재료 층을 가지되 자기 갭을 가지지 않는 종래의 적층형 전자부품과 비교해서, 인덕턴스 값의 변화율이 더 작았다. 본 발명의 전자부품에서는 또한 인덕턴스 값의 변화율이, NiO: 27 mol%, ZnO: 14 mol%, CuO: 10 mol%, 및 Fe₂O₃: 49 mol%를 함유하는 페라이트 재료에 1.5wt%의 SnO₂를 첨가함으로써 이루어진 Ni-Cu-Zn 기반의 페라이트로 형성된 자기 재료 층을 가지되 자기 갭을 가지지 않는 종래의 적층형 전자부품의 인덕턴스 값의 변화율보다 작았다.

본 발명의 적층형 전자부품의 실시예에 대해 위에서 설명하였으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 자기 재료 층은 Ni-Zn 기반의 페라이트 또는 Ni 페라이트로 형성될 수 있다. 자기 재료 층을 구성하는 페라이트는 MnO₂, SiO₂와 같이 그 재료에서 유도되는 소량의 요소를 포함할 수 있다. 자기 갭에 포함되는 Ni와 Cu의 화합물은 그 재료에서 유도되는 소량의 요소를 함유할 수 있거나, 자기 재료 층을 구성하는 페라이트에 함유되어 있는 SnO₂의 확산을 방지하기 위한 SnO₂를 함유할 수 있다. 또한, 자기 갭을 구성하는 비자기 재료 층은 자기 재료 층의 크기와 동일한 크기로 형성될 수 있다. 전도성 패턴에 금속 호일(foil)을 사용할 수 있다. 자기 갭을 구성하는 비자기 재료 층은 3층 또는 그 이상의 층으로 형성될 수 있다. 제2 실시예에서, 자기 갭을 구성하는 비자기 재료부는 전도성 패턴 간에 배치될 수 있다.

Claims (5)

1. 자기 재료 층과 전도성 패턴이 적층되고, 상기 자기 재료 층과 상기 전도성 패턴을 연결함으로써 적층된 계층 본체 내에 코일이 형성되며, 상기 적층된 계층 본체 내에 자기 갭이 형성된 적층형 전자부품으로서,
   상기 자기 재료 층은, NiO: 19 내지 45 mol%, ZnO: 1 내지 25 mol%, CuO: 6 내지 10 mol%, 및 Fe₂O₃: 47 내지 49 mol%를 함유하는 페라이트 재료에 0.6 내지 1.5 wt%의 SnO₂를 첨가함으로써 이루어진 Ni-Cu-Zn 기반의 페라이트로 형성되고,
   상기 자기 갭은 Ni와 Cu만의 화합물로 형성되며, 상기 Ni와 Cu의 비율이 2:8 내지 8:2이고,
   상기 자기 갭은 상기 자기 재료 층과 상기 전도성 패턴에 접촉하고 있는,
   적층형 전자부품.
2. 제1항에 있어서,
   상기 적층된 계층 본체 내에 복수의 자기 갭이 형성되는, 적층형 전자부품.
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4. 삭제
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