KR101843260B1

KR101843260B1 - 칩 인덕터 및 그의 제조 방법

Info

Publication number: KR101843260B1
Application number: KR1020160066795A
Authority: KR
Inventors: 문병철
Original assignee: 삼성전기주식회사
Priority date: 2016-05-30
Filing date: 2016-05-30
Publication date: 2018-03-28
Also published as: US20170345549A1; JP6844809B2; KR20170135233A; JP2017216427A; US10304611B2

Abstract

본 발명은 복수의 시트가 적층된 적층체; 상기 적층체의 내부에 배치되며, 상기 적층체의 적어도 일면으로 일부가 노출되는 노출부를 가지는 코일; 및 상기 노출부를 덮도록 상기 적층체에 외측에 배치되는 비자성 절연층;을 포함하는 칩 인덕터에 관한 것이다.

Description

칩 인덕터 및 그의 제조 방법{CHIP INDUCTOR AND MANUFACTURING METHOD OF THE SAME}

본 발명은 칩 인덕터 및 그의 제조 방법에 관한 것이다.

최근에는 전자 및 통신기기의 발달과 더불어, 전자 및 통신기기의 사용빈도에 따른 상호간의 간섭에 의해 통신장애 등의 문제가 발생하고 있다. 이에 따라 무선통신 기기 및 멀티미디어의 사용에 따라 발생되는 전자기적 환경을 개선하고자 각국의 전자기 장애규제가 강화되고 있는 추세이다.

이러한 추세에 따라 근래에는 전자파 장애를 제거하기 위한 소자에 대해 개발이 진행되고 있으며, 그 부품수요의 급증과 함께 기능의 복잡화, 소형화 및 고효율화 측면으로 기술이 발전되고 있다.

최근 스마트폰, 테블릿 PC 등 휴대기기의 발전에 따라 높은 속도의 듀얼 코어 또는 쿼드 코어의 APU의 사용 및 넓은 디스플레이의 사용 확대로 DC-bias 특성이 좋은 금속 파우더와 유기물을 복합한 금속 복합 인덕터들이 많이 등장하고 있다.

금속의 경우, 전도성이 있어 와전류 손실이 발생하여 고주파용 인덕터로 사용하지 못하였으나, 최근에는 금속을 작은 분말 형태로 제작하고, 그 표면을 절연 코팅하여 유기물과 함께 복합체로 제작 및 사용함으로써 와전류 손실을 감소시켜 1MHz 이상의 주파수 영역에서도 사용이 가능해졌다. 하지만, 여전히 와전류 손실에 의해 10MHz 이상의 주파수 영역에서는 손실(loss)로 인한 사용이 어렵다는 문제가 있다.

한국 공개특허공보 제10-2014-0084978호

본 발명의 일 목적 중 하나는 적층체에 내부에 배치되는 코일의 면적을 증가시켜 인덕턴스를 증가시킬 수 있으며, 동시에 자속의 흐름을 차단하여 DC-bias 특성을 개선할 수 있는 칩 인덕터를 제공하고자 한다.

또한, 본 발명의 다른 목적 중 하나는 이러한 인덕턴스 및 DC-bias 특성이 증가된 칩 인덕터를 효율적으로 얻을 수 있는 제조 방법을 제공하는 것에 있다.

상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 예를 통하여 칩 인덕터의 신규한 구조를 제안하고자 하며, 구체적으로, 복수의 시트가 적층된 적층체; 상기 적층체의 내부에 배치되며, 상기 적층체의 적어도 일면으로 일부가 노출되는 노출부를 가지는 코일; 및 상기 노출부를 덮도록 상기 적층체에 외측에 배치되는 비자성 절연층;을 포함하는 구조이다.

또한, 본 발명은 다른 실시 형태를 통하여 상술한 구조를 갖는 칩 인덕터를 효율적으로 제조할 수 있는 방법을 제공하며, 구체적으로, 자성체인 제1 시트 및 비자성체인 제2 시트를 준비하는 단계; 상기 제2 시트의 일면의 가장자리 또는 절단선과 일부가 접하는 노출부를 가지는 코일 패턴을 형성하는 단계; 상기 제2 시트의 상부의 중앙부에 NiO가 포함된 자성층을 형성하는 단계; 상기 제1 시트, 복수의 제2 시트 및 제1 시트를 순차적으로 적층하여 내부에 코일을 포함하는 적층체를 준비하는 단계; 및 상기 적층체의 외측으로 노출된 상기 노출부를 덮도록 비자성 절연층을 형성하는 단계;를 포함한다.

본 발명의 일 실시예에 따른 칩 인덕터의 경우, 적층체의 적어도 일면으로 노출되는 노출부를 가지는 코일을 가지므로 코일의 면적을 증가시켜 인덕턴스를

증가시킬 수 있으며, 동시에 노출부를 덮도록 비자성 철연층이 적층체의 외측에 배치되어 자속의 흐름을 차단하여 DC-bias 특성을 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 칩 인덕터의 사시도를 개략적으로 도시한 것이다.
도 2는 본 발명의 일 실시예에 따른 칩 인덕터의 분해 사시도를 개략적으로 도시한 것이다.
도 3은 도 1의 I-I`의 단면도를 개략적으로 도시한 것이다.
도 4는 본 발명의 일 실시예에 따른 칩 인덕터의 적층체의 사시도를 개략적으로 도시한 것이다.
도 5는 본 발명의 일 실시예에 따른 칩 인덕터에 있어서, 코일 패턴이 배치된 시트의 평면도를 개략적으로 도시한 것이다.
도 6은 권선형 인덕터(W)와 적층형 칩 인덕터(M)의 DC-bias 특성을 비교한 것이다.
도 7 내지 13은 본 발명의 다른 실시예에 따른 칩 인덕터의 제조 방법을 순서대로 도시한 것이다.
도 14는 본 발명의 다른 실시예에 따른 칩 인덕터의 제조 방법에 있어서, 소성 중 확산에 의한 조성의 변화에 따른 특성을 개략적으로 도시한 것이다.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

칩 인덕터

도 1은 본 발명의 일 실시예에 따른 칩 인덕터의 사시도를 개략적으로 도시한 것이며, 도 2는 본 발명의 일 실시예에 따른 칩 인덕터의 분해 사시도를 개략적으로 도시한 것이고, 도 3은 도 1의 I-I`의 단면도를 개략적으로 도시한 것이다.

이하, 도 1 내지 3을 참조하여, 본 발명의 일 실시예에 따른 칩 인덕터(100)의 구조에 대해 설명하도록 한다.

본 발명의 일 실시예에 따른 칩 인덕터(100)는 적층체(110), 적층체(110)의 길이 방향(L)의 양 단면에 배치되는 외부 전극(120) 및 적층체(110)의 길이 방향(L)의 양 측면에 배치되는 비자성 절연층(130)으로 구성된다.

적층체(110)의 상하부에는 자성체로 형성되는 커버층(116)이 배치된다. 커버층(116)은 자성체로 형성되기 때문에 자속의 흐를 수 있다.

적층체(110)의 내부에는 코일(140)이 배치된다. 도 2에서 보는 바와 같이 시트(115)에 나선형의 코일 패턴(141)이 형성되고, 이러한 시트(115)를 적층하여 적층 방향으로 인접하는 각 코일 패턴(141)을 도전성 비아를 통해 서로 연결하여 코일(140)을 형성할 수 있다. 코일(140)은 평면도 상에서 투사시에 코일 패턴(141)이 서로 서로 겹쳐 고리형 궤도를 구성하게 된다. 즉, 코일(140)은 평면도 상에서 고리형 궤도를 구성하게 된다.

이러한 고리형 궤도의 중심, 즉 코일(140)의 중앙부에는 확산부(150)가 배치될 수 있다.

확산부(150)는 Ni-Cu-Zn 페라이트이며, 코일(140)의 코어 역할을 수행할 수 있다. 확산부(150)는 후술하는 바와 같이 비상체인 시트(115)에 NiO를 과량으로 포함하는 자성층을 형성하고 소성하는 과정에서 확산을 통해 자성층과 접하는 부분의 비자성체인 시트(115)에 NiO를 확산시켜 확산부(150)를 형성할 수 있다.

이러한 확산부(150)를 형성하는 방법에 대해서는 칩 인덕터의 제조 방법에서 다시 설명하도록 한다.

도 4는 본 발명의 일 실시예에 따른 칩 인덕터(100)의 적층체(110)의 사시도를 개략적으로 도시한 것이며, 도 5는 본 발명의 일 실시예에 따른 칩 인덕터(100)에 있어서, 코일 패턴(141)이 배치된 시트(115)의 평면도를 개략적으로 도시한 것이다.

도 4를 참조하면, 코일(140)은 리드부(142)를 통해 적층체(110)의 길이 방향(L)의 양 단면에 배치되는 외부 전극(120)과 전기적으로 연결된다. 또한, 코일(140)은 적층체(110)의 길이 방향(L)의 양 측면으로 노출되는 노출부(143)를 가지게 된다.

즉, 코일 패턴(141)은 도 5에 보는 바와 같이 시트(115)의 가장자리에 코일 패턴(141)의 일부가 접하도록 배치될 수 있다. 따라서, 이와 같은 코일 패턴(141)이 연결되어 형성되는 코일(140)의 내측 면적이 증가하여 칩 인덕터(100)의 인덕턴스를 증가시킬 수 있다.

적층체(110)로 노출된 노출부(143)를 덮도록 비자성 절연층(130)이 적층체(110)의 외측에 배치된다. 비자성 절연층(130)은 비자성체 페라이트 페이스트를 이용하여 형성되거나, 유기물 복합 절연막을 이용하여 형성될 수 있다. 비자성 절연층(130)이 비자성체 페라이트 페이스트를 이용하여 형성되는 경우에는 제조 공정 중 약 900 ℃에서 소결과정을 거쳐야 하는바, 약 200 ℃에서 경화 공정만으로 형성이 가능한 유기물 복합 절연막을 이용하여 비자성 절연층(130)을 형성하는 것이 더 유리하다. 유기물 복합 절연막을 이용하여 비자성 절연층(30)을 형성하는 경우에는 외부 전극 형성 후에 비자성 절연층(30)을 형성하게 된다.

비자성 절연층(130)은 비자성체이기 때문에 단순히 자속의 흐름을 제한하는 것이 아닌, 자속의 흐름을 차단하여 칩 인덕터(100)의 DC-bias 특성을 향상시킬 수 있다. 또한, 비자성 절연층(130)은 노출된 코일(130)로 전도성 이물질이 유입되는 것을 방지하여 칩 인덕터(100)의 신뢰성을 향상시킬 수 있다.

더욱이, 코일(140)이 평면도 상에서 투사시에 코일 패턴(141)이 서로 서로 겹쳐 가지게 되는 고리형 궤도에 있어서, 적층체(100) 중 고리형 궤도의 외측에 배치되는 영역이 비자성체가 되도록 구성된다. 따라서, 자속의 흐름 중 일부를 차단하는 것이 아닌 고리형 궤도의 모든 영역에서 자속의 흐름을 차단하여 칩 인덕터(100)의 DC-bias 특성을 현저히 향상시킬 수 있다는 장점이 있다.

따라서, 본 발명의 일 실시예에 따른 칩 인덕터(100)는 용량을 향상시킬 수 있으며, 동시에 칩 인덕터(100)의 DC-bias 특성을 향상시킬 수 있는 우수한 효과가 있다.

또한 비자성 절연층(130)의 두께를 외부 전극(120)의 두께보다 얇게 형성하여, 칩 인덕터(100)의 실장시 필요한 면적의 증가 없이 칩 인덕터(100)의 용량을 향상시키고 동시에 칩 인덕터(100)의 DC-bias 특성을 향상시킬 수 있다.

도 6은 권선형 인덕터(W)와 적층형 칩 인덕터(M)의 DC-bias 특성을 비교한 것이다.

종래의 적층형 칩 인덕터(M)의 DC-bias를 살펴보면, 특정 전류까지 일정한 인덕턴스를 유지하지 못하고 지속적으로 감소하는 문제가 있다. 이에 반해, 권선형 인덕터(W)는 특정한 전류까지 인덕턴스가 유지된다는 장점이 있다. 즉, 권선형 인덕터의 경우에는 코일에 흐르는 전류에 증가에 따라 투자율이 높은 자성체의 자기포화에 의한 급격한 인덕턴스의 저하를 코일 외측의 소정 공간에 에어 갭(Air Gap)을 형성하여 자기 포화를 억제시킴에 따라 전류의 증가에 따른 인덕턴스 저하를 방지할 수 있는 것이다.

본 발명의 일 실시예에 따른 칩 인덕터(100)는 권선형 인덕터와 같이 평면도 상에서 투사시에 코일 패턴(141)이 서로 서로 겹쳐 형성되는 고리형 궤도에 있어서, 고리형 궤도의 외측에는 비자성체만이 배치되므로 마치 권선형 인덕터의 에어 갭(Air Gap)을 가지는 것과 같이 자기 포화를 억제시킴에 따라 전류의 증가에 따른 인덕턴스 저하를 방지할 수 있다는 우수한 효과가 있다.

칩 인덕터의 제조 방법

도 7 내지 13은 본 발명의 다른 실시예에 따른 칩 인덕터의 제조 방법을 순서대로 도시한 것이다.

도 7에 도시한 바와 같이, 본 발명의 다른 실시예에 따른 칩 인덕터의 제조방법은, 먼저, 자성체인 제1 시트(216)를 준비한다.

제1 시트(216)은 강자성 특성을 가지는 자성체일 수 있으며, 예를 들어 NiO를 포함하며, Ni와 Zn의 몰비가 거의 1:1에 가까운 Ni-Cu-Zn계 페라이트(ferrite) 물질로 이루어질 수 있다. 따라서, 제1 시트(216)는 투자율과 포화 자화가 높은 자성을 가진다.

제1 시트(216)은 칩 인덕터의 적층체에서 커버층의 역할을 수행하며, 투자율과 포화 자화가 높은 자성을 가지기 때문에 칩 인덕터의 코일을 보호하여 신뢰성을 향상시킴과 동시에 칩 인덕터의 자성 특성을 향상시킬 수 있다.

그 후, 도 8과 같이, 상온에서 자성을 가지지 않는 비자성체인 제2 시트(215)를 준비한다. 제2 시트(215)는 중앙부가 평평한 판형으로 형성될 수 있으며, NiO가 함유되지 않은 Zn계 페라이트 또는 Zn-Cu계 페라이트 물질로 이루어진 것이 바람직하다.

다음으로, 도 9와 같이 제2 시트(215)의 가장자리 또는 제2 시트(215)가 추후 절단하여 개별 칩 인덕터가 되는 경우에 그 절단선에 접하도록 나선형의 코일 패턴(241)을 형성한다.

코일 패턴(241)이 제2 시트의 가장자리 또는 절단선에 접하도록 형성됨으로써, 코일 패턴(241)은 후술하는 적층체 형성시 적층체의 일면으로 노출되는 노출부를 가지게 된다.

또한, 코일 패턴(241)은 코일 패턴(241)이 도전성 비아를 통해 연결되어 형성되는 코일이 평면도 상에서 고리형 궤도를 형성할 때, 고리형 궤도를 따라 배치되는 도전성 비아를 기준으로 나누어지는 각 구간이 n개인 경우, 하나의 코일 패턴(241)은 n-1 구간을 가질 수 있다.

코일 패턴(241)은 칩 인덕터의 코어 주변을 감싸는 코일의 일부로써 도전성의 물질을 사용하여 형성하며, 은(Ag) 또는 구리(Cu) 등을 사용한다. 코일 패턴(241)은 스크린 인쇄를 통해 형성될 수 있으나 이에 제한되는 것은 아니다.

그 다음, 도 10과 같이, 제2 시트(215)의 상부의 중앙부, 즉 코일 패턴(241)의 중앙부에 NiO가 포함된 자성층(251)이 형성된다.

자성층(251)는 25 내지 40 mol%의 NiO가 포함된 것을 특징으로 한다. 이는 자성층(251)의 물성변화를 나타낸 그래프인 도 14에 도시한 바와 같이, 자성층(240)에 ZnO가 0 mol% 있을 경우에는 20의 초기 투자율(μ_i)을 나타내다가 ZnO의 함유량이 증가할수록 초기 투자율(μ_i)이 400까지 증가한다. 이때, 최대의 초기 투자율(μ_i)인 400에 해당하는 ZnO의 함유량은 약 30 mol%로써 이 시점을 벗어나 함유량이 증가할 경우 지속적으로 초기 투자율(μ_i)이 감소하다가 ZnO의 함유량이 40mol%인 지점을 기준으로 하여 그 이상의 ZnO가 포함되어도 초기 투자율(μ_i)은 변하지 않고 0을 갖게 됨에 따라 자성층(241)의 자성이 완전히 사라지게 되어 비자성체가 된다. 또한, 제2 시트(215)는 NiO의 함량이 0 mol%인 조성이다.

자성층(251)의 조성은 제2 시트(215)의 두께와 자성층(251)의 두께의 비에 따라 조성을 결정할 수 있다. 일반적으로 우수한 Rdc 특성을 가지기 위해 코일 패턴(241)의 두께에 비해 제2 시트(215)의 두께가 더 얇으며, 자성층(251)의 두께는 코일 패턴(241)의 두께와 비슷하다. 따라서, 단순하게 Ni-Cu계 페라이트를 이용하여 자성층(251)을 형성하는 경우, 최종 제품인 칩 인덕터에 있어서 확산부, 즉 코어의 Ni-Cu-Zn 계 페라이트에서 Ni의 성분이 Zn 대비 높아져 투자율이 감소한다는 문제가 있다.

예를 들어, 제2 시트(215)의 두께 대비 자성층(251)의 두께가 2배이고, 소결 후 같은 비율로 두께가 감소한다면 조성비는 표 1과 같다.

	NiO[mol%]	ZnO[mol%]	CuO[mol%]	Fe2O3[mol%]	두께[㎛]
제2 시트의 조성	0	40	11	49	10
자성층의 조성	30	10	11	49	20
소성 후 확산부의 조성	20	20	11	49	30

이후 공정 중 고온에서 소성이 진행되면 상기 제2 시트(215)에서 ZnO의 함량이 많으므로 ZnO가 자성층(251)로 확산이 일어나게 된다. 이와 반대로, 자성층(251)에서는 NiO의 함량이 많으므로 제2 시트(215)로 NiO가 확산 된다.

자성층(251)에 25 내지 40 mol%의 NiO가 함유되어 있을 때, 상기 제2 시트(215)와 접합시 자성층(251)는 제2 시트(215)로부터 확산되어 오는 ZnO에 의해 투자율 및 자기포화(Ms)가 증가하여 자성이 강해지게 된다. 이와 반대로, 제2 시트(215)로는 자성층(251)로부터 NiO의 확산이 발생하게 되어 NiO의 양이 많아지게 됨으로써 서서히 자성을 가지게 된다. 따라서, 확산에 의하여 제2 시트(215) 및 자성층(251) 모두가 자성이 강해지게 되며 이렇게 새로운 자성체의 조성이 상기 제1 시트(216)의 조성과 유사해지도록 미리 제2 시트(215)와 자성층(251)의 조성을 결정한다.

그리고, 자성층(251)에 소결촉진제를 첨가할 수 있다. 이때, 상기 소결촉진제를 첨가하는 이유는, 후술하는 가열공정에서 자성층(251)의 확산을 촉진시키기 위하여 첨가하며 상기 소결촉진제로는 Bi₂O₃ 등의 저융점 산화물 또는 글라스(Glass)를 사용한다. 과도한 확산 방지를 위하여 소결촉진제의 첨가량은 Bi₂O₃의 경우 2% 미만, 글라스의 경우는 3% 미만으로 제한한다.

자성층(251)을 제2 시트(215)의 상부의 중앙부에 형성한 후, 도 11와 같이, 제1 시트(216), 코일 패턴(241)이 형성된 복수의 제2 시트(215) 및 제1 시트(216)를 순차적으로 적층하여 적층체(210)를 마련하다. 이러한 적층체를 가압(210)하여 서로 밀착시킨다.

그런 다음, 도 12와 같이, 가압 후 이를 소정의 온도에서 가열하게 되면 ZnO 및 NiO가 포함된 자성층(251)는 주변으로 확산을 하게 된다. 이때, 자성층(251)과 이에 접하는 제2 시트(215)의 일부는 상호 확산에 의해 상기 제1 시트(216)와 매우 유사한 물성을 갖게 되어 확산부(250)를 형성하기 된다.

이 때, 도 12에는 도시되어 있지 않지만, 코일(240)이 평면도상에서 이루는 고리형 궤도의 외측에 배치되어 있는 제2 시트(215)는 여전히 비자성 특성을 가지게된다. 따라서, 고리형 궤도의 외측에 배치되어 있는 제2 시트(215)는 칩 인덕터에 있어서 갭(Gap)의 역할을 수행하게 된다. 즉, 이렇게 하나의 물성을 이루게 된 확산부(250)와 확산부(250)의 상하부에 배치된 제1 시트(216)는 일체화되어 종래의 권선형 인덕터의 보빈(bobbin) 역할을 수행하게 된다.

나아가, 도 13과 같이 노출부(243)를 덮도록 비자성 절연층(230)이 적층체(210)의 외측에 배치된다.

이와 같이 본 발명의 다른 실시예에 따른 칩 인덕터의 제조 방법에 의해 제조된 칩 인덕터는 코일(240)이 평면도상에서 구성하는 고리형 궤도의 외측에는 비자성체인 제2 시트(215)가 배치되어 있고, 노출부(253)의 외측에는 비자성 절연층(230)이 배치되는바, 이러한 영역이 종래의 에어 갭과 동일한 작용을 하여 자속의 흐름을 억제하게 된다. 이에 따라, 칩 인덕터의 포화자화를 억제하게 되어 인덕턴스가 높은 전류를 갖는 DC 바이어스에서도 종래 칩 인덕터의 인덕턴스와 같이 낮은 인덕턴스를 갖지 않고 일정한 크기의 인덕턴스를 유지할 수 있게 된다.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100: 칩 인덕터
110: 적층체
120: 외부 전극
130: 비자성 절연층
140: 코일
141: 코일 패턴
142: 리드부
143: 노출부
150: 확산부

Claims

복수의 시트가 적층된 적층체;
상기 적층체의 내부에 배치되며, 상기 적층체의 적어도 일면으로 일부가 노출되는 노출부를 가지는 코일; 및
상기 노출부를 덮도록 상기 적층체에 외측에 배치되는 비자성 절연층;을 포함하며,
상기 적층체 중 상기 코일의 내측에 배치된 코어 영역은 자성체이고 상기 코어 영역을 제외한 외곽 영역은 비자성체인 칩 인덕터.
제1항에 있어서,
상기 노출부는 상기 적층체의 길이 방향의 양 측면에 배치되는 칩 인덕터.
삭제
제1항에 있어서,
상기 코어 영역은 Ni-Cu-Zn 페라이트인 칩 인덕터.
제1항에 있어서,
평면도 상에서 상기 코일은 고리형 궤도를 구성하고, 상기 고리형 궤도의 외측에 위치하는 영역은 비자성체인 칩 인덕터.
제1항에 있어서,
상기 적층체의 외측에 배치되는 외부 전극을 더 포함하고,
상기 비자성 절연층의 두께는 상기 외부 전극의 두께보다 얇은 칩 인덕터.
자성체인 제1 시트 및 비자성체인 제2 시트를 준비하는 단계;
상기 제2 시트의 일면의 가장자리에 일부가 접하는 노출부를 가지는 코일 패턴을 형성하는 단계;
상기 제2 시트의 상부의 중앙부에 NiO가 포함된 자성층을 형성하는 단계;
상기 제1 시트, 복수의 제2 시트 및 제1 시트를 순차적으로 적층하여 내부에 코일을 포함하는 적층체를 준비하는 단계; 및
상기 적층체의 외측으로 노출된 상기 노출부를 덮도록 비자성 절연층을 형성하는 단계;를 포함하며,
상기 적층체 중 상기 코일의 내측에 배치된 코어 영역은 자성체이고 상기 코어 영역을 제외한 외곽 영역은 비자성체인 칩 인덕터의 제조 방법.
제7항에 있어서,
상기 자성층은 25 내지 40 mol%의 NiO를 포함하는 페라이트인 칩 인덕터의 제조 방법.
제7항에 있어서,
상기 적층체를 소성하는 단계를 더 포함하고,
상기 적층체를 소성하는 단계에 있어서, 상기 자성층과 상기 제2 시트의 사이에서 확산이 일어나 상기 코어 영역에는 확산부가 형성되는 칩 인덕터의 제조 방법.
제7항에 있어서,
상기 자성층은 소결촉진제를 더 포함하는 칩 인덕터의 제조 방법.
제10항에 있어서,
상기 소결촉진제로 저융점의 산화물 또는 글래스를 사용하는 칩 인덕터의 제조 방법.