KR20150114799A - 적층 어레이 전자부품 및 그 제조방법 - Google Patents
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Abstract
본 발명은 적층 어레이 전자부품 및 그 제조방법에 관한 것으로, 보다 상세하게는 내부 코일이 디커플링(De-coupling)된 구조이지만 높은 결합 계수를 가져 고전류 대역뿐만 아니라 저전류 대역에서의 효율이 개선된 적층 어레이 전자부품 및 그 제조방법에 관한 것이다.
Description
본 발명은 적층 어레이 전자부품 및 그 제조방법에 관한 것이다.
인쇄회로기판에 실장되는 수동 소자들의 실장 면적을 줄이기 위해 내부에 복수의 내부 코일이 배치된 어레이(Array)형 인덕터를 사용한다.
또한, 반도체 제조기술의 진보에 따른 IC의 고성능화에 따라 사용 전력이 증가되고 고전류의 사용이 증가하고 있는데 전자부품을 어레이(Array)화 함으로써 저전류를 인가할 수 있다.
어레이(Array)형 인덕터는 입력 단자 및 출력 단자와 연결된 복수의 내부 코일이 전류의 흐름 방향이 서로 같은 커플링(coupling)된 구조와, 전류의 흐름 방향이 서로 반대인 디커플링(De-coupling)된 구조가 있다.
디커플링(De-coupling) 구조를 사용하는 경우 상호 유도에 의한 영향이 적어 고전류 대역에서 효율이 좋지만, 결합 계수가 낮아 저전류 대역에서 효율이 저하되는 문제가 있다.
본 발명의 일 실시형태는 내부 코일이 디커플링(De-coupling)된 구조이지만 결합 계수가 향상되어 저전류 대역에서의 효율이 개선된 적층형 어레이 전자부품 및 그 제조방법에 관한 것이다.
본 발명의 일 실시형태는 복수의 비자성체 층이 적층된 세라믹 본체; 상기 복수의 비자성체 층 상에 배치된 각각의 내부 코일 패턴이 상기 비자성체 층을 관통하는 비아 전극에 의해 연결된 복수의 내부 코일부; 및 상기 세라믹 본체의 폭 방향의 양 측면에 배치되며, 상기 복수의 내부 코일부의 각각의 제 1 인출부와 접속하는 복수의 입력 단자 및 상기 복수의 내부 코일부의 각각의 제 2 인출부와 접속하는 복수의 출력 단자;를 포함하며, 상기 복수의 내부 코일부는 서로 전기적으로 접속하지 않는 제 1 내부 코일부 및 제 2 내부 코일부를 포함하고, 상기 제 1 내부 코일부와 제 2 내부 코일부는 회전 방향이 반대인 적층 어레이 전자부품를 제공한다.
상기 세라믹 본체의 상부 및 하부에 자성체를 포함하는 상부 커버층 및 하부 커버층이 배치될 수 있다.
상기 비자성체 층은 글래스를 포함하며, 상기 글래스는 아연(Zn), 구리(Cu), 철(Fe), 규소(Si), 티타늄(Ti), 알루미늄(Al), 지르코늄(Zr), 비스무트(Bi) 및 붕소(B)로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
상기 비자성체 층은 중앙부에 자성체부가 배치될 수 있다.
상기 자성체부는, 상기 비자성체 층 상에 배치된 내부 코일 패턴과 상기 내부 코일 패턴의 선폭의 1/5 이상의 간격을 두고 배치될 수 있다.
상기 자성체는 Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 및 Li계 페라이트로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
본 발명의 다른 일 실시형태는 복수의 자성체 층 또는 비자성체 층이 적층된 세라믹 본체; 상기 세라믹 본체 내부에, 복수의 내부 코일 패턴이 비아 전극에 의해 연결되어 배치된 제 1 내부 코일부 및 제 2 내부 코일부; 상기 제 1 내부 코일부 및 제 2 내부 코일부의 각각의 제 1 인출부와 접속하는 제 1 입력 단자 및 제 2 입력단자, 및 상기 제 1 내부 코일부 및 제 2 내부 코일부의 각각의 제 2 인출부와 접속하는 제 1 출력 단자 및 제 2 출력 단자;를 포함하며, 상기 내부 코일 패턴은 비자성체 층 상에 형성되고, 상기 제 1 내부 코일부와 제 2 내부 코일부는 회전 방향이 반대인 적층 어레이 전자부품를 제공한다.
상기 세라믹 본체의 상부 및 하부에는 상부 커버층 및 하부 커버층이 배치되며, 상기 상부 커버층 및 하부 커버층은 자성체를 포함할 수 있다.
상기 비자성체 층은 글래스를 포함하며, 상기 글래스는 아연(Zn), 구리(Cu), 철(Fe), 규소(Si), 티타늄(Ti), 알루미늄(Al), 지르코늄(Zr), 비스무트(Bi) 및 붕소(B)로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
상기 비자성체 층은 중앙부에 자성체부가 배치될 수 있다.
상기 자성체부는, 상기 비자성체 층 상에 배치된 내부 코일 패턴과 상기 내부 코일 패턴의 선폭의 1/5 이상의 간격을 두고 배치될 수 있다.
상기 자성체 층은 Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 및 Li계 페라이트로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
본 발명의 다른 일 실시형태는 복수의 비자성체 시트를 마련하는 단계; 상기 비자성체 시트 상에 내부 코일 패턴을 형성하는 단계; 상기 내부 코일 패턴이 형성된 비자성체 시트를 적층하여, 내부에 복수의 내부 코일부를 포함하는 세라믹 본체를 형성하는 단계; 및 상기 세라믹 본체의 폭 방향의 양 측면에, 상기 복수의 내부 코일부의 각각의 제 1 인출부와 접속하는 복수의 입력 단자 및 상기 복수의 내부 코일부의 각각의 제 2 인출부와 접속하는 복수의 출력 단자를 형성하는 단계;를 포함하며, 상기 복수의 내부 코일부는 서로 전기적으로 접속하지 않는 제 1 내부 코일부 및 제 2 내부 코일부를 포함하고, 상기 제 1 내부 코일부와 제 2 내부 코일부는 회전 방향이 반대가 되도록 형성하는 적층 어레이 전자부품의 제조방법을 제공한다.
상기 내부 코일 패턴이 형성된 비자성체 시트를 적층한 후, 상부 및 하부에 자성체 시트를 적층하여 자성체를 포함하는 상부 커버층 및 하부 커버층을 형성할 수 있다.
상기 비자성체 시트는 글래스를 포함하며, 상기 글래스는 아연(Zn), 구리(Cu), 철(Fe), 규소(Si), 티타늄(Ti), 알루미늄(Al), 지르코늄(Zr), 비스무트(Bi) 및 붕소(B)로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
상기 비자성체 시트의 중앙부에 자성체부를 형성하고 이를 적층하여, 상기 내부 코일부를 관통하는 자성체 코어부를 형성할 수 있다.
상기 자성체부는, 상기 비자성체 시트 상에 형성된 내부 코일 패턴과 상기 내부 코일 패턴의 선폭의 1/5 이상의 간격을 두고 형성될 수 있다.
상기 자성체는 Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 및 Li계 페라이트로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 내부 코일이 디커플링(De-coupling)된 구조이지만 높은 결합 계수를 가지고 있어 PMIC(Power Management Integrated Circuit) 또는 DC-DC 컨버터의 저전류 대역(대기 모드)에서의 효율이 개선될 수 있다.
또한, 디커플링(De-coupling) 구조이기 때문에 상호 유도에 의한 영향을 최소화할 수 있어 고전류 대역(동작 모드)에서의 효율도 개선할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 어레이 전자부품의 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 적층 어레이 전자부품의 분해 사시도이다.
도 4는 본 발명의 다른 일 실시형태에 따른 적층 어레이 전자부품의 분해 사시도이다.
도 5는 본 발명의 다른 일 실시형태에 따른 적층 어레이 전자부품의 분해 사시도이다.
도 6은 본 발명의 다른 일 실시형태에 따른 적층 어레이 전자부품의 분해 사시도이다.
도 7은 본 발명의 일 실시형태에 따른 중앙부에 자성체부가 형성된 비자성체 층을 나타낸 도면이다.
도 8은 본 발명의 일 실시형태에 따른 적층 어레이 전자부품의 제조방법을 나타내는 공정도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 적층 어레이 전자부품의 분해 사시도이다.
도 4는 본 발명의 다른 일 실시형태에 따른 적층 어레이 전자부품의 분해 사시도이다.
도 5는 본 발명의 다른 일 실시형태에 따른 적층 어레이 전자부품의 분해 사시도이다.
도 6은 본 발명의 다른 일 실시형태에 따른 적층 어레이 전자부품의 분해 사시도이다.
도 7은 본 발명의 일 실시형태에 따른 중앙부에 자성체부가 형성된 비자성체 층을 나타낸 도면이다.
도 8은 본 발명의 일 실시형태에 따른 적층 어레이 전자부품의 제조방법을 나타내는 공정도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
적층 어레이 전자부품
이하에서는 본 발명의 일 실시형태에 따른 적층 어레이 전자부품를 설명하되, 특히 적층형 인덕터 어레이로 설명하지만 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태에 따른 적층 어레이 전자부품의 사시도이고, 도 2는 도 1의 I-I'선에 의한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태의 적층 어레이 전자부품(100)는 세라믹 본체(110), 상기 세라믹 본체(110) 내부에 배치된 복수의 내부 코일부(120), 상기 세라믹 본체(110)의 폭 방향의 양 측면에 배치된 입력 단자(131, 132) 및 출력 단자(141, 142)를 포함한다.
세라믹 본체(110)는 육면체 형상일 수 있으며, 본 발명의 실시형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다.
세라믹 본체(110)는 복수의 자성체 층 또는 비자성체 층이 소결된 상태로서, 인접하는 자성체 층 또는 비자성체 층 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
세라믹 본체(110) 내부에 형성된 복수의 내부 코일부(120)는 서로 전기적으로 접속하지 않는 제 1 내부 코일부(121) 및 제 2 내부 코일부(122)를 포함할 수 있다. 제 1 내부 코일부(121) 및 제 2 내부 코일부(122)는 비아 전극에 의해 연결되지 않고, 비자성체 층(111)에 의해 절연된다. 이와 같이, 상기 세라믹 본체(110) 내부에 제 1 내부 코일부(121) 및 제 2 내부 코일부(122)는 전기적으로 서로 연결되지 않고, 별도의 내부 코일부로 배치되어 어레이(Array)형 전자부품을 형성할 수 있다.
도 3 내지 도 6은 본 발명의 일 실시형태에 따른 적층 어레이 전자부품의 분해 사시도이다.
도 3을 참조하면, 제 1 내부 코일부(121) 및 제 2 내부 코일부(122)는 복수의 비자성체 층(111) 상에 형성된 내부 코일 패턴(125)이 비아 전극(도시 생략)에 의해 연결되어 형성될 수 있다.
제 1 내부 코일부(121) 및 제 2 내부 코일부(122)는 상기 세라믹 본체(110)의 폭 방향의 일 측면으로 노출되는 제 1 인출부(128)와, 상기 세라믹 본체(110)의 폭 방향의 타 측면으로 노출되는 제 2 인출부(129)를 각각 가진다.
제 1 내부 코일부(121) 및 제 2 내부 코일부(122)의 제 1 인출부(128)는 세라믹 본체(110)의 폭 방향의 일 측면에 형성된 입력 단자(131, 132)와 각각 접속하며, 제 2 인출부(129)는 세라믹 본체(110)의 타 측면에 형성된 출력 단자(141, 142)와 각각 접속한다.
제 1 내부 코일부(121)와 제 2 내부 코일부(122)는 회전 방향이 반대인 디커플링(De-coupling) 구조일 수 있다.
예를 들어, 입력 단자(131)와 접속하는 제 1 내부 코일부(121)의 제 1 인출부(128)로부터 출력 단자(141)와 접속하는 제 1 내부 코일부(121)의 제 2 인출부(129)로의 회전 방향이 시계 반대 방향이고, 입력 단자(132)와 접속하는 제 2 내부 코일부(122)의 제 1 인출부(128)로부터 출력 단자(142)와 접속하는 제 2 내부 코일부(122)의 제 2 인출부(129)로의 회전 방향이 시계 방향일 수 있다.
이때, 상기 제 1 내부 코일부(121) 및 제 2 내부 코일부(122)를 형성하는 내부 코일 패턴(125)은 비자성체 층(111)에 형성됨에 따라 결합 계수를 향상시킬 수 있으며, 결합 계수가 향상되면 디커플링(De-coupling) 구조이더라도 고전류 대역뿐만 아니라 저전류 대역에서의 효율을 개선할 수 있다.
상기 비자성체 층(111)은 글래스를 포함할 수 있으며, 상기 글래스는 아연(Zn), 구리(Cu), 철(Fe), 규소(Si), 티타늄(Ti), 알루미늄(Al), 지르코늄(Zr), 비스무트(Bi) 및 붕소(B)로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
상기 내부 코일 패턴(125)은 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성할 수 있다. 상기 도전성 금속은 전기 전도도가 우수한 금속이라면 특별히 제한되지 않으며 예를 들면, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다.
제 1 내부 코일부(121) 및 제 2 내부 코일부(122)의 상부 및 하부에는 복수의 자성체 층이 적층되어 형성된 상부 커버층(115) 및 하부 커버층(116)이 배치될 수 있다.
자성체를 포함하는 상부 및 하부 커버층(115, 116)을 형성함으로써 인덕턴스를 증가시킬 수 있다.
도 4를 참조하면, 내부 코일 패턴(125)이 형성된 비자성체 층(111) 이외에 내부 코일 패턴(125)이 형성되지 않은 비자성체 층(111)이 더 포함될 수 있다.
내부 코일 패턴(125)이 형성되지 않은 비자성체 층(111)을 제 1 내부 코일부(121) 또는 제 2 내부 코일부(122)와 인접하게 적층시킴으로써 제 1 내부 코일부(121) 및 제 2 내부 코일부(122) 간의 인덕턴스 편차를 줄일 수 있다.
도 5를 참조하면, 내부 코일 패턴(125)이 형성된 비자성체 층(111)의 중앙부에 자성체부(112)가 배치될 수 있다.
비자성체 층(111) 중앙부에 자성체부(112)를 형성함으로써 인덕턴스 구현이 용이해질 수 있다.
상기 자성체부(112)는 Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트, Li계 페라이트 등의 공지된 페라이트를 포함할 수 있다.
내부 코일 패턴(125)이 형성된 비자성체 층(111)의 중앙부에 자성체부(112)가 형성되고, 이를 연속적으로 적층시켜 내부 코일부(120)를 관통하는 자성체 코어부를 형성할 수 있다.
도 6을 참조하면, 내부 코일 패턴(125)이 형성된 비자성체 층(111) 이외에 내부 코일 패턴(125)이 형성되지 않은 비자성체 층(111)의 중앙부에도 자성체부(112)가 형성될 수 있다.
도 7은 본 발명의 일 실시형태에 따른 중앙부에 자성체부가 형성된 비자성체 층을 나타낸 도면이다.
도 7을 참조하면, 비자성체 층(111)의 중앙부에 형성된 자성체부(112)는, 상기 비자성체 층(111) 상에 형성된 내부 코일 패턴(125)과 상기 내부 코일 패턴(125)의 선폭(W1)의 1/5 이상의 간격을 두고 형성될 수 있다.
즉, 상기 자성체부(112)와 상기 내부 코일 패턴(125)과의 간격(W2)은 상기 내부 코일 패턴(125)의 선폭(W1)의 1/5 이상일 수 있다.
상기 자성체부(112)가 내부 코일 패턴(125)의 선폭(W1)의 1/5 미만의 간격을 두고 형성될 경우 제 1 및 제 2 내부 코일부(121, 122)의 결합 계수가 저하될 수 있다.
하기 표 1은 내부 코일 패턴을 모두 자성체 층 상에 형성한 디커플링(De-coupling) 구조의 제 1 및 제 2 내부 코일부의 경우(비교예)와, 본 발명의 일 실시형태에 따른 도 3 내지 6의 경우의 결합 계수를 나타낸 것이다.
| 비교예 | 도 3 | 도 4 | 도 5 | 도 6 | |
| 결합 계수 | 0.32 | 0.84 | 0.85 | 0.87 | 0.88 |
상기 표 1에서 알 수 있듯이, 내부 코일부가 자성체 층에 형성된 비교예의 경우 결합 계수가 0.32인데 반해, 내부 코일부가 비자성체 층에 형성된 도 3 내지 도 6의 본 발명의 실시형태의 경우 결합 계수가 0.84 내지 0.88로 현저히 증가되었다. 따라서, 디커플링(De-coupling) 구조이더라도 저전류 대역에서도 효율이 개선될 수 있다.
적층 어레이 전자부품의 제조방법
도 8은 본 발명의 일 실시형태에 따른 적층 어레이 전자부품의 제조방법을 나타내는 공정도이다.
도 8을 참조하면, 먼저, 복수의 비자성체 시트를 마련할 수 있다.
비자성체 시트에 사용되는 비자성체는 글래스를 포함할 수 있으며, 상기 글래스는 아연(Zn), 구리(Cu), 철(Fe), 규소(Si), 티타늄(Ti), 알루미늄(Al), 지르코늄(Zr), 비스무트(Bi) 및 붕소(B)로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
상기 비자성체, 바인더(binder), 가소제 및 용매 등을 혼합하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수의 비자성체 시트를 마련할 수 있다.
다음으로, 상기 비자성체 시트 상에 내부 코일 패턴(125)을 형성할 수 있다.
상기 내부 코일 패턴(125)은 도전성 금속을 포함하는 도전성 페이스트를 비자성체 시트 상에 인쇄 공법 등으로 도포하여 형성할 수 있다.
상기 도전성 금속은 전기 전도도가 우수한 금속이라면 특별히 제한되지 않으며 예를 들면, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다.
도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
다음으로, 상기 내부 코일 패턴(125)이 형성된 비자성체 시트를 적층하여, 내부에 복수의 내부 코일부(120)를 포함하는 세라믹 본체(110)를 형성할 수 있다.
세라믹 본체(110) 내부에 형성되는 복수의 내부 코일부(120)는 서로 전기적으로 접속하지 않는 제 1 내부 코일부(121) 및 제 2 내부 코일부(122)를 포함할 수 있다.
제 1 내부 코일부(121) 및 제 2 내부 코일부(122)는 복수의 비자성체 시트 상에 형성된 내부 코일 패턴(125)이 비아 전극(도시 생략)에 의해 전기적으로 접속되어 형성될 수 있다.
제 1 내부 코일부(121) 및 제 2 내부 코일부(122)는 상기 세라믹 본체(110)의 폭 방향의 일 측면으로 노출되는 제 1 인출부(128)와, 상기 세라믹 본체(110)의 폭 방향의 타 측면으로 노출되는 제 2 인출부(129)를 각각 가진다.
제 1 내부 코일부(121)와 제 2 내부 코일부(122)는 회전 방향이 반대인 디커플링(De-coupling) 구조일 수 있다.
이때, 내부 코일 패턴(125)을 비자성체 시트에 형성하고, 내부 코일 패턴(125)이 형성된 비자성체 시트를 적층하여 상기 제 1 내부 코일부(121) 및 제 2 내부 코일부(122)를 형성함에 따라 결합 계수를 향상시킬 수 있으며, 결합 계수가 향상되면 디커플링(De-coupling) 구조이더라도 고전류 대역뿐만 아니라 저전류 대역에서의 효율을 개선할 수 있다.
내부 코일 패턴(125)이 형성된 비자성체 시트 이외에 내부 코일 패턴(125)이 형성되지 않은 비자성체 시트를 더 적층할 수 있다.
내부 코일 패턴(125)이 형성되지 않은 비자성체 시트를 제 1 내부 코일부(121) 또는 제 2 내부 코일부(122)와 인접하게 적층시킴으로써 제 1 내부 코일부(121) 및 제 2 내부 코일부(122) 간의 인덕턴스 편차를 줄일 수 있다.
또한, 내부 코일 패턴(125)이 형성된 비자성체 시트의 중앙부에 자성체부(112)를 형성할 수 있다.
비자성체 시트의 중앙부에 자성체부(112)를 형성함으로써 인덕턴스 구현이 용이해질 수 있다.
상기 자성체부(112)는 Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트, Li계 페라이트 등의 공지된 페라이트를 포함할 수 있다.
내부 코일 패턴(125)이 형성된 비자성체 시트의 중앙부에 자성체부(112)가 형성되고, 이를 연속적으로 적층시켜 내부 코일부(120)를 관통하는 자성체 코어부를 형성할 수 있다.
내부 코일 패턴(125)이 형성된 비자성체 시트 이외에 내부 코일 패턴(125)이 형성되지 않은 비자성체 시트의 중앙부에도 자성체부(112)를 형성할 수 있다.
비자성체 시트의 중앙부에 형성된 자성체부(112)는, 상기 비자성체 시트 상에 형성된 내부 코일 패턴(125)과 상기 내부 코일 패턴(125)의 선폭(W1)의 1/5 이상의 간격을 두고 형성될 수 있다.
즉, 상기 자성체부(112)와 상기 내부 코일 패턴(125)과의 간격(W2)은 상기 내부 코일 패턴(125)의 선폭(W1)의 1/5 이상일 수 있다.
상기 자성체부(112)가 내부 코일 패턴(125)의 선폭(W1)의 1/5 미만의 간격을 두고 형성될 경우 제 1 및 제 2 내부 코일부(121, 122)의 결합 계수가 저하될 수 있다.
내부 코일 패턴(125)이 형성된 비자성체 시트를 적층한 후, 그 상부 및 하부에 복수의 자성체 시트를 적층하여 자성체를 포함하는 상부 커버층(115) 및 하부 커버층(116)을 형성할 수 있다.
자성체를 포함하는 상부 및 하부 커버층(115, 116)을 형성함으로써 인덕턴스를 증가시킬 수 있다.
다음으로, 상기 세라믹 본체(110)의 폭 방향의 일 측면에, 상기 제 1 내부 코일부(121) 및 제 2 내부 코일부(122) 각각의 제 1 인출부(128)와 접속하는 복수의 입력 단자(131, 132)를 형성하고, 상기 세라믹 본체(110)의 폭 방향의 타 측면에, 상기 제 1 내부 코일부(121) 및 제 2 내부 코일부(122) 각각의 제 2 인출부(129)와 접속하는 복수의 출력 단자(141, 142)를 형성할 수 있다.
상기 입력 단자(131, 132) 및 출력 단자(141, 142)는 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.
입력 단자(131, 132) 및 출력 단자(141, 142)를 형성하는 방법은 입력 단자(131, 132) 및 출력 단자(141, 142)의 형상에 따라 프린팅 뿐만 아니라 딥핑(dipping)법 등을 수행하여 형성할 수 있다.
본 발명은 실시 형태에 의해 한정되는 것이 아니며, 당 기술분야의 통상의 지 식을 가진 자에 의해 다양한 형태의 치환 및 변형이 가능하고 동일하거나 균등한 사상을 나타내는 것이라면, 본 실시예에 설명되지 않았더라도 본 발명의 범위 내로 해석되어야 할 것이고, 본 발명의 실시형태에 기재되었지만 청구범위에 기재되지 않은 구성 요소는 본 발명의 필수 구성요소로서 한정해석되지 아니한다.
100 : 적층 어레이 전자부품 120 : 내부 코일부
110 : 세라믹 본체 121, 122 : 제 1 및 제 2 내부 코일부
111 : 비자성체 층 125 : 내부 코일 패턴
112 : 자성체부 128 : 제 1 인출부
115 : 상부 커버층 129 : 제 2 인출부
116 : 하부 커버층 131, 132 : 입력 단자
141, 142 : 출력 단자
110 : 세라믹 본체 121, 122 : 제 1 및 제 2 내부 코일부
111 : 비자성체 층 125 : 내부 코일 패턴
112 : 자성체부 128 : 제 1 인출부
115 : 상부 커버층 129 : 제 2 인출부
116 : 하부 커버층 131, 132 : 입력 단자
141, 142 : 출력 단자
Claims (18)
- 복수의 비자성체 층이 적층된 세라믹 본체;
상기 복수의 비자성체 층 상에 배치된 각각의 내부 코일 패턴이 상기 비자성체 층을 관통하는 비아 전극에 의해 연결된 복수의 내부 코일부; 및
상기 세라믹 본체의 폭 방향의 양 측면에 배치되며, 상기 복수의 내부 코일부의 각각의 제 1 인출부와 접속하는 복수의 입력 단자와 상기 복수의 내부 코일부의 각각의 제 2 인출부와 접속하는 복수의 출력 단자;를 포함하며,
상기 복수의 내부 코일부는 서로 전기적으로 접속하지 않는 제 1 내부 코일부 및 제 2 내부 코일부를 포함하고, 상기 제 1 내부 코일부와 제 2 내부 코일부는 회전 방향이 반대인 적층 어레이 전자부품.
- 제 1항에 있어서,
상기 세라믹 본체의 상부 및 하부에 자성체를 포함하는 상부 커버층 및 하부 커버층이 더 배치된 적층 어레이 전자부품.
- 제 1항에 있어서,
상기 비자성체 층은 글래스를 포함하며, 상기 글래스는 아연(Zn), 구리(Cu), 철(Fe), 규소(Si), 티타늄(Ti), 알루미늄(Al), 지르코늄(Zr), 비스무트(Bi) 및 붕소(B)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 적층 어레이 전자부품.
- 제 1항에 있어서,
상기 비자성체 층은 중앙부에 자성체부가 배치된 적층 어레이 전자부품.
- 제 4항에 있어서,
상기 자성체부는, 상기 비자성체 층 상에 배치된 내부 코일 패턴과 상기 내부 코일 패턴의 선폭의 1/5 이상의 간격을 두고 배치되는 적층 어레이 전자부품.
- 제 2항 또는 제 4항에 있어서,
상기 자성체는 Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 및 Li계 페라이트로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 적층 어레이 전자부품.
- 복수의 자성체 층 또는 비자성체 층이 적층된 세라믹 본체;
상기 세라믹 본체 내부에, 복수의 내부 코일 패턴이 비아 전극에 의해 연결되어 배치된 제 1 내부 코일부 및 제 2 내부 코일부;
상기 제 1 내부 코일부 및 제 2 내부 코일부의 각각의 제 1 인출부와 접속하는 제 1 입력 단자 및 제 2 입력단자, 및 상기 제 1 내부 코일부 및 제 2 내부 코일부의 각각의 제 2 인출부와 접속하는 제 1 출력 단자 및 제 2 출력 단자;를 포함하며,
상기 내부 코일 패턴은 비자성체 층 상에 형성되고,
상기 제 1 내부 코일부와 제 2 내부 코일부는 회전 방향이 반대인 적층 어레이 전자부품.
- 제 7항에 있어서,
상기 세라믹 본체의 상부 및 하부에는 상부 커버층 및 하부 커버층이 배치되며, 상기 상부 커버층 및 하부 커버층은 자성체를 포함하는 적층 어레이 전자부품.
- 제 7항에 있어서,
상기 비자성체 층은 글래스를 포함하며, 상기 글래스는 아연(Zn), 구리(Cu), 철(Fe), 규소(Si), 티타늄(Ti), 알루미늄(Al), 지르코늄(Zr), 비스무트(Bi) 및 붕소(B)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 적층 어레이 전자부품.
- 제 7항에 있어서,
상기 비자성체 층은 중앙부에 자성체부가 배치되는 적층 어레이 전자부품.
- 제 10항에 있어서,
상기 자성체부는, 상기 비자성체 층 상에 배치된 내부 코일 패턴과 상기 내부 코일 패턴의 선폭의 1/5 이상의 간격을 두고 배치되는 적층 어레이 전자부품.
- 제 7항에 있어서,
상기 자성체 층은 Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 및 Li계 페라이트로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 적층 어레이 전자부품.
- 복수의 비자성체 시트를 마련하는 단계;
상기 비자성체 시트 상에 내부 코일 패턴을 형성하는 단계;
상기 내부 코일 패턴이 형성된 비자성체 시트를 적층하여, 내부에 복수의 내부 코일부를 포함하는 세라믹 본체를 형성하는 단계; 및
상기 세라믹 본체의 폭 방향의 양 측면에, 상기 복수의 내부 코일부의 각각의 제 1 인출부와 접속하는 복수의 입력 단자 및 상기 복수의 내부 코일부의 각각의 제 2 인출부와 접속하는 복수의 출력 단자를 형성하는 단계;를 포함하며,
상기 복수의 내부 코일부는 서로 전기적으로 접속하지 않는 제 1 내부 코일부 및 제 2 내부 코일부를 포함하고, 상기 제 1 내부 코일부와 제 2 내부 코일부는 회전 방향이 반대가 되도록 형성하는 적층 어레이 전자부품의 제조방법.
- 제 13항에 있어서,
상기 내부 코일 패턴이 형성된 비자성체 시트를 적층한 후, 상부 및 하부에 자성체 시트를 적층하여 자성체를 포함하는 상부 커버층 및 하부 커버층을 형성하는 적층 어레이 전자부품의 제조방법.
- 제 13항에 있어서,
상기 비자성체 시트는 글래스를 포함하며, 상기 글래스는 아연(Zn), 구리(Cu), 철(Fe), 규소(Si), 티타늄(Ti), 알루미늄(Al), 지르코늄(Zr), 비스무트(Bi) 및 붕소(B)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 적층 어레이 전자부품의 제조방법.
- 제 13항에 있어서,
상기 비자성체 시트의 중앙부에 자성체부를 형성하고 이를 적층하여, 상기 내부 코일부를 관통하는 자성체 코어부를 형성하는 적층 어레이 전자부품의 제조방법.
- 제 16항에 있어서,
상기 자성체부는, 상기 비자성체 시트 상에 형성된 내부 코일 패턴과 상기 내부 코일 패턴의 선폭의 1/5 이상의 간격을 두고 형성되는 적층 어레이 전자부품의 제조방법.
- 제 14항 또는 제 16항에 있어서,
상기 자성체는 Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 및 Li계 페라이트로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 적층 어레이 전자부품의 제조방법.
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| A201 | Request for examination | ||
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