KR100888437B1 - 칩 인덕터 제조방법 - Google Patents

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Abstract

본 발명은 DC 바이어스 특성을 향상시키기 위한 적층형 칩 인덕터의 제조방법에 관한 것이다.
본 발명에 따른 적층형 칩 인덕터 제조방법은, 판형의 제1 자성체를 준비하는 단계; 외곽부가 상부로 돌출형성된 제1 비자성체 및 판형의 제2 비자성체를 준비하는 단계; 상기 제1 비자성체의 상부 중앙에 NiO가 포함된 제2 자성체가 형성되고, 상기 제1 비자성체의 상부로 돌출된 외곽부와 제2 자성체 사이에 도체가 형성된 다수의 와이어 시트를 형성하는 단계; 및 상기 제1 자성체, 다수의 와이어 시트, 제2 비자성체 및 제1 자성체를 순차적으로 적층한 후 가열하는 단계;를 포함하여 종래의 권선형 인덕터와 동일한 구조의 칩 인덕터를 제조할 수 있게 됨에 따라 자성체의 포화를 억제하여 DC 바이어스 특성을 향상시킬 수 있는 효과가 있다.
칩 인덕터, 적층, 자성체, 투자율, 포화자화, Ni, Zn, 인덕턴스

Description

칩 인덕터 제조방법{Manufacturing method of chip inductor}
본 발명은 적층형의 칩 인덕터 제조방법에 관한 것으로, 보다 자세하게는 자성체와 비자성체를 복합체로 형성한 후 소성공정을 통해 이를 가열하여 자성체를 확산시킴으로써 권선형 인덕터와 동일한 구조의 칩 인덕터를 제조할 수 있게 됨에 따라 자성체의 자기포화를 억제하여 DC 바이어스 특성을 향상시킬 수 있는 칩 인덕터 제조방법에 관한 것이다.
최근에는 전자 및 통신기기의 비약적인 발달과 더블어 전자 및 통신기기의 빈번한 사용빈도에 따른 상호간의 간섭에 의해 통신장애 등의 문제가 발생하고 있으며, 무선통신 기기 및 멀티미디어의 사용에 따라 발생되는 전자기적 환경을 개선하고자 각국의 전자기 장애규제가 강화되고 있는 추세이다.
이러한 추세에 따라 근래에는 전자파 장애를 제거하기 위한 소자에 대한 개발이 요구되고, 그 부품수요의 급증과 함께 기능의 복잡화, 고집적화 및 고효율화 측면으로 기술이 발전되고 있으며, 이 가운데 적층형 칩 인덕터는 고주파의 노이즈 를 제거하는 필터로 개인용컴퓨터, 전화기 및 통신장치에 주로 사용되고 있다.
이하, 관련도면을 참조하여 종래 기술에 의한 권선형 인덕터 및 칩 인덕터에 대하여 설명하면 다음과 같다.
도 1은 종래 기술에 의한 권선형 인덕터의 단면도이고, 도 2a 및 도 2b는 종래 기술에 의한 'I' 형상의 권선형 인덕터의 단면도이다.
먼저, 도 1에 도시한 바와 같이, 종래 기술에 의한 권선형 인덕터는 'C' 형상의 자성체(20)의 일부분을 전도성 물질의 와이어(10)로 감싸는 형상으로 이루어지며, 상기 와이어(10)를 통해 흐르는 전류에 의해 상기 자성체(20)에 자속이 발생하게 된다.
이때, 상기 권선형 인덕터는 상기 와이어(10)에 흐르는 전류의 증가에 따라 투자율이 높은 자성체(20)의 자기포화에 의하여 급격한 인덕턴스 저하가 발생하게 된다. 이를 방지하기 위하여 상기 와이어(10)와 마주하는 자성체(20)를 절단함으로써 소정 공간의 에어 갭(G: Air Gap)을 형성하여 자기포화를 억제시킴에 따라 전류의 증가에 따른 인덕턴스 저하를 방지할 수 있다.
또한, 도 2a 및 도 2b에 도시한 바와 같이, 'I' 형상의 자성체(20)를 갖는 권선형 인덕터의 자성체(20) 사이에 소정 공간의 에어 갭(G)을 형성함으로써 인덕턴스의 저하를 방지할 수 있다.
최근에 점차 부품의 소형화가 요구됨에 따라 권선형 인덕터를 사용하는 용도에서도 적층형으로 형성된 칩 인덕터로 교체되는데, 종래 기술에 의한 칩 인덕터의 단면도인 도 3에 도시한 바와 같이, 종래 기술에 의한 고전류 용도의 칩 인덕터는 내부 전극(113)이 형성된 다수의 자성체 시트(111)와 상기 다수의 자성체 시트(111) 사이에 비자성체 시트(112)를 위치시킨 후 가압함으로써, 인덕터의 크기를 줄여 소형화 및 대량생산을 할 수 있다
그러나, 상기와 같은 종래 기술에 의한 와이어 및 칩 인덕터는 다음과 같은 문제점이 있었다.
종래 기술에 의한 권선형 인덕터는 부피가 큰 자성체(20)를 사용해야 하기 때문에 권선형 인덕터의 크기가 커져 점차 소형화가 요구되는 장치에 사용될 수 없는 문제점이 있었다.
또한, 종래 기술에 의한 칩 인덕터는 이의 자속방향을 나타낸 도 4에 도시한 바와 같이, 상기 자성체 시트(111) 내에 실장되는 내부 전극(113)에 전류가 흐를 경우 이에 의해 발생되는 자속이 'A'와 같이 비자성체 시트(112)를 사이에 두고 이웃하는 자성체 시트(111)에서 발생되는데 상기 자속 'A'는 상기 자성체 시트(111) 사이에 형성된 상기 비자성체 시트(112)에 의해 단절된다.
이에 따라 상기 이웃하는 자성체 시트(111)에 'A'와 같은 자속이 발생되지 않고 상기 내부 전극(113) 사이의 자성체 시트(111)를 통해 도시한 'L'과 같이 로컬 패스(Local Path)로 자속이 흐르게 된다.
이때, 종래 기술에 의한 권선형 인덕터 및 칩 인덕터의 인덕턴스를 나타낸 도 5에 도시한 바와 같이, 상기 'L'과 같이 로컬 패스가 형성되면 이에 의해 칩 인덕터의 인덕턴스는 도시한 권선형 인덕터의 인덕턴스(W)와 같이 특정 전류까지 일정한 인덕턴스를 유지하지 못하고 지속적으로 감소하는 인덕턴스(M)를 나타냄에 따라 특정 DC 전류를 사용하는 장치에서 상기 인덕턴스(M)의 감소의 의해 DC 바이어스 특성이 저하되는 문제점이 있었다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 자성체와 비자성체를 복합체로 형성한 후 소성공정을 통해 이를 가열하여 자성체를 확산시킴으로써 권선형 인덕터와 동일한 구조의 칩 인덕터를 제조할 수 있게 됨에 따라 자성체의 자기포화를 억제하여 DC 바이어스 특성을 향상시킬 수 있는 칩 인덕터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 칩 인덕터 제조방법은, 판형의 제1 자성체를 준비하는 단계; 외곽부가 상부로 돌출형성된 제1 비자성체 및 판형의 제2 비자성체를 준비하는 단계; 상기 제1 비자성체의 상부 중앙에 NiO가 포함된 제2 자성체가 형성되고, 상기 제1 비자성체의 상부로 돌출된 외곽부와 제2 자성체 사이에 도체가 형성된 다수의 와이어 시트를 형성하는 단계; 및 상기 제1 자성체, 다수의 와이어 시트, 제2 비자성체 및 제1 자성체를 순차적으로 적층한 후 가열하는 단계;를 포함하여 종래의 권선형 인덕터와 동일한 구조의 칩 인 덕터를 제조할 수 있게 됨에 따라 자성체의 포화를 억제하여 DC 바이어스 특성을 향상시킬 수 있는 효과가 있다.
또한, 상기 목적을 달성하기 위한 본 발명의 제2 실시예에 따른 칩 인덕터 제조방법은, 판형의 제1 자성체를 준비하는 단계; 외곽부가 상부로 돌출형성된 제1 비자성체 및 판형의 제2 비자성체를 준비하는 단계; 상기 제1 비자성체의 상부 중앙에 NiO가 포함된 제2 자성체가 형성되고, 상기 제1 비자성체의 상부로 돌출된 외곽부와 제2 자성체 사이에 도체가 형성된 다수의 와이어 시트를 형성하는 단계; 및 상기 제1 자성체, 다수의 와이어 시트, 제2 비자성체, 다수의 와이어 시트, 제1 비자성체 및 제1 자성체를 순차적으로 적층한 후 가열하는 단계;를 포함한다.
이때, 상기 제2 자성체는 40몰의 ZnO 및 5 내지 20몰의 NiO가 포함된 것을 특징으로 하고, 상기 와이어 시트의 제2 자성체는 스크린 인쇄를 통하여 형성하는 것을 특징으로 한다.
또한, 상기 제2 자성체는 소결촉진제를 더 포함하는 것을 특징으로 하며, 상기 소결촉진제로 저융점의 산화물 또는 글래스를 사용하는 것을 특징으로 한다.
아울러, 본 발명의 제3 실시예에 따른 칩 인덕터 제조방법은, 판형의 제1 자성체를 준비하는 단계; 외곽부가 상부로 돌출형성된 제1 비자성체 및 판형의 제2 비자성체를 준비하는 단계; 상기 제2 비자성체 상부 측면 및 중앙에 NiO가 포함된 제2 자성체가 형성되고, 상기 제2 비자성체의 상부에 형성된 제2 자성체 사이에 도체가 형성된 다수의 제1 와이어 시트를 형성하는 단계; 상기 제1 비자성체 상부 중앙에 NiO가 포함된 제2 자성체가 형성되고, 상기 돌출된 외곽부와 제2 자성체 사이 에 도체가 형성된 제2 와이어 시트를 형성하는 단계; 및 상기 제1 자성체, 다수의 제1 와이어 시트, 다수의 제2 와이어 시트, 다수의 제1 와이어 시트, 제2 비자성체 및 제1 자성체를 순차적으로 적층한 후 가열하는 단계;를 포함한다.
본 발명에 따른 칩 인덕터 제조방법은, 자성체와 비자성체를 복합체로 형성한 후 소성공정을 통해 이를 가열하여 자성체를 확산시킴으로써 권선형 인덕터와 동일한 구조의 칩 인덕터를 제조할 수 있게 됨에 따라 소정의 갭을 갖는 비자성체부를 통해 자성체의 자기포화를 억제하여 DC 바이어스 특성을 향상시킬 수 있는 효과가 있다.
본 발명에 따른 칩 인덕터 제조방법 및 그 효과에 관한 사항은 본 발명의 바람직한 실시예가 도시된 도면을 참조한 아래의 상세한 설명에 의해서 명확하게 이해될 것이다.
실시예 1
이하, 관련도면을 참조하여 본 발명의 제1 실시예에 따른 칩 인덕터에 대하여 상세히 설명하면 다음과 같다.
도 6a 내지 도 6e는 본 발명의 제1 실시예에 따른 칩 인덕터의 제조공정을 순차적으로 나타낸 공정 단면도이고, 도 7은 본 발명의 제1 실시예에 따른 제2 자성체의 물성변화를 나타낸 그래프이며, 도 8은 본 발명의 제1 실시예에 따른 칩 인덕터의 인덕턴스를 나타낸 그래프이다.
도 6a에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 칩 인덕터 제조방법은, 우선, 강자성 특성을 갖는 제1 자성체(210)를 준비한다. 이때, 상기 제1 자성체(210)는 평평한 면으로 이루어진 판형으로 형성되며 10 내지 30몰 범위의 NiO를 함유한 NiCuZn계 페라이트(ferrite) 물질로 이루어짐으로써 투자율과 포화자화가 높은 강한 자성을 갖는다.
상기 판형의 제1 자성체(210)를 준비한 다음, 도 6b에 도시한 바와 같이, 상온에서 자성을 갖지 않는 제1 비자성체(220) 및 판형의 제2 비자성체(도 6c에 도시함)를 준비한다. 이때, 상기 제1 비자성체(220)는 중앙부가 평평한 판형으로 형성되고 스크린 인쇄 방법 등에 의해 외곽부가 상부로 돌출형성되며, NiO가 함유되지 않은 Zn 페라이트 또는 ZnCu 페라이트 물질로 이루어진 것이 바람직하다.
상기 준비된 제1 비자성체(220)의 상부 중앙에 자성을 갖는 제2 자성체(240)와 상기 제1 비자성체(220)의 상부로 돌출된 외곽부와 상기 제2 자성체(240) 사이에 도전성 물질의 도체(230)가 형성된다. 이때, 상기 도체(230) 및 제2 자성체(240)는 동시에 스크린 인쇄를 통해 형성될 수 있다.
특히, 상기 제2 자성체(240)는 25 내지 40몰의 NiO가 포함된 것을 특징으로 한다. 이는 상기 제2 자성체(40)의 물성변화를 나타낸 그래프인 도 7에 도시한 바와 같이, 제2 자성체(240)에 ZnO가 0몰 있을 경우에는 20의 초기 투자율(μi)을 나 타내다가 ZnO의 함유량이 증가할수록 초기 투자율(μi)이 400까지 증가한다. 이때, 최대의 초기 투자율(μi)인 400에 해당하는 ZnO의 함유량은 약 30몰로써 이 시점을 벗어나 함유량이 증가할 경우 지속적으로 초기 투자율(μi)이 감소하다가 ZnO의 함유량이 40몰인 지점을 기준으로 하여 그 이상의 ZnO가 포함되어도 초기 투자율(μi)은 변하지 않고 0을 갖게 됨에 따라 제2 자성체(240)의 자성이 완전히 사라지게 되어 비자성체가 되며, 상기 제1 비자성체(220)가 상기와 같이 NiO의 함량이 0몰인 조성이다.
상기 구조에서 제2 자성체(240)와 상기 제1 비자성체(220)간의 접합 부분은 이후 공정 중 고온에서 소결이 진행되면 상기 제1 비자성체(220)에서 ZnO의 함량이 많으므로 ZnO가 상기 제2 자성체(240)로 확산이 일어나게 된다. 이와 반대로, 상기 제2 자성체(240)에서는 NiO의 함량이 많으므로 상기 제1 비자성체(220)로 NiO가 확산 된다.
상기 제2 자성체(240)에 25몰 내지 40몰의 NiO가 함유되어 있을 때, 상기 제1 비자성체(220)와 접합시 상기 제2 자성체(240)는 상기 제1 비자성체(220)로부터 확산되어 오는 ZnO에 의해 투자율 및 자기포화(Ms)가 증가하여 자성이 강해지게 된다. 이와 반대로, 상기 제1 비자성체(220)로는 상기 제2 자성체(240)로부터 NiO의 확산이 발생하게 되어 NiO의 양이 많아지게 됨으로써 서서히 자성을 가지게 된다. 따라서, 확산에 의하여 제1 비자성체(220) 및 제2 자성체(240) 모두가 자성이 강해지게 되며 이렇게 새로운 자성체의 조성이 상기 제1 자성체(210)의 조성과 유사해 지도록 미리 상기 제1 비자성체(220)와 상기 제2 자성체(240)의 조성을 결정한다.
그리고, 상기 제2 자성체(240)에 소결촉진제를 첨가할 수 있다. 이때, 상기 소결촉진제를 첨가하는 이유는, 후술하는 가열공정에서 상기 제2 자성체(240)의 확산을 촉진시키기 위하여 첨가하며 상기 소결촉진제로는 Bi2O3 등의 저융점 산화물 또는 글라스(Glass)를 사용한다.
또한, 상기 도체(230)는 인덕터의 코어 주변을 감싸는 와이어로써 도전성의 물질을 사용하여 형성하며 상기 도체(230)로써 은(Ag) 또는 구리(Cu) 등을 사용한다.
그런 다음, 도 6c에 도시한 바와 같이, 상기 제1 비자성체(220)의 중심에 제2 자성체(240)가 형성되고 제1 비자성체(220)의 상부로 돌출된 외곽부와 제2 자성체(240) 사이에 도체(230)가 형성된 다수의 와이어 시트(250), 판형의 제2 비자성체(221) 및 2개의 제1 자성체(210)를 준비한다.
상기 준비된 제1 자성체(210) 상에 다수의 와이어 시트(250)를 위치시키고, 상기 다수의 와이어 시트(250) 중 최상위에 위치한 와이어 시트(250) 상에 판형의 제2 비자성체(221) 및 제1 자성체(210)를 순차적으로 위치시킨다. 이때, 상기 와이어 시트(250)는 제1 비자성체(220)가 하방향으로 향하고 도체(230) 및 제2 자성체(240)가 상방향을 향하도록 위치시킨다.
상기 제1 자성체(210), 다수의 와이어 시트(250), 제2 비자성체(221) 및 제1 자성체(210)를 순차적으로 위치시킨 후 이를 가압하여 서로 밀착시킨다.
그런 다음, 도 6d에 도시한 바와 같이, 가압 후 이를 소정의 온도에서 가열 하게 되면 ZnO 및 NiO가 포함된 제2 자성체(240)는 화살표 방향과 같이 주변으로 확산을 하게 된다. 이때, 상기 제2 자성체(240)와 인근의 제1 비자성체(220)의 일부는 상화 확산에 의해 상기 제1 자성체(210)와 매우 유사한 물성을 갖게 되어 상기 제1 및 제2 자성체(210, 240)가 도 6e에 도시한 바와 같이 하나의 물성을 이루게 되고, 상기 와이어 시트(250)의 외곽부에 돌출된 제1 비자성체(220)는 일정공간의 갭(G: Gap)을 갖는 하나의 비자성체부(270)를 이루게 된다.
이렇게 하나의 물성을 이루게 된 자성체(260)와 비자성체부(270) 및 도체(230)의 형상은 종래 권선형 인덕터와 동일한 구성을 이룬다. 즉, 종래 다수의 와이어, 자성체 및 에어 갭이 본 발명의 상기 도체(230), 자성체(260) 및 비자성체부(270)와 각각 동일한 구성을 이루게 된다.
이와 같은 형상으로 이루어진 본 발명의 제1 실시예에 따른 칩 인덕터 제조방법에 의해 제조된 칩 인덕터는 상기 도체(230)를 통해 전류가 흐르는 경우 상기 자성체(260)에 도시한 'A'와 같이 자속이 발생하게 되고 이는 상기 비자성체부(270)에 의해 생성된 갭(G)은 종래의 에어 갭과 동일한 작용을 하여 상기 자속 'A'의 흐름을 억제하게 됨에 따라, 인덕턴스를 나타낸 도 8의 K와 같이, 상기 칩 인덕터의 포화자화를 억제하게 되어 인덕턴스가 높은 전류를 갖는 DC 바이어스에서도 종래 칩 인덕터의 인덕턴스인 'M'과 같이 낮은 인덕턴스를 갖지 않고 일정한 크기의 인덕턴스를 유지할 수 있게 된다.
이에 따라, 본 발명의 제1 실시예에 따른 칩 인덕터는 제1 자성체(210), 다수의 와이어 시트(250), 판형의 제2 비자성체(221) 및 제1 자성체(210)를 적층한 후 가열하여 상기 와이어 시트(250)의 제2 자성체(240)를 확산시킴으로써 종래 권선형 인덕터와 동일한 구조로 형성하게 되어 적층형 칩 인덕터의 문제점이던 DC 바이어스에서의 특성을 향상시킬 수 있는 장점이 있다.
실시예 2
이하, 관련도면을 참조하여 본 발명의 제2 실시예에 따른 칩 인덕터 제조방법에 대하여 설명하면 다음과 같다. 다만, 제1 실시예의 구성 중 제2 실시예와 동일한 부분에 대한 설명은 생략하고, 제2 실시예에서 달라지는 구성에 대해서만 상술하기로 한다.
도 9 및 도 10은 본 발명의 제2 실시예에 따른 칩 인덕터의 공정 단면도이다.
먼저, 도 9에 도시한 바와 같이, 강한 자성을 갖는 판형의 제1 자성체(310)를 준비한다.
그런 다음, 상온에서 자성을 갖지 않으며 외곽부가 상부로 돌출형성된 제1 비자성체(320)와, 상기 제1 비자성체(320)의 상부 중앙에 형성된 제2 자성체(340) 및 상기 제2 자성체(340)와 제1 비자성체(320)의 외곽부와의 사이에 형성된 도체(330)로 이루어진 와이어 시트(350)를 다수 준비한다.
그리고, 상기 제1 자성체(310), 다수의 와이어 시트(350), 판형의 제2 비자성체(321), 다수의 와이어 시트(350), 제2 비자성체(321) 및 제1 자성체(310)를 순차적으로 적층시킨 후 이를 가압하여 밀착시킨다.
그 다음으로 이를 소정의 온도에서 가열하게 되면 상기 다수의 와이어 시트(350)의 중앙에 형성된 제2 자성체(340)가 주변으로 확산되어 도 10에 도시한 바와 같이 제1 실시예에 따른 칩 인덕터와 유사한 구성을 이루게 된다. 다만, 제2 자성체(340)의 중앙에 상기 판형의 제2 비자성체(321)에 의해 하나로 이루어지지 않고 분리됨으로써 두개의 자성체(360)가 상하로 마주하게 된다.
이러한 구성을 갖는 본 발명의 제2 실시예에 따른 칩 인덕터는, 상기 다수의 와이어 시트(350) 사이에 위치한 제2 비자성체(321)에 의해 발생된 공간(GA)은 상기 자속 'A'의 흐름을 상기 갭(G)과 함께 억제함으로써 더욱 효과적으로 칩 인덕터의 포화자화를 억제하게 되어 DC 바이어스 특성을 향상시킬 수 있는 이점이 있다.
실시예 3
이하, 관련도면을 참조하여 본 발명의 제3 실시예에 따른 칩 인덕터 제조방법에 대하여 설명하면 다음과 같다.
도 11 및 도 12는 본 발명의 제3 실시예에 따른 칩 인덕터의 공정 단면도이다.
본 발명의 제3 실시예에 따른 칩 인덕터 제조방법은, 도 11에 도시한 바와 같이, 강한 자성을 갖는 판형의 제1 자성체(410)를 준비한다.
그런 다음, 상온에서 자성을 갖지 않으며 판형의 제2 비자성체(421)를 준비한다. 그리고, 상기 준비된 제2 비자성체(421)의 상부 중앙과 상부 외곽부에 NiO가 포함된 제2 자성체(440)를 형성하고 상기 제2 자성체(440) 사이에 도전성의 도 체(430)를 형성하여 제1 와이어 시트(450a)를 완성하고 이를 다수 준비한다.
또한, 상온에서 자성을 갖지 않으며 외곽부가 상부로 돌출형성된 제1 비자성체(420)를 준비한 후 제1 비자성체(420)의 상부 중앙에 NiO가 포함된 페라이트인 제2 자성체(440) 및 상기 제2 자성체(440)와 제1 비자성체(420)의 돌출된 외곽부와의 사이에 도체(430)를 형성하여 제2 와이어 시트(450b)를 완성하고 이를 다수 준비한다.
그런 다음, 상기 제1 자성체(410), 다수의 제1 와이어 시트(450b), 다수의 제2 와이어 시트(450a), 다수의 제1 와이어 시트(450b), 판형의 제2 비자성체(421) 및 제1 자성체(410)를 순차적으로 적층시킨 후 이를 가압하여 밀작시킨다.
그 다음으로 이를 소성공정을 통해 소정의 온도에서 가열하게 되면 상기 다수의 제1 및 제2 와이어 시트(450a, 450b)의 중앙에 형성된 제2 자성체(440)가 주변으로 확산되어 도 12에 도시한 바와 같이 제1 실시예에 따른 칩 인덕터와 유사한 구성을 이루게 된다. 다만, 본 발명의 제3 실시예에 따른 칩 인덕터는 제1 와이어 시트(450a)의 외곽부에 형성된 제2 자성체(440)가 이웃하는 제1 와이어 시트(450a) 및 제1 자성체(410)로 확산되어 도시한 갭(G)이 형성된다. 이때, 형성된 상기 갭(G)에 의해 상기 칩 인덕터는 자속 'A'의 흐름을 억제함으로써 인덕턴스가 감소하게 되어 DC 바이어스 특성을 향상시킬 수 있는 장점이 있다.
이상에서 설명한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이며, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래 기술에 의한 권선형 인덕터의 단면도.
도 2a 및 도 2b는 종래 기술에 의한 'I' 형상의 권선형 인덕터의 단면도.
도 3은 종래 기술에 의한 칩 인덕터의 단면도.
도 4는 도 3의 칩 인덕터의 자속방향을 나타낸 단면도.
도 5는 종래 기술에 의한 권선형 인덕터 및 칩 인덕터의 인덕턴스를 나타낸 그래프.
도 6a 내지 도 6e는 본 발명의 제1 실시예에 따른 칩 인덕터의 제조공정을 순차적으로 나타낸 공정 단면도.
도 7은 본 발명의 제1 실시예에 따른 제2 자성체의 물성변화를 나타낸 그래프.
도 8은 본 발명의 제1 실시예에 따른 칩 인덕터의 인덕턴스를 나타낸 그래프.
도 9 및 도 10은 본 발명의 제2 실시예에 따른 칩 인덕터의 공정 단면도.
도 11 및 도 12는 본 발명의 제3 실시예에 따른 칩 인덕터의 공정 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
210 : 제1 자성체 220 : 제1 비자성체
221 : 제2 비자성체 230 : 도체
240 : 제2 자성체 250 : 와이어 시트
260 : 자성체 270 : 비자성체부

Claims (11)

  1. 판형의 제1 자성체를 준비하는 단계;
    외곽부가 상부로 돌출형성된 제1 비자성체 및 판형의 제2 비자성체를 준비하는 단계;
    상기 제1 비자성체의 상부 중앙에 NiO가 포함된 제2 자성체가 형성되고, 상기 제1 비자성체의 상부로 돌출된 외곽부와 제2 자성체 사이에 도체가 형성된 다수의 와이어 시트를 형성하는 단계; 및
    상기 제1 자성체, 다수의 와이어 시트, 제2 비자성체 및 제1 자성체를 순차적으로 적층한 후 가열하는 단계;
    를 포함하는 칩인덕터 제조방법.
  2. 판형의 제1 자성체를 준비하는 단계;
    외곽부가 상부로 돌출형성된 제1 비자성체 및 판형의 제2 비자성체를 준비하는 단계;
    상기 제1 비자성체의 상부 중앙에 NiO가 포함된 제2 자성체가 형성되고, 상기 제1 비자성체의 상부로 돌출된 외곽부와 제2 자성체 사이에 도체가 형성된 다수의 와이어 시트를 형성하는 단계; 및
    상기 제1 자성체, 다수의 와이어 시트, 제2 비자성체, 다수의 와이어 시트, 제1 비자성체 및 제1 자성체를 순차적으로 적층한 후 가열하는 단계;
    를 포함하는 칩인덕터 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 자성체는 25몰 내지 40몰의 NiO가 포함된 페라이트인 것을 특징으로 하는 칩인덕터 제조방법.
  4. 제1항 또는 제2항에 있어서,
    상기 와이어 시트의 제2 자성체는 스크린 인쇄를 통하여 형성하는 것을 특징으로 하는 칩인덕터 제조방법.
  5. 제1항 또는 제2항에 있어서,
    상기 제2 자성체는 소결촉진제를 더 포함하는 것을 특징으로 하는 칩인덕터 제조방법.
  6. 제1항 또는 제2항에 있어서,
    상기 소결촉진제로 저융점의 산화물 또는 글래스를 사용하는 것을 특징으로 하는 칩인덕터 제조방법.
  7. 판형의 제1 자성체를 준비하는 단계;
    외곽부가 상부로 돌출형성된 제1 비자성체 및 판형의 제2 비자성체를 준비하는 단계;
    상기 제2 비자성체 상부 측면 및 중앙에 NiO가 포함된 제2 자성체가 형성되고, 상기 제2 비자성체의 상부에 형성된 제2 자성체 사이에 도체가 형성된 다수의 제1 와이어 시트를 형성하는 단계;
    상기 제1 비자성체 상부 중앙에 NiO가 포함된 제2 자성체가 형성되고, 상기 돌출된 외곽부와 제2 자성체 사이에 도체가 형성된 제2 와이어 시트를 형성하는 단계; 및
    상기 제1 자성체, 다수의 제1 와이어 시트, 다수의 제2 와이어 시트, 다수의 제1 와이어 시트, 제2 비자성체 및 제1 자성체를 순차적으로 적층한 후 가열하는 단계;
    를 포함하는 칩인덕터 제조방법.
  8. 제7항에 있어서,
    상기 제2 자성체는 25몰 내지 40몰의 NiO가 포함된 페라이트인 것을 특징으로 하는 칩인덕터 제조방법.
  9. 제7항에 있어서,
    상기 제1 및 제2 와이어 시트의 제2 자성체는 스크린 인쇄를 통하여 형성하는 것을 특징으로 하는 칩인덕터 제조방법.
  10. 제7항에 있어서,
    상기 제2 자성체는 소결촉진제를 더 포함하는 것을 특징으로 하는 칩인덕터 제조방법.
  11. 제7항에 있어서,
    상기 소결촉진제로 저융점의 산화물 또는 글래스를 사용하는 것을 특징으로 하는 칩인덕터 제조방법.
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