KR100360970B1 - 다층 인덕터 - Google Patents

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Abstract

본 발명은 DC 저항이 작아서 높은 직류 전류를 다층 인덕터에 인가할 수 있는 다층 인덕터를 제공하는 것이다. 상기 다층 인덕터는 복수의 자성체층이 적층되고, 코일 도체 패턴이 자성체층 사이에 형성되는 구조를 갖는다. 코일 도체 패턴은 자성체층 위에 형성된 관통홀(through-hole)을 통해 서로 접속된다. 코일 도체 패턴은 자성체층의 주면 상에 코일 도체 패턴의 돌출면의 면적이 자성체층의 주면의 면적의 35%~75%의 범위로 설정되는 방법으로 형성된다.

Description

다층 인덕터{Multilayer inductor}
본 발명은 다층 인덕터에 관한 것이다. 특히, 본 발명은 DC/DC 변환기용 쵸크 코일(choke coils)등으로써 사용하는 다층 인덕터에 관한 것이다.
개인용 컴퓨터(personal computer)의 주 전원으로 사용되는 DC/DC 변환기에는, 작은 DC 저항을 가지고 있어서 높은 직류 전류를 인가할 수 있는 코일 또는 인덕터를 배치할 필요가 있다. 종래에는 도체선(conductive wires)으로 드럼형 코어(drum-shaped cores)를 감아서 이러한 다수의 인덕터를 형성하였다.
도 10은 종래의 인덕터의 예를 도시한다. 도 10에 도시된 인덕터(1)에는, 드럼형 코어(2)가 단면이 원형인 도체선(3)으로 감겨진다.
도 11은 종래의 인덕터의 다른 예를 도시한다. 도 11에 도시된 인덕터(1)에는, 드럼형 코어(2)가 단면이 장방형인 도체선(3)으로 감겨진다.
도 12는 종래의 인덕터의 다른 예를 도시한다. 도 12에 도시된 인덕터(1)에는, 드럼형 코어(2)가 단면이 장방형인 도체선(3)으로 감겨진다. 게다가, 코어(2)의 중앙에, 즉, 도체선(3)에 의해 형성된 코일의 중앙 부분에, 공극(air gap) 또는 공동(cavity)(4)이 형성된다.
도 11에 도시된 인덕터(1)에는, 도 10에 도시된 인덕터(1)와 다르게, 단면이 장방형인 도체선(3)이 사용된다. 그 결과, 도체선(3)이 감겨진 전면이 틈이 없이 효과적으로 사용되기 때문에, DC 저항이 작아질 수 있고, 이에 의해 상기 인덕터에 높은 직류 전류를 인가할 수 있다는 이점이 있다.
더욱이, 도 11에 도시된 인덕터(1)와 다르게, 도 12에 도시된 인덕터(1)에는, 코어(2)의 중앙에, 즉, 도체선(3)에 의해 형성된 코일의 중앙 부분에 공극 또는 공동(4)이 형성되어, 자속이 차단된다. 상술한 구성을 가짐으로써, 인덕턴스의 DC 인가 특성이 개선될 수 있다.
그러나, 도 10~도 12에 도시된 각각의 인덕터(1)에는, 페라이트(ferrite)로 형성된 코어(2)와 내부선(3)을 동시에 제조하는 것이 불가능하다. 이 경우에는, 예를 들어, 도체선으로 감겨진 E자형 코어는, 다른 E자형 코어 위에 배치된다. 이러한 상황에서, 상기 코어들은 서로 근접한 표면 접촉이 없고, 따라서 특성의 저하 및 변동이 일어난다. 또한, 코어의 제조 공정이 복잡하다. 게다가, 코어를 성형으로 제작할 필요가 있고 및 단면이 장방형인 도체선이 고가이므로, 제조가가 상승한다.
그러므로, 종래의 다층 인덕터는 상기 문제점 없이 제공된다. 예를 들어, 일본국 특허 공개 공보 10-12443호 및 특허 공개 공보 10-27712호에 다층 인덕터가 개시된다.
도 13은 종래의 다층 인덕터의 예를 도시한다. 도 13에 도시된 다층 인덕터(5)는 다층체(6)를 포함하고 있다. 다층체(6)는 적층된 복수의 자성체층(6a)을 포함하고, 자성체층(6a) 사이에 코일 도체 패턴(7)이 형성된다. 코일 도체 패턴(7)은 자성체층(6a)에 형성된 관통홀(through-hole)을 통해 서로 나선형으로 접속된다. 게다가, 외부 전극(8a, 8b)은 다층체(6)의 단부에 형성된다. 외부 전극(8a, 8b)은 코일 도체 패턴(7)에 의해 형성된 코일의 단부에 접속된다. 또한, 인덕턴스의 DC 인가 특성을 개선시키기 위하여, 공동(9a)은 다층체(6) 또는 자성체층(6a)의 중앙, 즉, 코일의 중앙 부분에 형성된다.
도 14는 종래의 다층 인덕터의 다른 예를 도시한다. 도 14에 도시된 다층 인덕터(5)에는, 도 13에 도시된 인덕터(5)와 다르게, 다층체(6) 또는 자성체층(6a)의 중앙, 즉, 코일의 중앙 부분이 비자성체 세라믹(9b)으로 형성된다.
도 13 및 도 14에 도시된 각 다층 인덕터(5)에는, 도 10~도 12에 도시된 인덕터(1)와 비교하여, 제조가 복잡하지 않아 제조 비용을 절감할 수 있다.
그러나, 상술한 종래의 다층 인덕터에서, 코일 도체 패턴의 면적이 줄어들기 때문에, DC 저항이 증가한다. 그 결과, 인덕터에 높은 직류 전류를 인가하는 것이 불가능하다.
따라서 본 발명의 목적은 DC 저항이 작아서 다층 인덕터에 높은 직류 전류를 인가할 수 있는 다층 인덕터를 제공하는 것이다.
본 발명의 한 특징에 따르면, 복수의 적층된 자성체층, 상기 자성체층에 형성된 관통홀, 및 상기 복수의 코일 도체 패턴이 복수의 자성체층 사이에 배치되고, 관통홀을 통해 서로 나선형으로 접속되는 다층 인덕터가 제공된다. 상기 다층 인덕터에는, 자성체층의 각 주면 상에서 상기 각 코일 도서 패턴의 회로의 돌출면의 면적을 상기 자성체층의 주면의 면적의 35%~75%의 범위로 설정한다.
게다가, 상기 다층 인덕터에는, 상기 자성체층에서 상기 코일 도체 패턴의 근방에 비자성체 부분이 형성될 것이다.
본 발명에 따른 다층 인덕터에서는, 각 코일 도체 패턴의 회로의 돌출면의 면적이 각 자성체층의 주면 상에 면적의 35%~75%의 범위에 있다. 이러한 구성으로, 복수의 코일 도체 패턴에 의해 형성된 코일의 DC 저항은 작아지고, 그 결과, 높은 직류 전류를 코일에 인가할 수 있다.
더욱이, 상기 다층 인덕터에서, 비자성체 부분은 자성체층에서 코일 도체 패턴의 근방에 형성된다. 그 결과, 자속은 비자성체 부분에서 차단될 수 있다. 따라서, 복수의 코일 도체 패턴에 의해 형성된 코일의 근방에서 자기 포화는 거의 발생하지 않으므로, 인덕턴스의 DC 인가 특성은 개선될 수 있다.
본 발명의 상술한 목적, 그외의 목적, 특성 및 이점들은 첨부한 도면들을 참조하여 본 발명의 실시형태의 설명으로 상세하게 설명할 것이다.
도 1은 본 발명의 실시형태에 따른 다층 인덕터를 도시한다.
도 2는 도 1에 도시된 다층 인덕터의 분해 사시도이다.
도 3은 도 1에 도시된 다층 인덕터의 각 자성체층의 주면 및 각 코일 도체 패턴의 돌출면을 보여주는 평면도이다.
도 4는 다른 자성체층의 구조 및 코일 도체 패턴을 보여주는 사시도이다.
도 5는 도 4에 도시된 자성체층 및 코일 도체 패턴을 사용한 다층 인덕터의 전기적 특성을 도시하는 그래프이다.
도 6은 본 발명의 다른 실시형태에 따른 다층 인덕터를 도시한다.
도 7은 도 6에 도시된 다층 인덕터의 분해 사시도이다.
도 8은 공동이 형성되지 않을 때, 공동이 형성될 때, 및 공동의 크기가 증가할 때 얻는 다층 인덕터의 전기적 특성을 보여주는 그래프이다.
도 9는 본 발명의 다른 실시형태에 따른 다층 인덕터의 분해 사시도이다.
도 10은 종래의 인덕터를 도시한다.
도 11은 종래의 다른 인덕터를 도시한다.
도 12는 종래의 다른 인덕터를 도시한다.
도 13은 종래의 다른 인덕터를 도시한다.
도 14는 종래의 다른 인덕터를 도시한다.
<도면의 주요 부분에 대한 간단한 설명>
10 ... 다층 인덕터
12 ... 다층체
14 ... 자성체층
16a, 16b, 16c, 16d ... 코일 도체 패턴
18 ... 관통홀
20a, 20b ... 외부전극
22 ... 공동
도 1은 본 발명의 실시형태에 따른 다층 인덕터를 도시한다. 도 2는 상기 다층 인덕터의 분해 사시도이다. 도 1 및 도 2에 도시된 각 다층 인덕터(10)는 다층체(12)를 가지고 있다.
다층체(12)는 복수의 적층된 자성체층(14)을 포함한다. 자성체층(14) 사이에 제 1 코일 도체 패턴(16a), 제 2 코일 도체 패턴(16b), 및 인출 코일 도체 패턴(lead-out coil conductor pattern:16c, 16d)이 형성된다. 이 경우에는, 복수의 제 1 코일 도체 패턴(16a) 및 복수의 제 2 코일 도체 패턴(16b)이 교대로 형성된다. 도 1 및 도 2에는, 복수의 제 1 코일 도체 패턴(16a) 및 복수의 제 2 코일 도체 패턴(16b)의 일부를 반복을 피하기 위하여 도시하지 않았다. 인출 코일 도체 패턴(16c)은 제 1 및 제 2 코일 도체 패턴(16a, 16b)의 상부에 형성된다. 인출 코일 도체 패턴(16d)은 제 1 및 제 2 코일 도체 패턴(16a, 16b)의 하부에 형성된다. 인출 코일 도체 패턴(16c)은 자성체층(14)의 한쪽 단부에 연장하는 인출 부분을 갖고 있다. 게다가, 다른 인출 도체 코일 패턴(16d)은 자성체층(14)의 다른 쪽 단부에 연장하는 인출 부분을 갖고 있다. 또한, 관통홀(18)은 인출 코일 도체 패턴(16c, 16d) 사이에 배치된 자성체층(14)에 형성된다. 코일 도체 패턴(16a, 16b, 16c, 16d)은 관통홀(18)을 통해 서로 방사상으로 접속된다.
도 3에 도시된 다층 인덕터(10)에서, 코일 도체 패턴(16a, 16b, 16c, 16d)은, 각 자성체층(14)의 주면 상에서 회로의 돌출면의 면적(Sc)이 자성체층(14)의 주면의 면적(Sm)의 35%~75%의 범위이 있도록 형성된다.
또한, 외부 전극(20a, 20b)은 다층체(12)의 단부 위에 형성된다. 외부 전극(20a, 20b)은 코일 도체 패턴(16c, 16d)의 인출 부분, 즉, 코일 도체 패턴(16a, 16b, 16c, 16d)에 의해 형성된 코일의 단부에 접속된다.
다층 인덕터(10)를 제조하기 위해서, 예를 들어, 먼저, 각 코일 도체 패턴을 각 자성체층으로 사용되는 그린 시트(green sheet) 위에 스크린 프린팅(screen printing)과 같은 방법으로 프린트한다. 그리고 나서, 그린 시트 위에 형성된 제 1 코일 도체 패턴을 갖는 그린 시트 및 그린 시트 위에 형성된 제 2 코일 도체 패턴을 갖는 그린 시트를 교대로 적층한 후에, 그린 시트 위에 형성된 인출 코일 도체 패턴을 갖는 그린 시트를 적층된 시트의 상부 및 하부에 배치한다. 그 다음에, 적층된 시트의 전체의 상부 및 하부에서, 다층체를 제조하기 위해 또 다른 그린 시트를 배치한다. 다층체가 가압 및 소성한 후에, 다층 인덕터(19)를 제조하기 위해 외부 전극은 상기 다층체 위에 배치한다.
다층 인덕터(10)에서, 코일 도체 패턴(16a, 16b, 16c, 16d) 회로의 돌출면의 면적(Sc)은 자성체층(14)의 주면의 면적(Sm)의 35%~75%인 범위로 설정한다. 그 결과, 코일 도체 패턴(16a, 16b, 16c, 16d)에 형성된 코일의 DC 저항은 작아질 수 있고, 이에 의해 코일 도체 패턴에 높은 직류 전류응 인가할 수 있다.
각 자성체층의 주면의 면적(Sm)에 대해서 각 코일 도체 패턴의 돌출면의 면적(Sc)의 비율이 35%미만 일때, 코일의 DC 저항은 감소하고, 이는 바람직하지 못하다. 한편, 상기와 같은 면적 비율이 75%를 초과할 때, 자속은 코일을 통해 흐르지 않고, 인덕턴스가 바람직하지 못하게 감소하는 결과를 얻는다.
다층 인덕터(10)가 상술한 적층 방법으로 제조될 수 있기 때문에, 권선에 의해 인덕터를 제조하는 공정에서와 같이, 제조 공정이 그렇게 복잡하지 않아서 제조 비용을 절감할 수 있다.
또한, 부품을 통합하여 제조된 다층 인덕터(10)를 보다 얇게 용이하게 구성할 수 있다.
지금부터, 상술한 다층 인덕터(10)의 전기적 특성을 설명할 것이다. 이 경우에는, 다층 인덕터(10)는 디스크형(disk-shape)의 자성체층(14), 및 자성체층(14)의 주면 상에 코일 도체 패턴 회로의 고리형(ring-shape) 돌출면을 갖는 코일 도체 패턴(16a, 16b, 16c, 16d)을 포함한다.
예를 들어, 도 4에 도시된 바와 같이, 디스크형 자성체층(14)의 지름(D)을 4mm로 설정한다. 게다가, 각 코일 도체 패턴(16a, 16b,16c, 16d)에, 도체 패턴의 회로의 돌출면의 폭 방향으로의 중심부(C)는 길이 2mm인 원으로 한다. 각 코일 도체 패턴(16a, 16b, 16c, 16d)의 폭(W)은 1mm 이다. 이 경우에는, 각 자성체층의 주면 의 면적이 12.56㎟ 이고, 각 코일 도체 패턴(16a, 16b, 16c, 16d)의 회로의 돌출면의 면적은 6.28㎟ 이다. 따라서, 자성체층(14)의 주면의 면적에 대한 돌출면의 면적의 비율은 50%이다.
이 예에서, 높이 또는 두께가 1mm인 다층 인덕터를 제조할 때, 10H의 인덕턴스에 대해서, DC 저항의 값은 대략 0.2Ω이다.
게다가, 코일 도체 패턴의 폭(W)을 0.3mm로 설정할 때, 면적 비율은 15%이다. 이 경우에, 동일한 10H의 인덕턴스를 얻기 위한 코일 도체 패턴의 필요한 권선 수는 감소하고, 얻을 수 있는 최대 인덕턴스는 커진다. 10H의 인덕턴스에 대한 DC 저항은 대체로 0.4Ω까지 증가한다.
하기 표 1은 상기 예에서 코일 도체 패턴의 폭(W)을 변화시킬 때 얻어진 각 인덕턴스에 대한 DC 저항의 값을 보여준다.
상기 표 1에서, DC 저항값이 없는 부분(즉, "-"으로 표시된 부분)은 값이 유효하지 않는 경우를 나타낸다.
도 5는 표 1의 내용을 도시하는 그래프이다.
표 1 및 도 5에 도시된 그래프에서, 코일 도체 패턴의 폭(W)이 증가될 때, DC 저항이 감소한다는 것이 명백하다. 그러나, 감소 비율이 서서히 작아지고, 면적 비율의 증가에 따른 효과는 감소한다. 게다가, 얻을 수 있는 최대 인덕턴스가 감소한다는 것을 발견할 수 있다.
또한, 코일 도체 패턴의 폭(W)의 증가로 DC 저항이 보다 작아진다. 그러나, 상기 예에서, 얻을 수 있는 인덕턴스의 범위를 고려할 때, 5H 와 30H 사이의 범위에서, 얻을 수 있는 면적 비율이 35% 이상으로 설정된다.
도 6은 본 발명의 다른 실시형태에 따른 다층 인덕터를 도시한다. 도 7은 상기 다층 인덕터의 분해 사시도이다. 도 6 및 도 7에 도시된 다층 인덕터(10)에는, 도 1 및 도 2에 각각 도시된 다층 인덕터(10)와 다르게, 공극 또는 공동(22)이 단일 제 2 코일 도체 패턴(16b)의 내부에 형성된다.
도 6 및 도 7에 도시된 다층 인덕터는 도 1 및 도 2에 도시된 다층 인덕터가 제조된 방법과 동일하게 제조된다. 그러나, 공동(22)이 형성되면, 예를 들어, 탄소와 같은 유기 페이스트(organic paste)를 그린 시트 위에 제 2 코일 도체 패턴에 얇게 도포한 후에, 구조물 전체를 소성한다.
도 6 및 도 7에 도시된 다층 인덕터(10)에는, 각각 도 1 및 도 2에 도시된 다층 인덕터(10)와 다르게, 공동(22)이 코일의 중심을 관통하는 자속을 차단하기 때문에, 자기 포화가 코일의 중심에서 거의 발생하지 않는다. 그 결과, 인덕턴스의 좋양호한 DC 인가 특성을 얻을 수 있다.
공동(22)의 크기 및 위치는 도포한 유기 페이스트의 두께 및 유기 페이스트가 도포된 위치를 변화시킴으로써, 용이하게 변화될 수 있다. 이러한 구조에서, 요구되는 특성을 얻을 수 있다.
도 8은 공동이 형성되지 않을 때, 공동이 형성될 때, 및 공동의 크기가 증가할 때 얻는 다층 인덕터의 전기적 특성을 보여주는 그래프이다. 도 8에 도시된 그래프에서 명확하듯이, 공동이 형성될 때 얻은 DC 인가 특성이 공동이 형성되지 않을 때 얻은 DC 인가 특성보다 양호하다. 더욱이, 공동의 크기가 증가할 때, 다층인덕터의 인덕턴스 DC 인가 특성이 한층 더 개선된다는 것을 알 수 있다.
유기 페이스트를 도포하여 공동(22)을 형성하는 대신, 유기 페이스트가 도포된 면적과 동일한 크기를 갖는 수지 시트를 배치하면, 비자성체 부분이 코일 도체 패턴의 근방에 형성된 경우와 동일하다. 따라서, 비자성체 부분에 자속이 차단된다. 그 결과, 코일 근방에 자기 포화가 거의 발생하지 않기 때문에, 인덕턴스의 DC 인가 특성은 개선된다.
도 9는 본 발명의 다른 실시형태에 따른 다층 인덕터의 분해 사시도이다. 도 1 및 도 2에 도시된 다층 인덕터(10)와 다르게, 도 9에 도시된 다층 인덕터(10)에는, 각각, 제 1 및 제 2 코일 도체 패턴(16a, 16b)이 C자 형상으로 형성되고, 인출 코일 도체 패턴(16c, 16d)은 J자 형상으로 형성된다. 도 9에 도시된 바와 같이, 다른 형상을 가진 코일 도체 패턴인 경우에도, 동일한 이점을 얻을 수 있다.
이제까지,상술한 바와 같이, 본 발명에 따른 다층 인덕터는, DC 저항이 작기 때문에, 높은 직류 전류를 상기 다층 인덕터에 인가할 수 있다.
또한, 다층 인덕터에는, 비자성체 부분이 자성체층의 코일 도체 패턴 근방에 형성될 때, 인덕터의 DC 인가 특성이 개선된다.
본 발명을 바람직한 실시형태를 통해 기술하였지만, 당업계에 종사하는 사람들에게는 본 발명의 범위 내에서 본 발명의 변경이 가능할 것이다. 그러므로, 본 발명의 범위는 첨부된 특허청구범위에 의해서만 결정된다.

Claims (2)

  1. 복수의 적층된 자성체층;
    상기 복수의 자성체층에 형성된 관통홀(through-hole); 및
    상기 복수의 자성체층 사이에 배치되고, 관통홀을 통해 서로 나선형으로 접속되는 복수의 코일 도체 패턴을 포함하는 다층 인덕터로서,
    상기 자성체층의 주면 상에서, 각 코일 도체 패턴의 회로의 돌출면의 면적을 상기 자성체층의 주면의 면적의 35%~75%의 범위로 설정하는 것을 특징으로 하는 다층 인덕터.
  2. 제 1항에 있어서, 상기 자성체층에서 상기 코일 도체 패턴의 근방에 형성된 비자성체 부분을 더 포함하는 것을 특징으로 하는 다층 인덕터.
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